KR100418578B1 - 반도체 메모리 장치의 비트라인 감지증폭기 제어회로 - Google Patents

반도체 메모리 장치의 비트라인 감지증폭기 제어회로 Download PDF

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KR100418578B1
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Abstract

본 발명은 리프레쉬 동작모드에서의 비트라인 감지증폭기 초기 구동시 파워 노이즈를 분산시킬 수 있는 반도체 메모리 장치의 비트라인 감지증폭기 구동 제어회로를 제공하는데 그 목적이 있다. 본 발명의 일 측면에 따르면, 비트라인 감지증폭기의 제1 및 제2 전원단을 풀업 및 풀다운 구동하기 위한 드라이버를 제어하는 센싱 구동 제어신호를 생성하기 위한 반도체 메모리 장치의 비트라인 감지증폭기 구동 제어회로에 있어서, 센싱 개시신호, 블록 선택신호, 리프레쉬 신호를 디코딩하여 리프레쉬 동작모드임을 알리는 제어신호를 발생시키기 위한 디코딩 수단과, 상기 디코딩수단으로부터 출력된 제어신호에 응답하여 상기 디코딩 수단과 상기 드라이버 간의 신호경로에 선택적으로 로드성분을 병렬접속시키기 위한 슬루레이트 조절수단을 구비하여, 리프레쉬 동작시 노말 억세스시에 비해 상기 센싱 구동 제어신호의 슬루레이트를 일정수준 줄이는 것을 특징으로 하는 반도체 메모리 장치의 비트라인 감지증폭기 구동 제어회로가 제공된다.

Description

반도체 메모리 장치의 비트라인 감지증폭기 제어회로{Bit-line sense amp control circuit in semiconductor memory device}
본 발명은 반도체 메모리 설계 기술에 관한 것으로, 특히 반도체 메모리 장치의 비트라인 감지증폭기 제어회로에 관한 것이다.
일반적으로, 반도체 메모리 장치의 비트라인 감지증폭기 구동 제어신호인 /s와 rto신호는 라스바(/RAS) 신호로부터 파생된 신호를 이용하여 생성되며, 각 동작 시점별 전위상태는 다음과 같다.
우선, 대기상태에서는 워드라인의 전위가 0V이고, 비트라인 프리차지 제어신호(BLP)가 '로직하이'로 인가되면서 양측 비트라인(BL, /BL)이 동일한 전압(Vblp=Vcc/2)로 프리차지되도록 상기 두 구동 제어신호(/s, rto) 모두 'Vblp'로 프리차지된다.
이 후, 상기 비트라인 프리차지 제어신호(BLP)가 '로직로우'로 되어 비트라인 등화 회로부내 트랜지스터를 모두 턴-오프시키게 되면서 양측 비트라인(BL, /BL)이 Vcc/2의 전위를 유지한 채 외부와는 단절된 플로팅상태로 들어간다. 이 상태에서, 로오 디코더가 외부에서 입력된 로오 어드레스를 분석하여 워드라인을 하나 선택한 후 Vcc+Vt 이상의 전위로 부트스트래핑(Bootstrapping)시킨다. 따라서, 선택된 워드라인에 연결된 셀의 전하가 해당 비트라인에 실리게 되면서 셀에 '0'의 데이터가 저장되어 있다고 가정할 경우, 일측 비트라인(BL)의 전위를 ΔV만큼 하강시키게 된다. 이때, 반대측 비트라인(/BL)의 전위는 프리차지된 전압 Vcc/2를 그대로 유지하게 된다.
이 상태에서, 구동 제어신호(/s)의 전압이 Vcc/2에서부터 서서히 낮아지게 되면서 비트라인 감지증폭기를 활성화시켜 양측 비트라인(BL, /BL)의 전위차를 증폭하게 되는 것이다. 이 경우, 일측 비트라인(BL)의 전위는 서서히 하강하지만 타측 비트라인(/BL)의 전위는 변화하지 않는다. 이에 따라, 양측 비트라인(BL, /BL)의 전위차가 어느 정도 벌어지면, 상기한 두 구동 제어신호(/s, rto)를 각각 0V와 Vcc로 급속히 변화시키게 되면서 BL을 0V로 방전하는 한편, /BL을 Vcc로 충전하게 되면서 센싱동작을 완료하게 된다.
상기한 과정을 거쳐 리드(Read)나 라이트(Write) 동작이 완료되면, 워드라인의 전압을 하강시켜 메모리 셀의 데이터를 저장상태로 유지하게 되는 한편, 다음 번 리드나 라이트 동작에 대비하여 상기한 비트라인 프리차지 제어신호(BLP)를 '로직하이'로 인가해 양측 비트라인을 프리차지 상태로 유지하기 위해 감지증폭기 구동 제어신호(/s, rto)는 모두 Vblp(=Vcc/2) 레벨로 발생시키게 된다.
도 1은 종래 기술에 따른 비트라인 감지증폭기 구동 제어회로의 일 실시예를 도시한 회로 구성도로, 센싱 구동 제어신호(rto, /s)를 프리차지시키거나 풀-업 및 풀-다운시켜 발생하는 출력 드라이버부(200)와, 라스바 신호의 제어하에 발생되는 블록 선택신호(bs) 및 센싱 개시신호(sg)의 디코딩 결과에 따라 상기 출력 드라이버부(200)의 구동 제어를 위한 신호를 발생시키는 드라이버 구동 제어부(100)를 구비하여 구성한다.
상기 출력 드라이버부(200)는 전원전압 인가단과 일측 출력단(rto신호 발생노드) 사이에 접속된 풀-업 트랜지스터(MP3)와, 접지단과 타측 출력단(/s신호 발생노드) 사이에 접속된 풀-다운 트랜지스터(MN3) 및, 상기 두 트랜지스터(MP3, MN3)의 사이에 접속되어 비트라인 프리차지 제어신호(BLP)에 의해 상기 양측 출력단(rto 및 /s 신호 발생노드)의 전위를 Vcc/2의 수준으로 프리차지시키는 프리차지 회로부(20)로 구성한다. 여기서, 상기한 전원전압으로는 내부의 셀 코어전압(Vcore)을 사용하고 있다.
한편, 상기 드라이버 구동 제어부(100)는 라스바 신호의 제어하에 발생되는 블록 선택신호(bs) 및 센싱 개시신호(sg)를 각각 입력받아 이들 신호를 디코딩하는 디코딩 회로부(10)와, 상기 디코딩 회로부(10)로부터 상보 전위레벨을 갖고 발생되는 양측 출력신호를 각각 전달받아 후단에 접속된 출력 드라이버부(200)내 풀-업 트랜지스터(MP3)와 풀-다운 트랜지스터(MN3)의 구동 제어신호를 각각 발생시키는 풀-업 구동 제어부(30) 및 풀-다운 구동 제어부(40)를 구비한다.
상기 풀-업 구동 제어부(30)는 전원전압 인가단과 접지단 사이에 접지단측에 연결된 부하저항(R1)을 매개로 인버터형 접속된 피모스 트랜지스터(MP1)와 엔모스 트랜지스터(MN1)로 구성한다. 한편, 상기 풀-다운 구동 제어부(40)는 전원전압 인가단과 접지단 사이에 전원단 측에 연결된 부하저항(R2)을 매개로 인버터형 접속된 피모스 트랜지스터(MP2)와 엔모스 트랜지스터(MN2)로 구성한다.
도 2는 도 1에 도시된 비트라인 감지증폭기 구동 제어회로에서 고전위 센싱 전압으로 외부 전원전압(Vext)을 사용하는 경우의 회로 구성도를 도시한 것으로, 도 1에 도시된 기본 구성에 단지 출력 드라이버부(200)내 내부 셀 코어전압 인가단과 rto신호 발생노드의 사이에 접속된 별도의 피모스 트랜지스터(MP4)를 추가로 하여 구성하는 차이만이 있다. 이에 따라, 일측 센싱 구동 제어신호(rto)가 외부 전원전압(Vext)인가에 의해 고속으로 활성화되어진 다음, 내부의 셀 코어 전압에 의해 활성화 전위레벨('로직하이' 레벨)을 유지하도록 제어된다.
그런데, 상기 구성을 갖는 종래의 비트라인 감지증폭기 구동 제어회로는 노멀 엑세스 동작모드에서뿐만 아니라 리프레쉬 동작모드에서도 양측 센싱 구동 제어신호(rto, /s)의 활성화 타이밍이 상기한 드라이버 구동 제어부(100)내 두 저항소자(R1, R2)에 의해서만 조절되면서, 두 동작모드에 대해 거의 동일한 속도로 활성화되어 비트라인 감지증폭기의 구동을 제어하게 된다.
이에 따라, 리프레쉬 동작시 모든 뱅크에서 센싱 구동 제어신호(rto, /s)가 인에이블되면서 각각 셀 코어전압(Vcore)과 외부 전원전압(Vext) 및 접지전압(Vss)에 의한 파워 노이즈 피크값이 노멀 엑세스 동작시에 비해 월등히 높아지게 된다. 그 결과, 리프레쉬를 통한 셀 데이터의 리스토어 과정에서의 오동작 발생율이 크게 증대되면서 소자의 신뢰성을 저하시키는 문제점이 발생하고 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 리프레쉬 동작모드에서의 비트라인 감지증폭기 초기 구동시 파워 노이즈를 분산시킬 수 있는 반도체 메모리 장치의 비트라인 감지증폭기 구동 제어회로를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 비트라인 감지증폭기의 제1 및 제2 전원단을 풀업 및 풀다운 구동하기 위한 드라이버를 제어하는 센싱 구동 제어신호를 생성하기 위한 반도체 메모리 장치의 비트라인 감지증폭기 구동 제어회로에 있어서, 센싱 개시신호, 블록 선택신호, 리프레쉬 신호를 디코딩하여 리프레쉬 동작모드임을 알리는 제어신호를 발생시키기 위한 디코딩 수단과, 상기 디코딩수단으로부터 출력된 제어신호에 응답하여 상기 디코딩 수단과 상기 드라이버 간의 신호경로에 선택적으로 로드성분을 병렬접속시키기 위한 슬루레이트 조절수단을 구비하여, 리프레쉬 동작시 노말 억세스시에 비해 상기 센싱 구동 제어신호의 슬루레이트를 일정수준 줄이는 것을 특징으로 하는 반도체 메모리 장치의 비트라인 감지증폭기 구동 제어회로가 제공된다.
도 1은 종래 기술에 따른 비트라인 감지증폭기 구동 제어회로의 일 실시예를 도시한 회로 구성도
도 2는 도 1에 도시된 비트라인 감지증폭기 구동 제어회로에서 고전위 센싱 전압으로 외부 전원전압을 사용하는 경우의 회로 구성도
도 3은 본 발명에 따른 비트라인 감지증폭기 구동 제어회로의 제1 실시예를 도시한 회로 구성도
도 4는 본 발명에 따른 비트라인 감지증폭기 구동 제어회로의 제2 실시예를 도시한 회로 구성도
도 5는 본 발명에 따른 비트라인 감지증폭기 구동 제어회로의 제3 실시예를 도시한 회로 구성도
도 6은 도 3에 도시된 비트라인 감지증폭기 구동 제어회로에서 고전위 센싱 전압으로 외부 전원전압을 사용하는 경우의 회로 구성도
<도면의 주요부분에 대한 부호의 설명>
10, 15: 디코딩 회로부 20: 프리차지 회로부
30, 35: 풀-업 구동 제어부 40, 45: 풀-다운 구동 제어부
50: 슬루레이트 조절부
100, 110, 120, 130, 140: 드라이버 구동 제어부
200, 210, 220: 출력 드라이버부
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 3은 본 발명에 따른 비트라인 감지증폭기 구동 제어회로의 제1 실시예를 도시한 회로 구성도로, 센싱 구동 제어신호(rto, /s)를 프리차지시키거나 풀-업 및 풀-다운시켜 발생하는 출력 드라이버부(200)와, 상기 출력 드라이버부(200)의 구동 제어를 위한 신호를 발생시키는 드라이버 구동 제어부(120)를 구비하여 구성한다.
상기 출력 드라이버부(200)는 전원전압 인가단과 일측 출력단(rto신호 발생노드) 사이에 접속된 풀-업 트랜지스터(MP3)와, 접지단과 타측 출력단(/s신호 발생노드) 사이에 접속된 풀-다운 트랜지스터(MN3) 및, 상기 두 트랜지스터(MP3, MN3)의 사이에 접속되어 비트라인 프리차지 제어신호(BLP)에 의해 상기 양측 출력단(rto 및 /s 신호 발생노드)의 전위를 Vcc/2의 수준으로 프리차지시키는 프리차지 회로부(20)로 구성한다. 여기서, 상기한 전원전압으로는 내부의 셀 코어전압(Vcore)을 사용하고 있다.
한편, 상기 드라이버 구동 제어부(120)는 라스바 신호의 제어하에 발생되는 블록 선택신호(bs)와 센싱 개시신호(sg) 및, 리프레쉬 제어신호(ref)를 입력받아 이들 신호의 디코딩에 의해 리프레쉬 동작모드임을 알리는 제어신호(refen)를 발생시키는 디코딩 회로부(15)와, 상기 디코딩 회로부(15)로부터 상보 전위레벨을 갖고 발생되는 양측 출력신호를 각각 전달받아 후단에 접속된 출력 드라이버부(200)내 풀-업 트랜지스터(MP3)와 풀-다운 트랜지스터(MN3)의 구동 제어신호를 각각 발생시키는 풀-업 구동 제어부(35) 및 풀-다운 구동 제어부(45)를 구비한다.
상기 풀-업 구동 제어부(35)는 전원전압 인가단과 접지단 사이에 접지단 측에 연결된 부하저항(R1)을 매개로 인버터형 접속된 피모스 트랜지스터(MP1)와 엔모스 트랜지스터(MN1)로 이루어진 기존의 구성에, 상기 리프레쉬 동작모드임을 알리는 제어신호(refen)를 전달받아 그 신호의 활성화 여부에 따라 스위칭이 제어되어 접지단(Vss)으로의 전류경로에 로드성분 추가여부를 조절함으로써, 리프레쉬 동작모드시의 센싱 구동 제어신호(rto, /s)의 슬루레이트(slew rate)를 일정수준 줄이기 위한 슬루레이트 조절부(50)를 추가로 구비하여 구성한다.
한편, 상기 풀-다운 구동 제어부(45) 역시 전원전압 인가단과 접지단 사이에 전원단측에 연결된 부하저항(R2)을 매개로 인버터형 접속된 피모스 트랜지스터(MP2)와 엔모스 트랜지스터(MN2)로 이루어진 기존의 구성에, 리프레쉬 동작모드임을 알리는 제어신호(refen)를 전달받아 그 신호의 활성화 여부에 따라 스위칭이 제어되어 전원단(Vcc)으로의 전류경로에 로드성분 추가여부를 조절함으로써, 리프레쉬 동작모드시의 센싱 구동 제어신호(rto, /s)의 슬루레이트를 일정수준 줄이는 슬루레이트 조절부(50)를 추가로 구비하여 구성한다.
상기 슬루레이트 조절부(50)는 상기 디코딩 회로부(15)로부터 출력된 리프레쉬 동작모드임을 알리는 제어신호(refen)가 비활성화 상태로 입력시 스위칭되는 각각의 스위칭 소자로서의 모스 트랜지스터(MN4, MP4)와, 상기 각 모스 트랜지스터(MN4, MP4)의 소오스단과 드레인단 사이에 상기 모스 트랜지스터에 병렬로 접속된 각각의 저항소자(Rs)를 구비하여 구성한다.
이하, 상기 구성을 갖는 본 발명의 동작을 동 도면을 참조하며 자세히 살펴보기로 한다.
우선, 노멀 엑세스 동작모드에서는 상기한 리프레쉬 모드로의 진입 여부를 알리는 제어신호(refen)가 비활성화 상태로 출력되면서, 슬루레이트 조절부(50)내 각 모스 트랜지스터(MN4, MP4)를 턴-온시키게 된다. 이에 따라, 턴-온된 각 모스 트랜지스터(MN4, MP4)에 병렬 접속된 별도의 저항소자(Rs)에 의한 로드성분의 추가 없이 해당 전류경로를 형성하게 되면서, R1과 R2에 의해서만 조절된 풀-업 및 풀-다운 구동 제어신호를 발생시켜 후단의 출력 드라이버부(200)를 구동하게 된다.
한편, 리프레쉬 동작 모드에서는 상기 디코딩 회로부(15)를 거쳐 발생되는 제어신호(refen)가 '로직하이'로 활성화되어 발생되면서 상기 슬루레이트 조절부(50)내 각 모스 트랜지스터(MN4, MP4)를 턴-오프시키게 된다. 이와 같이, 턴-오프된 모스 트랜지스터(MN4, MP4)는 자신들에 병렬로 접속된 저항소자(Rs)에 의해 각 해당 경로로의 로드성분을 추가시키게 되면서, 결과적으로 풀-업 및 풀-다운 구동 제어신호의 슬루레이트를 일정수준 줄이게 된다. 이는 후단에 접속된 출력 드라이버부(200)내 풀-업 트랜지스터(MP3)와 풀-다운 트랜지스터(MN3)의 턴-온이 점진적으로 일어나도록 하여, 최종적으로 출력되는 센싱 구동 제어신호(rto, /s)의 슬루레이트를 노멀 엑세스 동작모드에 비해 리프레쉬 동작시에 일정수준 줄이는 것이다.
이에 따라, 리프레쉬 동작중 비트라인 감지증폭기의 센싱 동작이 시작될 때 소비되는 전력의 노이즈를 상당량 분산시키는 것이 가능해져 보다 안정된 리스토어 동작을 수행할 수 있게 된다.
도 4는 본 발명에 따른 비트라인 감지증폭기 구동 제어회로의 제2 실시예를 도시한 회로 구성도로, 도 3에 도시된 실시예에서 드라이버 구동 제어부(120)내에 구비한 슬루레이트 조절부(50)를 출력 드라이버부(220)에 구비하여 구성한 것을 나타내며, 기본 동작은 동일하므로 자세한 동작 설명은 생략하기로 한다.
도 5는 본 발명에 따른 비트라인 감지증폭기 구동 제어회로의 제3 실시예를 도시한 회로 구성도로, 도 3 및 도 4에 도시된 실시예에서 상호 병렬 접속된 모스 트랜지스터와 저항소자로 구성된 슬루레이트 조절부(50)를 상기 디코딩 회로부(15)로부터 출력된 리프레쉬 동작모드임을 알리는 제어신호(refen)가 활성화 상태로 입력시 스위칭되는 스위칭 소자로서의 전달 게이트 소자(MT1, MT2)와, 상기 전달 게이트 소자(MT1, MT2)와 접지단 사이에 직렬 접속된 로드소자로서의 캐패시터(C1, C2)로 대체하여 구성한 것을 나타낸다.
상기 구성을 갖는 비트라인 감지증폭기 구동 제어회로는 리프레쉬 동작 모드로 진입하게 되면, 상기 디코딩 회로부(15)를 거쳐 발생되는 제어신호(refen)가 '로직하이'로 활성화되어 발생되면서 상기 슬루레이트 조절부(50)내 각 전달 게이트소자(MT1, MT2)를 턴-온시키게 된다. 이 때, 턴-온된 전달 게이트 소자(MT1, MT2)는 저항 소자로서의 캐패시터(C1, C2)와 연결되어 있기 때문에, 각 해당 경로로의 로드성분을 추가시키게 되면서, 결과적으로 풀-업 및 풀-다운 구동 제어신호의 슬루레이트를 일정수준 줄일 수 있게 된다. 이는 후단에 접속된 출력 드라이버부(200)내 풀-업 트랜지스터(MP3)와 풀-다운 트랜지스터(MN3)의 턴-온이 점진적으로 일어나도록 하여, 최종적으로 출력되는 센싱 구동 제어신호(rto, /s)의 슬루레이트를 노멀 엑세스 동작모드에 비해 리프레쉬 동작시 일정수준 줄이는 것이다.
이에 따라, 리프레쉬 동작중 비트라인 감지증폭기의 센싱 동작이 시작될 때 소비되는 전력의 노이즈를 상당량 분산시키는 것이 가능해져 보다 안정된 리스토어 동작을 수행할 수 있게 된다.
도 6은 도 3에 도시된 비트라인 감지증폭기 구동 제어회로에서 고전위 센싱 전압으로 외부 전원전압(Vext)을 사용하는 경우의 회로 구성도를 도시한 것으로, 도 3에 도시된 기본 구성에 단지 출력 드라이버부(200)내 내부 셀 코어전압(Vcore) 인가단과 rto신호 발생노드의 사이에 접속된 별도의 피모스 트랜지스터(MP4)를 추가로 하여 구성하는 차이만이 있다. 이에 따라, 일측 센싱 구동 제어신호(rto)가 외부 전원전압(Vext)인가에 의해 고속으로 활성화되어진 다음, 내부의 셀 코어 전압(Vcore)에 의해 활성화 전위레벨('로직하이' 레벨)을 유지하도록 제어된다.
이와 같은 출력 드라이버부(200)의 구성은 도 4와 도 5에 도시된 각 실시예에 대해서도 마찬가지로 적용 가능하겠다.
이상에서 설명한 바와 같이 본 발명에 따른 비트라인 감지증폭기 구동 제어회로에 의하면, 센싱 구동 제어신호를 노멀 엑세스 동작모드와 리프레쉬 동작모드에 대해 차별화된 슬루레이트를 갖고 활성화시킬 수 있게 되어 즉, 리프레쉬 동작시 센싱 구동 제어신호의 슬루레이트를 노멀 엑세스 동작모드시에 비해 일정수준 줄여 활성화시킴으로써, 비트라인 감지증폭기의 센싱 동작이 시작될 때 소비되는 전력의 노이즈를 상당량 분산시킬수 있게 된다.
이에 따라, 전력 라인의 노이즈 피크값을 크게 줄일 수 있게 되어, 기존에 비해 안정된 리스토어 동작을 수행할 수 있게 되는 매우 뛰어난 효과가 있다.
아울러, 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정, 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (7)

  1. 비트라인 감지증폭기의 제1 및 제2 전원단을 풀업 및 풀다운 구동하기 위한 드라이버를 제어하는 센싱 구동 제어신호를 생성하기 위한 반도체 메모리 장치의 비트라인 감지증폭기 구동 제어회로에 있어서,
    센싱 개시신호, 블록 선택신호, 리프레쉬 신호를 디코딩하여 리프레쉬 동작모드임을 알리는 제어신호를 발생시키기 위한 디코딩 수단과,
    상기 디코딩수단으로부터 출력된 제어신호에 응답하여 상기 디코딩 수단과 상기 드라이버 간의 신호경로에 선택적으로 로드성분을 병렬접속시키기 위한 슬루레이트 조절수단을 구비하여,
    리프레쉬 동작시 노말 억세스시에 비해 상기 센싱 구동 제어신호의 슬루레이트를 일정수준 줄이는 것을 특징으로 하는 반도체 메모리 장치의 비트라인 감지증폭기 구동 제어회로.
  2. 제1항에 있어서,
    상기 슬루레이트 조절수단은 상기 디코딩수단으로부터 출력된 제어신호가 비활성화 상태로 입력시 스위칭되는 스위칭 소자와,
    상기 스위칭 소자의 양측단에 병렬로 접속된 로드소자를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 비트라인 감지증폭기 구동 제어회로.
  3. 제2항에 있어서,
    상기 스위칭소자로서 모스 트랜지스터를 사용하는 것을 특징으로 하는 비트라인 감지증폭기 구동 제어회로.
  4. 제1항에 있어서,
    상기 슬루레이트 조절수단은 상기 디코딩수단으로부터 출력된 제어신호가 활성화 상태로 입력시 스위칭되는 스위칭 소자와,
    상기 스위칭 소자와 접지단 사이에 직렬 접속된 로드소자를 구비하는 것을 특징으로 하는 비트라인 감지증폭기 구동 제어회로.
  5. 제4항에 있어서,
    상기 스위칭 소자는 전달 게이트 소자를 사용하는 것을 특징으로 하는 비트라인 감지증폭기 구동 제어회로.
  6. 제4항에 있어서,
    상기 로드소자는 캐패시터를 사용하는 것을 특징으로 하는 비트라인 감지증폭기 구동 제어회로.
  7. 삭제
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