KR100706826B1 - 비트라인 프리차지 전압 발생 장치 - Google Patents

비트라인 프리차지 전압 발생 장치 Download PDF

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Abstract

본 발명은 비트라인 프리차지 전압 발생 장치에 관한 것으로서, 특히 반도체 메모리 장치에서 비트라인을 프리차지시킬 경우 비트라인 프리차지 전압을 다중으로 생성하여 셀의 하이 데이타 전압원인 코아전압의 변화에 무관하게 안정된 동작을 수행할 수 있도록 하는 기술을 개시한다. 이러한 본 발명은 코아전압의 레벨을 감지하여 코아전압이 특정전위 이하일 경우 제 1인에이블 신호를 활성화시키고, 코아전압이 특정전위 이상일 경우 제 2인에이블 신호를 활성화시키는 코아전압 레벨 검출부와, 제 1인에이블 신호의 활성화시 코아전압 레벨의 반값을 갖는 비트라인 프리차지 전압을 생성하는 비트라인 프리차지 전압 발생부, 및 제 2인에이블 신호의 활성화시 코아전압 레벨과 무관하게 일정전위를 갖는 클램프된 비트라인 프리차지 전압을 발생하게 된다.
메모리, 비트라인, 프라차지, 코아전압

Description

비트라인 프리차지 전압 발생 장치{Device for generating bitline precharge voltage}
도 1은 일반적인 디램 셀을 나타내는 도면.
도 2는 종래의 비트라인 프리차지 전압 발생 장치에 관한 회로도.
도 3은 본 발명에 따른 비트라인 프리차지 전압 발생 장치에 관한 구성도.
도 4는 본 발명에 따른 비트라인 프리차지 전압 발생 장치에 관한 상세 회로도.
도 5는 도 3의 코아전압 레벨 검출부에 관한 다른 실시예.
도 6은 도 3의 코아전압 레벨 검출부에 관한 또 다른 실시예.
본 발명은 비트라인 프리차지 전압 발생 장치에 관한 것으로서, 특히, 반도체 메모리 장치에서 비트라인을 프리차지시킬 경우 비트라인 프리차지 전압을 다중으로 생성하여 셀의 하이 데이타 전압원인 코아전압의 변화에 무관하게 안정된 동작을 수행할 수 있도록 하는 기술이다.
반도체 메모리 장치는 크게 데이타를 저장하기 위한 셀과, 셀에 데이타를 기 록하고 셀에 기록된 데이타를 읽기 위한 주변회로부와, 메모리가 동작하기 위한 내부 전압을 생성하는 내부전원 발생장치로 나눌 수 있다.
도 1은 일반적인 디램 셀에 관한 구성도이다.
여기서, 디램 셀의 경우 비트라인 BL과 캐패시터 C1 간의 스위치 역할을 수행하는 하나의 트랜지스터 N1와, 하나의 캐패시터 C1를 포함하여 1비트의 데이타를 저장한다. 그리고, 비트라인 센스앰프(BLSA;1)는 비트라인 BL,/BL을 통해 인가되는 셀 데이타를 증폭한다. 또한, 선택신호 Yi에 따라 트랜지스터 N2,N3의 스위칭 동작을 제어하여 비트라인 센스앰프(1)를 통해 증폭된 데이타를 출력한다.
이러한 구성을 갖는 종래의 디램에서, 워드라인 WL이 활성화되어 라이트/리드 동작을 수행할 수 있는 시간을 액티브라 하고, 워드라인 WL이 비활성화되어 비트라인 BL,/BL을 동일한 레벨로 만들어주기 위한 동작을 프리차지 동작이라 한다.
일반적으로 프라차지시에 비트라인 BL,/BL에 인가되는 전압을 비트라인 프리차지 전압 VBLP이라 부르는데, 통상적으로 비트라인 프리차지 전압 VBLP은 이퀄라이징(Equlizing) 동작시 전류의 소모를 최소화하기 위해 코아전압의 1/2(VCORE/2) 레벨을 취하고 있다.
도 2는 종래의 비트라인 프리차지 전압 발생 장치에 관한 회로도이다.
종래의 비트라인 프리차지 전압 발생 장치는 PMOS트랜지스터 P1~P3과, NMOS트랜지스터 N4~N6를 구비한다.
여기서, PMOS트랜지스터 P1는 코아전압 VCORE 인가단과 노드 ND1 사이에 연결되어 게이트 단자를 통해 접지전압 VSS이 인가된다. NMOS트랜지스터 N4는 노드 ND1과 PMOS트랜지스터 P2 사이에 연결되어 게이트 단자가 노드 ND1과 연결된다. PMOS트랜지스터 P2는 NMOS트랜지스터 N4와 노드 ND2 사이에 연결되어 게이트 단자가 노드 ND2와 연결된다. NMOS트랜지스터 N5는 노드 ND2와 접지전압단 사이에 연결되어 게이트 단자를 통해 코아전압 VCORE이 인가된다.
그리고, NMOS트랜지스터 N6는 전원전압 VDD 인가단과 비트라인 프리차지 전압 VBLP 출력단 사이에 연결되어 게이트 단자가 노드 ND1에 연결된다. PMOS트랜지스터 P3는 비트라인 프리차지 전압 VBLP 출력단과 접지전압단 사이에 연결되어 게이트 단자가 노드 ND2에 연결된다.
이러한 구성을 갖는 종래의 비트라인 프리차지 전압 발생 장치의 동작과정을 설명하면 다음과 같다.
먼저, PMOS트랜지스터 P1와 NMOS트랜지스터 N5는 각각의 게이트 단자를 통해 접지전압 VSS과 코아전압 VCORE이 인가되어 노드 ND1,ND2가 일정한 저항비로 형성된다. 그리고, NMOS트랜지스터 N6는 게이트 단자를 통해 노드 ND1의 출력이 인가되어 풀업 기능을 수행하고, PMOS트랜지스터 P3는 게이트 단자를 통해 노드 ND2의 출력이 인가되어 풀다운 기능을 수행한다.
따라서, 저항 역할을 수행하는 PMOS트랜지스터 P1, NMOS트랜지스터 N5와 다이오드 역할을 수행하는 NMOS트랜지스터 N4, PMOS트랜지스터 P2의 저항비를 조절하여, 노드 ND3가 코아전압 VCORE/2의 레벨을 갖도록 한다.
이에 따라, 노드 ND1는 코아전압 VCORE/2+Vtn(여기서, Vtn은 NMOS트랜지스터 N4의 절대값) 레벨이 되고, 노드 ND2는 코아전압 VCORE/2+Vtp(여기서, Vtp는 PMOS 트랜지스터 P2의 절대값) 레벨이 된다. 따라서, NMOS트랜지스터 N4와 NMOS트랜지스터 N6의 문턱전압 Vt이 동일하도록 제어하고, PMOS트랜지스터 P2와 PMOS트랜지스터 P3의 문턱전압 Vt가 동일하도록 제어한다.
만약, 비트라인 프리차지 전압 VBLP의 레벨이 코아전압 VCORE/2 보다 낮아지면, NMOS트랜지스터 N6의 게이트 소스 전압 VGS이 전압 Vtn 보다 높아지게 되어 풀업 동작에 따라 코아전압 VCORE/2 전위를 유지할 수 있도록 한다. 반대로, 비트라인 프리차지 전압 VBLP 레벨이 코아전압 VCORE/2 보다 높아지게 되면, PMOS트랜지스터 P3가 턴온되어 비트라인 프리차지 전압 VBLP의 레벨이 풀다운되어 비트라인 프리차지 전압 VBLP을 코아전압 VCORE/2으로 유지시킬 수 있게 된다.
이와 같이 비트라인 프리차지 전압 VBLP은 코아전압 VCORE과 연동하여 코아전압 VCORE의 1/2 전위를 유지하게 되고, 정상적인 조건에서 코아전압 VCORE가 변화할 때 비트라인 프리차지 전압 VBLP도 함께 변하게 되는 것이 필요하다. 하지만, 코아전압 VCORE이 일정전압(VPP-Vt) 레벨 이상으로 높아질 경우 문제가 발생하게 된다.
즉, 비트라인 프리차지 전압 발생 장치는 코아전압 VCORE이 안정적인 목표 값을 가질 경우 정상적인 라이트/리드 동작이 가능하게 된다. 하지만, 셀 트랜지스터 N1의 문턱전압이 Vt라고 할때, 코아전압 VCORE이 펌핑전압 VPP-Vt 이상으로 증가할 경우 디램 셀에는 코아전압 VCORE 레벨이 완전하게 라이트 되지 못하고 최대 펌핑전압 VPP-Vt 만큼만 라이트된다.
이때, 셀에 저장될 수 있는 최대 전위가 펌핑전압 VPP-Vt가 되는데, 이 전압 은 목표로 하는 코아전압 VCORE 보다 큰 전위가 되어 워드라인 WL이 활성화되어 있는 동안에 펌핑전압 VPP-Vt의 전위가 충분히 전달되는 것이 어렵게 된다.
즉, 셀에 펌핑전압 VPP-Vt 만큼의 전위가 전달되는 경우를 가정한다. 라이트가 완료된 이후에 워드라인 WL이 비활성화되고 비트라인 프리차지 동작이 수행된다. 이때, 비트라인 프리차지 전압 VBLP은 코아전압 VCORE의 1/2 레벨이 되어 비트라인 BL,/BL이 코아전압 VCORE/2 로 프리차지된다.
이후에, 동일한 셀을 리드할 경우 셀에는 코아전압 VCORE의 전위가 형성되어 있지 못한 상태에서 비트라인 BL과 차지 쉐어링 동작을 수행하게 된다. 이에 따라, 코아전압 VCORE이 상승할수록 셀에 저장된 하이 데이타와 코아전압 VCORE/2 사이의 전위 차이가 적어지게 되고 이는 리드 동작의 신뢰도에 악영향을 미치도록 한다.
또한, 펌핑전압 VPP-Vt은 목표로 하는 코아전압 VCORE의 레벨보다 높은 전위이다. 따라서, 셀에 펌핑전압 VPP-Vt 레벨이 충분히 라이트 되지 못할 경우 셀의 하이 데이타와 비트라인 BL의 프리차지 전압(VCORE/2) 사이의 전위차는 더욱 줄어들게 되어 리드 동작의 패일 가능성이 커지게 되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 특히, 반도체 메모리 장치에서 비트라인을 프리차지시킬 경우 비트라인 프리차지 전압을 다중으로 생성하여 셀의 하이 데이타 전압원인 코아전압의 변화에 무관하게 안정된 동작을 수행할 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 비트라인 프리차지 전압 발생 장치는, 코아전압의 레벨을 감지하여 코아전압이 특정전위 이하일 경우 제 1인에이블 신호를 활성화시키고, 코아전압이 특정전위 이상일 경우 제 2인에이블 신호를 활성화시키는 코아전압 레벨 검출부; 제 1인에이블 신호의 활성화시 코아전압 레벨의 반값을 갖는 비트라인 프리차지 전압을 생성하는 비트라인 프리차지 전압 발생부; 및 제 2인에이블 신호의 활성화시 코아전압 레벨과 무관하게 일정전위를 갖는 클램프된 비트라인 프리차지 전압을 발생하는 비트라인 프리차지 전압 클램핑부를 구비함을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 3은 본 발명에 따른 비트라인 프리차지 전압 발생 장치에 관한 구성도이다.
본 발명은 코아전압 레벨 검출부(100), 비트라인 프리차지전압 클램핑부(200) 및 비트라인 프리차지 전압 발생부(300)를 구비한다.
여기서, 코아전압 레벨 검출부(100)는 코아전압 VCORE의 전위를 감지하여 인에이블 신호 cpl_en,cpl_enb를 출력한다. 비트라인 프리차지전압 클램핑부(200)는 인에이블 신호 cpl_en,cpl_enb에 따라 클램프된(Clamped) 비트라인 프리차지전압 VBLP를 발생한다. 비트라인 프리차지 전압 발생부(300)는 인에이블 신호 cpl_en,cpl_enb에 따라 코어전압에 연동된 비트라인 프리차지전압 VBLP을 발생한다.
이에 따라, 코아전압 VCORE이 일정 전위 이상으로 상승하기 이전에는 비트라인 프리차지 전압 발생부(300)가 동작하여 비트라인 프리차지 전압 VBLP를 생성하고, 코아전압 VCORE가 일정 전위 이상으로 상승하면 비트라인 프리차지 전압 클램핑부(200)가 동작하여 비트라인 프리차지전압 VBLP를 생성한다.
도 4는 본 발명에 따른 비트라인 프리차지 전압 발생 장치의 상세 회로도이다.
먼저, 코아전압 레벨 검출부(100)는 MOS트랜지스터 N7과 저항 R1으로 구성되어 특정전의 기준전압을 생성하는 기준전압생성수단과, PMOS트랜지스터 P4,P5와 NMOS트랜지스터 N8~N10을 구비하여 특정전위의 기준전압과 코아전압 VCORE를 비교하는 비교수단으로 구성된다.
여기서, PMOS트랜지스터 P4,P5는 공통 게이트 단자가 PMOS트랜지스터 P4의 드레인 단자와 연결되고, 공통 소스 단자를 통해 전원전압 VDD가 인가된다. NMOS트랜지스터 N8는 PMOS트랜지스터 P4와 NMOS트랜지스터 N10 사이에 연결되어 게이트 단자가 노드 ND4에 연결된다. NMOS트랜지스터 N9는 PMOS트랜지스터 P5와 NMOS트랜지스터 N10 사이에 연결되어 게이트 단자를 통해 코아전압 VCORE이 인가된다. NMOS트랜지스터 N10는 NMOS트랜지스터 N8,N9와 접지전압단 사이에 연결되어 게이트 단자를 통해 전원전압 VDD가 인가된다.
그리고, NMOS트랜지스터 N7는 전원전압 VDD 인가단과 노드 ND4 사이에 연결되어 게이트 단자를 통해 펌핑전압 VPP이 인가된다. 여기서, NMOS트랜지스터 N7는 셀 트랜지스터의 공정 피드백을 입력받아 셀 트랜지스터의 문턱전압과 연동되어 기준전압을 생성하게 된다. 저항 R1는 노드 ND4와 접지전압단 사이에 연결된다. 인 버터 IV1,IV2는 출력단의 신호를 순차적으로 반전하여 각각 인에이블 신호 cpl_en,cpl_enb를 출력한다.
또한, 비트라인 프리차지전압 클램핑부(200)는 NMOS트랜지스터 N11,N12와, 저항 R2,R3 및 전송게이트 T1을 구비한다.
여기서, NMOS트랜지스터 N11는 전원전압 VDD 인가단과 저항 R2 사이에 연결되어 게이트 단자를 통해 펌핑전압 VPP가 인가된다. 저항 R2는 NMOS트랜지스터 N11와 노드 ND5 사이에 연결되고, 저항 R3는 노드 ND5와 NMOS트랜지스터 N12 사이에 연결된다. NMOS트랜지스터 N12는 저항 R3과 접지전압단 사이에 연결되어 게이트 단자를 통해 인에이블 신호 cpl_en가 인가된다. 전송게이트 T1는 PMOS 단자를 통해 인에이블 신호 cpl_enb가 인가되고, NMOS 단자를 통해 인에이블 신호 cpl_en가 인가되어 노드 ND5의 신호를 비트라인 프리차지 전압 VBLP으로 출력한다.
또한, 비트라인 프리차지 전압 발생부(300)는 PMOS트랜지스터 P6~P8와, NMOS트랜지스터 N13~N15 및 전송게이트 T2를 구비한다.
여기서, PMOS트랜지스터 P6는 코아전압 VCORE 인가단과 노드 ND6 사이에 연결되어 게이트 단자를 통해 접지전압 VSS가 인가된다. NMOS트랜지스터 N14는 노드 ND6과 노드 ND8 사이에 연결되어 게이트 단자가 노드 ND6과 연결된다. PMOS트랜지스터 P7는 노드 ND8과 노드 ND7 사이에 연결되어 게이트 단자가 노드 ND8와 연결된다. NMOS트랜지스터 N15는 노드 ND7와 접지전압단 사이에 연결되어 게이트 단자를 통해 코아전압 VCORE이 인가된다.
그리고, NMOS트랜지스터 N13는 전원전압 VDD 인가단과 노드 ND9 사이에 연결 되어 게이트 단자가 노드 ND6에 연결된다. PMOS트랜지스터 P8는 노드 ND9와 접지전압단 사이에 연결되어 게이트 단자가 노드 ND7에 연결된다. 전송게이트 T2는 PMOS 단자를 통해 인에이블 신호 cpl_en가 인가되고, NMOS 단자를 통해 인에이블 신호 cpl_enb가 인가되어 노드 ND9의 신호를 비트라인 프리차지 전압 VBLP으로 출력한다.
이러한 구성을 갖는 본 발명의 동작 과정을 설명하면 다음과 같다.
먼저, 코아전압 레벨 검출부(100)는 노드 ND4의 전압레벨과 코아전압 VCORE을 비교하여 서로 반대 위상을 갖는 각각의 인에이블 신호 cpl_en,cpl_enb를 출력한다. 이를 위해, NMOS트랜지스터 N7,N11는 게이트 단자를 통해 펌핑전압 VPP가 인가되어 전원전압 VDD를 공급함으로써 셀 트랜지스터와 문턱전압을 동일하게 한다. 이에 따라, NMOS트랜지스터 N7,N11의 소스 전압이 펌핑전압 VPP-Vt가 되도록 한다.(여기서, Vt는 셀 트랜지스터 N7,N11의 문턱전압)
따라서, 노드 ND4의 전압이 펌핑전압 VPP(워드라인 승압전압)-Vt가 되어 코아전압 VCORE이 펌핑전압 VPP-Vt 보다 높으면 인에이블 신호 cpl_en가 하이가 되고 인에이블 신호 cpl_enb가 로우가 된다. 반대로, 코아전압 VCORE이 펌핑전압 VPP-Vt 보다 낮으면 인에이블 신호 cpl_en가 로우가 되고 인에이블 신호 cpl_enb가 하이가 된다.
여기서, 코아전압 VCORE이 펌핑전압 VPP-Vt 보다 낮으면 비트라인 프리차지 전압 발생부(300)가 활성화된다. 이에 따라, 인에이블 신호 cpl_en,cpl_enb가 전송게이트 T2에 인가된다. 이때, 전송게이트 T2는 인에이블 신호 cpl_en가 로우이 고 인에이블 신호 cpl_enb가 하이일 경우 비트라인 프리차지 전압 VBLP가 출력된다. 반면에, 인에이블 신호 cpl_en가 하이이고 인에이블 신호 cpl_enb가 로우일 경우 전송게이트 T2가 턴오프되어 비트라인 프리차지 전압 VBLP이 출력되지 않는다.
한편, 코아전압 VCORE이 펌핑전압 VPP-Vt 보다 높아질 경우 비트라인 프리차지전압 클램핑부(200)가 활성화되어 코아전압 VCORE의 레벨과 상관없이 일정한 레벨의 비트라인 프리차지 전압 VBLP가 생성된다.
이에 따라, 인에이블 신호 cpl_en,cpl_enb가 전송게이트 T1에 인가된다. 이때, 전송게이트 T1는 인에이블 신호 cpl_en가 하이이고 인에이블 신호 cpl_enb가 로우일 경우 비트라인 프리차지 전압 VBLP가 출력된다. 반면에, 인에이블 신호 cpl_en가 로우이고 인에이블 신호 cpl_enb가 하이일 경우 전송게이트 T1가 턴오프되어 비트라인 프리차지 전압 VBLP이 출력되지 않는다.
여기서, 노드 ND10의 전압레벨은 펌핑전압 VPP-Vt가 되고, 저항 R1,R2의 저항비를 조절하여 노드 ND5의 전위가 노드 ND10의 절반이 되도록 한다. 이에 따라, 코아전압 VCORE이 일정전위 이상으로 상승하더라도 비트라인 프리차지 전압 클램핑부(200)의 출력이 (펌핑전압 VPP-Vt)/2가 되도록 고정시킬 수 있게 된다.
디램의 셀에 하이 데이타로 쓰고자 하는 코아전압 VCORE이 필요 이상으로 상승할 경우 라이트 동작시 필요한 코아전압 VCORE이 모두 셀에 전달되지 못하는 경우가 있다. 즉, 라이트 시간을 부족하거나 코아전압 VCORE이 펌핑전압 VPP-Vt 보다 높은 경우가 이에 속한다. 이러한 경우 그 데이타를 다시 리드하면 차지 쉐어 링 되는 정도가 줄어들게 되어 디램의 동작 신뢰성에 악영향을 끼치게 된다. 이에 따라, 본 발명은 비트라인 프리차지 전압 VBLP의 레벨을 셀에 라이트 되는 하이 데이타의 절반으로 생성하여 디램을 안정적으로 동작시킬 수 있도록 한다.
이상에서의 설명은 코아전압 VCORE이 펌핑전압 VPP-Vt 이상으로 상승할 때 비트라인 프리차지 전압을 (펌핑전압 VPP-Vt)/2로 고정시키기 위한 동작을 그 실시예로 설명하였다.
한편, 도 5는 코아전압 레벨 검출부(100_1)에 관한 다른 실시예이다.
도 5의 실시예는 도 4의 코아전압 레벨 검출부(100)에 비해 저항 R4를 더 구비하는 것이 상이하다.
만약, 코아전압 VCORE이 특정 전압 Vxx 이상으로 상승할 때, 비트라인 프리차지 전압 VBLP을 특정전압 Vxx/2로 고정시키고자 할 경우 코아전압 레벨 검출부(100)의 비교 전압을 변경하면 된다. 이때, NMOS트랜지스터 N7가 굳이 셀 트랜지스터의 문턱전압의 공정 피드백을 받지 않아도 되고, 비교전압 특정전압 Vxx만 생성하도록 하면 된다.
즉, 코아전압 VCORE과 비교하고자 하는 노드 ND4의 전압을 저항 R4,R1의 저항비를 조절하여 특정전압 Vxx가 되도록 한다. 그리고, 비트라인 프리차지 전압 클램핑부(200)에서 비트라인 프리차지 전압 VBLP으로 특정전압 Vxx/2의 전위만 전달하면 된다.
그리고, 도 6은 코아전압 레벨 검출부(100_2)에 관한 또 다른 실시예이다.
도 6의 실시예는 도 4의 코아전압 레벨 검출부(100)에 비해 저항 R5~R8과 퓨 즈 F1~F4를 더 구비하는 것이 상이하다.
도 6의 실시예에 따른 코아전압 레벨 검출부(100_2)는 퓨즈 F1~F4나 메탈옵션, 로직 등을 이용하여 저항 R5~R8의 저항비를 조절함으로써 특정전압 Vxx의 레벨을 트리밍하게 된다.
이상에서 설명한 바와 같이, 본 발명은 반도체 메모리 장치에서 비트라인을 프리차지시킬 경우 비트라인 프리차지 전압을 다중으로 생성하여 셀의 하이 데이타 전압원인 코아전압의 변화에 무관하게 안정된 동작을 수행함으로써 디램의 동작 신뢰성을 향상시키도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (9)

  1. 코아전압의 레벨을 감지하여 상기 코아전압이 특정전위 이하일 경우 제 1인에이블 신호를 활성화시키고, 상기 코아전압이 상기 특정전위 이상일 경우 제 2인에이블 신호를 활성화시키는 코아전압 레벨 검출부;
    상기 제 1인에이블 신호의 활성화시 상기 코어전압레벨에 연동하여 상기 코아전압 레벨의 반값을 갖는 비트라인 프리차지 전압을 생성하는 비트라인 프리차지 전압 발생부; 및
    상기 제 2인에이블 신호의 활성화시 상기 코아전압 레벨과 무관하게 일정전위를 갖는 클램프된 비트라인 프리차지 전압을 발생하는 비트라인 프리차지 전압 클램핑부를 구비함을 특징으로 하는 비트라인 프리차지 전압 발생 장치.
  2. 제 1항에 있어서,
    상기 코아전압 레벨 검출부는
    상기 코아전압과 상기 특정전위를 비교하며, 상기 특정전위는 펌핑전압 - 셀트랜지스터의 문턱전압 값을 갖는 것을 특징으로 하는 비트라인 프리차지 전압 발생 장치.
  3. 제 1항에 있어서, 상기 코아전압 레벨 검출부는
    상기 특정전위를 생성하는 기준전압 생성 수단;
    상기 특정전위와 상기 코아전압을 비교하는 비교수단; 및
    상기 커런트 미러의 출력을 반전하여 제 1인에이블 신호와, 상기 제 1인에이블 신호와 반대 위상을 갖는 상기 제 2인에이블 신호를 출력하는 인버터부를 구비함을 특징으로 하는 비트라인 프리차지 전압 발생 장치.
  4. 제 3항에 있어서, 상기 기준전압 생성 수단은
    전원전압 인가단과 상기 특정전위의 출력단 사이에 연결되어 게이트 단자를 통해 워드라인 승압전압이 인가되며 셀 트랜지스터와 동일한 문턱전압을 갖는 제 1모스 트랜지스터; 및
    상기 특정전위의 출력단과 접지전압단 사이에 연결된 제 1저항을 구비함을 특징으로 하는 비트라인 프리차지 전압 발생 장치.
  5. 제 3항에 있어서, 상기 기준전압 생성 수단은
    전원전압 인가단에 연결되어 게이트 단자를 통해 워드라인 승압전압이 인가되는 제 2모스 트랜지스터;
    상기 제 2모스 트랜지스터와 상기 특정전위의 출력단 사이에 연결된 제 2저항; 및
    상기 특정전위의 출력단과 접지전압단 사이에 연결된 제 3저항을 구비함을 특징으로 하는 비트라인 프리차지 전압 발생 장치.
  6. 제 3항에 있어서, 상기 기준전압 생성 수단은
    전원전압 인가단에 연결되어 게이트 단자를 통해 워드라인 승압전압이 인가 되는 제 3모스 트랜지스터;
    상기 제 3모스 트랜지스터와 접지전압단 사이에 직렬 연결된 복수개의 저항; 및
    상기 복수개의 저항과 각각 병렬연결된 퓨즈를 구비함을 특징으로 하는 비트라인 프리차지 전압 발생 장치.
  7. 제 1항에 있어서, 상기 비트라인 프리차지 전압 발생부는
    상기 코아전압과 접지전압을 일정한 저항비로 분할하는 제 1저항분할부; 및
    상기 제 1저항분할부의 출력에 따라 풀업/풀다운 동작을 수행하여 상기 비트라인 프리차지 전압을 생성하는 구동부; 및
    상기 제 1인에이블 신호의 활성화시 턴온되어 상기 비트라인 프리차지 전압을 출력하는 제 1전송게이트를 구비함을 특징으로 하는 비트라인 프리차지 전압 발생 장치.
  8. 제 1항에 있어서, 상기 비트라인 프리차지 전압 클램핑부는
    상기 제 2인에이블 신호의 활성화시 펌핑전압 - 셀트랜지스터의 문턱전압 값을 갖는 전압을 일정한 저항비로 분할하여 상기 클램프된 비트라인 프리차지 전압을 발생함을 특징으로 하는 비트라인 프리차지 전압 발생 장치.
  9. 제 1항에 있어서, 상기 비트라인 프리차지 전압 클램핑부는
    전원전압 인가단에 연결되어 게이트 단자를 통해 워드라인 승압전압이 인가되는 제 4모스 트랜지스터;
    상기 제 4모스 트랜지스터의 출력전압을 일정한 저항비로 저항분할하는 제 2저항분할부;
    상기 제 2저항분할부와 접지전압단 사이에 연결되어 게이트 단자를 통해 상기 제 2인에이블 신호가 인가되는 제 5모스 트랜지스터; 및
    상기 제 2인에이블 신호에 따라 상기 제 2저항분할부의 출력을 상기 클램프된 비트라인 프리차지 전압으로 출력하는 제 2전송게이트를 구비함을 특징으로 하는 비트라인 프리차지 전압 발생 장치.
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