KR100920834B1 - 반도체 메모리 장치의 비트라인 프리차지 전압 드라이버 - Google Patents

반도체 메모리 장치의 비트라인 프리차지 전압 드라이버 Download PDF

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Abstract

개시된 본 발명은 반도체 메모리 장치의 비트라인 프리차지 전압 드라이버로서, 비트라인 프리차지 전압과 기준 전압을 비교하여 제 1 및 제 2 드라이버 신호를 출력하는 제 1 드라이버, 액티브 신호에 응답하여 활성화 여부가 제어 되고, 상기 비트라인 프리차지전압과 상기 기준 전압을 비교하여 제 3 및 제 4 드라이버 신호를 출력하는 제 2 드라이버, 상기 액티브 신호에 응답하여 상기 제 1 및 제 2 드라이버 신호 또는 상기 제 3 및 제 4 드라이버 신호를 선택적으로 풀업 제어 신호 및 풀다운 제어 신호로 출력하는 스위칭부, 및 상기 풀업 제어 신호 및 풀다운 제어 신호에 응답하여 구동 능력이 조절된 상기 비트라인 프리차지 전압을 출력하는 구동능력 조절부를 포함한다.
커런트 미러 형 드라이버, 연산 증폭형 드라이버.

Description

반도체 메모리 장치의 비트라인 프리차지 전압 드라이버{Bit Line Precharge Voltage Driver of Semiconductor Memory Apparatus}
본 발명은 반도체 메모리 장치로서, 보다 구체적으로는 비트라인 프리차지 전압 드라이버에 관한 것이다.
일반적으로 반도체 메모리 장치는 복수의 뱅크를 가지며, 각각의 뱅크는 복수 개의 메모리 셀 블록으로 이루어지고, 메모리 셀 블록은 하나의 트랜지스터와 하나의 캐패시터로 이루어지는 메모리 셀이 복수 개로 이루어지며, 트랜지스터의 게이트 단자에 접속되는 워드 라인에 의해 메모리 셀을 선택하고, 트랜지스터의 드레인 단자에 접속된 캐패시터로부터 트랜지스터의 소오스 단자에 인가되는 전압을 증폭함으로써 센싱 과정이 이루어진다.
반도체 메모리 장치의 셀에 저장된 데이터는 액티브 명령 후 입력된 리드 명령에 의해 읽혀지도록 설계가 된다. 셀에 저장된 데이터는 워드 라인(Word Line 이하, WL)이 인에이블 되면, 비트 라인(Bit Line 이하, BL)에 실리고, 센스 앰프에 의해 증폭된다. 증폭된 데이터는 컬럼 선택 신호(YI)에 의해 비트라인(BL)과 SIO 라인과의 차지 쉐어링(Charge Sharing)에 의해 데이터가 읽혀지고, 이 후, 로컬 출 력 라인(Lio,Liob)에 의해 센스 앰프로 입력된다, 이어서, 프리차지 명령이 인가되면 워드라인(WL)이 디스에이블 되고, 비트라인 프리차지 전압(VBLP)으로 이퀄라이징(equalizing) 된다.
비트라인 프리차지 전압(VBLP)은 반도체 메모리 장치에서 사용하는 비트라인(BL,BLB)을 초기화하는 전위 중 셀의 전류 소모를 감소시킬 목적으로 코어 전압의 중간 전위(Vcore/2)를 갖는다.
도 1은 종래의 기술에 따른 비트라인 프리차지 전압 드라이버의 블록도이다.
도 1을 참조하면, 종래의 비트라인 프리차지 전압 드라이버는 비트라인 프리차지 전압(VBLP)과 기준 전압(ref)을 비교하여, 구동 능력을 제어하기 위한 제 1 및 제 2 드라이버 신호(drv<1:2>)를 출력하는 커런트 미러 형태의 제 1 드라이버(100), 상기 제 1 및 제 2 드라이버 신호(drv<1:2>)에 응답하여 풀업 및 풀다운이 조절된 상기 비트라인 프리차지 전압(VBLP)을 출력하는 구동능력 조절부(200)를 포함한다.
상기 제 1 드라이버(100)는 반응 속도가 느리고, 누설 전류(Leakage Current)가 적은 커런트 미러 타입의 드라이버이다. 상기 제 1 드라이버(100)는 상기 기준 전압(ref)과 피드백 받은 비트라인 프리차지 전압(VBLP)을 비교하여 그에 대응하는 풀업 능력을 제어하기 위한 제 1 드라이버 신호(drv1) 및 풀 다운 능력을 제어하기 위한 제 2 드라이버 신호(drv2)를 생성한다. 상기 비트라인 프리차지 전압(VBLP)이 PVT(Process, Voltage, Temperature) 영향에 의해 레벨이 크게 흔들릴 경우, 상기 기준 전압(Vref)보다 높거나 낮게 된다. 그에 대응하게 상기 구동능력 조절부(200)는 상기 비트라인 프리차지 전압(VBLP)이 상기 코어 전압(Vcore)의 중간 전위(Vcore/2)를 갖도록 제어한다.
종래의 기술에 따른 전압 드라이버는 고속 동작 시 액티브 명령이 인가되면 상기 비트라인 프리차지 전압(VBLP)의 입력 주기가 빠른데 비해 반응 속도가 느린 제 1 드라이버(100)는 미처 반응하지 못해 오작동이 발생할 수 있는 문제점이 발생한다.
본 발명에 따른 반도체 메모리 장치의 비트라인 프리차지 전압 드라이버는 액티브 명령 시, 반응속도가 빠른 드라이버를 사용하여 비트라인 프리차지 전압을 사용하는 여러 회로를 정상 동작 시키는데 그 목적이 있다.
본 발명에 따른 반도체 메모리 장치의 비트라인 프리차지 전압 드라이버는 비트라인 프리차지 전압과 기준 전압을 비교하여 제 1 및 제 2 드라이버 신호를 출력하는 제 1 드라이버, 액티브 신호에 응답하여 활성화 여부가 제어 되고, 상기 비트라인 프리차지전압과 상기 기준 전압을 비교하여 제 3 및 제 4 드라이버 신호를 출력하는 제 2 드라이버, 상기 액티브 신호에 응답하여 상기 제 1 및 제 2 드라이버 신호 또는 상기 제 3 및 제 4 드라이버 신호를 풀업 제어 신호 및 풀다운 제어 신호로 출력하는 스위칭부, 및 상기 풀업 제어 신호 및 풀다운 제어 신호에 응답하여 구동 능력이 조절된 상기 비트라인 프리차지 전압을 출력하는 구동능력 조절부를 포함한다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 프리차지 전압 드라이버는 비트라인 프리차지 전압과 기준 전압을 비교하여 풀업 및 풀다운 신호를 출력하는 메인 드라이버, 액티브 신호에 응답하여 상기 비트라인 프리차지 전압과 상기 기준 전압을 비교하여 상기 풀업 신호의 풀업 능력을 제어하기 위한 풀업 드라이버 신호를 출력하는 풀업 드라이버, 상기 액티브 신호에 응답하여 상기 비트라인 프리 차지 전압과 상기 기준 전압을 비교하여 상기 풀다운 신호의 풀다운 능력을 제어하기 위한 풀다운 드라이버 신호를 출력하는 풀다운 드라이버, 및 상기 풀업 및 풀다운 신호에 응답하여 상기 비트라인 프리차지 전압을 생성하기 위한 구동 능력 조절부를 포함한다.
본 발명은 반도체 메모리 장치의 비트라인 프리차지 전압 드라이버로서, 액티브 시, 반응 속도가 빠른 드라이버를 사용함으로써, 비트라인 프리차지 전압을 사용하는 여러 회로를 정상 동작 시켜 보다 신뢰성 있는 회로를 구현 할 수 있는 효과가 있다.
도 2는 본 발명에 따른 반도체 메모리 장치의 비트라인 프리차지 전압 드라이버의 회로도이다.
종래의 전압 드라이버는 누설 전류가 적고, 반응 속도가 느린 커런트 미러 형태의 전압 드라이버로서 기준 전압과 비트라인 프리차지 전압을 비교하여 상기 비트라인 프리차지 전압이 흔들릴 경우 그에 대응하게 구동력을 조절하여 안정적인 비트라인 프리차지 전압을 생성할 수 있도록 하였다. 고속 동작 시, 액티브 명령이 인가되면 상기 비트라인 프리차지 전압을 사용하는 여러 회로에 공급하여야 하지만, 입력되는 비트라인 프리차지 전압의 속도에 비해 출력 신호가 미처 반응하지 못하는 관계로 반도체 메모리 장치가 오동작을 발생하였다. 본 발명에서는 대기 시, 누설 전류가 적은 종래의 전압 드라이버를 사용하고, 액티브 시 반응 속도가 빠른 연산 증폭기 형태의 드라이버를 사용하여 상기 비트라인 프리차지 전압을 안정적으로 생성하여 상기 비트라인 프리차지 전압을 사용하는 여러 회로가 정상 동작이 가능하도록 회로를 구현하였다.
도 2를 참조하면, 본 발명에 따른 비트라인 프리차지 전압 드라이버는 비트라인 프리차지 전압(VBLP)과 기준 전압(ref)을 비교하여 제 1 및 제 2 드라이버 신호(drv1,drv2)를 출력하는 제 1 드라이버(100), 액티브 신호(ACT,ACTB)에 응답하여 활성화 여부가 제어 되고, 상기 비트라인 프리차지 전압(VBLP)과 상기 기준 전압(ref)을 비교하여 제 3 및 제 4 드라이버 신호(drv3,drv4)를 출력하는 제 2 드라이버(300), 상기 액티브 신호(ACT,ACTB)에 응답하여 상기 제 1 및 제 2 드라이버 신호(drv1, drv2) 또는 상기 제 3 및 제 4 드라이버 신호(drv3, drv4)를 선택적으로 풀업 제어 신호(PUCTRL) 및 풀다운 제어 신호(PDCTRL)로 출력하는 스위칭부(400), 및 상기 풀업 제어 신호(PUCTRL) 및 풀다운 제어 신호(PDCTRL)에 응답하여 구동 능력이 조절된 상기 비트라인 프리차지 전압(VBLP)을 출력하는 구동능력 조절부(200)를 포함한다.
본 발명에 따른 반도체 메모리 장치의 비트라인 프리차지 전압 드라이버는 도 1에 도시한 종래의 비트라인 프리차지 전압 드라이버에 제 2 드라이버(300) 및 스위칭부(400)를 추가로 구비하여 고속 동작 시 액티브 신호(ACT)에 응답하여 선택적으로 제 1 및 제 2 드라이버(100,300)를 활성화 시킨다.
본 발명의 전압 드라이버는 대기 시 상기 커런트 미러 형태의 제 1 드라이버(100)를 활성화 시켜 비트라인 프리차지 전압(VBLP)을 코어 전압(Vcore)의 중간 전위로 조절하고, 액티브 시 상기 연산 증폭기 형태의 제 2 드라이버(300)를 활성 화 시켜 상기 비트라인 프리차지 전압(VBLP)을 상기 코어 전압(Vcore)의 중간 전위로 조절한다.
여기서, 액티브 신호(ACT)는 액티브 명령 시 활성화 되는 신호이다.
상기 제 1 드라이버(100)는 일반적으로 공지된 커런트 미러형의 드라이버를 사용하여도 무관하며, 도 1의 제 1 드라이버(100)와 동일하므로 설명을 배제하기로 한다.
도 3은 도 2에 도시한 제 2 드라이버의 회로도이다.
도 3을 참조하면, 상기 제 2 드라이버(300)는 액티브 신호(ACT)에 응답하여 활성화 여부가 제어되고, 기준 전압(ref)과 비트라인 프리차지 전압(VBLP)을 비교하여 제 3 드라이버 신호(drv3)를 생성하여 풀업 능력을 조절하기 위한 풀업 드라이버(310), 반전된 액티브 신호(ACTB)에 응답하여 활성화 여부가 제어되고, 상기 기준 전압(ref)과 상기 비트라인 프리차지 전압(VBLP)을 비교하여 제 4 드라이버 신호(drv4)를 생성하여 풀다운 능력을 조절하기 위한 풀다운 드라이버(320)를 포함한다.
상기 풀업 드라이버(310)와 상기 풀다운 드라이버(320)는 서로 차동인 구동 능력을 가진다. 즉, 상기 풀업 드라이버(310)와 상기 풀다운 드라이버(320)는 동시에 인에이블 되며, 상기 비트라인 프리차지 전압(VBLP)이 기준 전압(ref)보다 전압 레벨이 낮으면, 상기 풀업 능력을 일시적으로 증가시키고, 풀다운 능력을 일시적으로 감소시켜, 상기 비트라인 프리차지 전압(VBLP)을 코어 전압의 중간 전위(Vcore/2)로 복구시킨다. 반대로, 상기 비트라인 프리차지 전압(VBLP)이 기준 전 압(ref)보다 높으면, 상기 풀업 능력을 일시적으로 감소시키고, 풀다운 능력을 일시적으로 증가시켜 상기 비트라인 프리차지 전압(VBLP)을 코어 전압의 중간 전위(Vcore/2)로 복구시킨다.
상기 풀업 드라이버(310)는 일반적으로 공지된 N형 차동 증폭기 형태로서, 액티브 신호(ACT) 및 코어 전압(Vcore)에 응답하여 활성화 여부를 제어하는 활성화부(311), 상기 제 1 활성화부(311)와 제 1 노드 사이에 연결되고, 기준 전압(ref)과 비트라인 프리차지 전압(VBLP)을 입력받아 비교하기 위한 제 1 입력부(312), 및 상기 제 1 차동 입력부(312)와 접지(VSS)단 사이에 연결되고, 동일한 전류를 공급하기 위한 전류 공급부(313)를 포함한다.
상기 풀업 드라이버(310)는 상기 코어 전압(Vcore)을 입력받는 제 1 NMOS 트랜지스터(NM1)는 항상 턴온된 상태이며, 액티브 신호(ACT)에 따라 상기 제 1 풀업 드라이버(310)의 활성화 여부가 제어된다. 상기 액티브 신호(ACT)가 인에이블 되면, 상기 풀업 드라이버(310)는 활성화 된다. 상기 풀업 드라이버(310)는 액티브 신호(ACT)가 인에이블 되면, 비트라인 프리차지 전압(VBLP)과 기준 전압(ref)의 전압 레벨을 비교하여 제 3 드라이버 신호(drv3)를 출력한다. 상기 비트라인 프리차지 전압(VBLP)이 기준 전압(ref)보다 전압 레벨이 높으면, 상기 제 3 드라이버 신호(drv3)는 하이 레벨이 된다. 반대로 상기 기준 전압(ref)이 상기 비트라인 프리차지 전압(VBLP)보다 전압 레벨이 높으면, 상기 제 3 드라이버 신호(drv3)는 로우 레벨이 된다.
상기 풀다운 드라이버(320)는 일반적으로 공지된 P형 차동 증폭기 형태로서, 코어 전압(Vcore)과 반전된 액티브 신호(ACTB)에 응답하여 제 4 노드(N4)로의 전압 공급 여부를 제어하는 전압 공급 제어부(321), 상기 제 4 노드(N4)와 연결된 상기 비트라인 프리차지 전압(VBLP)과 상기 기준 전압(ref)을 입력받는 제 2 입력부(322), 및 접지(VSS)단과 상기 제 2 입력부(322)사이에 연결된 동일한 전류를 배출하는 전류 강하부(323)를 포함한다.
상기 풀다운 드라이버(320)는 상기 코어 전압(Vcore)을 입력받는 제 3 PMOS 트랜지스터(PM3)는 항상 턴온상태이기 때문에 상기 반전된 액티브 신호(ACTB)에 따라 상기 제 4 노드(N4)로의 전압 공급 여부가 제어된다. 상기 액티브 신호(ACT)가 하이 레벨이면, 상기 제 4 PMOS 트랜지스터(PM4)를 턴온 시켜 상기 제 4 노드(N4)로의 전압을 공급하고, 상기 액티브 신호(ACT)가 로우 레벨이면, 상기 제 4 PMOS 트랜지스터(PM4)를 턴오프 시켜, 전압 공급을 차단한다. 상기 액티브 신호(ACT)가 하이 레벨로 인에이블 되면, 상기 풀다운 드라이버(320)는 활성화되어 상기 비트라인 프리차지 신호(VBLP)와 상기 기준 전압(ref)의 전위 레벨을 비교하여 제 4 드라이버 신호(drv4)를 출력한다. 상기 비트라인 프리차지 전압(VBLP)이 기준 전압(ref)보다 전압 레벨이 높으면, 상기 제 4 드라이버 신호(drv4)는 하이 레벨이 된다. 반대로 상기 기준 전압(ref)이 상기 비트라인 프리차지 전압(VBLP)보다 전압 레벨이 높으면, 상기 제 4 드라이버 신호(drv4)는 로우 레벨이 된다.
도 4는 도 2에 도시한 스위칭부의 회로도이다.
상기 스위칭부(400)는 액티브 신호(ACT)에 응답하여 상기 제 1 및 제 2 드라이버(drv1,drv2) 및 상기 제 3 및 제 4 드라이버 신호(drv3,drv4)를 풀업 및 풀 다 운 제어 신호(PUCTRL,PDCTRL)으로서 선택적으로 출력한다.
상기 스위칭부(400)는 제 1 드라이버(300)의 출력 신호(drv1,drv2)를 상기 풀업 및 풀다운 제어 신호(PUCTRL,PDCTRL)로의 생성 여부를 제어하기 위한 제 1 스위칭부(410), 및 제 2 드라이버(300)의 출력 신호(drv3,drv4)를 상기 풀업 및 풀다운 제어 신호(PUCTRL,PDCTRL)로의 생성 여부를 제어하기 위한 제 2 스위칭부(420)를 포함한다.
상기 제 1 스위칭부(410)는 상기 제 1 드라이버 신호(drv1)를 상기 풀업 제어 신호(PUCTRL)로서 생성하기 위한 제 1 풀업 스위칭부(411), 및 상기 제 2 드라이버 신호(drv2)를 상기 풀다운 제어 신호(PDCTRL)로서 생성하기 위한 제 1 풀다운 스위칭부(412)를 포함한다.
상기 제 1 풀업 스위칭부(411)는 입력단에 제 1 드라이버 신호(drv1)를 입력받고, 제 1 제어단에 반전된 액티브 신호(ACTB)를 입력받으며, 제 2 제어단에 액티브 신호(ACT)를 입력받는 제 1 패스게이트(TP1)를 포함한다.
상기 제 1 풀다운 스위칭부(412)는 입력단에 제 2 드라이버 신호(drv2)를 입력받고, 제 1 제어단에 반전된 액티브 신호(ACTB)를 입력받으며, 제 2 제어단에 액티브 신호(ACT)를 입력받는 제 2 패스게이트(TP2)를 포함한다.
상기 제 2 스위칭부(420)는 상기 제 3 드라이버 신호(drv3)를 상기 풀업 제어 신호(PUCTRL)로서 생성하기 위한 제 2 풀업 스위칭부(421), 및 상기 제 4 드라이버 신호(drv4)를 상기 풀다운 제어 신호(PDCTRL)로서 생성하기 위한 제 2 풀다운 스위칭부(422)를 포함한다.
상기 제 1 풀업 스위칭부(421)는 입력단에 제 3 드라이버 신호(drv3)를 입력받고, 제 1 제어단에 상기 액티브 신호(ACT)를 입력받으며, 제 2 제어단에 반전된 액티브 신호(ACTB)를 입력받는 제 3 패스게이트(TP3)를 포함한다.
상기 제 2 풀다운 스위칭부(422)는 입력단에 제 4 드라이버 신호(drv4)를 입력받고, 제 1 제어단에 상기 액티브 신호(ACT)를 입력받으며, 제 2 제어단에 반전된 액티브 신호(ACTB)를 입력받는 제 4 패스게이트(TP4)를 포함한다.
보다 구체적으로 설명하면, 상기 스위칭부(400)는 액티브 신호(ACT)가 하이 레벨로 인에이블 되면, 상기 제 1 패스게이트(TP1) 및 제 2 패스게이트(TP2)를 동시에 턴온시켜, 상기 제 1 드라이버 신호(drv1)를 상기 풀업 제어 신호(PUCTRL)로서 출력하고, 상기 제 2 드라이버 신호(drv2)를 상기 풀다운 제어 신호(PSCTRL)로서 출력한다.
상기 스위칭부(400)는 액티브 신호(ACT)가 로우 레벨로 디스에이블 되면, 상기 제 3 패스 게이트(TP3)와 상기 제 4 패스 게이트(TP4)를 동시에 턴온시켜, 상기 제 3 드라이버 신호(drv3)를 상기 풀업 제어 신호(PUCTRL)로서 출력하고, 상기 제 4 드라이버 신호(drv4)를 상기 풀다운 제어 신호(PDCRL)로서 출력한다.
상기 구동능력 조절부(200)는 일반적으로 공지된 풀업 제어 신호(PUCTRL)를 입력받는 PMOS 트랜지스터와 풀다운 제어신호(PDCTRL)를 입력받는 NMOS 트랜지스터를 구비한다.
본 발명에 따른 반도체 메모리 장치의 비트라인 프리차지 전압 드라이버를 보다 구체적으로 설명하기로 한다.
상기 본 발명에 따른 전압 드라이버는 대기 시(즉, 액티브 신호(ACT)가 디스에이블 된 상태), 상기 제 1 드라이버(100)를 활성화 시키고, 액티브 시(즉, 액티브 신호(ACT)가 인에이블 된 상태), 상기 제 2 드라이버(300)를 활성화 시킨다.
상기 제 1 및 제 2 드라이버(100,300)는 비트라인 프리차지 전압(VBLP)의 레벨이 기준 전압(ref)보다 높다면, 상기 풀업 제어 신호(PUCTRL) 및 풀다운 제어 신호(PDCTRL)를 하이 레벨로 출력하고, 상기 풀다운 능력을 일시적으로 증가시켜 비트 라인 프리차지 전압(VBLP)을 코어 전압의 중간 전위(Vcore/2)로 복구시킨다.
상기 제 1 및 제 2 드라이버(100,300)는 상기 비트라인 프리차지 전압(VBLP)의 레벨이 상기 기준 전압(ref)보다 낮다면, 상기 풀업 제어 신호(PUCTRL) 및 풀다운 제어 신호(PDCTRL)를 로우 레벨로 출력하고, 상기 풀업 능력을 일시적으로 증가시켜 비트 라인 프리차지 전압(VBLP)을 코어 전압의 중간 전위(Vcore/2)로 복구시킨다.
본 발명에 따른 반도체 메모리 장치의 비트라인 프리차지 전압 드라이버는 대기 시 누설 전류(leakage current)가 적은 커런트 미러 형태의 제 1 드라이버(100)를 사용하고, 액티브 시 반응 속도가 빠른 연산 증폭기 형태의 제 2 드라이버(300)를 사용함으로써, 액티브 시 비트라인 프리차지 전압(VBLP)을 필요로 하는 여러 종류의 회로를 안정적으로 동작 시킬 수 있다.
도 5는 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 프리차지 전압 드라이버의 블록도이다.
도 5를 참조하면, 다른 실시 예에 따른 반도체 메모리 장치의 프리차지 전압 드라이버는 비트라인 프리차지 전압(VBLP)과 기준 전압(ref)을 비교하여 풀업 및 풀다운 신호(PU,PD)를 출력하는 메인 드라이버(500), 액티브 신호(ACT)에 응답하여 상기 비트라인 프리차지 전압(VBLP)과 상기 기준 전압(ref)을 비교하여 상기 풀업 신호(PU)의 풀업 능력을 제어하기 위한 풀업 드라이버(600), 상기 액티브 신호(ACT)에 응답하여 상기 비트라인 프리차지 전압(VBLP)과 상기 기준 전압(ref)을 비교하여 상기 풀다운 신호(PD)의 풀다운 능력을 제어하기 위한 풀다운 드라이버(700), 및 상기 풀업 신호(PU)및 풀다운 신호(PD)에 응답하여 상기 비트라인 프리차지 전압(VBLP)을 생성하기 위한 구동 능력 조절부(800)를 포함한다.
상기 메인 드라이버(500)는 일반적으로 공지된 커런트 미러 형태의 드라이버를 사용하여도 무관하고, 상기 풀업 및 풀다운 드라이버(600,700)는 일반적으로 공지된 차동 증폭기 형태의 드라이버를 사용하여도 무관하며, 서로 차동으로 구동한다. 상기 구동능력 조절부(800)는 일반적으로 공지된 풀업 신호(PU)를 입력받는 PMOS 트랜지스터와 풀다운 신호(PD)를 입력받는 NMOS 트랜지스터를 구비한다.
여기서, 상기 메인 드라이버(500)는 도 1에 도시한 제 1 드라이버(100)와 동일한 구성을 가지고, 상기 풀업 드라이버(600)는 도 3에 도시한 풀업 드라이버(310)와 동일한 구성을 가지며, 상기 풀다운 드라이버(700)는 도 3에 도시한 풀다운 드라이버(320)과 동일한 구성을 가지므로 중복 설명을 배제하기로 한다.
보다 구체적으로 설명하면, 메인 드라이버(500)는 고속 동작 시 대기 시 비트라인 프리차지 전압(VBLP)과 기준 전압(ref)을 비교하여 풀업 및 풀다운 신호(PU,PD)를 출력한다. 상기 구동 능력 조절부(800)는 상기 풀업 및 풀다운 신 호(PU,PD)를 입력받고, 그에 대응하게 상기 비트라인 프리차지 전압(VBLP)을 코어 전압의 중간 전위(Vore/2)로 복구시킨다. 그러나, 액티브 시 상기 메인 드라이버(500)는 동작 속도가 느리므로, 동작 속도가 빠른 차동 증폭기 형태의 상기 풀업 및 풀다운 드라이버(600,700)을 동시에 구동시켜 풀업 및 풀다운 신호(PU,PD)의 풀업 능력 및 풀다운 능력을 추가로 가속화 시킴으로써, 상기 비트라인 프리차지 전압(VBLP)을 상기 코어 전압(Vcore)의 중간 전위로 빠르게 복구시킨다.
본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 비트라인 프리차지 전압 드라이버는 대기 시 누설 전류(leakage current)가 적은 커런트 미러 형태의 메인 드라이버(500)를 사용하고, 액티브 시 반응 속도가 빠른 연산 증폭기 형태의풀업 및 풀다운 드라이버(600,700)를 동시에 사용함으로써, 액티브 시 비트라인 프리차지 전압(VBLP)을 필요로 하는 여러 종류의 회로를 안정적으로 동작 시킬 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시할 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 종래의 비트라인 프리차지 전압 드라이버의 불록도,
도 2는 본 발명에 따른 반도체 메모리 장치의 비트라인 프리차지 전압 드라이버의 블록도,
도 3은 도 2에 도시한 제 2 드라이버의 회로도, 및
도 4는 도 2에 도시한 스위칭부의 회로도를 나타낸 것이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 제 1 드라이버 200 : 구동능력 조절부
300 : 제 2 드라이버 310 : 풀업 드라이버
320 : 풀다운 드라이버 400 : 스위칭부
410 : 제 1 스위칭부 420 : 제 2 스위칭부
411 : 제 1 풀업 스위칭부 412 : 제 1 풀다운 스위칭부
421 : 제 2 풀업 스위칭부 422 : 제 2 풀다운 스위칭부
500 : 메인 드라이버

Claims (18)

  1. 비트라인 프리차지 전압과 기준 전압을 비교하여 제 1 및 제 2 드라이버 신호를 출력하는 제 1 드라이버,
    액티브 신호에 응답하여 활성화 여부가 제어 되고, 상기 비트라인 프리차지전압과 상기 기준 전압을 비교하여 제 3 및 제 4 드라이버 신호를 출력하는 제 2 드라이버,
    상기 액티브 신호에 응답하여 상기 제 1 및 제 2 드라이버 신호 또는 상기 제 3 및 제 4 드라이버 신호를 선택적으로 풀업 제어 신호 및 풀다운 제어 신호로 출력하는 스위칭부, 및
    상기 풀업 제어 신호 및 풀다운 제어 신호에 응답하여 상기 비트라인 프리차지 전압을 생성하기 위한 구동능력 조절부를 포함하는 반도체 메모리 장치의 비트라인 프리차지 전압 드라이버.
  2. 제 1 항에 있어서,
    상기 제 1 드라이버는,
    상기 비트라인 프리차지 전압이 상기 기준 전압보다 전압 레벨이 높으면, 상기 제 1 드라이버 신호를 인에이블 시키고, 상기 제 2 드라이버 신호를 디스에이블 시키며,
    상기 비트라인 프리차지 전압이 상기 기준 전압보다 전압 레벨이 낮으면, 상기 제 1 드라이버 신호를 디스에이블 시키고, 상기 제 2 드라이버 신호를 인에이블 시키는 것을 특징으로 하는 반도체 메모리 장치의 비트라인 프리차지 전압 드라이버.
  3. 제 2 항에 있어서,
    상기 제 1 드라이버는,
    커런트 미러 타입의 드라이버인 것을 특징으로 하는 반도체 메모리 장치의 비트라인 프리차지 전압 드라이버.
  4. 제 1 항에 있어서,
    상기 제 2 드라이버는,
    상기 액티브 신호에 응답하여 활성화 여부가 제어되는 연산 증폭기 형태의 풀업 드라이버, 및
    상기 액티브 신호에 응답하여 활성화 여부가 제어되는 연산 증폭기 형태의 풀다운 드라이버를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 비트라인 프리차지 전압 드라이버.
  5. 제 4 항에 있어서,
    상기 풀업 및 풀다운 드라이버는,
    상기 액티브 신호가 인에이블 되면, 활성화 되는 것을 특징으로 하는 반도체 메모리 장치의 비트라인 프리차지 전압 드라이버.
  6. 제 5 항에 있어서,
    상기 풀업 드라이버는,
    상기 비트라인 프리차지 전압이 상기 기준 전압보다 높으면, 상기 제 3 드라이버 신호를 인에이블 시키고,
    상기 비트라인 프리차지 전압이 상기 기준 전압 보다 낮으면, 상기 제 3 드라이버 신호를 디스에이블 시키는 것을 특징으로 하는 반도체 메모리 장치의 비트라인 프리차지 전압 드라이버.
  7. 제 5 항에 있어서,
    상기 풀다운 드라이버는,
    상기 비트라인 프리차지 전압이 상기 기준 전압보다 높으면, 상기 제 4 드라이버 신호를 디스에이블 시키고,
    상기 비트라인 프리차지 전압이 상기 기준 전압보다 낮으면, 상기 제 4 드라이버 신호를 인에이블 시키는 것을 특징으로 하는 반도체 메모리 장치의 비트라인 프리차지 전압 드라이버.
  8. 제 1 항에 있어서,
    상기 스위칭부는,
    상기 액티브 신호가 인에이블 되면, 상기 제 3 드라이버 신호를 상기 풀업 제어신호로서 출력하고,
    상기 제 4 드라이버 신호를 상기 풀다운 제어 신호로서 출력하는 것을 특징으로 하는 반도체 메모리 장치의 비트라인 프리차지 전압 드라이버.
  9. 제 8 항에 있어서,
    상기 스위칭부는,
    상기 액티브 신호가 디스에이블 되면, 상기 제 1 드라이버 신호를 상기 풀업 제어 신호로서 출력하고,
    상기 제 2 드라이버 신호를 상기 풀다운 제어 신호로서 출력하는 것을 특징으로 하는 반도체 메모리 장치의 비트라인 프리차지 전압 드라이버.
  10. 제 1 항에 있어서,
    상기 구동능력 조절부는,
    상기 풀업 제어 신호와 상기 풀다운 제어 신호가 서로 차동으로 구동하는 것을 특징으로 하는 반도체 메모리 장치의 비트라인 프리차지 전압 드라이버.
  11. 비트라인 프리차지 전압과 기준 전압을 비교하여 풀업 및 풀다운 신호를 출력하는 메인 드라이버,
    액티브 신호에 응답하여 상기 비트라인 프리차지 전압과 상기 기준 전압을 비교하여 상기 풀업 신호의 풀업 능력을 제어하기 위한 풀업 드라이버 신호를 출력하는 풀업 드라이버,
    상기 액티브 신호에 응답하여 상기 비트라인 프리차지 전압과 상기 기준 전압을 비교하여 상기 풀다운 신호의 풀다운 능력을 제어하기 위한 풀다운 드라이버 신호를 출력하는 풀다운 드라이버, 및
    상기 풀업 및 풀다운 신호에 응답하여 상기 비트라인 프리차지 전압을 생성하기 위한 구동 능력 조절부를 포함하는 반도체 메모리 장치의 프리차지 전압 드라이버.
  12. 제 11 항에 있어서,
    상기 메인 드라이버는,
    상기 비트라인 프리차지 전압이 상기 기준 전압 보다 높으면, 상기 풀업 신호를 인에이블 시키고, 상기 풀다운 신호를 디스에이블 시키며,
    상기 비트라인 프리차지 전압이 상기 기준 전압보다 전압 레벨이 낮으면, 상기 풀업 신호를 디스에이블 시키고, 상기 풀다운 신호를 인에이블 시키는 것을 특징으로 하는 반도체 메모리 장치의 비트라인 프리차지 전압 드라이버.
  13. 제 12 항에 있어서,
    상기 메인 드라이버는,
    커런트 미러 타입의 드라이버인 것을 특징으로 하는 반도체 메모리 장치의 비트라인 프리차지 전압 드라이버,
  14. 제 11 항에 있어서,
    상기 풀업 드라이버는,
    상기 액티브 신호에 응답하여 활성화 여부가 제어되는 것을 특징으로 하는 반도체 메모리 장치의 비트라인 프리차지 전압 드라이버.
  15. 제 14 항에 있어서,
    상기 풀업 드라이버는,
    상기 액티브 신호가 인에이블 되면, 활성화 되고, 상기 비트라인 프리차지 전압이 상기 기준 전압보다 높으면, 상기 풀업 드라이버 신호를 인에이블 시키고,
    상기 비트라인 프리차지 전압이 상기 기준 전압보다 낮으면, 상기 풀업 드라이버 신호를 디스에이블 시키는 것을 특징으로 하는 반도체 메모리 장치의 비트라인 프리차지 전압 드라이버.
  16. 제 11 항에 있어서,
    상기 풀다운 드라이버는,
    상기 액티브 신호에 응답하여 활성화 여부가 제어되는 것을 특징으로 하는 반도체 메모리 장치의 비트라인 프리차지 전압 드라이버.
  17. 제 16 항에 있어서,
    상기 풀다운 드라이버는,
    상기 액티브 신호가 인에이블 되면 활성화 되고, 상기 비트라인 프라차지 전압이 상기 기준 전압보다 높으면, 상기 풀다운 드라이버 신호를 디스에이블 시키고,
    상기 비트라인 프리차지 전압이 상기 기준 전압보다 낮으면, 상기 풀다운 드라이버 신호를 인에이블 시키는 것을 특징으로 하는 반도체 메모리 장치의 비트라인 프리차지 전압 드라이버.
  18. 제 11 항에 있어서,
    상기 구동 능력 조절부는,
    상기 풀업 신호와 상기 풀다운 신호가 서로 차동으로 구동하는 것을 특징으로 하는 반도체 메모리 장치의 비트라인 프리차지 전압 드라이버.
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