KR101175249B1 - 반도체 메모리 장치 및 그 동작방법 - Google Patents

반도체 메모리 장치 및 그 동작방법 Download PDF

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Abstract

반도체 메모리 장치의 오버 드라이밍 동작 및 내부전압 생성동작에 관한 것으로서, 비트 라인에 실린 데이터를 감지증폭하기 위한 비트 라인 감지증폭부; 및 설정된 오버 드라이빙 구간에서 오버 드라이빙 전압으로 상기 비트 라인 감지증폭부의 전원라인을 구동하고, 설정된 방전 드라이빙 구간에서 상기 비트 라인 감지증폭부의 전원라인에 걸린 전압으로 예정된 내부전압라인을 구동시키는 구동제어부를 구비하는 반도체 메모리 장치를 제공한다.

Description

반도체 메모리 장치 및 그 동작방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATION METHOD THEREOF}
본 발명은 반도체 설계 기술에 관한 것으로서, 구체적으로 반도체 메모리 장치의 오버 드라이밍 동작 및 내부전압 생성동작에 관한 것이다.
반도체 메모리 칩을 구성하는 선폭 및 셀 사이즈의 지속적인 스케일링 다운이 진행됨에 따라 전원전압의 저전압화가 가속되고 있으며, 이에 따라 저전압 환경에서 요구되는 성능을 만족시키기 위한 설계 기술이 요구되고 있다.
현재 대부분의 반도체 메모리 칩은 외부에서 외부전원전압(VDD)을 인가받아 내부전압을 발생시키기 위한 내부전압 발생회로를 칩 내에 탑재하여 칩 내부회로의 동작에 필요한 전압을 자체적으로 공급하도록 하고 있다.
그 중에서도 DRAM과 같이 비트라인 감지증폭기를 사용하는 메모리 소자의 경우에는 셀 데이터를 감지하기 위한 전압으로 코어전압(VCORE)을 사용하고 있다.
로우 어드레스에 의해서 선택된 워드 라인이 활성화되면 그 워드 라인에 연결된 다수개의 메모리 셀의 데이터가 비트라인에 전달되고, 비트라인 감지증폭기는 비트라인 쌍의 전압 차이를 감지 및 증폭하게 된다.
이러한 비트라인 감지증폭기는 일반적으로 수천 개가 한꺼번에 동작하게 되고, 이로 인해 비트라인 감지증폭기의 풀 업 전원라인(통상적으로 RTO라 함)을 구동하는데 사용되는 코어전압(VCORE)단으로부터 많은 양의 전류가 한번에 소모된다.
그런데, 동작 전압이 낮아지는 추세에서 코어전압(VCORE)을 이용하여 짧은 시간에 많은 셀의 데이터를 한번에 증폭하기에는 무리가 따른다.
이러한 문제점을 해결하기 위해, 비트라인 감지증폭기의 동작 초기(메모리 셀과 비트라인간 전하공유 직후)에 비트라인 감지증폭기의 RTO 전원라인을 일정 시간 동안 코어전압(VCORE)보다 높은 레벨의 오버 드라이빙 전압(통상적으로 외부전원전압(VDD))으로 구동하는 비트라인 감지증폭기 오버 드라이빙 방식을 채택하게 되었다.
이렇게, 오버 드라이빙 전압으로 외부에서 입력되는 외부전원전압(VDD)을 사용하게 되면, 외부에서 입력되는 전압이므로 충분한 양이 확보된 전류를 이용해 짧은 시간에 안정적으로 많은 셀의 데이터를 한번에 증폭할 수 있다.
하지만, 그 레벨이 코어전압의 타겟레벨에 비해 상대적으로 매우 높은 레벨이기 때문에 다시 코어전압의 타겟레벨로 돌아가는데 상대적으로 긴 시간이 소모된다. 즉, 오버 드라이빙 동작구간 이후에도 즉시 코어전압의 타겟레벨로 돌아가지 못하는 문제점이 발생한다.
따라서, 오버 드라이빙 동작구간 이후에는 오버 드라이빙 동작으로 인해 높은 레벨인 된 코어전압(VCORE)단의 레벨을 순간적으로 방전 구동함으로써 코어전압(VCORE)단의 레벨이 빠른 속도로 코어전압(VOCRE)의 타겟레벨이 될 수 있도록 하는 방전 드라이빙 방식을 채택하게 되었다.
도 1은 종래기술에 따라 오버 드라이빙 방식 및 방전 드라이빙 방식을 채택한 반도체 메모리 장치의 비트라인 감지증폭기 어레이의 구성을 상세히 도시한 회로도이다.
도 1을 참조하면, 비트라인 감지증폭기 어레이는 오버 드라이빙 방식 및 방전 드라이빙 방식의 채택 여부와 관계없이 비트라인 감지증폭기(30)와, 상위 비트라인 분리부(10) 및 하위 비트라인 분리부(50)와, 비트라인 이퀄라이즈/프리차지부(20)와, 컬럼 선택부(40)와, 비트라인 감지증폭기 전원라인 구동부(60)를 포함한다.
여기서, 상위 비트라인 분리부(10)는 상위 분리신호(BISH)에 응답하여 상위 메모리 셀 어레이와 감지증폭기(30)를 분리/연결하기 위한 것이며, 하위 비트라인 분리부(50)는 하위 분리신호(BISL)에 응답하여 하위 메모리 셀 어레이와 감지증폭기(30)를 분리/연결하기 위한 것이다.
그리고, 비트라인 감지증폭기(30)는 인에이블 신호가 활성화되어 풀다운 전원라인(통상 SB라 함) 및 풀업 전원라인(RTO)이 예정된 전압 레벨로 구동되면 비트라인 쌍(BL, BLB) - 전하공유 상태로 미세한 전압차를 가짐 - 의 전압차를 감지하여, 하나는 접지전압(VSS)으로 하나는 코어전압(VCORE)으로 증폭한다.
또한, 비트라인 이퀄라이즈/프리차지부(20)는 비트라인에 대한 감지/증폭 및 재저장 과정을 종료한 후에 비트라인 이퀄라이즈 신호(BLEQ)에 응답하여 비트라인 쌍(BL, BLB)을 비트라인 프리차지 전압(VBLP) - 통상 VCORE/2 - 으로 프리차지하기 위한 것이다.
그리고, 컬럼 선택부(40)는 리드 커맨드가 인가되면 컬럼 선택신호(YI)에 응답하여 감지증폭기(30)에 의해 감지/증폭된 데이터를 세그먼트 데이터 버스(SIO, SIOB)에 전달한다.
한편, 비트라인 감지증폭기 전원라인 구동부(60)는 노말 드라이빙 구간에서 활성화되는 풀업 전원라인 구동 제어신호(SAP)에 응답하여 코어전압단(VCORE)에 걸린 전압으로 RTO 전원라인을 구동하기 위한 NMOS 트랜지스터(M2) - 노말 드라이빙용 드라이버 - 와, 풀다운 전원라인 구동 제어신호(SAN)에 응답하여 접지전압(VSS)으로 SB 전원라인을 구동하기 위한 NMOS 트랜지스터(M3)와, 오버 드라이빙 구간에서 활성화되는 오버 드라이빙 펄스(SAOVDP)에 응답하여 RTO 전원라인을 외부전원전압(VDD)으로 구동하기 위한 NMOS 트랜지스터(M1) - 오버 드라이빙용 드라이버 - 와, 방전 드라이빙 구간에서 활성화되는 방전 드라이빙 펄스(SADCDP)에 응답하여 RTO 전원라인을 접지전압(VSS)로 구동하기 위한 NMOS 트랜지스터(M4) - 방전 드라이빙용 드라이버 - 와, 비트라인 이퀄라이즈 신호(BLEQ)에 응답하여 비트라인 감지증폭기(30)의 RTO 전원라인 및 SB 전원라인을 비트라인 프리차지 전압(VBLP)으로 프리차지하기 위한 비트라인 감지증폭기(BLSA) 전원라인 이퀄라이즈/프리차지부(62)를 구비한다.
여기에서는, 오버 드라이빙 펄스(SAOVDP) 및 방전 드라이빙 펄스(SADCDP)를 하이 액티브 펄스로 규정하고 오버 드라이빙용 드라이버를 NMOS 트랜지스터(M1)로 구현하고 방전 드라이빙용 드라이버를 NMOS 트랜지스터(M4)로 구현하는 경우를 예시하고 있으나, 오버 드라이빙용 드라이버 및 방전 드라이빙용 드라이버를 PMOS 트랜지스터를 사용할 수도 있다. 풀업 전원라인 구동 제어신호(SAP)에 제어 받는 NMOS 트랜지스터(M2) 역시 마찬가지다.
도 2는 도 1에 도시된 종래기술에 따라 오버 드라이빙 방식 및 방전 드라이빙 방식을 채택한 반도체 메모리 장치의 감지증폭 동작에 따른 비트라인 감지증폭기의 RTO 전원라인의 전압레벨 변화를 도시한 타이밍 다이어그램이다.
도 2를 참조하면, 오버 드라이빙 펄스(SAOVDP)가 활성화되어 오버 드라이빙 구간(OVERDRIVE)에 진입하게 되면, 비트라인 감지증폭기의 RTO 전원라인을 외부전원전압(VDD)으로 구동하게 되므로, 비트라인 감지증폭기의 RTO 전원라인의 전압레벨이 급격하게 상승하여 외부전원전압(VDD)의 레벨과 같은 상태가 되는 것을 알 수 있다.
이후, 오버 드라이빙 펄스(SAOVDP)가 비활성화되어 오버 드라이빙 구간(OVERDRIVE)에서 탈출하게 되면, 더 이상 RTO 전원라인으로 외부전원전압(VDD)이 구동되지 않으므로 RTO 전원라인의 전압레벨이 급격하게 하강하는 것을 알 수 있다. 이때, RTO 전원라인의 전압레벨이 급격하게 하락은 하지만 그 하락정도가 코어전압(VCORE)의 레벨까지는 도달하지 못하는 것을 알 수 있는데, 이는 RTO 전원라인에 실려있는 전하들을 급격하게 사용하는 동작 - 비트라인 감지증폭 동작을 의미함 - 은 주로 오버 드라이빙 구간(OVERDRIVE)에서 이미 수행된 상태이므로 이후의 구간에서 RTO 전원라인의 전압레벨이 하락하는 것은 주로 자연스러운 전하방전을 통해서 이루어지기 때문이다.
따라서, 종래기술에서는 오버 드라이빙 동작이 수행된 이후 방전 드라이빙 동작이 수행될 수 있도록 제어한다. 즉, 방전 드라이빙 펄스(SADCDP)가 활성화되어 방전 드라이빙 구간(RELEASE)에 진입하게 되면, 오버 드라이빙 구간(OVERDRIVE)에서 탈출한 이후 코어전압(VCORE)의 레벨보다 높은 어느 정도의 전압레벨까지만 하락했던 RTO 전원라인의 전압레벨을 급격하게 코어전압(VCORE)의 레벨까지 하락시키게 되는 것을 알 수 있다.
전술한 바와 같이 종래기술에 따른 오버 드라이빙 방식 및 방전 드라이빙 방식을 채택한 반도체 메모리 장치에서는 방전 드라이빙 구간(RELEASE)에서 RTO 전원라인의 전압레벨을 방전시킬 때, 방전 드라이빙 구간(RELEASE) 동안 RTO 전원라인과 접지전압(VSS)단을 접속시키는 방식을 사용하여 RTO 전원라인의 전압레벨이 코어전압(VCORE)의 레벨과 같은 상태가 될 수 있도록 한다.
그런데, RTO 전원라인의 전압레벨이 코어전압(VCORE)의 레벨보다 높은 상태라고 하여 접지전압(VSS)단과 접속시키는 방식은 RTO 전원라인에 실려있는 전하들을 그냥 버리는 것을 의미한다.
즉, 방전 드라이빙 구간에서 그 전압레벨을 낮추기 위해 노력하는 RTO 전원라인의 전압레벨도 사실 오버 드라이빙 동작을 통해 제공된 전력의 일부인데, 종래기술과 같이 RTO 전원라인을 접지전압(VSS)단에 접속시키는 것을 통해 필요 없어졌다고 판단된 이 일부 전력을 그대로 버린다는 것은, 결국 반도체 메모리 장치로 제공되었던 일부전력을 아무런 대가도 없이 그대로 버린다는 것을 의미한다.
전술한 바와 같은 종래기술의 방식을 통해 버려지는 전력의 크기가 순간적으로는 그리 크게 느껴지지 않을 수도 있지만, 반도체 메모리 장치에서 비트라인을 감지증폭시키는 동작은 엄청나게 자주 발생하는 동작이고, 또한, 반도체 메모리 장치가 동작하는 동안에는 항상 일어나게 마련인 동작이므로, 버려지는 전력량을 모두 합산한다면 그 크기가 매우 막대하다는 것을 알 수 있다.
본 발명은 전술한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 오버 드라이빙 방식 및 방전 드라이빙 방식을 채택한 반도체 메모리 장치에서 방전 드라이빙 구간동안 버려지는 전하들을 재활용할 수 있는 회로 및 방법을 제공하는데 그 목적이 있다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 비트 라인에 실린 데이터를 감지증폭하기 위한 비트 라인 감지증폭부; 및 설정된 오버 드라이빙 구간에서 오버 드라이빙 전압으로 상기 비트 라인 감지증폭부의 전원라인을 구동하고, 설정된 방전 드라이빙 구간에서 상기 비트 라인 감지증폭부의 전원라인에 걸린 전압으로 예정된 내부전압라인을 구동시키는 구동제어부를 구비하는 반도체 메모리 장치를 제공한다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, 다수의 타겟 레벨을 기준으로 다수의 내부전압라인의 레벨을 각각 검출하여 다수의 검출신호를 생성하고, 상기 다수의 검출신호에 각각 응답하여 오버 드라이빙 전압단을 통해 상기 다수의 내부전압라인을 각각 구동하는 다수의 내부전압 생성부; 비트 라인에 실린 데이터를 감지증폭하기 위한 비트 라인 감지증폭부; 설정된 오버 드라이빙 구간에서 오버 드라이빙 전압으로 상기 비트 라인 감지증폭부의 전원라인을 구동하고, 다수의 방전 전달 제어신호에 각각 응답하여 상기 비트 라인 감지증폭부의 전원라인에 걸린 전압으로 상기 다수의 내부전압라인 각각을 구동하는 구동제어부; 및 설정된 방전 드라이빙 구간에 대응하는 방전 드라이빙 제어신호와 상기 다수의 검출신호 각각에 응답하여 상기 다수의 방전 전달 제어신호를 생성하는 방전 전달 제어신호 생성부를 구비하는 반도체 메모리 장치를 제공한다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 또 다른 측면에 따르면, 전원라인과 접지라인의 레벨을 기준으로 비트 라인에 실린 데이터를 감지 증폭하는 단계; 설정된 오버 드라이빙 구간에서 상기 감지 증폭하는 단계의 전원라인을 오버 드라이빙 전압으로 구동하는 단계; 설정된 방전 드라이빙 구간에서 상기 감지 증폭하는 단계의 전원라인에 걸린 전압으로 예정된 내부전압라인을 구동하는 단계; 및 설정된 노말 드라이빙 구간에서 코어전압으로 상기 감지 증폭하는 단계의 전원라인을 구동하는 단계를 포함하는 반도체 메모리 장치의 동작방법을 제공한다.
전술한 본 발명은 오버 드라이빙 구동전하를 임의의 내부전압라인에 공급할 수 있으며, 이를 통해 오버 드라이빙 방식 및 방전 드라이빙 방식을 채택한 반도체 메모리 장치의 소모전류를 크게 줄일 수 있는 효과가 있다.
또한, 임의의 다수의 내부전압라인 중 그 전압레벨이 타겟 레벨보다 낮은 내부전압라인만을 선택하여 오버 드라이빙 구동전하가 공급되도록 할 수 있으므로 가장 효율적인 방식으로 오버 드라이빙 방식 및 방전 드라이빙 방식을 채택한 반도체 메모리 장치의 소모전류를 크게 줄일 수 있는 효과가 있다.
도 1은 종래기술에 따라 오버 드라이빙 방식 및 방전 드라이빙 방식을 채택한 반도체 메모리 장치의 비트라인 감지증폭기 어레이의 구성을 상세히 도시한 회로.
도 2는 도 1에 도시된 종래기술에 따라 오버 드라이빙 방식 및 방전 드라이빙 방식을 채택한 반도체 메모리 장치의 감지증폭 동작에 따른 비트라인 감지증폭기의 RTO 전원라인의 전압레벨 변화를 도시한 타이밍 다이어그램.
도 3은 본 발명의 제1 실시예에 따라 오버 드라이빙 방식 및 방전 드라이빙 방식을 채택한 반도체 메모리 장치의 구성을 상세히 도시한 회로도.
도 4는 본 발명의 제2 실시예에 따라 오버 드라이빙 방식 및 방전 드라이빙 방식을 채택한 반도체 메모리 장치의 구성을 상세히 도시한 회로도.
도 5는 도 4에 도시된 본 발명의 제2 실시예에 따라 오버 드라이빙 방식 및 방전 드라이빙 방식을 채택한 반도체 메모리 장치의 구성요소 중 방전전달 제어신호 생성부를 상세히 도시한 회로도이다.
도 6은 도 4에 도시된 본 발명의 제2 실시예에 따라 오버 드라이빙 방식 및 방전 드라이빙 방식을 채택한 반도체 메모리 장치의 구성요소 중 다수의 내부전압 생성부를 상세히 도시한 회로도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
<제1 실시예>
도 3은 본 발명의 제1 실시예에 따라 오버 드라이빙 방식 및 방전 드라이빙 방식을 채택한 반도체 메모리 장치의 구성을 상세히 도시한 회로도이다.
도 3을 참조하면, 본 발명의 제1 실시예에 따라 오버 드라이빙 방식 및 방전 드라이빙 방식을 채택한 반도체 메모리 장치는, 비트 라인(BL, BLB)에 실린 데이터를 감지증폭(sensing amplified)하기 위한 비트 라인 감지증폭부(300), 및 설정된 오버 드라이빙 구간 - 오버 드라이빙 제어신호(SAOVDP)가 활성화될 때 진입하고, 비활성화될 때 탈출하는 구간임 - 에서 오버 드라이빙 전압(VDD)으로 비트 라인 감지증폭부(300)의 전원라인(RTO)을 구동하고, 설정된 방전 드라이빙 구간 - 방전 드라이빙 제어신호(SADCDP)가 활성화될 때 진입하고, 비활성화될 때 탈출하는 구간임 - 에서 비트 라인 감지증폭부(300)의 전원라인(RTO) 전압으로 예정된 내부전압라인(VINT_LINE)을 구동시키는 구동제어부(320A, 320B)를 구비한다. 또한, 설정된 타겟 레벨 - 코어기준전압(CORE_VREF)에 대응하는 전압레벨을 의미함 - 을 기준으로 오버 드라이빙 전압(VDD)단을 통해 코어전압단(VCORE_LINE)을 구동하기 위한 코어전압 생성부(340), 및 설정된 내부전압 생성구간 - 내부전압 검출신호(INT_DET)가 활성화될 때 진입하고, 비활성화될 때 탈출하는 구간임 - 에서 설정된 타겟 레벨 - 내부기준전압(INT_VREF)에 대응하는 전압레벨을 의미함 - 을 기준으로 오버 드라이빙 전압(VDD)단을 통해 내부전압라인(VINT_LINE)을 구동하기 위한 내부전압 생성부(360)을 더 구비한다.
여기서, 구동제어부(320A, 320B)는, 도면에 도시된 것과 같이 오버 드라이빙 동작 방식에 따라 두 가지 구성(320A or 320B)을 가질 수 있다.
먼저, 오버 드라이빙 동작구간에서 비트 라인 감지증폭부(300)의 전원라인(RTO)이 오버 드라이빙 전압(VDD)단으로부터 직접적으로 전하를 공급받는 경우(320A)를 살펴보면, 구체적으로, 오버 드라이빙 구간에서 오버 드라이빙 전압(VDD)단과 비트 라인 감지증폭부(300)의 전원라인(RTO)을 연결시키고, 오버 드라이빙 동작구간을 제외한 나머지 동작구간에서 오버 드라이빙 전압(VDD)단과 비트 라인 감지증폭부(300)의 전원라인(RTO)을 연결시키지 않는 오버 드라이빙 스위치부(322A)와, 방전 드라이빙 구간에서 내부전압라인(VINT_LINE)과 비트 라인 감지증폭부(300)의 전원라인(RTO)을 연결시키고, 방전 드라이빙 구간을 제외한 나머지 동작구간에서 내부전압라인(VINT_LINE)과 비트 라인 감지증폭부(300)의 전원라인(RTO)을 연결시키지 않는 방전 드라이빙 스위치부(324A)와, 설정된 노말 드라이빙 구간 - 노말 드라이빙 제어신호(SAP)가 활성화될 때 진입하고, 비활성화될 때 탈출하는 구간임 - 에서 코어전압단(VCORE_LINE)과 비트 라인 감지증폭부(300)의 전원라인(RTO)을 연결시키고, 노말 드라이빙 구간을 제외한 나머지 동작구간에서 코어전압단(VCORE_LINE)과 비트 라인 감지증폭부(300)의 전원라인(RTO)을 연결시키지 않는 노말 드라이빙 스위치부(326A), 및 프리차지 동작구간 - 프리차지 동작제어신호(BLEQ)가 활성화될 때 진입하고, 비활성화될 때 탈출하는 구간임 - 에서 비트 라인 감지증폭부(300)의 전원라인(RTO)을 비트라인 프리차지 전압(VBLP)단과 연결시키고, 프리차지 동작구간을 제외한 나머지 동작구간에서 비트 라인 감지증폭부(300)의 전원라인(RTO)을 비트라인 프리차지 전압(VBLP)단과 연결시키지 않는 프리차지 스위치부(328A)를 구비한다.
그리고, 오버 드라이빙 동작구간에서 비트 라인 감지증폭부(300)의 전원라인(RTO)이 오버 드라이빙 전압(VDD)단으로부터 코어전압단(VCORE_LINE)을 거쳐 간접적으로 전하를 공급받는 경우(320B)를 살펴보면, 구체적으로, 오버 드라이빙 구간에서 오버 드라이빙 전압(VDD)단과 코어전압단(VCORE_LINE)을 연결시키고, 오버 드라이빙 구간을 제외한 나머지 동작구간에서 오버 드라이빙 전압(VDD)단과 코어전압단(VCORE_LINE)을 연결시키지 않는 오버 드라이빙 스위치부(322B)와, 오버 드라이빙 구간과 방전 드라이빙 구간 및 노말 드라이빙 구간에서 코어전압단(VCORE_LINE)과 비트 라인 감지증폭부(300)의 전원라인(RTO)을 연결시키고, 오버 드라이빙 구간과 방전 드라이빙 구간 및 노말 드라이빙 구간을 제외한 나머지 동작구간에서 코어전압단(VCORE_LINE)과 비트 라인 감지증폭부(300)의 전원라인(RTO)을 연결시키지 않는 감지증폭동작 스위치부(326B)와, 방전 드라이빙 구간에서 코어전압단(VCORE_LINE) 또는 비트 라인 감지증폭부(300)의 전원라인(RTO)과 내부전압라인(VINT_LINE)을 연결시키고, 방전 드라이빙 구간을 제외한 나머지 동작구간에서 비트 라인 감지증폭부(300)의 전원라인(RTO)과 내부전압라인(VINT_LINE)을 연결시키지 않는 방전 드라이빙 스위치부(324B), 및 프리차지 동작구간에서 비트 라인 감지증폭부(300)의 전원라인(RTO)을 비트라인 프리차지 전압(VBLP)단과 연결시키고, 프리차지 동작구간을 제외한 나머지 동작구간에서 연결시키지 않는 프리차지 스위치부(328B)를 구비한다.
전술한 구동제어부(320A, 320B)의 구성에서 각 스위치 부 - 오버 드라이빙 스위치부(322A, 322B), 방전 드라이빙 스위치부(324A, 324B), 노말 드라이빙 스위치부(326A), 감지증폭동작 스위치부(326B), 프리차지 스위치부(328A, 328B) - 는 도면에 NMOS 트랜지스터 또는 PMOS 트랜지스터를 포함하는 구성으로 도시되어 있는데, 이는 어디까지나 하나의 실시예일 뿐이며, 설계의 방법에 따라 NMOS 트랜지스터를 포함하는 형태로 도시된 스위치부를 PMOS 트랜지스터를 포함하는 형태로 바꾸거나 PMOS 트랜지스터를 포함하는 형태로 도시된 스위치부를 NMOS 트랜지스터를 포함하는 형태로 바뀔 수 있다. 또한, MOS 트랜지스터를 포함하는 형태가 아니라 다른 형태의 스위치를 사용하는 형태로 바뀔 수도 있다.
전술한 구성을 바탕으로 본 발명의 제1 실시예에 따라 오버 드라이빙 방식 및 방전 드라이빙 방식을 채택한 반도체 메모리 장치의 동작을 설명하면 다음과 같다.
먼저, 오버 드라이빙 구간과 방전 드라이빙 구간 및 노말 드라이빙 구간이 포함되는 액티브 동작구간 - 일반적으로 액티브 커맨드(active command)가 인가되는 것에 응답하여 진입하고, 프리차지 커맨드(precharge command)가 인가되는 것에 응답하여 탈출하는 구간을 의미함 - 에 진입한 이후 설정된 시점에서 오버 드라이빙 제어신호(SAOVDP)가 활성화되어 오버 드라이빙 구간에 진입하게 된다.
오버 드라이빙 구간에 진입하게 되면, 오버 드라이빙 전압(VDD)단을 통해 비트 라인 감지증폭부(300)의 전원라인(RTO)에 전하가 공급될 수 있도록 구동제어부(320A, 320B)가 동작하게 된다. 즉, 구동제어부의 첫 번째 구성(320A)에서는 오버 드라이빙 전압(VDD)으로 비트 라인 감지증폭부(300)의 전원라인(RTO)을 직접적으로 구동하게 되고, 두 번째 구성(320B)에서는 오버 드라이빙 전압(VDD)으로 코어전압단(VCORE_LINE)을 구동한 뒤에 코어전압단(VCORE_LINE)의 전압으로 비트 라인 감지증폭부(300)의 전원라인(RTO)을 구동하게 된다. 따라서, 비트 라인 감지증폭부(300)의 전원라인(RTO)이 오버 드라이빙 전압(VDD)과 동일한 레벨을 갖는 상태가 된다.
이후, 오버 드라이빙 제어신호(SAOVDP)가 비활성화되어 오버 드라이빙 구간에서 탈출하게 되고, 더 이상 오버 드라이빙 전압(VDD)단을 통해 비트 라인 감지증폭부(300)의 전원라인(RTO)에 전하가 공급되지 않는다. 따라서, 비트 라인 감지증폭부(300)의 전원라인(RTO)은 오버 드라이빙 전압(VDD)의 레벨을 유지하지 못하고 그 보다 낮은 레벨로 하강하게 된다.
그 이후 설정된 시점에서 방전 드라이빙 제어신호(SADCDP)가 활성화되어 방전 드라이빙 구간에 진입하게 된다.
방전 드라이빙 구간에 진입하게 되면, 비트 라인 감지증폭부(300)의 전원라인(RTO)을 통해 내부전압라인(VINT_LINE)에 전하가 공급될 수 있도록 구동제어부(320A, 320B)가 동작하게 된다. 즉, 비트 라인 감지증폭부(300)의 전원라인(RTO) 전압으로 내부전압라인(VINT_LINE)을 구동하게 되며, 그 결과 비트 라인 감지증폭부(300)의 전원라인(RTO)의 전압레벨은 하강하고 내부전압라인(VINT_LINE)의 전압레벨은 상승하게 된다.
물론, 전술한 바와 같이 동작하기 위해서는 방전 드라이빙 구간동안 내부전압라인(VINT_LINE)의 전압레벨이 비트 라인 감지증폭부(300)의 전원라인(RTO)의 전압레벨보다 낮은 상태가 되어야 할 것이다. 이와 같은 상태를 항상 유지하는 조건이 되기 위해서는 내부전압라인(VINT_LINE)의 타겟 레벨이 코어전압단(VCORE_LINE)의 타겟 레벨과 같은 레벨을 갖거나 그보다 낮은 레벨을 갖게 되면 된다. 즉, 일반적으로 오버 드라이빙 구간에서 탈출하고 방전 드라이빙 구간에 진입하기 전의 상태에서 비트 라인 감지증폭부(300)의 전원라인(RTO)은 오버 드라이빙 전압(VDD)의 레벨보다 낮은 레벨을 갖고 코어전압(VCORE)의 레벨보다 높은 레벨을 갖는 상태가 되므로 내부전압라인(VINT_LINE)의 타겟 레벨이 코어전압단(VCORE_LINE)의 타겟 레벨과 같은 레벨을 갖거나 그보다 낮은 레벨을 갖게 되면 어떠한 경우에서도 전술한 바와 같이 동작하게 될 것이다. 따라서, 일반적인 반도체 메모리 장치를 기준으로 내부전압(VINT)에 포함될 수 있는 전압은 비트 라인 프리차지 전압(VBLP) 또는 셀 플레이트 전압(VCP)이 될 수 있을 것이다.
또한, 전술한 바와 같은 동작이 가장 효율적으로 반도체 메모리 장치에 적용되기 위해서는 오버 드라이빙 전압(VDD)단을 통해 내부전압라인(VINT_LINE)을 설정된 내부전압 타겟 레벨로 구동하는 내부전압 생성부(340)의 동작구간과 방전 드라이빙 동작구간이 서로 겹치도록 하는 것이 가장 좋은 실시예가 될 것이다. 즉, 내부전압 생성부(340)가 동작을 하는 수행한다는 것은 내부전압라인(VINT_LINE)의 전압레벨이 설정된 내부전압 타겟 레벨보다 낮은 상태라는 것을 의미하므로, 내부전압 생성부(340)의 동작구간과 방전 드라이빙 동작구간이 서로 겹친 상태에서 비트 라인 감지증폭부(300)의 전원라인(RTO)으로부터 공급되는 전하가 내부전압라인(VINT_LINE)의 전압레벨을 상승시키는데 사용되는 동작이 가장 효율적인 동작이 되기 때문이다. 물론, 내부전압 생성부(340)의 동작구간과 방전 드라이빙 동작구간이 서로 겹치지 않는 상태라고 하더라도 내부전압라인(VINT_LINE)의 전압레벨이 타겟 레벨 이하로 하강하는 것을 보다 느리게 하기 위해 사용되도록 동작하는 것도 가능하며, 이와 같은 사항은 설계자에 의해 얼마든지 선택될 수 있는 동작이 될 것이다.
이후, 방전 드라이빙 제어신호(SADCDP)가 비활성화되어 방전 드라이빙 구간에서 탈출하게 되고, 더 이상 비트 라인 감지증폭부(300)의 전원라인(RTO)을 통해 내부전압라인(VINT_LINE)에 전하가 공급되지 않는다.
그 이후 설정된 시점에서 노말 드라이빙 제어신호(SAP)가 활성화되어 노말 드라이빙 구간에 진입하게 된다.
노말 드라이빙 구간에 진입하게 되면, 코어전압단(VCORE_LINE)을 통해 비트 라인 감지증폭부(300)의 전원라인(RTO)에 전하가 공급될 수 있도록 구동제어부(320A, 320B)가 동작하게 된다. 즉, 비트 라인 감지증폭부(300)의 전원라인(RTO)이 코어전압단(VCORE_LINE)과 동일한 레벨을 갖는 상태가 되도록 동작하게 되고, 이때, 코어전압단(VCORE_LINE)은 오버 드라이빙 전압(VDD)의 레벨이 아닌 코어전압단(VCORE_LINE)의 타겟 레벨을 갖는 상태가 된다.
이렇게, 액티브 동작구간 내에서 오버 드라이빙 동작구간과 방전 동작구간 및 노말 동작구간이 종료되고 나면, 프리차지 동작구간 - 일반적으로 프리차지 커맨드(precharge command)가 인가되는 것에 응답하여 진입하고, 액티브 커맨드(active command)가 인가되는 것에 응답하여 탈출하는 구간을 의미함 - 이 시작되어 프리차지 동작제어신호(BLEQ)가 활성화되고 그에 따라 비트 라인 감지증폭부(300)의 전원라인(RTO) 및 접지라인(SB)을 비트라인 프리차지 전압(VBLP)으로 프리차지 시킨다.
이상에서 살펴본 바와 같이 본 발명의 제1 실시예를 적용하면, 오버 드라이빙 방식 및 방전 드라이빙 방식을 채택한 반도체 메모리 장치에서 방전 드라이빙 동작구간동안 접지전압(VSS)단으로 그냥 흘려보냈던 오버 드라이빙 구동전하를 임의의 내부전압라인(VINT_LINE)으로 공급할 수 있다. 즉, 종래에는 그냥 버리던 전력을 재활용할 수 있다는 것을 의미하며, 따라서, 반도체 메모리 장치의 소모전류를 크게 줄일 수 있다.
이와 같은 본 발명의 제1 실시예를 통해 재활용되는 전력의 크기가 단 한번의 오버 드라이빙 동작구간 및 방전 드라이빙 동작구간을 실시예로 들어 설명할 때에는 그리 크게 느껴지지 않을 수 있지만, 반도체 메모리 장치에서 비트라인을 감지증폭시키는 동작은 엄청나게 자주 발생하는 동작이고, 또한, 반도체 메모리 장치가 동작하는 동안에는 항상 일어나게 마련인 동작이므로, 재활용되는 전력량을 모두 합산한다면 그 크기가 매우 막대하다는 것을 알 수 있다.
<제2 실시예>
도 4는 본 발명의 제2 실시예에 따라 오버 드라이빙 방식 및 방전 드라이빙 방식을 채택한 반도체 메모리 장치의 구성을 상세히 도시한 회로도.
먼저, 도 3에 도시된 본 발명의 제1 실시예에 따른 오버 드라이빙 방식 및 방전 드라이빙 방식을 채택한 반도체 메모리 장치와 도 4에 도시된 본 발명의 제2 실시예에 따른 오버 드라이빙 방식 및 방전 드라이빙 방식을 채택한 반도체 메모리 장치의 구성상의 차이점을 살펴보면, 방전 드라이빙 구간에서 남는 전력을 공급하는 임의의 내부전압(VINT)의 개수가 다수개로 늘어났다는 점과 다수개로 늘어난 내부전압(VINT)으로 인해 방전 드라이빙 구간에서 남는 전력이 어떠한 기준으로 공급될지를 판단하기 위한 구성요소 - 방전 전달 제어신호 생성부(410)이 더 포함되었다는 점이 있다.
구체적으로, 도 4를 참조하면, 본 발명의 제2 실시예에 따라 오버 드라이빙 방식 및 방전 드라이빙 방식을 채택한 반도체 메모리 장치는, 다수의 타겟 레벨 - 다수의 내부기준전압(INT_VREF<1:N>)에 대응하는 전압레벨을 의미함 - 을 기준으로 다수의 내부전압라인(VINT_LINE<1:N>)의 레벨을 각각 검출하여 다수의 검출신호(INT_DET<1:N>)를 생성하고, 다수의 검출신호(INT_DET<1:N>)에 각각 응답하여 오버 드라이빙 전압(VDD)단을 통해 다수의 내부전압라인(VINT_LINE<1:N>)을 각각 구동하는 다수의 내부전압 생성부(440<1:N>)와, 비트 라인(BL, BLB)에 실린 데이터를 감지증폭(sensing amplified) 하기 위한 비트 라인 감지증폭부(400)와, 설정된 오버 드라이빙 구간 - 오버 드라이빙 제어신호(SAOVDP)가 활성화될 때 진입하고, 비활성화될 때 탈출하는 구간임 - 에서 오버 드라이빙 전압(VDD)으로 비트 라인 감지증폭부(400)의 전원라인(RTO)을 구동하고, 다수의 방전 전달 제어신호(DCTP<1:N>)에 각각 응답하여 비트 라인 감지증폭부(400)의 전원라인(RTO) 전압으로 다수의 내부전압라인(VINT_LINE<1:N>) 각각을 구동하는 구동제어부(420)와, 설정된 방전 드라이빙 구간 - 방전 드라이빙 제어신호(SADCDP)가 활성화될 때 진입하고, 비활성화될 때 탈출하는 구간임 - 에 대응하는 방전 드라이빙 제어신호(SADCDP)와 다수의 검출신호(INT_DET<1:N>) 각각에 응답하여 다수의 방전 전달 제어신호(DCTP<1:N>)를 생성하는 방전 전달 제어신호 생성부(410), 및 설정된 타겟 레벨 - 코어기준전압(CORE_VREF)에 대응하는 전압레벨을 의미함 - 을 기준으로 오버 드라이빙 전압(VDD)단을 통해 코어전압단(VCORE_LINE)을 구동하는 코어전압 생성부(440)를 구비한다.
여기서, 구동제어부(420)에는 도면에 도시된 것과 같은 오버 드라이빙 동작 방식의 첫 번째 구성과 도면에 직접적으로 도시되지 않은 오버 드라이빙 동작방식의 두 번째 구성이 모두 포함될 수 있다. 이때, 도 4에 도시된 구동제어부(420)의 첫 번째 구성은 전술한 도 3에서 도시된 첫 번째 구성의 구동제어부(320A)와 동일한 구성이고, 도 4에 직접적으로 도시되지 않은 구동제어부(420)의 두 번째 구성은 전술한 도 3에 도시된 두 번째 구성의 구동제어부(320B)와 동일한 구성이다. 이와 같이 도 3에 도시된 구동제어부(320A, 320B)의 구성을 기준으로 도 4에 도시되지 않은 구동제어부(420)의 두 번째 구성을 얼마든지 예측하는 것이 가능하므로 구동제어부(420)의 두 번째 구성을 설명할 때에는 도 3에 도시된 두 번째 구성의 구동제어부(320B)를 참조하여 설명하도록 하겠다.
먼저, 도 4에 도시된 것과 같은 오버 드라이빙 동작구간에서 비트 라인 감지증폭부(400)의 전원라인(RTO)이 오버 드라이빙 전압(VDD)단으로부터 직접적으로 전하를 공급받는 경우를 살펴보면, 구체적으로, 오버 드라이빙 구간에서 오버 드라이빙 전압(VDD)단과 비트 라인 감지증폭부(400)의 전원라인(RTO)을 연결시키고, 오버 드라이빙 동작구간을 제외한 나머지 동작구간에서 오버 드라이빙 전압(VDD)단과 비트 라인 감지증폭부(400)의 전원라인(RTO)을 연결시키지 않는 오버 드라이빙 스위치부(322)와, 방전 드라이빙 동작구간에서 다수의 방전 전달 제어신호(DCTP<1:N>)에 각각 응답하여 비트 라인 감지증폭부(400)의 전원라인(RTO)과 다수의 내부전압라인(VINT_LINE<1:N>)를 각각 연결시키는 동작이 제어되는 다수의 방전 드라이빙 스위치부(424<1:N>)와, 설정된 노말 드라이빙 구간 - 노말 드라이빙 제어신호(SAP)가 활성화될 때 진입하고, 비활성화될 때 탈출하는 구간임 - 에서 코어전압단(VCORE_LINE)과 비트 라인 감지증폭부(400)의 전원라인(RTO)을 연결시키고, 노말 드라이빙 구간을 제외한 나머지 동작구간에서 코어전압단(VCORE_LINE)과 비트 라인 감지증폭부(400)의 전원라인(RTO)을 연결시키지 않는 노말 드라이빙 스위치부(426), 및 프리차지 동작구간 - 프리차지 동작제어신호(BLEQ)가 활성화될 때 진입하고, 비활성화될 때 탈출하는 구간임 - 에서 비트 라인 감지증폭부(400)의 전원라인(RTO)을 비트라인 프리차지 전압(VBLP)단과 연결시키고, 프리차지 동작구간을 제외한 나머지 동작구간에서 비트 라인 감지증폭부(400)의 전원라인(RTO)을 비트라인 프리차지 전압(VBLP)단과 연결시키지 않는 프리차지 스위치부(328A)를 구비한다.
먼저, 도 4에 직접적으로 도시되지 않은 오버 드라이빙 동작구간에서 비트 라인 감지증폭부(400)의 전원라인(RTO)이 오버 드라이빙 전압(VDD)단으로부터 코어전압단(VCORE_LINE)을 거쳐 간접적으로 전하를 공급받는 경우를 살펴보면, 구체적으로, 오버 드라이빙 구간에서 오버 드라이빙 전압(VDD)단과 코어전압단(VCORE_LINE)을 연결시키고, 오버 드라이빙 구간을 제외한 나머지 동작구간에서 오버 드라이빙 전압(VDD)단과 코어전압단(VCORE_LINE)을 연결시키지 않는 오버 드라이빙 스위치부(322B)와, 오버 드라이빙 구간과 방전 드라이빙 구간 및 노말 드라이빙 구간에서 코어전압단(VCORE_LINE)과 비트 라인 감지증폭부(300)의 전원라인(RTO)을 연결시키고, 오버 드라이빙 구간과 방전 드라이빙 구간 및 노말 드라이빙 구간을 제외한 나머지 동작구간에서 코어전압단(VCORE_LINE)과 비트 라인 감지증폭부(300)의 전원라인(RTO)을 연결시키지 않는 감지증폭동작 스위치부(326B)와, 방전 드라이빙 구간에서 다수의 방전 전달 제어신호(DCTP<1:N>)에 각각 응답하여 코어전압단(VCORE_LINE) 또는 비트 라인 감지증폭부(400)의 전원라인(RTO)과 다수의 내부전압라인(VINT_LINE<1:N>)을 각각 연결시키는 것을 제어하는 다수의 방전 드라이빙 스위치부(424<1:N>), 및 프리차지 동작구간에서 비트 라인 감지증폭부(300)의 전원라인(RTO)을 비트라인 프리차지 전압(VBLP)단과 연결시키고, 프리차지 동작구간을 제외한 나머지 동작구간에서 연결시키지 않는 프리차지 스위치부(428)를 구비한다.
전술한 구동제어부(420)의 구성에서 각 스위치 부 - 오버 드라이빙 스위치부(422), 다수의 방전 드라이빙 스위치부(424<1:N>), 노말 드라이빙 스위치부(426), 감지증폭동작 스위치부(326B), 프리차지 스위치부(428) - 는 도면에 NMOS 트랜지스터 또는 PMOS 트랜지스터를 포함하는 구성으로 도시되어 있는데, 이는 어디까지나 하나의 실시예일 뿐이며, 설계의 방법에 따라 NMOS 트랜지스터를 포함하는 형태로 도시된 스위치부를 PMOS 트랜지스터를 포함하는 형태로 바꾸거나 PMOS 트랜지스터를 포함하는 형태로 도시된 스위치부를 NMOS 트랜지스터를 포함하는 형태로 바뀔 수 있다. 또한, MOS 트랜지스터를 포함하는 형태가 아니라 다른 형태의 스위치를 사용하는 형태로 바뀔 수도 있다.
그리고, 도 5를 참조하면 방전 전달 제어신호 생성부(410)의 구체적인 회로도를 알 수 있다. 즉, 방전 드라이빙 제어신호(SADCDP)를 제1 입력단으로 각각 입력받고, 다수의 검출신호(INT_DET<1:N>) 각각을 제2 입력단으로 각각 입력받아 부정논리곱 연산을 수행하여 다수의 방전 전달 제어신호(DCTP<1:N>)를 생성하는 다수의 낸드게이트(NAND<1:N>)을 구비한다. 따라서, 방전 전달 제어신호 생성부(410)는, 방전 드라이빙 제어신호(SAOVDP)가 활성화되어 방전 드라이빙 구간에 진입한 상태일 때, 다수의 검출신호(INT_DET<1:N>) 중 활성화된 검출신호에 대응하는 해당 방전 전달 제어신호 - 다수의 방전 전달 제어신호(DCTP<1:N>) 중 일부 개수의 신호를 의미함. 즉, 활성화된 검출신호의 개수에 따라 그 선택 개수가 결정됨 - 를 활성화시키고, 비활성화된 검출신호에 대응하는 해당 방전 전달 제어신호 - 다수의 방전 전달 제어신호(DCTP<1:N>) 중 일부 개수의 신호를 제외한 나머지 개수의 신호를 의미함 - 를 비활성화시키는 방식으로 동작하게 된다. 물론, 방전 드라이빙 제어신호(SAOVDP)가 비활성화되어 방전 드라이빙 구간에서 탈출한 상태일 때, 각각의 검출신호(INT_DET<1:N>)가 활성화되는 것과 상관없이 다수의 방전 전달 제어신호(DCTP<1:N>)를 모두 비활성화시키는 방식으로 동작하게 된다.
또한, 도 6을 참조하면 다수의 내부전압 생성부(440<1:N>) 각각의 구성을 알 수 있다. 즉, 해당 내부전압라인 - 다수의 내부전압라인(VINT_LINE<1:N>) 중 어느 하나의 라인을 의미함 - 의 레벨을 검출하고, 검출결과에 대응하여 해당 검출신호 - 다수의 검출신호(INT_DET<1:N>) 중 어느 하나의 신호를 의미함 - 의 활성화여부를 결정하는 검출부(362<1:N>), 및 해당 검출신호의 활성화구간에서 오버 드라이빙 전압(VDD)단을 통해 해당 내부전압라인을 구동하고, 비활성화구간에서 구동하지 않는 구동부(364<1:N>)를 구비한다.
전술한 구성을 바탕으로 본 발명의 제2 실시예에 따라 오버 드라이빙 방식 및 방전 드라이빙 방식을 채택한 반도체 메모리 장치의 동작을 설명하면 다음과 같다.
먼저, 오버 드라이빙 구간과 방전 드라이빙 구간 및 노말 드라이빙 구간이 포함되는 액티브 동작구간 - 일반적으로 액티브 커맨드(active command)가 인가되는 것에 응답하여 진입하고, 프리차지 커맨드(precharge command)가 인가되는 것에 응답하여 탈출하는 구간을 의미함 - 에 진입한 이후 설정된 시점에서 오버 드라이빙 제어신호(SAOVDP)가 활성화되어 오버 드라이빙 구간에 진입하게 된다.
오버 드라이빙 구간에 진입하게 되면, 오버 드라이빙 전압(VDD)단을 통해 비트 라인 감지증폭부(400)의 전원라인(RTO)에 전하가 공급될 수 있도록 구동제어부(420)가 동작하게 된다. 즉, 도 4에 도시된 구동제어부의 첫 번째 구성에서는 오버 드라이빙 전압(VDD)으로 비트 라인 감지증폭부(400)의 전원라인(RTO)을 직접적으로 구동하게 되고, 도 4에 직접적으로 도시되지 않았지만 도 3을 참조할 수 있는 두 번째 구성에서는 오버 드라이빙 전압(VDD)으로 코어전압단(VCORE_LINE)을 구동한 뒤에 코어전압단(VCORE_LINE)의 전압으로 비트 라인 감지증폭부(400)의 전원라인(RTO)을 구동하게 된다. 따라서, 비트 라인 감지증폭부(400)의 전원라인(RTO)이 오버 드라이빙 전압(VDD)과 동일한 레벨을 갖는 상태가 된다.
이후, 오버 드라이빙 제어신호(SAOVDP)가 비활성화되어 오버 드라이빙 구간에서 탈출하게 되고, 더 이상 오버 드라이빙 전압(VDD)단을 통해 비트 라인 감지증폭부(400)의 전원라인(RTO)에 전하가 공급되지 않는다. 따라서, 비트 라인 감지증폭부(400)의 전원라인(RTO)은 오버 드라이빙 전압(VDD)의 레벨을 유지하지 못하고 그 보다 낮은 레벨로 하강하게 된다.
그 이후 설정된 시점에서 방전 드라이빙 제어신호(SADCDP)가 활성화되어 방전 드라이빙 구간에 진입하게 된다.
방전 드라이빙 구간에 진입하게 되면, 비트 라인 감지증폭부(400)의 전원라인(RTO)을 통해 다수의 내부전압라인(VINT_LINE<1:N>)에 전하가 공급될 수 있도록 구동제어부(420)가 동작하게 된다. 물론, 방전 전달 제어신호 생성부(410)가 동작하여 다수의 검출신호(INT_DET<1:N>) 중 활성화된 상태의 검출신호에 따라 다수의 방전 전달 제어신호(DCTP<1:N>) 중 일부 개수의 신호를 활성화시키게 되고, 그에 따라 다수의 내부전압라인(VINT_LINE<1:N>) 중 실제로 비트 라인 감지증폭부(400)의 전원라인(RTO)을 통해 전하를 공급받는 라인이 결정된다. 즉, 다수의 검출신호(INT_DET<1:N>) 중 활성화된 상태의 검출신호에 대응하는 일부 개수의 내부전압라인이 실제로 비트 라인 감지증폭부(400)의 전원라인(RTO)을 통해 전하를 공급받게 되고, 나머지 개수의 내부전압라인은 비트 라인 감지증폭부(400)의 전원라인(RTO)을 통해 전하를 공급받지 못한다. 따라서, 비트 라인 감지증폭부(400)의 전원라인(RTO) 전압으로 다수의 내부전압라인(VINT_LINE<1:N>) 중 일부 개수의 라인을 구동하게 되며, 그 결과 비트 라인 감지증폭부(400)의 전원라인(RTO)의 전압레벨은 하강하고 전하를 공급받는 일부 개수의 내부전압라인의 전압레벨은 상승하게 된다. 물론, 전하를 공급받지 못하는 나머지 개수의 내부전압라인의 전압레벨은 아무런 영향을 받지 않는다.
물론, 전술한 바와 같이 동작하기 위해서는 방전 드라이빙 구간동안 내부전압라인(VINT_LINE)의 전압레벨이 비트 라인 감지증폭부(400)의 전원라인(RTO)의 전압레벨보다 낮은 상태가 되어야 할 것이다. 이와 같은 상태를 항상 유지하는 조건이 되기 위해서는 내부전압라인(VINT_LINE)의 타겟 레벨이 코어전압단(VCORE_LINE)의 타겟 레벨과 같은 레벨을 갖거나 그보다 낮은 레벨을 갖게 되면 된다. 즉, 일반적으로 오버 드라이빙 구간에서 탈출하고 방전 드라이빙 구간에 진입하기 전의 상태에서 비트 라인 감지증폭부(400)의 전원라인(RTO)은 오버 드라이빙 전압(VDD)의 레벨보다 낮은 레벨을 갖고 코어전압(VCORE)의 레벨보다 높은 레벨을 갖는 상태가 되므로 내부전압라인(VINT_LINE)의 타겟 레벨이 코어전압단(VCORE_LINE)의 타겟 레벨과 같은 레벨을 갖거나 그보다 낮은 레벨을 갖게 되면 어떠한 경우에서도 전술한 바와 같이 동작하게 될 것이다. 따라서, 일반적인 반도체 메모리 장치를 기준으로 내부전압(VINT)에 포함될 수 있는 전압은 비트 라인 프리차지 전압(VBLP) 또는 셀 플레이트 전압(VCP)이 될 수 있을 것이다.
또한, 전술한 바와 같은 동작에서는 방전 드라이빙 동작구간 동안 다수의 내부전압 생성부(440<1:N>) 중 내부전압을 생성하는 동작이 수행되는 내부전압 생성부에 대응하는 내부전압라인으로만 비트 라인 감지증폭부(400)의 전원라인(RTO)을 통해 전하가 공급되므로 언제나 가장 효율적으로 전하를 재활용하는 동작을 수행하게 된다. 즉, 내부전압(VINT)가 다수개이므로 어떠한 경우에도 다수의 내부전압 생성부(440<1:N>) 중 적어도 하나 이상의 내부전압 생성부의 동작구간과 방전 드라이빙 동작구간이 서로 겹치게 될 것이기 때문이고, 이때, 다수의 내부전압 생성부(440<1:N>) 중 적어도 하나 이상의 내부전압 생성부가 동작을 하는 수행한다는 것은 다수의 내부전압라인(VINT_LINE<1:N>) 중 적어도 하나 이상의 내부전압라인의 전압레벨이 설정된 내부전압 타겟 레벨보다 낮은 상태라는 것을 의미하므로, 다수의 내부전압 생성부(440<1:N>) 중 적어도 하나 이상의 내부전압 생성부 동작구간과 방전 드라이빙 동작구간이 서로 겹친 상태에서 비트 라인 감지증폭부(400)의 전원라인(RTO)으로부터 공급되는 전하는 다수의 내부전압라인(VINT_LINE) 중 적어도 하나 이상의 내부전압라인의 전압레벨을 상승시키는데 사용되기 때문이다.
이후, 방전 드라이빙 제어신호(SADCDP)가 비활성화되어 방전 드라이빙 구간에서 탈출하게 되고, 더 이상 비트 라인 감지증폭부(400)의 전원라인(RTO)을 통해 다수의 내부전압라인(VINT_LINE<1:N>)에 전하가 공급되지 않는다.
그 이후 설정된 시점에서 노말 드라이빙 제어신호(SAP)가 활성화되어 노말 드라이빙 구간에 진입하게 된다.
노말 드라이빙 구간에 진입하게 되면, 코어전압단(VCORE_LINE)을 통해 비트 라인 감지증폭부(400)의 전원라인(RTO)에 전하가 공급될 수 있도록 구동제어부(420)가 동작하게 된다. 즉, 비트 라인 감지증폭부(400)의 전원라인(RTO)이 코어전압단(VCORE_LINE)과 동일한 레벨을 갖는 상태가 되도록 동작하게 되고, 이때, 코어전압단(VCORE_LINE)은 오버 드라이빙 전압(VDD)의 레벨이 아닌 코어전압단(VCORE_LINE)의 타겟 레벨을 갖는 상태가 된다.
이렇게, 액티브 동작구간 내에서 오버 드라이빙 동작구간과 방전 동작구간 및 노말 동작구간이 종료되고 나면, 프리차지 동작구간 - 일반적으로 프리차지 커맨드(precharge command)가 인가되는 것에 응답하여 진입하고, 액티브 커맨드(active command)가 인가되는 것에 응답하여 탈출하는 구간을 의미함 - 이 시작되어 프리차지 동작제어신호(BLEQ)가 활성화되고 그에 따라 비트 라인 감지증폭부(400)의 전원라인(RTO) 및 접지라인(SB)을 비트라인 프리차지 전압(VBLP)으로 프리차지 시킨다.
이상에서 살펴본 바와 같이 본 발명의 제2 실시예를 적용하면, 오버 드라이빙 방식 및 방전 드라이빙 방식을 채택한 반도체 메모리 장치에서 방전 드라이빙 동작구간동안 접지전압(VSS)단으로 그냥 흘려보냈던 오버 드라이빙 구동전하를 임의의 다수의 내부전압라인(VINT_LINE<1:N>)에 공급할 수 있다. 특히, 다수의 내부전압라인(VINT_LINE<1:N>) 중 그 전압레벨이 타겟 레벨보다 낮은 내부전압라인만을 선택하여 오버 드라이빙 구동전하가 공급되도록 할 수 있으므로 가장 효율적인 방식으로 오버 드라이빙 구동전하를 사용하는 것이 가능하다. 즉, 종래에는 그냥 버리던 전력을 재활용할 수 있다는 것을 의미하며, 따라서, 반도체 메모리 장치의 소모전류를 크게 줄일 수 있다.
이와 같은 본 발명의 제2 실시예를 통해 재활용되는 전력의 크기가 단 한번의 오버 드라이빙 동작구간 및 방전 드라이빙 동작구간을 실시예로 들어 설명할 때에는 그리 크게 느껴지지 않을 수 있지만, 반도체 메모리 장치에서 비트라인을 감지증폭시키는 동작은 엄청나게 자주 발생하는 동작이고, 또한, 반도체 메모리 장치가 동작하는 동안에는 항상 일어나게 마련인 동작이므로, 재활용되는 전력량을 모두 합산한다면 그 크기가 매우 막대하다는 것을 알 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
300, 400 : 비트 라인 감지증폭부 320A, 320B, 420 : 구동제어부
340, 440 : 코어전압 생성부 360 : 내부전압 생성부
460<1:N> : 다수의 내부전압 생성부 410 : 방전 전달 제어신호 생성부

Claims (27)

  1. 비트 라인에 실린 데이터를 감지증폭하기 위한 비트 라인 감지증폭부; 및
    설정된 오버 드라이빙 구간에서 오버 드라이빙 전압으로 상기 비트 라인 감지증폭부의 전원라인을 구동하고, 설정된 방전 드라이빙 구간에서 상기 비트 라인 감지증폭부의 전원라인에 걸린 전압으로 예정된 내부전압라인을 구동시키는 구동제어부
    를 구비하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 구동제어부는,
    상기 오버 드라이빙 구간에서 오버 드라이빙 전압단과 상기 비트 라인 감지증폭부의 전원라인을 연결시키고, 나머지 동작구간에서 연결시키지 않는 오버 드라이빙 스위치부;
    상기 방전 드라이빙 구간에서 상기 내부전압라인과 상기 비트 라인 감지증폭부의 전원라인을 연결시키고, 나머지 동작구간에서 연결시키지 않는 방전 드라이빙 스위치부; 및
    설정된 노말 드라이빙 구간에서 코어전압단과 상기 비트 라인 감지증폭부의 전원라인을 연결시키고, 나머지 동작구간에서 연결시키지 않는 노말 드라이빙 스위치부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.

  3. 제1항에 있어서,
    상기 구동제어부는,
    상기 오버 드라이빙 구간에서 오버 드라이빙 전압단과 코어전압단을 연결시키고, 나머지 동작구간에서 연결시키지 않는 오버 드라이빙 스위치부;
    상기 오버 드라이빙 구간과 상기 방전 드라이빙 구간 및 설정된 노말 드라이빙 구간에서 상기 코어전압단과 상기 비트 라인 감지증폭부의 전원라인을 연결시키고, 나머지 동작구간에서 연결시키지 않는 감지증폭동작 스위치부;
    상기 방전 드라이빙 구간에서 상기 코어전압단 또는 상기 비트 라인 감지증폭부의 전원라인과 상기 내부전압라인을 연결시키고, 나머지 동작구간에서 연결시키지 않는 방전 드라이빙 스위치부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제2항 또는 제3항에 있어서,
    상기 구동제어부는,
    설정된 프리차지 동작구간에서 상기 비트 라인 감지증폭부의 전원라인을 비트라인 프리차지 전압단과 연결시키고, 나머지 동작구간에서 연결시키지 않는 프리차지 스위치부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제2항 또는 제3항에 있어서,
    설정된 타겟 레벨을 기준으로 오버 드라이빙 전압단을 통해 상기 코어전압단을 구동하기 위한 코어전압 생성부; 및
    설정된 내부전압 생성구간에서 설정된 타겟 레벨을 기준으로 오버 드라이빙 전압단을 통해 상기 내부전압라인을 구동하기 위한 내부전압 생성부을 더 구비하는 반도체 메모리 장치.
  6. 제5항에 있어서,
    상기 내부전압라인의 타겟 레벨은 상기 코어전압단의 타겟 레벨과 같은 레벨을 갖거나 그보다 낮은 레벨을 갖는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제5항에 있어서,
    상기 오버 드라이빙 구간과 상기 방전 드라이빙 구간 및 상기 노말 드라이빙 구간은 액티브 동작구간에 포함되며,
    액티브 동작구간 진입이후 설정된 시점에서 상기 오버 드라이빙 구간에 진입하게 되고,
    상기 오버 드라이빙 구간의 탈출시점 이후의 설정된 시점이 상기 방전 드라이빙 구간의 진입시점으로 결정되며,
    상기 방전 드라이빙 구간의 탈출시점 이후의 설정된 시점이 상기 노말 드라이빙 시점의 진입시점으로 결정되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서,
    상기 내부전압 생성구간은,
    상기 방전 드라이빙 구간과 그 동작구간이 서로 겹치는 것을 특징으로 하는 반도체 메모리 장치.
  9. 다수의 타겟 레벨을 기준으로 다수의 내부전압라인의 레벨을 각각 검출하여 다수의 검출신호를 생성하고, 상기 다수의 검출신호에 각각 응답하여 오버 드라이빙 전압단을 통해 상기 다수의 내부전압라인을 각각 구동하는 다수의 내부전압 생성부;
    비트 라인에 실린 데이터를 감지증폭하기 위한 비트 라인 감지증폭부;
    설정된 오버 드라이빙 구간에서 오버 드라이빙 전압으로 상기 비트 라인 감지증폭부의 전원라인을 구동하고, 다수의 방전 전달 제어신호에 각각 응답하여 상기 비트 라인 감지증폭부의 전원라인에 걸린 전압으로 상기 다수의 내부전압라인 각각을 구동하는 구동제어부; 및
    설정된 방전 드라이빙 구간에 대응하는 방전 드라이빙 제어신호와 상기 다수의 검출신호 각각에 응답하여 상기 다수의 방전 전달 제어신호를 생성하는 방전 전달 제어신호 생성부
    를 구비하는 반도체 메모리 장치.
  10. 제9항에 있어서,
    상기 구동제어부는,
    상기 오버 드라이빙 구간에서 오버 드라이빙 전압단과 상기 비트 라인 감지증폭부의 전원라인을 연결시키고, 나머지 동작구간에서 연결시키지 않는 오버 드라이빙 스위치부;
    상기 방전 드라이빙 구간에서 상기 다수의 방전 전달 제어신호에 각각 응답하여 상기 비트 라인 감지증폭부의 전원라인과 상기 다수의 내부전압라인을 각각 연결시키는 동작이 제어되는 다수의 방전 드라이빙 스위치부; 및
    설정된 노말 드라이빙 구간에서 코어전압단과 상기 비트 라인 감지증폭부의 전원라인을 연결시키고, 나머지 동작구간에서 연결시키지 않는 노말 드라이빙 스위치부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제9항에 있어서,
    상기 구동제어부는,
    상기 오버 드라이빙 구간에서 오버 드라이빙 전압단과 코어전압단을 연결시키고, 나머지 동작구간에서 연결시키지 않는 오버 드라이빙 스위치부;
    상기 오버 드라이빙 구간과 상기 방전 드라이빙 구간 및 설정된 노말 드라이빙 구간에서 상기 코어전압단과 상기 비트 라인 감지증폭부의 전원라인을 연결시키고, 나머지 동작구간에서 연결시키지 않는 감지증폭동작 스위치부;
    상기 방전 드라이빙 구간에서 상기 다수의 방전 전달 제어신호에 각각 응답하여 상기 코어전압단 또는 상기 비트 라인 감지증폭부의 전원라인과 상기 다수의 내부전압라인을 각각 연결시키는 것을 제어하는 다수의 방전 드라이빙 스위치부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제10항 또는 제11항에 있어서,
    상기 구동제어부는,
    설정된 프리차지 동작구간에서 상기 비트 라인 감지증폭부의 전원라인을 비트라인 프리차지 전압단과 연결시키고, 나머지 동작구간에서 연결시키지 않는 프리차지 스위치부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제10항 또는 제11항에 있어서,
    설정된 타겟 레벨을 기준으로 오버 드라이빙 전압단을 통해 상기 코어전압단을 구동하는 코어전압 생성부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제13항에 있어서,
    상기 다수의 내부전압라인의 타겟 레벨은 각각 상기 코어전압단의 타겟 레벨과 같은 레벨을 갖거나 그보다 낮은 레벨을 갖는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제10항 또는 제11항에 있어서,
    상기 오버 드라이빙 구간과 상기 방전 드라이빙 구간 및 상기 노말 드라이빙 구간은 액티브 동작구간에 포함되며,
    액티브 동작구간 진입이후 설정된 시점에서 상기 오버 드라이빙 구간에 진입하게 되고,
    상기 오버 드라이빙 구간의 탈출시점 이후의 설정된 시점이 상기 방전 드라이빙 구간의 진입시점으로 결정되며,
    상기 방전 드라이빙 구간의 탈출시점 이후의 설정된 시점이 상기 노말 드라이빙 시점의 진입시점으로 결정되는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제9항에 있어서,
    상기 다수의 내부전압 생성부 각각은,
    해당 내부전압라인의 레벨을 검출하고, 검출결과에 대응하여 해당 검출신호의 활성화여부를 결정하는 검출부; 및
    해당 검출신호 활성화구간에서 오버 드라이빙 전압단을 통해 해당 내부전압라인을 구동하고, 비활성화구간에서 구동하지 않는 구동부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제16항에 있어서,
    상기 방전 전달 제어신호 생성부는,
    상기 방전 드라이빙 제어신호가 활성화되어 상기 방전 드라이빙 구간에 진입한 상태일 때, 상기 다수의 검출신호 중 활성화된 검출신호에 대응하는 해당 방전 전달 제어신호를 활성화시키고, 비활성화된 검출신호에 대응하는 해당 방전 전달 제어신호를 비활성화시키며,
    상기 방전 드라이빙 제어신호가 비활성화되어 상기 방전 드라이빙 구간에서 탈출한 상태일 때, 각각의 검출신호가 활성화되는 것과 상관없이 상기 다수의 방전 전달 제어신호를 모두 비활성화시키는 것을 특징으로 하는 반도체 메모리 장치.
  18. 전원라인과 접지라인의 레벨을 기준으로 비트 라인에 실린 데이터를 감지 증폭하는 단계;
    설정된 오버 드라이빙 구간에서 상기 감지 증폭하는 단계의 전원라인을 오버 드라이빙 전압으로 구동하는 단계;
    설정된 방전 드라이빙 구간에서 상기 감지 증폭하는 단계의 전원라인에 걸린 전압으로 예정된 내부전압라인을 구동하는 단계; 및
    설정된 노말 드라이빙 구간에서 코어전압으로 상기 감지 증폭하는 단계의 전원라인을 구동하는 단계
    를 포함하는 반도체 메모리 장치의 동작방법.
  19. 제18항에 있어서,
    상기 오버 드라이빙 구간에서 구동하는 단계는,
    상기 오버 드라이빙 구간에서 오버 드라이빙 전압단과 상기 감지 증폭하는 단계의 전원라인을 연결하는 단계; 및
    상기 오버 드라이빙 구간을 제외한 나머지 동작구간에서 오버 드라이빙 전압단과 상기 감지 증폭하는 단계의 전원라인을 연결하지 않는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 동작방법.
  20. 제19항에 있어서,
    상기 방전 드라이빙 구간에서 구동하는 단계는,
    상기 방전 드라이빙 구간에서 상기 감지 증폭하는 단계의 전원라인과 예정된 내부전압라인을 연결하는 단계; 및
    상기 방전 드라이빙 구간을 제외한 나머지 동작구간에서 상기 감지 증폭하는 단계의 전원라인과 예정된 내부전압라인을 연결하지 않는 단계를 포함하는 반도체 메모리 장치의 동작방법.
  21. 제20항에 있어서,
    상기 노말 드라이빙 구간에서 구동하는 단계는,
    상기 노말 드라이빙 구간에서 코어전압단과 상기 감지 증폭하는 단계의 전원라인을 연결하는 단계; 및
    상기 노말 드라이빙 구간을 제외한 나머지 동작구간에서 상기 코어전압단과 상기 감지 증폭하는 단계의 전원라인을 연결하지 않는 단계를 포함하는 반도체 메모리 장치의 동작방법.
  22. 제18항에 있어서,
    상기 오버 드라이빙 구간에서 구동하는 단계는,
    상기 오버 드라이빙 구간에서 오버 드라이빙 전압단과 코어전압단을 연결하는 단계;
    상기 오버 드라이빙 구간에서 상기 코어전압단과 상기 감지 증폭하는 단계의 전원라인을 연결하는 단계; 및
    상기 오버 드라이빙 구간을 제외한 나머지 동작구간에서 오버 드라이빙 전압단과 상기 코어전압단을 연결하지 않는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 동작방법.
  23. 제22항에 있어서,
    상기 방전 드라이빙 구간에서 구동하는 단계는,
    상기 방전 드라이빙 구간에서 상기 코어전압단과 상기 감지 증폭하는 단계의 전원라인을 연결하는 단계;
    상기 방전 드라이빙 구간에서 상기 코어전압단 또는 상기 감지 증폭하는 단계의 전원라인을 내부전압라인과 연결하는 단계; 및
    상기 방전 드라이빙 구간을 제외한 나머지 동작구간에서 상기 코어전압단 또는 상기 감지 증폭하는 단계의 전원라인을 내부전압라인과 연결하지 않는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 동작방법.
  24. 제21항 또는 제23항에 있어서,
    설정된 타겟 레벨을 기준으로 오버 드라이빙 전압단을 통해 상기 코어전압단을 구동하는 단계; 및
    설정된 내부전압 생성구간에서 설정된 타겟 레벨을 기준으로 오버 드라이빙 전압단을 통해 상기 내부전압라인을 구동하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 동작방법.
  25. 제24항에 있어서,
    상기 내부전압라인의 타겟 레벨은 상기 코어전압단의 타겟 레벨과 같은 레벨을 갖거나 그보다 낮은 레벨을 갖는 것을 특징으로 하는 반도체 메모리 장치의 동작방법.
  26. 제24항에 있어서,
    상기 오버 드라이빙 구간과 상기 방전 드라이빙 구간 및 상기 노말 드라이빙 구간은 액티브 동작구간에 포함되며,
    액티브 동작구간 진입이후 설정된 시점에서 상기 오버 드라이빙 구간에 진입하게 되고,
    상기 오버 드라이빙 구간의 탈출시점 이후의 설정된 시점이 상기 방전 드라이빙 구간의 진입시점으로 결정되며,
    상기 방전 드라이빙 구간의 탈출시점 이후의 설정된 시점이 상기 노말 드라이빙 시점의 진입시점으로 결정되는 것을 특징으로 하는 반도체 메모리 장치의 동작방법.
  27. 제26항에 있어서,
    상기 내부전압 생성구간은,
    상기 방전 드라이빙 구간과 그 동작구간이 서로 겹치는 것을 특징으로 하는 반도체 메모리 장치의 동작방법.
KR1020110039629A 2011-04-27 2011-04-27 반도체 메모리 장치 및 그 동작방법 KR101175249B1 (ko)

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