KR20180075090A - 반도체 메모리 장치 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 20
- 230000004044 response Effects 0.000 claims abstract description 27
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 18
- 238000000034 method Methods 0.000 claims 16
- 101001092930 Homo sapiens Prosaposin Proteins 0.000 description 31
- 102100023792 ETS domain-containing protein Elk-4 Human genes 0.000 description 16
- 101000884714 Homo sapiens Beta-defensin 4A Proteins 0.000 description 16
- 101001048716 Homo sapiens ETS domain-containing protein Elk-4 Proteins 0.000 description 16
- 102100023794 ETS domain-containing protein Elk-3 Human genes 0.000 description 15
- 101001048720 Homo sapiens ETS domain-containing protein Elk-3 Proteins 0.000 description 15
- 238000010586 diagram Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
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Abstract
액티브 신호, 셀 특성 정보 신호 및 프리차지 신호에 응답하여 제 1 구동 전압, 제 2 구동 전압, 제 3 구동 전압, 접지 전압, 및 프리차지 전압을 제 1 구동 노드 및 제 2 구동 노드에 선택적으로 제공하는 구동 전압 제공 회로; 및 상기 제 1 및 제 2 구동 노드로부터 제공되는 전압들을 인가 받아 동작하는 센스 앰프를 포함한다.
Description
본 발명은 반도체 집적 회로에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 데이터를 저장하고, 저장된 데이터를 출력하도록 구성된다.
반도체 메모리 장치에 데이터를 저장하는 메모리 셀은 특성에 따라 저장된 데이터를 유지하는 시간이 달라질 수 있다.
특성이 다른 메모리 셀을 동일한 조건에 따라 감지 및 증폭하는 것은 효율적이지 못하다.
본 발명은 메모리 셀의 특성에 따른 조건에 따라 메모리 셀을 감지 및 증폭하는 반도체 메모리 장치를 제공하기 위한 것이다.
본 발명의 실시예에 따른 반도체 메모리 장치는 액티브 신호, 셀 특성 정보 신호 및 프리차지 신호에 응답하여 제 1 구동 전압, 제 2 구동 전압, 제 3 구동 전압, 접지 전압, 및 프리차지 전압을 제 1 구동 노드 및 제 2 구동 노드에 선택적으로 제공하는 구동 전압 제공 회로; 및 상기 제 1 및 제 2 구동 노드로부터 제공되는 전압들을 인가 받아 동작하는 센스 앰프를 포함한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 복수개의 매트; 상기 복수개의 매트 각각과 전기적으로 연결된 복수개의 센스 앰프; 및 복수개의 셀 특성 정보 신호에 응답하여 상기 복수개의 센스 앰프 각각에 구동 전압들을 선택적으로 제공하는 복수개의 구동 전압 제공 회로를 포함한다.
본 발명에 따른 반도체 메모리 장치는 메모리 셀의 특성에 따른 조건에 따라 메모리 셀을 감지 및 증폭할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치의 구성도,
도 2는 도 1의 전압 제공 회로의 구성도,
도 3은 도 1의 프리차지 전압 생성 회로의 구성도,
도 4는 본 발명의 실시예에 따른 반도체 메모리 장치의 구성도이다.
도 2는 도 1의 전압 제공 회로의 구성도,
도 3은 도 1의 프리차지 전압 생성 회로의 구성도,
도 4는 본 발명의 실시예에 따른 반도체 메모리 장치의 구성도이다.
본 발명의 실시예에 따른 반도체 메모리 장치는 도 1에 도시된 바와 같이, 구동 전압 제공 회로(100), 셀 특성 정보 저장 회로(200), 프리차지 전압 생성 회로(300), 및 센스 앰프(400)를 포함할 수 있다.
상기 구동 전압 제공 회로(100)는 액티브 신호(ACT), 셀 특성 정보 신호(C_inf) 및 프리차지 신호(PCG)에 응답하여 제 1 구동 전압(V_A), 제 2 구동 전압(V_B), 제 3 구동 전압(V_C), 접지 전압(VSS) 및 프리차지 전압(V_pcg)을 제 1 구동 라인(RTO) 및 제 2 구동 라인(SB)에 선택적으로 제공할 수 있다. 예를 들어, 상기 구동 전압 제공 회로(100)는 액티브 신호(ACT) 및 상기 셀 특성 정보 신호(C_inf)에 응답하여 상기 제 1 내지 제 3 구동 전압(V_A, V_B, V_C) 중 두 개의 구동 전압을 상기 제 1 구동 라인(RTO)에 선택적으로 제공하고, 상기 접지 전압(VSS)을 상기 제 2 구동 라인(SB)에 제공할 수 있다. 상기 구동 전압 제공 회로(100)는 상기 프리차지 신호(PCG)에 응답하여 상기 제 1 및 제 2 구동 라인(RTO, SB)에 상기 프리차지 전압(V_pcg)을 제공할 수 있다. 상기 제 1 구동 전압(V_A)은 제 1 외부 전압(VDD)일 수 있고, 상기 제 2 구동 전압(V_B)은 코어 전압(VCORE)일 수 있고, 상기 제 3 구동 전압(V_C)은 제 2 외부 전압(VSOD)일 수 있다. 상기 제 1 구동 전압(V_A)은 상기 제 2 구동 전압(V_B)의 전압 레벨보다 같거나 높을 수 있다. 상기 제 3 구동 전압(V_C)은 상기 제1 구동 전압(V_A)의 전압 레벨보다 같거나 높을 수 있다. 상기 제 3 구동 전압(V_C)은 상기 제 2 구동 전압(V_B)의 전압 레벨보다 높을 수 있다.
상기 구동 전압 제공 회로(100)는 제어 신호 생성 회로(110), 전압 선택 신호 생성 회로(120), 및 전압 제공 회로(130)를 포함할 수 있다.
상기 제어 신호 생성 회로(110)는 상기 액티브 신호(ACT)에 응답하여 제 1 센스 앰프 구동 제어 신호(SAP1), 제 2 센스 앰프 구동 제어 신호(SAP2) 및 제 3 센스 앰프 구동 제어 신호(SAN)를 생성할 수 있다. 예를 들어, 상기 제어 신호 생성 회로(110)는 상기 액티브 신호(ACT)가 인에이블되면 상기 제 1 센스 앰프 구동 제어 신호(SAP1)을 제 1 설정 시간동안 인에이블시키고, 상기 제 1 센스 앰프 구동 제어 신호(SAP1)가 디스에이블되면 상기 제 2 센스 앰프 구동 신호(SAP2)를 제 2 설정 시간동안 인에이블시킨다. 상기 제어 신호 생성 회로(110)는 상기 제 1 및 제 2 센스 앰프 구동 신호(SAP1, SAP2) 중 하나라도 인에이블된 구간동안 상기 제 3 센스 앰프 구동 제어 신호(SAN)를 인에이블시킨다. 즉, 상기 제어 신호 생성 회로(110)는 상기 제 1 설정 시간과 상기 제 2 설정 시간을 합한 시간동안 상기 제 3 센스 앰프 구동 제어 신호(SAN)를 인에이블시킨다.
상기 전압 선택 신호 생성 회로(120)는 상기 셀 특성 정보 신호(C_inf)에 응답하여 상기 제 2 센스 앰프 구동 제어 신호(SAP2)를 제 1 전압 선택 신호(V_sel1) 및 제 2 전압 선택 신호(V_sel2) 중 하나의 신호로서 출력할 수 있다. 예를 들어, 상기 전압 선택 신호 생성 회로(120)는 상기 셀 특성 정보 신호(C_inf)가 인에이블되면 상기 제 2 센스 앰프 구동 제어 신호(SAP2)를 상기 제 1 전압 선택 신호(V_sel1)로서 출력할 수 있고, 상기 셀 특성 정보 신호(C_inf)가 디스에이블되면 상기 제 2 센스 앰프 구도 제어 신호(SAP2)를 상기 제 2 전압 선택 신호(V_sel2)로서 출력할 수 있다. 상기 전압 선택 신호 생성 회로(120)는 멀티 플렉서(multiplexer)를 포함할 수 있다.
상기 전압 제공 회로(130)는 상기 제 1 및 제 3 센스 앰프 구동 제어 신호(SAP1, SAN), 제 1 및 제 2 전압 선택 신호(V_sel1, V_sel2) 및 상기 프리자치 신호(PCG)에 응답하여 상기 제 1 내지 제 3 구동 전압(V_A, V_B, V_B), 상기 접지 전압(VSS) 및 프리차지 전압(V_pcg)을 상기 제 1 및 제 2 구동 라인(RTO, SB)에 선택적으로 제공할 수 있다. 예를 들어, 상기 전압 제공 회로(130)는 상기 제 1 센스 앰프 구동 제어 신호(SAP1)의 인에이블 구간동안 상기 제 1 구동 전압(V_A)을 상기 제 1 구동 라인(RTO)에 제공할 수 있다. 상기 전압 제공 회로(130)는 상기 제 3 센스 앰프 구동 제어 신호(SAN)의 인에이블 구간동안 상기 접지 전압(VSS)을 상기 제 2 구동 라인(SB)에 제공할 수 있다. 상기 전압 제공 회로(130)는 상기 제 1 전압 선택 신호(V_sel1)의 인에이블 구간동안 상기 제 2 구동 전압(V_B)을 상기 제 1 구동 라인(RTO)에 제공할 수 있다. 상기 전압 제공 회로(130)는 상기 제 2 전압 선택 신호(V_sel2)의 인에이블 구간동안 상기 제 3 구동 전압(V_C)을 상기 제 1 구동 라인(RTO)에 제공할 수 있다. 상기 전압 제공 회로(130)는 상기 프리차지 신호(PCG)의 인에이블 구간동안 상기 제 1 및 제 2 구동 라인(RTO, SB)에 상기 프리차지 전압(V_pcg)을 제공할 수 있다.
상기 셀 특성 정보 저장 회로(200)는 메모리 셀의 특성에 따른 정보를 상기 셀 특성 정보 신호(C_inf)로서 저장할 수 있다. 상기 셀 특성 정보 저장 회로(200)는 메모리 셀의 특성에 따라 퓨즈의 커팅 여부를 결정하고, 퓨즈의 커팅 여부에 따라 상기 셀 특성 정보 신호(C_inf)를 생성하는 퓨즈 회로를 포함할 수 있다. 상기 셀 특성 정보 저장 회로(200)는 메모리 셀의 특성에 따른 정보를 상기 셀 특성 정보 신호(C_inf)로서 저장하는 레지스터 회로를 포함할 수 있다. 이때, 상기 메모리 셀의 특성이라고 하는 것은 메모리 셀이 데이터를 유지할 수 있는 시간이 기준 시간보다 길거나 짧음으로 나타낼 수 있다. 예들 들어, 메모리 셀의 데이터 유지 시간이 기준 시간보다 길 경우 상기 셀 특성 정보 저장 회로(200)는 상기 셀 특성 정보 신호(C_inf)를 인에이블시키도록 구성된다. 메모리 셀의 데이터 유지 시간이 기준 시간보다 짧을 경우 상기 셀 특성 정보 저장 회로(200)는 상기 셀 특성 정보 신호(C_inf)를 디스에이블시키도록 구성된다.
상기 프리차지 전압 생성 회로(300)는 상기 셀 특성 정보 신호(C_inf)에 응답하여 상기 프리차지 전압(V_pcg)의 전압 레벨을 선택할 수 있다. 예를 들어, 상기 프리차지 전압 생성 회로(300)는 상기 셀 특성 정보 신호(C_inf)가 인에이블되었을 때보다 디스에이블되었을 때 더 높은 전압 레벨의 상기 프리차지 전압(V_pcg)을 생성할 수 있다.
상기 센스 앰프(400)는 상기 제 1 및 제 2 구동 라인(RTO, SB)으로부터 전달되는 전압들을 제공 받아 동작할 수 있다.
상기 전압 제공 회로(130)는 도 2에 도시된 바와 같이, 제 1 전압 인가 회로(131), 제 2 전압 인가 회로(132), 제 3 전압 인가 회로(133), 제 4 전압 인가 회로(134) 및 프리차지 전압 인가 회로(135)를 포함할 수 있다.
상기 제 1 전압 인가 회로(131)는 상기 제 1 센스 앰프 구동 제어 신호(SAP1)가 인에이블되면 상기 제 1 구동 전압(V_A)을 상기 제 1 구동 라인(RTO)에 인가시킬 수 있다.
상기 제 1 전압 인가 회로(131)는 제 1 트랜지스터(N1)를 포함할 수 있다. 상기 제 1 트랜지스터(N1)는 게이트에 상기 제 1 센스 앰프 구동 제어 신호(SAP1)를 입력 받고, 드레인에 상기 제 1 구동 전압(V_A)을 인가 받으며, 소오스에 상기 제 1 구동 라인(RTO)이 연결된다.
상기 제 2 전압 인가 회로(132)는 상기 제 1 전압 선택 신호(V_sel1)가 인에이블되면 상기 제 2 구동 전압(V_B)을 상기 제 1 구동 라인(RTO)에 인가시킬 수 있다.
상기 제 2 전압 인가 회로(132)는 제 2 트랜지스터(N2)를 포함할 수 있다. 상기 제 2 트랜지스터(N2)는 게이트에 상기 제 1 전압 선택 신호(V_sel1)를 입력 받고, 드레인에 상기 제 2 구동 전압(V_B)을 인가 받으며, 소오스에 상기 제 1 구동 라인(RTO)이 연결된다.
상기 제 3 전압 인가 회로(133)는 상기 제 2 전압 선택 신호(V_sel2)가 인에이블되면 상기 제 3 구동 전압(V_C)을 상기 제 1 구동 라인(RTO)에 인가시킬 수 있다.
상기 제 3 전압 인가 회로(133)는 제 3 트랜지스터(N3)를 포함할 수 있다. 상기 제 3 트랜지스터(N3)는 게이트에 상기 제 2 전압 선택 신호(V_sel2)를 입력 받고, 드레인에 상기 제 3 구동 전압(V_C)을 인가 받으며, 소오스에 상기 제 1 구동 라인(RTO)이 연결된다.
상기 제 4 전압 인가 회로(134)는 상기 제 3 센스 앰프 구동 제어 신호(SAN)가 인에이블되면 상기 접지 전압(VSS)을 상기 제 2 구동 라인(SB)에 인가시킬 수 있다.
상기 제 4 전압 인가 회로(134)는 제 4 트랜지스터(N4)를 포함할 수 있다. 상기 제 4 트랜지스터(N4)는 게이트에 상기 제 3 센스 앰프 구동 제어 신호(SAN)를 입력 받고, 드레인에 상기 제 2 구동 라인(SB)이 연결되며, 소오스에 상기 접지 전압(VSS)을 인가 받는다.
상기 프리차지 전압 인가 회로(135)는 상기 프리차지 신호(PCG)가 인에이블되면 상기 제 1 및 제 2 구동 라인(RTO, SB)을 연결시키고, 상기 제 1 및 제 2 구동 라인(RTO, SB)에 상기 프리차지 전압(V_pcg)을 인가시킬 수 있다.
상기 프리차지 전압 인가 회로(135)는 제 5 내지 제 7 트랜지스터(N5, N6, N7)를 포함할 수 있다. 상기 제 5 트랜지스터(N5)는 게이트에 상기 프리차지 신호(PCG)를 입력 받고, 드레인에 상기 제 1 구동 라인(RTO)이 연결되며, 소오스에 상기 제 2 구동 라인(SB)이 연결된다. 상기 제 6 트랜지스터(N6)는 게이트에 상기 프리차지 신호(PCG)를 입력 받고 드레인에 상기 프리차지 전압(V_pcg)을 인가 받으며 소오스에 상기 제 1 구동 라인(RTO)이 연결된다. 상기 제 7 트랜지스터(N7)는 게이트에 상기 프리차지 신호(PCG)를 입력 받고 드레인에 상기 프리차지 전압(V_pcg)을 인가 받으며, 소오스에 상기 제 2 구동 라인(SB)이 연결된다.
상기 프리차지 전압 생성 회로(300)는 도 3에 도시된 바와 같이, 제 1 예비 프리차지 전압 생성 회로(310), 제 2 예비 프리차지 전압 생성 회로(320) 및 전압 선택 출력 회로(330)를 포함할 수 있다.
상기 제 1 예비 프리차지 전압 생성 회로(310)는 상기 제 2 구동 전압(V_B)의 전압 레벨보다 낮은 전압 레벨의 제 1 예비 프리차지 전압(V_pcgp1)을 생성할 수 있다. 예를 들어, 상기 제 1 예비 프리차지 전압 생성 회로(310)는 상기 제 2 구동 전압(V_B)의 1/2 전압 레벨을 갖는 상기 제 1 예비 프리차지 전압(V_pcgp1)을 생성할 수 있다.
상기 제 1 예비 프리차지 전압 생성 회로(310)는 상기 제 1 기준 전압 생성 회로(311) 및 제 1 예비 전압 생성 회로(312)를 포함할 수 있다.
상기 제 1 기준 전압 생성 회로(311)는 상기 제 2 구동 전압(V_B)의 전압 레벨보다 낮은 전압 레벨의 제 1 기준 전압(V_ref1)을 생성할 수 있다. 예를 들어, 상기 제 1 기준 전압 생성 회로(311)는 상기 제 2 구동 전압(V_B)의 1/2 전압 레벨을 갖는 상기 제 1 기준 전압(V_ref1)을 생성할 수 있다.
상기 제 1 기준 전압 생성 회로(311)는 제 1 및 제 2 저항 소자(R1, R2)를 포함할 수 있다. 상기 제 1 저항 소자(R1)는 일단에 상기 제 2 구동 전압(V_B)을 인가 받는다. 상기 제 2 저항 소자(R2)는 일단에 상기 제 1 저항 소자(R1)의 타단이 연결되고, 타단에 접지단(VSS)이 연결된다. 이때, 상기 제 1 및 제 2 저항 소자(R1, R2)가 연결된 노드에서 상기 제 1 기준 전압(V_ref1)이 출력된다. 상기 제 1 및 제 2 저항 소자(R1, R2)의 저항 레벨은 동일할 수 있다.
상기 제 1 예비 전압 생성 회로(312)는 상기 제 1 기준 전압(V_ref1)의 전압 레벨에 대응하는 상기 제 1 예비 프리차지 전압(V_pcgp1)을 생성할 수 있다. 예를 들어, 상기 제 1 예비 전압 생성 회로(312)는 상기 제1 기준 전압(V_ref1)의 전압 레벨과 동일한 전압 레벨의 상기 제 1 예비 프리차지 전압(V_pcgp1)을 생성할 수 있다.
상기 제 2 예비 프리차지 전압 생성 회로(320)는 상기 제 3 구동 전압(V_C)의 전압 레벨보다 낮은 전압 레벨의 제 2 예비 프리차지 전압(V_pcgp2)을 생성할 수 있다. 예를 들어, 상기 제 2 예비 프리차지 전압 생성 회로(320)는 상기 제 3 구동 전압(V_C)의 1/2 전압 레벨을 갖는 상기 제 2 예비 프리차지 전압(V_pcgp2)을 생성할 수 있다.
상기 제 2 예비 프리차지 전압 생성 회로(320)는 상기 제 2 기준 전압 생성 회로(321) 및 제 2 예비 전압 생성 회로(322)를 포함할 수 있다.
상기 제 2 기준 전압 생성 회로(321)는 상기 제 3 구동 전압(V_C)의 전압 레벨보다 낮은 전압 레벨의 제 2 기준 전압(V_ref2)을 생성할 수 있다. 예를 들어, 상기 제 2 기준 전압 생성 회로(321)는 상기 제 3 구동 전압(V_C)의 1/2 전압 레벨을 갖는 상기 제 2 기준 전압(V_ref2)을 생성할 수 있다.
상기 제 2 기준 전압 생성 회로(321)는 제 3 및 제 4 저항 소자(R3, R4)를 포함할 수 있다. 상기 제 3 저항 소자(R3)는 일단에 상기 제 3 구동 전압(V_C)을 인가 받는다. 상기 제 4 저항 소자(R4)는 일단에 상기 제 3 저항 소자(R3)의 타단이 연결되고, 타단에 접지단(VSS)이 연결된다. 이때, 상기 제 3 및 제 4 저항 소자(R3, R4)가 연결된 노드에서 상기 제 2 기준 전압(V_ref2)이 출력된다. 상기 제 3 및 제 4 저항 소자(R3, R4)의 저항 레벨은 동일할 수 있다.
상기 제 2 예비 전압 생성 회로(322)는 상기 제 2 기준 전압(V_ref2)의 전압 레벨에 대응하는 상기 제 2 예비 프리차지 전압(V_pcgp2)을 생성할 수 있다. 예를 들어, 상기 제 2 예비 전압 생성 회로(322)는 상기 제2 기준 전압(V_ref2)의 전압 레벨과 동일한 전압 레벨의 상기 제 2 예비 프리차지 전압(V_pcgp2)을 생성할 수 있다.
상기 전압 선택 출력 회로(330)는 상기 셀 특성 정보 신호(C_inf)에 응답하여 상기 제 1 및 제 2 예비 프리차지 전압(V_pcgp1, V_pcgp2) 중 하나의 전압을 상기 프리차지 전압(V_pcg)으로서 출력할 수 있다. 예를 들어, 상기 전압 선택 출력 회로(330)는 상기 셀 특성 정보 신호(C_inf)가 인에이블되면 상기 제 1 예비 프리차지 전압(V_pcgp1)을 상기 프리차지 전압(V_pcg)으로서 출력할 수 있다. 상기 전압 선택 출력 회로(330)는 상기 셀 특성 정보 신호(C_inf)가 디스에이블되면 상기 제 2 예비 프리차지 전압(V_pcgp2)을 상기 프리차지 전압(V_pcg)으로서 출력할 수 있다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리 장치의 동작을 설명하면 다음과 같다.
만약, 메모리 셀이 기준 시간보다 더 긴 시간동안 데이터를 유지할 수 있으면 셀 특성 정보 저장 회로(200)는 인에이블된 셀 특정 정보 신호(C_inf)를 제공할 수 있다.
액티브 신호(ACT)가 인에이블되면 제어 신호 생성 회로(110)는 제 1 센스 앰프 구동 제어 신호(SAP1)를 제 1 설정 시간동안 인에이블시키고, 상기 제1 센스 앰프 구동 제어 신호(SAP1)가 디스에이블되면 상기 제 2 센스 앰프 구동 제어 신호(SAP2)를 제 2 설정 시간동안 인에이블시킬 수 있다. 상기 제어 신호 생성 회로(110)는 상기 제 1 및 제 2 센스 앰프 구동 제어 신호(SAP1, SAP2)중 하나라도 인에이블된 구간동안 제 3 센스 앰프 구동 제어 신호(SAN)를 인에이블시킬 수 있다.
전압 선택 신호 생성 회로(120)는 인에이블된 상기 셀 특성 정보 신호(C_inf)에 응답하여 상기 제 2 센스 앰프 구동 제어 신호(SAP2)를 제 1 전압 선택 신호(V_sel1)로서 출력할 수 있다.
전압 제공 회로(130)는 상기 제 1 센스 앰프 구동 제어 신호(SAP1)의 인에이블 구간동안 제 1 구동 라인(RTO)에 제 1 구동 전압(V_A)을 인가시킬 수 있다. 상기 전압 제공 회로(130)는 상기 제 1 전압 선택 신호(V_sel1)의 인에이블 구간동안 상기 제 1 구동 라인(RTO)에 제 2 구동 전압(V_B)을 인가시킬 수 있다. 상기 전압 제공 회로(130)는 상기 제 3 센스 앰프 구동 제어 신호(SAN)의 인에이블 구간동안 제 2 구동 라인(SB)에 접지 전압(VSS)을 인가시킬 수 있다. 상기 전압 제공 회로(130)는 상기 프리차지 신호(PCG)의 인에이블 구간동안 상기 제 1 및 제 2 구동 라인(RTO, SB)에 프리차지 전압(V_pcg)을 인가시킬 수 있다.
프리차지 전압 생성 회로(300)는 인에이블된 상기 셀 특성 정보 신호(C_inf)에 응답하여 상기 셀 특성 정보 신호(C_inf)가 디스에이블되었을 때보다 낮은 전압 레벨의 상기 프리차지 전압(V_pcg)을 상기 전압 제공 회로(130)에 제공할 수 있다.
센스 앰프(400)는 상기 제 1 및 제 2 구동 라인(RTO, SB)을 통해 인가되는 전압들을 인가 받아 동작할 수 있다.
만약, 메모리 셀이 기준 시간보다 더 짧은 시간동안 데이터를 유지할 수 있으면 상기 셀 특성 정보 저장 회로(200)는 디스에이블된 상기 셀 특정 정보 신호(C_inf)를 제공할 수 있다.
상기 액티브 신호(ACT)가 인에이블되면 상기 제어 신호 생성 회로(110)는 제 1 센스 앰프 구동 제어 신호(SAP1)를 제 1 설정 시간동안 인에이블시키고, 상기 제1 센스 앰프 구동 제어 신호(SAP1)가 디스에이블되면 상기 제 2 센스 앰프 구동 제어 신호(SAP2)를 제 2 설정 시간동안 인에이블시킬 수 있다. 상기 제어 신호 생성 회로(110)는 상기 제 1 및 제 2 센스 앰프 구동 제어 신호(SAP1, SAP2)중 하나라도 인에이블된 구간동안 제 3 센스 앰프 구동 제어 신호(SAN)를 인에이블시킬 수 있다.
상기 전압 선택 신호 생성 회로(120)는 디스에이블된 상기 셀 특성 정보 신호(C_inf)에 응답하여 상기 제 2 센스 앰프 구동 제어 신호(SAP2)를 제 2 전압 선택 신호(V_sel2)로서 출력할 수 있다.
상기 전압 제공 회로(130)는 상기 제 1 센스 앰프 구동 제어 신호(SAP1)의 인에이블 구간동안 상기 제 1 구동 라인(RTO)에 제 1 구동 전압(V_A)을 인가시킬 수 있다. 상기 전압 제공 회로(130)는 상기 제 2 전압 선택 신호(V_sel2)의 인에이블 구간동안 상기 제 1 구동 라인(RTO)에 제 3 구동 전압(V_C)을 인가시킬 수 있다. 상기 전압 제공 회로(130)는 상기 제 3 센스 앰프 구동 제어 신호(SAN)의 인에이블 구간동안 상기 제 2 구동 라인(SB)에 접지 전압(VSS)을 인가시킬 수 있다. 상기 전압 제공 회로(130)는 상기 프리차지 신호(PCG)의 인에이블 구간동안 상기 제 1 및 제 2 구동 라인(RTO, SB)에 프리차지 전압(V_pcg)을 인가시킬 수 있다.
프리차지 전압 생성 회로(300)는 디스에이블된 상기 셀 특성 정보 신호(C_inf)에 응답하여 상기 셀 특성 정보 신호(C_inf)가 인에이블되었을 때보다 높은 전압 레벨의 상기 프리차지 전압(V_pcg)을 상기 전압 제공 회로(130)에 제공할 수 있다.
센스 앰프(400)는 상기 제 1 및 제 2 구동 라인(RTO, SB)을 통해 인가되는 전압들을 인가 받아 동작할 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치는 상기 셀 특성 정보 신호(C_inf)에 응답하여 상기 제 2 센스 앰프 구동 제어 신호(SAP2)의 인에이블 구간동안 센스 앰프(400)에 제공되는 전압 레벨을 결정할 수 있다. 즉, 상기 제2 구동 전압(V_B)은 상기 제 3 구동 전압(V_C)의 전압 레벨보다 낮기 때문에 상기 셀 특성 정보 신호(C_inf)가 인에이블되었을 경우 디스에이블되었을 때보다 더 낮은 전압 레벨의 전압이 상기 제 1 구동 라인(RTO)를 통해 상기 센스 앰프(400)에 제공될 수 있다.
결국, 본 발명의 실시예에 따른 반도체 메모리 장치는 제 2 센스 앰프 구동 제어 신호(SAP2)의 인에이블 구간동안 메모리 셀이 기준 시간보다 더 긴 시간동안 데이터를 유지할 수 있으면 메모리 셀이 기준 시간보다 짧은 시간동안 데이터를 유지할 경우보다 낮은 전압 레벨의 전압을 센스 앰프에 제공할 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치는 제 2 센스 앰프 구동 제어 신호(SAP2)의 인에이블 구간동안 메모리 셀이 기준 시간보다 더 짧은 시간동안 데이터를 유지하면 메모리 셀이 기준 시간보다 긴 시간동안 데이터를 유지할 경우보다 높은 전압 레벨의 전압을 센스 앰프에 제공할 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치는 도 4에 도시된 바와 같이, 제 1 내지 제 3 구동 전압 제공 회로(100-1, 100-2, 100-3), 셀 특성 정보 저장 회로(200-1), 제 1 내지 제 3 프리차지 전압 생성 회로(300-1, 300-2, 300-3), 제 1 내지 제 3 센스 앰프(400-1, 400-2, 400-3), 및 제 1 내지 제 3 매트(500-1, 500-2, 500-3)를 포함할 수 있다. 상기 제 1 내지 제 3 구동 전압 제공 회로(100-1, 100-2, 100-3) 각각은 도 1의 구동 전압 제공 회로(100)와 동일하게 구성될 수 있고, 상기 제 1 내지 제 3 프리차지 전압 생성 회로(300-1, 300-2, 300-3) 각각은 도 3과 동일하게 구성될 수 있다.
상기 제 1 매트(500-1)는 상기 제 1 센스 앰프(400-1)과 전기적으로 연결될 수 있고, 상기 제 1 센스 앰프(400-1)는 상기 제 1 구동 전압 제공 회로(100-1)와 전기적으로 연결되며, 상기 제1 프리차지 전압 생성 회로(300-1)는 상기 제 1 구동 전압 제공 회로(100-1)와 전기적으로 연결될 수 있다.
상기 제 2 매트(500-2)는 상기 제 2 센스 앰프(400-2)과 전기적으로 연결될 수 있고, 상기 제 2 센스 앰프(400-2)는 상기 제 2 구동 전압 제공 회로(100-2)와 전기적으로 연결되며, 상기 제2 프리차지 전압 생성 회로(300-2)는 상기 제 2 구동 전압 제공 회로(100-2)와 전기적으로 연결될 수 있다.
상기 제 3 매트(500-3)는 상기 제 3 센스 앰프(400-3)과 전기적으로 연결될 수 있고, 상기 제 3 센스 앰프(400-3)는 상기 제 3 구동 전압 제공 회로(100-3)와 전기적으로 연결되며, 상기 제3 프리차지 전압 생성 회로(300-3)는 상기 제 3 구동 전압 제공 회로(100-3)와 전기적으로 연결될 수 있다.
이때, 상기 셀 특성 정보 저장 회로(200-1)는 상기 제 1 매트(500-1)에 포함된 메모리 셀의 특성에 따른 정보를 제 1 셀 특성 정보 신호(C_inf1)로서 저장할 수 있다. 상기 셀 특성 정보 저장 회로(200-1)는 상기 제 2 매트(500-2)에 포함된 메모리 셀의 특성에 따른 정보를 제 2 셀 특성 정보 신호(C_inf2)로서 저장할 수 있다. 상기 셀 특성 정보 저장 회로(200-1)는 상기 제 3 매트(500-3)에 포함된 메모리 셀의 특성에 따른 정보를 제 3 셀 특성 정보 신호(C_inf3)로서 저장할 수 있다. 또한 상기 제 1 셀 특성 정보 신호(C_inf1)는 상기 제 1 구동 전압 제공 회로(100-1) 및 상기 제 2 프리차지 전압 생성 회로(300-1)에 제공될 수 있다. 상기 제 2 셀 특성 정보 신호(C_inf2)는 상기 제 2 구동 전압 제공 회로(100-2) 및 상기 제 2 프리차지 전압 생성 회로(300-2)에 제공될 수 있다. 상기 제 3 셀 특성 정보 신호(C_inf3)는 상기 제 3 구동 전압 제공 회로(100-3) 및 상기 제 3 프리차지 전압 생성 회로(300-3)에 제공될 수 있다.
예를 들어, 상기 제 1 내지 제 3 셀 특성 정보 신호(C_inf1, C_inf2, C_inf3)가 서로 동일한 정보 즉, 모두 동일한 레벨이라면, 상기 제 1 내지 제 3 구동 전압 제공 회로(100-1, 100-2, 100-3) 각각은 구동 라인들(RTO1, SB1, RTO2, SB2, RTO3, SB3)을 통해 동일한 레벨의 구동 전압을 상기 제 1 내지 제 3 센스 앰프(400-1, 400-2, 400-3) 각각에 제공하고, 상기 제 1 내지 제 3 프리차지 전압 생성 회로(300-1, 300-2, 300-3) 각각 또한, 구동 라인들(RTO1, SB1, RTO2, SB2, RTO3, SB3)을 통해 동일한 레벨의 프리차지 전압을 상기 제 1 내지 제 3 센스 앰프(400-1, 400-2. 400-3)에 제공한다.
또한, 상기 제 1 내지 제 3 셀 특성 정보 신호(C_inf1, C_inf2, C_inf3) 중 다른 정보를 포함하고 있는 신호 즉, 다른 레벨의 신호가 있다면, 다른 레벨의 셀 특성 정보 신호를 입력 받는 구동 전압 제공 회로와 프리차지 전압 생성 회로는 다른 구동 전압 회로와 다른 프리차지 전압 생성 회로와는 다른 레벨의 구동 전압과 프리차지 전압을 해당 센스 앰프에 제공한다.
따라서, 상기 셀 특성 정보 저장 회로(200-1)는 상기 제 1 내지 제 3 매트(500-1, 500-2, 500-3)에 포함된 메모리 셀의 특성에 따라 전압 레벨이 다른 전압을 각 센스 앰프에 전달할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
Claims (18)
- 액티브 신호, 셀 특성 정보 신호 및 프리차지 신호에 응답하여 제 1 구동 전압, 제 2 구동 전압, 제 3 구동 전압, 접지 전압, 및 프리차지 전압을 제 1 구동 노드 및 제 2 구동 노드에 선택적으로 제공하는 구동 전압 제공 회로; 및
상기 제 1 및 제 2 구동 노드로부터 제공되는 전압들을 인가 받아 동작하는 센스 앰프를 포함하는 것을 특징으로 하는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 구동 전압 제공 회로는
상기 액티브 신호 및 상기 셀 특성 정보 신호에 응답하여 상기 제 1 내지 제 3 구동 전압 중 하나를 상기 제 1 구동 노드에 인가시키고, 상기 액티브 신호에 응답하여 상기 접지 전압을 상기 제 2 구동 노드에 인가시키며, 상기 프리차지 신호에 응답하여 상기 제 1 및 제 2 구동 노드에 상기 프리차지 전압을 인가시키는 것을 특징으로 하는 반도체 메모리 장치. - 제 2 항에 있어서,
상기 구동 전압 제공 회로는
상기 액티브 신호에 응답하여 제 1 센스 앰프 구동 제어 신호, 제2 센스 앰프 구동 제어 신호, 및 제 3 센스 앰프 구동 제어 신호를 생성하는 제어 신호 생성 회로,
상기 셀 특성 정보 신호에 응답하여 상기 제 2 센스 앰프 구동 제어 신호를 제 1 전압 선택 신호 및 제 2 전압 선택 신호 중 하나로 출력하는 전압 선택 신호 생성 회로, 및
상기 제 1 센스 앰프 구동 제어 신호, 상기 제 1 전압 선택 신호, 상기 제 2 전압 선택 신호, 상기 프리차지 신호에 응답하여 상기 제 1 내지 제 3 구동 전압과 상기 프리차지 전압을 상기 제 1 구동 라인에 선택적으로 인가하고, 상기 제 3 센스 앰프 구동 제어 신호 및 상기 프리차지 신호에 응답하여 상기 접지 전압과 상기 프리차지 전압을 상기 제 2 구동 라인에 선택적으로 인가시키는 전압 제공 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치. - 제 3 항에 있어서,
상기 제어 신호 생성 회로는
상기 액티브 신호가 인에이블되면 상기 제 1 센스 앰프 구동 제어 신호를 인에이블시키고, 상기 제 1 센스 앰프 구동 제어 신호가 디스에이블되면 상기 제 2 센스 앰프 구동 제어 신호를 인에이블시키며, 상기 제 1 및 제 2 센스 앰프 구동 제어 신호의 인에이블 구간동안 상기 제 3 센스 앰프 구동 제어 신호를 인에이블시키는 것을 특징으로 하는 반도체 메모리 장치. - 제 3 항에 있어서,
상기 전압 선택 신호 생성 회로는
상기 셀 특성 정보 신호가 인에이블되면 상기 제 2 센스 앰프 구동 제어 신호를 상기 제 1 전압 선택 신호로서 출력하고, 상기 셀 특성 정보 신호가 디스에이블되면 상기 제 2 센스 앰프 구동 제어 신호를 상기 제 2 전압 선택 신호로서 출력하는 것을 특징으로 하는 반도체 메모리 장치. - 제 3 항에 있어서,
상기 전압 제공 회로는
상기 제 1 센스 앰프 구동 제어 신호가 인에이블된 구간동안 상기 제 1 구동 전압을 상기 제 1 구동 라인에 인가시키고, 상기 제 3 센스 앰프 구동 제어 신호가 인에이블된 구간동안 상기 접지 전압을 상기 제 2 구동 라인에 인가시키며, 상기 제 1 전압 선택 신호가 인에이블된 구간동안 상기 제 2 구동 전압을 상기 제 1 구동 라인에 인가시키고, 상기 제 2 전압 선택 신호가 인에이블된 구간동안 상기 제 3 구동 전압을 제 1 구동 라인에 인가시키며, 상기 프리차지 신호가 인에이블되면 상기 제 1 및 제 2 구동 라인에 상기 프리차지 전압을 인가시키는 것을 특징으로 하는 반도체 메모리 장치. - 제 6 항에 있어서,
상기 전압 제공 회로는
상기 제 1 센스 앰프 구동 제어 신호가 인에이블된 구간동안 상기 제 1 구동 전압을 상기 제 1 구동 라인에 인가시키는 제 1 전압 인가 회로,
상기 제 1 전압 선택 신호가 인에이블된 구간동안 상기 제 2 구동 전압을 상기 제 1 구동 라인에 인가시키는 제 2 전압 인가 회로,
상기 제 2 전압 선택 신호가 인에이블된 구간동안 상기 제 3 구동 전압을 제 1 구동 라인에 인가시키는 제 3 전압 인가 회로,
상기 제 3 센스 앰프 구동 제어 신호가 인에이블된 구간동안 상기 접지 전압을 상기 제 2 구동 라인에 인가시키는 제 4 전압 인가 회로, 및
상기 프리차지 신호가 인에이블되면 상기 제 1 및 제 2 구동 라인에 상기 프리차지 전압을 인가시키는 프리차지 전압 인가 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치. - 제 1 항에 있어서,
메모리 셀의 특성에 따른 정보를 상기 셀 특성 정보 신호로서 제공하는 셀 특성 정보 저장 회로를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 셀 특성 정보 신호에 응답하여 전압 레벨이 결정되는 상기 프리차지 전압을 생성하는 프리차지 전압 생성 회로를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치. - 제 9 항에 있어서,
상기 프리차지 전압 생성 회로는
상기 셀 특성 정보 신호가 인에이블되면 디스에이블되었을 때보다 더 낮은 전압 레벨의 상기 프리차지 전압을 생성하는 것을 특징으로 하는 반도체 메모리 장치. - 제 1항에 있어서,
상기 제 2 구동 전압은 상기 제 3 구동 전압의 전압 레벨보다 더 낮은 전압 레벨인 것을 특징으로 하는 반도체 메모리 장치. - 제 11 항에 있어서,
상기 프리차지 전압 생성 회로는
상기 제 2 구동 전압의1/2 전압 레벨을 갖는 제 1 기준 전압을 생성하고, 상기 제 1 기준 전압의 전압 레벨에 대응하는 제 1 예비 프리차지 전압을 생성하는 제 1 예비 프리차지 전압 생성 회로,
상기 제3 구동 전압의 1/2 전압 레벨을 갖는 제 2 기준 전압을 생성하고, 상기 제 2 기준 전압의 전압 레벨에 대응하는 제 2 예비 프리차지 전압을 생성하는 제 2 예비 프리차지 전압 생성 회로, 및
상기 셀 특성 정보 신호에 응답하여 상기 제 1 및 제 2 예비 프리차지 전압 중 하나의 전압을 상기 프리차지 전압으로서 출력하는 전압 선택 출력 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치. - 복수개의 매트;
상기 복수개의 매트 각각과 전기적으로 연결된 복수개의 센스 앰프; 및
복수개의 셀 특성 정보 신호에 응답하여 상기 복수개의 센스 앰프 각각에 구동 전압들을 선택적으로 제공하는 복수개의 구동 전압 제공 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치. - 제 13 항에 있어서,
상기 복수개의 구동 전압 제공 회로 각각은
해당하는 셀 특성 정보 신호가 인에이블되면 디스에이블되었을 때보다 구동 전압들 중 전압 레벨이 낮은 구동 전압을 해당 센스 앰프에 제공하는 것을 특징으로 하는 반도체 메모리 장치. - 제 14 항에 있어서,
상기 복수개의 셀 특성 정보 신호 각각은 상기 각 매트의 메모리 셀 특성에 따른 정보를 포함하는 것을 특징으로 하는 반도체 메모리 장치. - 제 15 항에 있어서,
상기 복수개의 셀 특성 정보 신호를 제공하는 셀 특성 정보 저장 회로를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치. - 제 13 항에 있어서,
상기 복수개의 셀 특성 정보 신호 각각에 응답하여 전압 레벨을 결정하고, 결정된 전압 레벨의 프리차지 전압을 해당하는 구동 전압 제공 회로에 출력하는 복수개의 프리차지 전압 생성 회로를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치. - 제 17 항에 있어서,
상기 복수개의 프리차지 전압 생성 회로 각각은
해당하는 셀 특성 정보 신호가 인에이블되면 디스에이블되었을 때보다 더 낮은 전압 레벨을 갖는 상기 프리차지 전압을 생성하는 것을 특징으로 하는 반도체 메모리 장치.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020160179023A KR20180075090A (ko) | 2016-12-26 | 2016-12-26 | 반도체 메모리 장치 |
| US15/685,182 US10332585B2 (en) | 2016-12-26 | 2017-08-24 | Semiconductor memory apparatus |
| CN202111517350.1A CN114187937A (zh) | 2016-12-26 | 2017-10-10 | 半导体存储器设备 |
| CN201710935388.8A CN108242246B (zh) | 2016-12-26 | 2017-10-10 | 半导体存储器设备 |
| US16/441,945 US10580480B2 (en) | 2016-12-26 | 2019-06-14 | Semiconductor memory apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020160179023A KR20180075090A (ko) | 2016-12-26 | 2016-12-26 | 반도체 메모리 장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20180075090A true KR20180075090A (ko) | 2018-07-04 |
Family
ID=62630095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020160179023A KR20180075090A (ko) | 2016-12-26 | 2016-12-26 | 반도체 메모리 장치 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US10332585B2 (ko) |
| KR (1) | KR20180075090A (ko) |
| CN (2) | CN108242246B (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11063514B2 (en) * | 2018-03-28 | 2021-07-13 | Qualcomm Incorporated | Methods and apparatuses for voltage regulation using predictively charged precharge rails |
| JP7074583B2 (ja) | 2018-06-26 | 2022-05-24 | キオクシア株式会社 | 半導体記憶装置 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100303782B1 (ko) * | 1998-10-28 | 2001-09-24 | 박종섭 | 두개의 공급전위를 사용하여 메모리소자의 셀 플레이트 라인을구동하기 위한 장치 |
| KR100635205B1 (ko) * | 2004-11-15 | 2006-10-16 | 에스티마이크로일렉트로닉스 엔.브이. | 플래쉬 메모리 소자의 읽기 방법 |
| US7372746B2 (en) * | 2005-08-17 | 2008-05-13 | Micron Technology, Inc. | Low voltage sensing scheme having reduced active power down standby current |
| US7440335B2 (en) * | 2006-05-23 | 2008-10-21 | Freescale Semiconductor, Inc. | Contention-free hierarchical bit line in embedded memory and method thereof |
| KR100892727B1 (ko) | 2007-12-21 | 2009-04-10 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 그의 비트라인 감지 증폭 방법 |
| KR100961210B1 (ko) * | 2008-11-04 | 2010-06-09 | 주식회사 하이닉스반도체 | 제어신호생성회로 및 이를 이용하는 센스앰프회로 |
| US8582348B2 (en) * | 2010-08-06 | 2013-11-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for driving semiconductor device |
| KR101175249B1 (ko) * | 2011-04-27 | 2012-08-21 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그 동작방법 |
| KR20130038030A (ko) * | 2011-10-07 | 2013-04-17 | 삼성전자주식회사 | 반도체 메모리 장치 |
| US9076501B2 (en) * | 2013-08-19 | 2015-07-07 | Micron Technology, Inc. | Apparatuses and methods for reducing current leakage in a memory |
| JP2015076111A (ja) * | 2013-10-08 | 2015-04-20 | マイクロン テクノロジー， インク． | 半導体装置 |
| KR20150139287A (ko) | 2014-06-03 | 2015-12-11 | 에스케이하이닉스 주식회사 | 센스앰프 구동 장치 및 이를 포함하는 반도체 장치 |
| CN104978943B (zh) * | 2015-08-06 | 2017-03-08 | 京东方科技集团股份有限公司 | 一种移位寄存器、显示面板的驱动方法及相关装置 |
| KR20170055596A (ko) * | 2015-11-11 | 2017-05-22 | 에스케이하이닉스 주식회사 | 반도체 장치 |
| KR20170096391A (ko) * | 2016-02-16 | 2017-08-24 | 에스케이하이닉스 주식회사 | 반도체 장치 |
-
2016
- 2016-12-26 KR KR1020160179023A patent/KR20180075090A/ko active IP Right Grant
-
2017
- 2017-08-24 US US15/685,182 patent/US10332585B2/en active Active
- 2017-10-10 CN CN201710935388.8A patent/CN108242246B/zh active Active
- 2017-10-10 CN CN202111517350.1A patent/CN114187937A/zh active Pending
-
2019
- 2019-06-14 US US16/441,945 patent/US10580480B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US10580480B2 (en) | 2020-03-03 |
| CN108242246B (zh) | 2022-03-15 |
| CN114187937A (zh) | 2022-03-15 |
| CN108242246A (zh) | 2018-07-03 |
| US10332585B2 (en) | 2019-06-25 |
| US20190295625A1 (en) | 2019-09-26 |
| US20180182447A1 (en) | 2018-06-28 |
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