KR20170096391A - 반도체 장치 - Google Patents

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Abstract

본 기술은 반도체 장치에 관한 것으로서, 데이터 라인 쌍에 실린 데이터를 감지 및 증폭하기 위한 감지 증폭부; 및 액티브 모드시 풀다운 구동신호에 응답하여 풀다운 전원라인으로 제1 전압을 풀다운 구동전압으로써 공급하기 위한 제1 풀다운 구동부; 및 상기 풀다운 구동신호에 응답하여 상기 액티브 모드의 일부 구간 동안 상기 풀다운 전원라인으로 상기 제1 전압보다 전압레벨이 높은 제2 전압을 상기 풀다운 구동전압으로써 공급하기 위한 제2 풀다운 구동부가 제공될 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 특허 문헌은 반도체 설계 기술에 관한 것으로, 보다 구체적으로는 감지 증폭부를 포함하는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치 중 디램(Dynamic Random Access Memory : DRAM)은 대표적은 휘발성 메모리(Volatile Memory) 장치이다. 디램(DRAM)의 메모리 셀(Memory cell)은 셀 트랜지스터와 셀 커패시터를 포함하여 구성된다. 셀 트랜지스터는 셀 커패시터를 선택하는 역할을 하고, 셀 커패시터는 데이터에 대응하는 전하를 저장한다.
한편, 메모리 셀은 누설성분에 의해서 셀 커패시터로 전하가 유입되거나 유출되므로, 주기적으로 해당하는 데이터를 다시 저장해 주어야 한다. 이와 같이 데이터를 정확하게 유지하기 위해 주기적으로 수행하는 동작을 리프레쉬 동작(Refresh Operation)이라고 한다. 리프레쉬 동작은 일정한 주기로 액티브 모드(Active Mode)와 프리차지 모드(Precharge Mode)를 반복적으로 수행한다. 리프레쉬 동작을 더욱 자세하게 설명하면 다음과 같다. 액티브 모드시 메모리 셀은 선택되고 비트라인 감지 증폭부는 인에이블됨에 따라, 비트라인 감지 증폭부는 선택된 메모리 셀에서 전달되는 데이터를 감지하고 증폭하여 다시 메모리 셀에 전달한다. 그리고, 프리차지 모드시 메모리 셀은 미선택되고 비트라인 감지 증폭부는 디스에이블됨에 따라, 메모리 셀은 저장된 데이터를 유지한다.
그러나, 상기 누설성분이 증가하는 경우, 상기 메모리 셀은 프리차지 동작 이후에 셀 커패시터에 저장된 데이터를 신뢰성 있게 유지할 수 있는 데이터 유지시간(Data Retention Time)이 짧아지게 되므로 이를 개선하기 위한 기술이 요구되고 있다.
본 발명의 실시예들이 해결하고자 하는 과제는, 오프 커런트를 감소한 반도체 장치를 제공하는 것이다.
본 발명의 실시예에 따른 반도체 장치는, 데이터 라인 쌍에 실린 데이터를 감지 및 증폭하기 위한 감지 증폭부; 액티브 모드시 풀다운 구동신호에 응답하여 풀다운 전원라인으로 제1 전압을 풀다운 구동전압으로써 공급하기 위한 제1 풀다운 구동부; 및 상기 풀다운 구동신호에 응답하여 상기 액티브 모드의 일부 구간 동안 상기 풀다운 전원라인으로 상기 제1 전압보다 전압레벨이 높은 제2 전압을 상기 풀다운 구동전압으로써 공급하기 위한 제2 풀다운 구동부를 포함할 수 있다.
바람직하게, 상기 액티브 모드의 일부 구간동안 상기 풀다운 구동신호의 활성화 여부를 제어하기 위한 풀다운 제어부를 더 포함할 수 있다.
바람직하게, 상기 풀다운 제어부는 상기 액티브 모드 상태에서 파워 다운 모드 구간동안 상기 풀다운 구동신호가 비활성화되도록 제어할 수 있다.
바람직하게, 상기 풀다운 제어부는 상기 액티브 모드 상태에서 연속적인 라이트 동작 구간동안 상기 풀다운 구동신호가 비활성화되도록 제어할 수 있다.
또한, 본 발명의 다른 실시예에 따른 반도체 장치는, 정 비트라인과 부 비트라인을 포함하는 비트라인 쌍; 상기 정 비트라인과 상기 부 비트라인 중 어느 하나에 접속된 메모리 셀; 상기 비트라인 쌍에 실린 데이터를 감지 및 증폭하기 위한 감지 증폭부; 액티브 모드시 풀업 구동신호에 응답하여 풀업 전원라인으로 제1 전압을 풀업 구동전압으로써 공급하기 위한 풀업 구동부; 및 상기 액티브 모드시 풀다운 구동신호에 응답하여 풀다운 전원라인으로 상기 제1 전압보다 전압레벨이 낮은 제2 전압을 상기 풀다운 구동전압으로써 공급하되, 상기 풀다운 구동신호에 응답하여 상기 액티브 모드의 일부 구간동안 상기 풀다운 전원라인으로 상기 제1 전압보다 전압레벨이 낮고, 상기 제2 전압보다 전압레벨이 높은 제3 전압을 상기 풀다운 구동전압으로써 공급하기 위한 풀다운 구동부를 포함할 수 있다.
바람직하게, 상기 풀다운 구동부는, 상기 액티브 모드시 상기 풀다운 구동신호에 응답하여 풀다운 전원라인으로 상기 제2 전압을 풀다운 구동전압으로써 공급하기 위한 제1 풀다운 구동부; 및 상기 풀다운 구동신호에 응답하여 상기 액티브 모드의 일부 구간 동안 상기 풀다운 전원라인으로 상기 제3 전압을 상기 풀다운 구동전압으로써 공급하기 위한 제2 풀다운 구동부를 포함할 수 있다.
바람직하게, 상기 액티브 모드의 일부 구간동안 상기 풀다운 구동신호의 활성화 여부를 제어하기 위한 풀다운 제어부를 더 포함할 수 있다.
바람직하게, 상기 풀다운 제어부는 상기 액티브 모드 상태에서 파워 다운 모드 구간동안 상기 풀다운 구동신호가 비활성화되도록 제어할 수 있다.
바람직하게, 상기 풀다운 제어부는 상기 액티브 모드 상태에서 연속적인 라이트 동작 구간동안 상기 풀다운 구동신호가 비활성화되도록 제어할 수 있다.
본 발명의 실시예들에 의한 반도체 장치에 의하면, 파워 다운 모드 또는 연속적인 라이트 동작시 오프 커런트가 감소되는 것에 따라 전력 소모를 감소시킬 수 있는 효과가 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 회로도이다.
도 2는 도 1에 도시된 반도체 장치의 동작을 나타낸 타이밍도이다.
도 3는 도 1에 도시된 풀다운 제어부를 나타낸 회로도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라, 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 회로도이다.
도 1을 참조하면, 반도체 장치는 정 비트라인(BL)과 부 비트라인(BLB)을 포함하는 비트라인 쌍(BL, BLB), 메모리 셀(110), 감지 증폭부(120), 전압 공급부(130), 제1 프리차지부(140), 제2 프리차지부(150) 및 풀다운 제어부(160)를 포함할 수 있다.
메모리 셀(110)은 정 비트라인(BL) 또는 부 비트라인(BLB) 중 어느 하나에 접속될 수 있으며, 데이터를 저장하기 위한 셀 커패시터(C)와 정 비트라인(BL)과 부 비트라인(BLB) 중 어은 하나와 셀 커패시터(C) 간의 전하 공유(charge sharing)을 제어하기 위한 셀 트랜지스터(T)를 포함할 수 있다. 예컨대, 셀 커패시터(C)는 접지 전압(VSS)단과 스토리지 노드 사이에 접속되는 커패시터를 포함할 수 있고, 셀 트랜지스터(T)는 워드라인(WL)이 게이트에 접속되고 스토리지 노드와 정 비트라인(BL) 사이에 소오스와 드레인이 접속된 NMOS 트랜지스터를 포함할 수 있다.
감지 증폭부(120)는 비트라인 감지 증폭기(Bit Line Sense Amplifier : BLSA)로, 풀업 전원라인(RTO) 및 풀다운 전원라인(SB)을 통해 공급되는 구동전압으로 비트라인 쌍(BL, BLB)에 실린 데이터를 감지 및 증폭할 수 있다. 예컨대, 감지 증폭부(120)는 크로스 커플 래치 증폭기(cross couple latch amplifier)를 포함할 수 있다.
전압 공급부(130)는 풀업 구동부(N1) 및 풀다운 구동부(N2, P1)를 포함할 수 있다. 풀업 구동부(N1)는 풀업 구동신호(SAP)에 응답하여 액티브 구간동안 풀업 전원라인(RTO)을 코어 전압(VCORE)으로 구동할 수 있다. 예컨대, 풀업 구동부(N1)는 풀업 구동신호(SAP)를 게이트 입력으로 하며 코어 전압(VDD)단과 풀업 전원라인(RTO) 사이에 소오스와 드레인이 접속된 제1 NMOS 트랜지스터를 포함할 수 있다.
풀다운 구동부(N2, P1)는 풀다운 구동신호(SAN)에 응답하여 액티브 구간동안 풀다운 전원라인(SB)을 접지 전압(VSS)으로 구동하는 제1 풀다운 구동부(N2)와 풀다운 구동신호(SAN)에 응답하여 액티브 구간 중 스탠바이 모드 또는 연속적인 라이트 동작 구간동안 풀다운 전원라인(SB)을 비트라인 프리차지 전압(VBLP)으로 구동하는 제2 풀다운 구동부(P1)를 포함할 수 있다. 예컨대, 제1 풀다운 구동부(N2)는 풀다운 구동신호(SAN)를 게이트 입력으로 하며 접지 전압(VSS)단과 풀다운 전원라인(SB) 사이에 소오스와 드레인이 접속된 제2 NMOS sxmfos지스터를 포함할 수 있고, 제2 풀다운 구동부(P1)는 풀다운 구동신호(SAN)를 게이트 입력으로 하며 비트라인 프리차지 전압(VBLP)단과 풀다운 전원라인(SB) 사이에 소오스와 드레인이 접속된 제1 PMOS 트랜지스터(P1)를 포함할 수 있다.
참고로, 코어 전압(VCORE) 및 비트라인 프리차지 전압(VBLP)은 외부로부터 인가된 전원전압(VDD)을 이용하여 내부적으로 생성된 내부전압일 수 있다. 예컨대, 코어 전압(VCORE)은 전원전압(VDD)을 감압하여 생성될 수 있고, 비트라인 프리차지 전압(VBLP)은 코어 전압(VCORE)을 감압하여 생성(VBLP = VCORE/2)될 수 있다.
풀다운 제어부(160)는 풀다운 제어신호(SAN_EN)에 응답하여 버스트 라이트 신호(BURST_WT) 또는 파워 다운모드 신호(POWER_DN)에 따라 풀다운 구동신호(SAN)의 활성화를 제어할 수 있다. 여기서 버스트 라이트 신호(BURST_WT)는 연속적인 라이트 동작시 활성화될 수 있고, 파워 다운모드 신호(POWER_DN)는 스탠바이 모드시 활성화될 수 있다. 풀다운 제어부(160)는 도 5에서 상세히 설명하기로 한다.
한편, 제1 프리차지부(140)는 균등화신호(BLEQ)에 응답하여 프리차지 모드 구간동안 비트라인 쌍(BL, BLB)을 비트라인 프리차지 전압(VBLP)으로 프리차지할 수 있고, 제2 프리차지부(150)는 프리차지 신호(SADRVPCG)에 응답하여 프리차지 모드 구간동안 풀업 전원라인(RTO) 및 풀다운 전원라인(SB)을 비트라인 프리차지 전압(VBLP)으로 프리차지할 수 있다.
이하, 상기와 같은 구성을 가지는 본 발명의 실시예에 따른 반도체 장치의 동작을 도 2를 참조하여 설명하기로 한다.
도 2는 도 1에 도시된 반도체 장치의 동작을 나타낸 타이밍도이다.
도 1 및 도 2를 참조하면, 서브 워드라인(SWL)은 액티브 모드시 논리 하이 레벨로 활성화될 수 있고, 프리차지 모드시 논리 로우 레벨로 비활성화될 수 있다. 예컨대, 서브 워드라인(SWL)은 액티브 커맨드(도면에 미도시)에 응답하여 활성화될 수 있고, 프리차지 커맨드(도면에 미도시)에 응답하여 비활성화될 수 있다.
그리고, 풀업 구동신호(SAP) 및 풀다운 구동신호(SAN)는 액티브 모드시 초기 일정 구간이 지난 이후, 액티브 모드의 나머지 구간동안 활성화될 수 있다. 여기서 풀업 구동신호(SAP) 및 풀다운 구동신호(SAN)는 액티브 커맨드와 프리차지 커맨드의 조합으로 생성될 수 있다.
한편, 메모리 셀(110)은 액티브 모드시 셀 트랜지스터(T)가 턴-온 되면서 정 비트라인(BL)과 셀 커패시터(C) 간에 전하 공유(charge sharing)가 이루어진다. 만약, 셀 커패시터(C)가 논리 하이 레벨의 데이터가 저장되었다면, 정 비트라인(BL)은 비트라인 프리차지 전압(VBLP) 레벨에서 예정된 전압 레벨만큼 상승할 것이다. 따라서, 정 비트라인(BL)과 부 비트라인(BLB) 간에는 예정된 전압차(dV)가 발생할 수 있다.
이러한 상태에서, 풀업 구동부(N1)는 풀업 구동신호(SAP)에 응답하여 액티브 모드시 초기 일정 구간이 지난 이후, 액티브 모드의 나머지 구간동안 풀업 전원라인(RTO)을 코어 전압(VCORE)으로 구동할 수 있다. 제1 풀다운 구동부(N2)는 풀다운 구동신호(SAN)에 응답하여 상기 액티브 모드의 나머지 구간동안 풀다운 전원라인(SB)을 접지 전압(VSS)으로 구동할 수 있다. 그러면, 감지 증폭부(120)는 액티브 모드의 초기 일부 구간 이후, 상기 액티브 모드의 나머지 구간동안 정 비트라인(BL)의 전압 레벨을 코어 전압(VCORE)으로 증폭할 수 있고, 상기 액티브 모드의 나머지 구간동안 부 비트라인(BLB)의 전압 레벨을 접지 전압(VSS)으로 증폭할 수 있다.
한편, 액티브 모드 구간동안 파워 다운 모드가 되거나, 연속적인 라이트 동작을 수행하는 경우, 풀다운 구동신호(SAN)는 풀다운 제어부(160)의 제어를 통해 비활성화될 수 있으며, 그로 인해 제2 풀다운 구동부(P1)는 비활성화된 풀다운 구동신호(SAN)에 응답하여 풀다운 전원라인(SB)을 비트라인 프리차지 전압(VBLP)으로 구동할 수 있다. 그러면, 감지 증폭부(120)는 액티브 모드시 파워 다운 모드 또는 연속적인 라이트 동작 구간동안 부 비트라인(BLB)의 전압 레벨을 비트라인 프리차지 전압(VBLP)으로 증폭할 수 있다.
이후, 제1 프리차지부(140)는 프리차지 모드 구간동안 비트라인 쌍(BL, BLB)을 비트라인 프리차지 전압(VBLP)으로 프리차지할 수 있다. 제2 프리차지부(150)는 상기 프리차지 모드 구간동안 풀업 전원라인(RTO) 및 풀다운 전원라인(SB)을 비트라인 프리차지 전압(VBLP)으로 프리차지할 수 있다.
정리하면, 본 발명의 실시예에 따른 반도체 장치에 따르면, 파워 다운 모드 또는 연속적인 라이트 동작을 수행하는 경우, 풀다운 전원라인의 전압 레벨을 접지 전압(VSS) 레벨이 아닌, 비트라인 프리차지 전압(VBLP) 레벨로 제어함으로써, 제1 프리차지부(140)의 제1 내지 제3 이퀄라이징 트랜지스터(MEQ1, MEQ2, MEQ3) 및 감지 증폭부(120)의 제1 및 제2 PMOS 트랜지스터(MSP1, MSP2)와 제1 및 제2 NMOS 트랜지스터(MSN1, MSN2)의 드레인-소스 전압(Vds)을 감소시킬 수 있다. 따라서, 액티브 상태에서 파워 다운 모드 또는 연속적인 라이트 동작을 수행하는 경우, 오프 커런트(Off current)를 감소시키는 것이 가능하다.
도 3은 도 1에 도시된 풀다운 제어부를 나타낸 회로도이다.
도 3을 참조하면, 풀다운 제어부(160)는 노아 게이트(NOR1), 낸드 게이트(NAND1) 및 인버터(INV1)를 포함할 수 있다.
노아 게이트(NOR1)는 버스트 라이트 신호(BURST_WT) 및 파워 다운 모드 신호(POWER_DN)를 입력으로 하여 풀다운 오프 신호(SAN_OFFB)를 출력할 수 있다. 여기서, 버스트 라이트 신호(BURST_WT)는 액티브 상태에서 연속적인 라이트 동작이 수행되는 경우 활성화될 수 있는 신호이고, 파워 다운 모드 신호(POWER_DN)는 액티브 상태에서 스탠바이 모드시 활성화될 수 있는 신호이다.
낸드 게이트(NAND1)는 풀다운 제어신호(SAN_EN) 및 풀다운 오프 신호(SAN_OFFB)를 입력으로 하여 풀다운 구동신호(SAN)의 활성화를 제어할 수 있다. 여기서 풀다운 제어신호(SAN_EN)는 액티브 모드시 풀다운 구동부(N2, P1)를 구동하도록 제어하기 위한 신호일 수 있다. 따라서, 풀다운 제어신호(SAN_EN)는 액티브 모드시 활성화되는 신호일 수 있으며, 풀다운 구동신호(SAN)는 액티브 상태에서 버스트 라이트 신호(BURST_WT) 또는 파워 다운 모드 신호(POWER_DN)의 활성화 유무에 따라 비활성화될 수 있다.
다시 말하면, 풀다운 구동신호(SAN)는 액티브 상태에서 연속적인 라이트 동작을 수행하는 경우 또는 스탠바이 모드시 비활성화될 수 있으며, 그로 인해 제2 풀다운 구동부(P1)는 풀다운 전원라인(SB)을 비트라인 프리차지 전압(VBLP)으로 구동함으로써 제1 프리차지부(140) 및 감지 증폭부(120)의 드레인-소스 전압을 감소시켜 오프 커런트를 감소시키는 것이 가능하다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
110 : 메모리 셀
120 : 감지 증폭부
130 : 전압 공급부
140 : 제1 프리차지부
150 : 제2 프리차지부
160 : 풀다운 제어부

Claims (14)

  1. 데이터 라인 쌍에 실린 데이터를 감지 및 증폭하기 위한 감지 증폭부;
    액티브 모드시 풀다운 구동신호에 응답하여 풀다운 전원라인으로 제1 전압을 풀다운 구동전압으로써 공급하기 위한 제1 풀다운 구동부; 및
    상기 풀다운 구동신호에 응답하여 상기 액티브 모드의 일부 구간 동안 상기 풀다운 전원라인으로 상기 제1 전압보다 전압레벨이 높은 제2 전압을 상기 풀다운 구동전압으로써 공급하기 위한 제2 풀다운 구동부
    를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 액티브 모드의 일부 구간동안 상기 풀다운 구동신호의 활성화 여부를 제어하기 위한 풀다운 제어부
    를 더 포함하는 반도체 장치.
  3. 제2항에 있어서,
    상기 풀다운 제어부는 상기 액티브 모드 상태에서 파워 다운 모드 구간동안 상기 풀다운 구동신호가 비활성화되도록 제어하는 것을 특징으로 하는 반도체 장치.
  4. 제2항에 있어서,
    상기 풀다운 제어부는 상기 액티브 모드 상태에서 연속적인 라이트 동작 구간동안 상기 풀다운 구동신호가 비활성화되도록 제어하는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 액티브 모드시 풀업 구동신호에 응답하여 풀업 전원라인으로 상기 제2 전압보다 높은 제3 전압을 풀업 구동전압으로써 공급하기 위한 풀업 구동부
    를 더 포함하는 반도체 장치.
  6. 제5항에 있어서,
    상기 제1 전압은 외부로부터 공급되는 접지전압(VSS)을 포함하고, 상기 제3 전압은 외부로부터 공급되는 전원전압(VDD)을 감압하여 생성된 코어전압(VCORE)을 포함하며, 상기 제2 전압은 상기 코어전압(VCORE)의 절반에 대응하는 비트라인 프리차지 전압(VBLP)을 포함하는 반도체 장치.
  7. 제6항에 있어서,
    상기 액티브 모드 이후 프리차지 모드시 상기 데이터 라인 쌍을 상기 프리차지 전압으로 프리차지하기 위한 제1 프리차지부; 및
    상기 프리차지 모드시 상기 풀업 전원라인과 상기 풀다운 전원라인을 상기 프리차지 전압으로 프리차지하기 위한 제2 프리차지부
    를 더 포함하는 반도체 장치.
  8. 정 비트라인과 부 비트라인을 포함하는 비트라인 쌍;
    상기 정 비트라인과 상기 부 비트라인 중 어느 하나에 접속된 메모리 셀;
    상기 비트라인 쌍에 실린 데이터를 감지 및 증폭하기 위한 감지 증폭부;
    액티브 모드시 풀업 구동신호에 응답하여 풀업 전원라인으로 제1 전압을 풀업 구동전압으로써 공급하기 위한 풀업 구동부; 및
    상기 액티브 모드시 풀다운 구동신호에 응답하여 풀다운 전원라인으로 상기 제1 전압보다 전압레벨이 낮은 제2 전압을 상기 풀다운 구동전압으로써 공급하되, 상기 풀다운 구동신호에 응답하여 상기 액티브 모드의 일부 구간동안 상기 풀다운 전원라인으로 상기 제1 전압보다 전압레벨이 낮고, 상기 제2 전압보다 전압레벨이 높은 제3 전압을 상기 풀다운 구동전압으로써 공급하기 위한 풀다운 구동부
    를 포함하는 반도체 장치.
  9. 제8항에 있어서,
    상기 풀다운 구동부는,
    상기 액티브 모드시 상기 풀다운 구동신호에 응답하여 풀다운 전원라인으로 상기 제2 전압을 풀다운 구동전압으로써 공급하기 위한 제1 풀다운 구동부; 및
    상기 풀다운 구동신호에 응답하여 상기 액티브 모드의 일부 구간 동안 상기 풀다운 전원라인으로 상기 제3 전압을 상기 풀다운 구동전압으로써 공급하기 위한 제2 풀다운 구동부
    를 포함하는 반도체 장치.
  10. 제8항에 있어서,
    상기 액티브 모드의 일부 구간동안 상기 풀다운 구동신호의 활성화 여부를 제어하기 위한 풀다운 제어부
    를 더 포함하는 반도체 장치.
  11. 제10항에 있어서,
    상기 풀다운 제어부는 상기 액티브 모드 상태에서 파워 다운 모드 구간동안 상기 풀다운 구동신호가 비활성화되도록 제어하는 것을 특징으로 하는 반도체 장치.
  12. 제10항에 있어서,
    상기 풀다운 제어부는 상기 액티브 모드 상태에서 연속적인 라이트 동작 구간동안 상기 풀다운 구동신호가 비활성화되도록 제어하는 것을 특징으로 하는 반도체 장치.
  13. 제8항에 있어서,
    상기 제1 전압은 외부로부터 공급되는 전원전압(VDD)을 감압하여 생성된 코어전압(VCORE)을 포함하고, 상기 제2 전압은 외부로부터 공급되는 접지전압(VSS)을 포함하며, 상기 제3 전압은 상기 제2 전압은 상기 코어전압(VCORE)의 절반에 대응하는 비트라인 프리차지 전압(VBLP)을 포함하는 반도체 장치.
  14. 제14항에 있어서,
    상기 액티브 모드 이후 프리차지 모드시 상기 데이터 라인 쌍을 상기 프리차지 전압으로 프리차지하기 위한 제1 프리차지부; 및
    상기 프리차지 모드시 상기 풀업 전원라인과 상기 풀다운 전원라인을 상기 프리차지 전압으로 프리차지하기 위한 제2 프리차지부
    를 더 포함하는 반도체 장치.
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