KR20150144171A - 반도체 장치 - Google Patents

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KR20150144171A
KR20150144171A KR1020140072959A KR20140072959A KR20150144171A KR 20150144171 A KR20150144171 A KR 20150144171A KR 1020140072959 A KR1020140072959 A KR 1020140072959A KR 20140072959 A KR20140072959 A KR 20140072959A KR 20150144171 A KR20150144171 A KR 20150144171A
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pull
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power supply
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임종만
지성수
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에스케이하이닉스 주식회사
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Abstract

제1 모드와 제2 모드가 반복적으로 실시되는 반도체 장치에 관한 것으로, 풀업 전원라인을 통해 공급되는 풀업 구동전압과 풀다운 전원라인을 통해 공급되는 풀다운 구동전압을 이용하여, 데이터 라인 쌍에 실린 데이터를 감지 및 증폭하기 위한 감지증폭부; 및 제1 모드시 상기 풀업 전원라인으로 제1 고전압을 상기 풀업 구동전압으로써 공급하고 상기 풀다운 전원라인으로 제1 저전압을 상기 풀다운 구동전압으로써 공급하고, 상기 제1 모드의 후속 모드인 제2 모드시 상기 제2 모드의 초기 구간 동안 상기 풀업 전원라인으로 상기 제1 고전압을 상기 풀업 구동전압으로써 공급하고 상기 풀다운 전원라인으로 상기 제1 저전압보다 전압레벨이 낮은 제2 저전압을 상기 풀다운 구동전압으로써 공급하기 위한 전압공급부를 포함하는 반도체 장치가 제공된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 감지증폭부를 포함하는 반도체 장치에 관한 것이다.
반도체 장치 중 디램(Dynamic Random Access Memory : DRAM)은 대표적인 휘발성 메모리(Volatile Memory) 장치이다. 디램(DRAM)의 메모리 셀(Memory Cell)은 셀 트랜지스터와 셀 커패시터를 포함하여 구성된다. 셀 트랜지스터는 셀 커패시터를 선택하는 역할을 하고, 셀 커패시터는 데이터에 대응하는 전하를 저장한다.
한편, 상기 메모리 셀은 누설성분에 의해서 셀 캐패시터로 전하가 유입되거나 유출되므로, 주기적으로 해당하는 데이터를 다시 저장해 주어야 한다. 이와 같이 데이터를 정확하게 유지하기 위해 주기적으로 수행하는 동작을 리프레쉬 동작(Refresh Operation)이라고 한다. 리프레쉬 동작은 일정한 주기로 액티브 모드(Active Mode)와 프리차지 모드(Precharge Mode)를 반복적으로 수행한다. 리프레쉬 동작을 더욱 자세하게 설명하면 다음과 같다. 액티브 모드시 메모리 셀은 선택되고 비트라인 감지증폭부는 인에이블됨에 따라, 비트라인 감지증폭부는 선택된 메모리 셀에서 전달되는 데이터를 감지하고 증폭하여 다시 메모리 셀에 전달한다. 그리고, 프리차지 모드시 메모리 셀은 미선택되고 비트라인 감지증폭부는 디스에이블됨에 따라, 메모리 셀은 저장된 데이터를 유지한다.
그러나, 상기 누설성분이 증가하는 경우, 상기 메모리 셀은 프리차지 동작 이후에 셀 커패시터에 저장된 데이터를 신뢰성 있게 유지할 수 있는 데이터 유지시간(Data Retention Time)이 짧아지게 되므로 이를 개선하기 위한 기술이 요구되고 있다.
본 발명은 메모리 셀의 데이터 유지시간(Data Retention Time)을 개선한 반도체 장치를 제공하는 것이다.
또한, 본 발명은 메모리 셀의 데이터 유지시간(Data Retention Time)을 개선하면서도 프리차지 모드시 해당 데이터 라인 쌍의 프리차지 시간을 개선한 반도체 장치를 제공하는 것이다.
또한, 본 발명은 메모리 셀에 쓰기 데이터를 전달하는 시간을 개선하고, 메모리 셀의 데이터 유지시간(Data Retention Time)을 개선하면서도 프리차지 모드시 해당 데이터 라인 쌍의 프리차지 시간을 개선한 반도체 장치를 제공하는 것이다.
본 발명의 일 측면에 따르면, 본 발명은 풀업 전원라인을 통해 공급되는 풀업 구동전압과 풀다운 전원라인을 통해 공급되는 풀다운 구동전압을 이용하여, 데이터 라인 쌍에 실린 데이터를 감지 및 증폭하기 위한 감지증폭부; 및 액티브 모드시 상기 풀업 전원라인으로 제1 고전압을 상기 풀업 구동전압으로써 공급하고 상기 풀다운 전원라인으로 제1 저전압을 상기 풀다운 구동전압으로써 공급하고, 프리차지 모드시 상기 프리차지 모드의 초기 구간 동안 상기 풀업 전원라인으로 상기 제1 고전압을 상기 풀업 구동전압으로써 공급하고 상기 풀다운 전원라인으로 상기 제1 저전압보다 전압레벨이 낮은 제2 저전압을 상기 풀다운 구동전압으로써 공급하기 위한 전압공급부를 포함할 수 있다.
본 발명의 다른 측면에 따르면, 본 발명은 풀업 전원라인을 통해 공급되는 풀업 구동전압과 풀다운 전원라인을 통해 공급되는 풀다운 구동전압을 이용하여, 데이터 라인 쌍에 실린 데이터를 감지 및 증폭하기 위한 감지증폭부; 및 액티브 모드시 상기 풀업 전원라인으로 제1 고전압을 상기 풀업 구동전압으로써 공급하고 상기 풀다운 전원라인으로 제1 저전압을 상기 풀다운 구동전압으로써 공급하고, 프리차지 모드시 상기 프리차지 모드의 초기 구간 동안 상기 풀업 전원라인으로 상기 제1 고전압보다 전압레벨이 높은 제2 고전압을 상기 풀업 구동전압으로써 공급하고 상기 풀다운 전원라인으로 상기 제1 저전압보다 전압레벨이 낮은 제2 저전압을 상기 풀다운 구동전압으로써 공급하기 위한 전압공급부를 포함할 수 있다.
본 발명의 또 다른 측면에 따르면, 본 발명은 정 비트라인과 부 비트라인을 포함하는 비트라인 쌍; 상기 정 비트라인과 상기 부 비트라인 중 어느 하나에 접속된 메모리 셀; 풀업 전원라인을 통해 공급되는 풀업 구동전압과 풀다운 전원라인을 통해 공급되는 풀다운 구동전압을 이용하여, 상기 비트라인 쌍에 실린 데이터를 감지 및 증폭하기 위한 감지증폭부; 프리차지 모드의 초기 구간 동안 상기 풀업 전원라인을 승압전압으로 구동하기 위한 제1 풀업 구동부; 상기 프리자치 모드의 초기 구간 동안 상기 풀다운 전원라인을 감압전압으로 구동하기 위한 제1 풀다운 구동부; 및 상기 프리자치 모드의 나머지 구간 동안 상기 비트라인 쌍을 예정된 프리차지 전압으로 프리차지하기 위한 제1 프리차지부를 포함할 수 있다.
본 발명의 실시예는 데이터 유지시간(Data Retention Time)이 개선됨에 따라 리프레쉬 주기를 개선할 수 있으므로, 리프레쉬 동작의 성능을 향상시킬 수 있는 효과가 있다.
또한, 본 발명의 실시예는 쓰기 데이터를 전달하는 시간이 개선됨에 따라 프리차지 커맨드를 인가할 수 있는 시간(tWR)을 개선할 수 있으므로, 데이터 쓰기 성능을 향상시킬 수 있는 효과가 있다.
또한, 본 발명의 실시예는 프리차지 시간(tRP)이 개선됨에 따라 프리차지 모드시 이용되는 프리차지 전압에 반영되는 노이즈를 최소화할 수 있으므로, 프리차지 동작의 성능을 향상시킬 수 있는 효과가 있다.
도 1은 본 발명의 비교예에 따른 반도체 장치의 구성도이다.
도 2 및 도 3은 본 발명의 비교예에 따른 반도체 장치의 동작을 설명하기 위한 도면이다.
도 4는 본 발명의 실시예에 따른 반도체 장치의 구성도이다.
도 5 및 도 6은 본 발명의 실시예에 따른 반도체 장치의 동작을 설명하기 위한 도면이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명에 따른 반도체 장치는 디램(Dynamic Random Access Memory : DRAM)을 예로 들어 설명한다.
도 1에는 본 발명의 비교예에 따른 반도체 장치의 구성도가 도시되어 있다.
도 1을 참조하면, 반도체 장치(100)는 정 비트라인(BL)과 부 비트라인(BLB)을 포함하는 비트라인 쌍(BL, BLB)와, 정 비트라인(BL)과 부 비트라인(BLB) 중 어느 하나에 접속된 메모리 셀(110)과, 풀업 전원라인(RTO)을 통해 공급되는 풀업 구동전압과 풀다운 전원라인(SB)을 통해 공급되는 풀다운 구동전압을 이용하여 비트라인 쌍(BL, BLB)에 실린 데이터를 감지 및 증폭하기 위한 감지증폭부(120)와, 액티브 모드시 풀업 전원라인(RTO)으로 전원전압(VDD)과 코어전압(VCORE)을 풀업 구동전압으로써 공급하고 풀다운 전원라인(SB)으로 접지전압(VSS)을 풀다운 구동전압으로써 공급하고, 프리차지 모드시 상기 프리차지 모드의 초기 구간 동안 풀업 전원라인(RTO)으로 펌핑전압(VPUMP)을 풀업 구동전압으로써 공급하고 풀다운 전원라인(SB)으로 접지전압(VSS)을 풀다운 구동전압으로써 공급하기 위한 전압공급부(130)와, 프리차지 모드시 비트라인 쌍(BL, BLB)을 비트라인 프리차지 전압(VBLP)으로 프리차지하기 위한 제1 프리차지부(140)와, 프리차지 모드시 풀업 전원라인(RTO) 및 풀다운 전원라인(SB)을 비트라인 프리차지 전압(VBLP)으로 프리차지하기 위한 제2 프리차지부(150)를 포함할 수 있다.
참고로, 코어전압(VCORE), 비트라인 프리차지 전압(VBLP) 및 펌핑전압(VPUMP)은 외부로부터 인가된 전원전압(VDD)을 이용하여 내부적으로 생성된 내부전압일 수 있다. 예컨대, 코어전압(VCORE)은 전원전압(VDD)을 감압하여 생성될 수 있고, 비트라인 프리차지 전압(VBLP)은 코어전압(VCORE)을 감압하여 생성될 수 있으며(VBLP = VCORE/2), 펌핑전압(VPUMP)은 전원전압(VDD)을 승압하여 생성될 수 있다. 따라서, 비트라인 프리차지 전압(VBLP)은 코어전압(VCORE)보다 낮은 전압레벨을 가질 수 있고, 코어전압(VCORE)은 전원전압(VDD)보다 낮은 전압레벨을 가질 수 있으며, 펌핑전압(VPUMP)은 전원전압(VDD)보다 높은 전압레벨을 가질 수 있다.
메모리 셀(110)은 데이터를 저장하기 위한 셀 커패시터(C)와, 정 비트라인(BL)과 부 비트라인(BLB) 중 어느 하나와 셀 커패시터(C) 간의 전하 공유(charge sharing)를 제어하기 위한 셀 트랜지스터(T)를 포함할 수 있다. 예컨대, 셀 커패시터(C)는 접지전압(VSS)단과 스토리지 노드 사이에 접속되는 커패시터를 포함할 수 있고, 셀 트랜지스터(T)는 워드라인(WL)이 게이트에 접속되고 스토리지 노드와 정 비트라인(BL) 사이에 소오스와 드레인이 접속된 NMOS 트랜지스터를 포함할 수 있다.
감지증폭부(120)는, 통상의 비트라인 감지증폭기(Bit Line Sense Amplifier : BLSA)로, 풀업 전원라인(RTO) 및 풀다운 전원라인(SB)을 통해 공급되는 구동전압으로 비트라인 쌍(BL, BLB)에 실린 데이터를 감지 및 증폭할 수 있다. 예컨대, 감지증폭부(120)는 크로스 커플 래치 증폭기(cross couple latch amplifier)를 포함할 수 있다.
전압공급부(130)는 제1 풀업 구동신호(SAP1)에 응답하여 액티브 모드의 초기 구간 동안 풀업 전원라인(RTO)을 전원전압(VDD)으로 구동하기 위한 제1 풀업 구동부(P1)와, 제2 풀업 구동신호(SAP2)에 응답하여 액티브 모드의 나머지 구간 동안 풀업 전원라인(RTO)을 코어전압(VCORE)으로 구동하기 위한 제2 풀업 구동부(P2)와, 제3 풀업 구동신호(SAP3)에 응답하여 프리차지 모드의 초기 구간 동안 풀업 전원라인(RTO)을 펌핑전압(VPUMP)으로 구동하기 위한 제3 풀업 구동부(P3)와, 풀다운 구동신호(SAN)에 응답하여 액티브 모드의 전체 구간 및 프리차지 모드의 초기 구간 동안 풀다운 전원라인(SB)을 접지전압(VSS)으로 구동하기 위한 제1 풀다운 구동부(N1)를 포함할 수 있다.
제1 프리차지부(140)는 균등화신호(BLEQ)에 응답하여 프리차지 모드의 나머지 구간 동안 비트라인 쌍(BL, BLB)을 비트라인 프리차지 전압(VBLP)으로 프리차지할 수 있다.
제2 프리차지부(150)는 균등화신호(BLEQ)에 응답하여 프리차지 모드의 나머지 구간 동안 풀업 전원라인(RTO) 및 풀다운 전원라인(SB)을 비트라인 프리차지 전압(VBLP)으로 프리차지할 수 있다.
이하, 상기와 같은 구성을 가지는 본 발명의 비교예에 따른 반도체 장치(100)의 동작을 도 2 및 도 3을 참조하여 설명한다.
도 2에는 본 발명의 비교예에 따른 반도체 장치(100)의 동작을 설명하기 위한 타이밍도가 도시되어 있고, 도 3에는 도 2의 동작 설명에 따라 비트라인 쌍(BL, BLB)의 전압레벨의 변화를 보인 도면이 도시되어 있다.
도 2 및 도 3을 함께 참조하면, 워드라인(WL)은 액티브 모드에 대응하는 구간 동안 논리 하이 레벨로 활성화될 수 있고 프리차지 모드에 대응하는 구간 동안 논리 로우 레벨로 비활성화될 수 있다. 예컨대, 워드라인(WL)은 액티브 커맨드(도면에 미도시)에 응답하여 활성화될 수 있고 프리차지 커맨드(PCG)에 응답하여 비활성화될 수 있다.
그리고, 제1 풀업 구동신호(SAP1)는 액티브 모드의 초기 일부 구간 동안 활성화될 수 있고, 제2 풀업 구동신호(SAP2)는 제1 풀업 구동신호(SAP1)가 비활성화된 다음 액티브 모드의 나머지 구간 동안 활성화될 수 있고, 제3 풀업 구동신호(SAP3)는 제2 풀업 구동신호(SAP2)가 비활성화된 다음 프리차지 모드의 초기 구간 동안 활성화될 수 있으며, 풀다운 구동신호(SAN)는 액티브 모드의 초기 일부 구간 및 나머지 구간 그리고 프리차지 모드의 초기 구간 동안 연속적으로 활성화될 수 있다. 예컨대, 제1 내지 제3 풀업 구동신호(SAP1, SPA2, SPA3) 및 풀다운 구동신호(SAN)는 액티브 커맨드와 프리차지 커맨드(PCG)의 조합으로 생성될 수 있다.
한편, 메모리 셀(110)은 액티브 모드시 셀 트랜지스터(T)가 턴온되면서 정 비트라인(BL)과 셀 커패시터(C) 간에 전하 공유(charge sharing)가 이루어진다. 만약 셀 커패시터(C)에 논리 하이 레벨의 데이터가 저장되었다면, 정 비트라인(BL)은 비트라인 프리차지 전압(VBLP)레벨에서 예정된 전압레벨만큼 상승할 것이다. 따라서, 정 비트라인(BL)과 부 비트라인(BLB) 간에는 예정된 전압차가 발생할 수 있다.
이러한 상태에서, 제1 풀업 구동부(P1)는 제1 풀업 구동신호(SAP1)에 응답하여 액티브 모드의 초기 일부 구간 동안 풀업 전원라인(RTO)을 전원전압(VDD)으로 구동할 수 있고, 풀다운 구동부(N1)는 풀다운 구동신호(SAN)에 응답하여 액티브 모드의 초기 일부 구간 동안 풀다운 전원라인(SB)을 접지전압(VSS)으로 구동할 수 있다. 그러면, 감지증폭부(120)는 액티브 모드의 초기 일부 구간 동안, 정 비트라인(BL)의 전압레벨을 전원전압(VDD)으로 증폭할 수 있고 부 비트라인(BLB)의 전압레벨을 접지전압(VSS)으로 증폭할 수 있다. 다시 말해, 감지증폭부(120)는 전원전압(VDD) 및 접지전압(VSS)을 이용하여 비트라인 쌍(BL, BLB)에 실린 데이터를 감지 및 증폭할 수 있다. 이와 같이, 감지증폭부(120)의 초기 동작 구간 - 액티브 모드의 초기 일부 구간을 말함 - 동안 타겟 전압(예:VCORE)보다 높은 레벨의 전압(예:VDD)으로 증폭하는 동작을 오버 드라이빙 동작이라 한다.
그리고, 제2 풀업 구동부(P2)는 제2 풀업 구동신호(SAP2)에 응답하여 액티브 모드의 나머지 구간 동안 풀업 전원라인(RTO)을 코어전압(VCORE)으로 구동할 수 있고, 풀다운 구동부(N1)는 풀다운 구동신호(SAN)에 응답하여 액티브 모드의 나머지 구간 동안 풀다운 전원라인(SB)을 접지전압(VSS)으로 구동할 수 있다. 그러면, 감지증폭부(120)는 액티브 모드의 나머지 구간 동안, 정 비트라인(BL)의 전압레벨을 코어전압(VCORE)으로 유지할 수 있고 부 비트라인(BLB)의 전압레벨을 접지전압(VSS)으로 유지할 수 있다.
또한, 제3 풀업 구동부(P3)는 제3 풀업 구동신호(SAP3)에 응답하여 프리차지 모드의 초기 구간 동안 풀업 전원라인(RTO)을 펌핑전압(VPUMP)으로 구동할 수 있고, 풀다운 구동부(N1)는 풀다운 구동신호(SAN)에 응답하여 프리차지 모드의 초기 구간 동안 풀다운 전원라인(SB)을 접지전압(VSS)으로 구동할 수 있다. 그러면, 감지증폭부(120)는 프리차지 모드의 초기 구간 동안 정 비트라인(BL)의 전압레벨을 펌핑전압(VPUMP)으로 증폭할 수 있고 부 비트라인(BLB)의 전압레벨을 접지전압(VSS)으로 유지할 수 있다. 다시 말해, 감지증폭부(120)는 프리차지 모드의 초기 구간 동안 오버 드라이빙 동작을 수행할 수 있다.
이후, 제1 프리차지부(140)는 프리차지 모드의 나머지 구간 동안 비트라인 쌍(BL, BLB)을 비트라인 프리차지 전압(VBLP)으로 프리차지할 수 있고, 제2 프리차지부(150)는 프리차지 모드의 나머지 구간 동안 풀업 전원라인(RTO) 및 풀다운 전원라인(SB)을 비트라인 프리차지 전압(VBLP)으로 프리차지할 수 있다.
이와 같은 본 발명의 비교예에 따르면, 메모리 셀(110)이 비활성화되기 직전, 즉 프리차지 모드의 초기 구간 동안 펌핑전압(VPUMP)에 대응하는 논리 하이 레벨의 데이터가 셀 커패시터(C)로 전달되기 때문에, 메모리 셀(110)이 비활성화된 상태, 즉 프리차지 모드의 나머지 구간 동안 데이터 유지시간(Data Retention Time)이 개선될 수 있는 이점이 있다. 또한, 본 발명의 비교예에 따르면, 도면에 잘 도시되지 않았지만 액티브 모드의 나머지 구간 동안 쓰기 동작이 실시되는 경우, 프리차지 모드의 초기 구간 동안 오버 드라이빙 동작으로 인해 메모리 셀(110)에 쓰기 데이터를 전달하는 시간을 개선할 수 있는 이점이 있다.
그러나, 본 발명의 비교예에 따른 반도체 장치(100)는 도 3에 도시된 바와 같이, 프리차지 모드시 비트라인 쌍(BL, BLB)이 비트라인 프리차지 전압(VBLP)으로 프리차지되는 시간이 오래 걸림을 알 수 있다. 이는 프리차지 모드의 초기 구간 동안 오버 드라이빙 동작으로 인해 정 비트라인(BL)의 전압 레벨이 펌핑전압(VPUMP)으로 증폭됨에 따라 비트라인 쌍(BL, BLB)이 코어전압(VCORE)과 접지전압(VSS)의 중간레벨인 비트라인 프리차지 전압(VBLP)레벨로 정확하게 프리차지되지 않기 때문이다. 따라서, 반도체 장치(100)는 프리차지 시간(tRP)이 열화되면서도 프리차지 모드시 비트라인 프리차지 전압(VBLP)에 노이즈가 발생하는 문제점이 있다.
도 4에는 본 발명의 실시예에 따른 반도체 장치의 구성도가 도시되어 있다.
도 4를 참조하면, 반도체 장치(200)는 정 비트라인(BL)과 부 비트라인(BLB)을 포함하는 비트라인 쌍(BL, BLB)와, 정 비트라인(BL)과 부 비트라인(BLB) 중 어느 하나에 접속된 메모리 셀(210)과, 풀업 전원라인(RTO)을 통해 공급되는 풀업 구동전압과 풀다운 전원라인(SB)을 통해 공급되는 풀다운 구동전압을 이용하여 비트라인 쌍(BL, BLB)에 실린 데이터를 감지 및 증폭하기 위한 감지증폭부(220)와, 액티브 모드시 풀업 전원라인(RTO)으로 전원전압(VDD)과 코어전압(VCORE)을 풀업 구동전압으로써 공급하고 풀다운 전원라인(SB)으로 접지전압(VSS)을 풀다운 구동전압으로써 공급하고, 프리차지 모드시 상기 프리차지 모드의 초기 구간 동안 풀업 전원라인(RTO)으로 펌핑전압(VPUMP)을 풀업 구동전압으로써 공급하고 풀다운 전원라인(SB)으로 네거티브 전압(VN)을 풀다운 구동전압으로써 공급하기 위한 전압공급부(230)와, 프리차지 모드시 상기 프리차지 모드의 나머지 구간 동안 비트라인 쌍(BL, BLB)을 비트라인 프리차지 전압(VBLP)으로 프리차지하기 위한 제1 프리차지부(240)와, 프리차지 모드시 상기 프리차지 모드의 나머지 구간 동안 풀업 전원라인(RTO) 및 풀다운 전원라인(SB)을 비트라인 프리차지 전압(VBLP)으로 프리차지하기 위한 제2 프리차지부(250)를 포함할 수 있다.
참고로, 코어전압(VCORE), 비트라인 프리차지 전압(VBLP), 펌핑전압(VPUMP) 및 네거티브 전압(VN)은 외부로부터 인가된 전원전압(VDD) 및 접지전압(VSS)을 이용하여 내부적으로 생성된 내부전압일 수 있다. 예컨대, 코어전압(VCORE)은 전원전압(VDD)을 감압하여 생성될 수 있고, 비트라인 프리차지 전압(VBLP)은 코어전압(VCORE)을 감압하여 생성될 수 있고(VBLP = VCORE/2), 펌핑전압(VPUMP)은 전원전압(VDD)을 승압하여 생성될 수 있으며, 네거티브 전압(VN)은 접지전압(VSS)을 감압하여 생성될 수 있다. 따라서, 비트라인 프리차지 전압(VBLP)은 코어전압(VCORE)보다 낮은 전압레벨을 가질 수 있고, 코어전압(VCORE)은 전원전압(VDD)보다 낮은 전압레벨을 가질 수 있고, 펌핑전압(VPUMP)은 전원전압(VDD)보다 높은 전압레벨을 가질 수 있으며, 네거티브 전압(VN)은 접지전압(VSS)보다 낮은 전압레벨을 가질 수 있다.
메모리 셀(210)은 데이터를 저장하기 위한 셀 커패시터(C)와, 정 비트라인(BL)과 부 비트라인(BLB) 중 어느 하나와 셀 커패시터(C) 간의 전하 공유(charge sharing)를 제어하기 위한 셀 트랜지스터(T)를 포함할 수 있다. 예컨대, 셀 커패시터(C)는 접지전압(VSS)단과 스토리지 노드 사이에 접속되는 커패시터를 포함할 수 있고, 셀 트랜지스터(T)는 워드라인(WL)이 게이트에 접속되고 스토리지 노드와 정 비트라인(BL) 사이에 소오스와 드레인이 접속된 NMOS 트랜지스터를 포함할 수 있다.
감지증폭부(220)는, 통상의 비트라인 감지증폭기(Bit Line Sense Amplifier : BLSA)로, 풀업 전원라인(RTO) 및 풀다운 전원라인(SB)을 통해 공급되는 구동전압으로 비트라인 쌍(BL, BLB)에 실린 데이터를 감지 및 증폭할 수 있다. 예컨대, 감지증폭부(220)는 크로스 커플 래치 증폭기(cross couple latch amplifier)를 포함할 수 있다.
전압공급부(230)는 서로 다른 구간에서 서로 다른 전압으로 풀업 전원라인(RTO)을 구동하기 위한 풀업 구동회로부(P1, P2, P3)와, 서로 다른 구간에서 서로 다른 전압으로 풀다운 전원라인(SB)을 구동하기 위한 풀다운 구동회로부(N2, N3)를 포함할 수 있다.
여기서, 풀업 구동회로부(P1, P2, P3)는 제1 풀업 구동신호(SAP1)에 응답하여 액티브 모드의 초기 일부 구간 동안 풀업 전원라인(RTO)을 전원전압(VDD)으로 구동하기 위한 제1 풀업 구동부(P1)와, 제2 풀업 구동신호(SAP2)에 응답하여 액티브 모드의 나머지 구간 - 상기 액티브 모드의 전체 구간 중 상기 초기 일부 구간 이후의 구간을 포함함 - 동안 풀업 전원라인(RTO)을 코어전압(VCORE)으로 구동하기 위한 제2 풀업 구동부(P2)와, 제3 풀업 구동신호(SAP3)에 응답하여 프리차지 모드의 초기 구간 동안 풀업 전원라인(RTO)을 펌핑전압(VPUMP)으로 구동하기 위한 제3 풀업 구동부(P3)를 포함할 수 있다. 예컨대, 제1 풀업 구동부(P1)는 제1 풀업 구동신호(SAP1)를 게이트 입력으로 하며 전원전압(VDD)단과 풀업 전원라인(RTO) 사이에 소오스와 드레인이 접속된 제1 PMOS 트랜지스터를 포함할 수 있고, 제2 풀업 구동부(P2)는 제2 풀업 구동신호(SAP2)를 게이트 입력으로 하며 코어전압(VCORE)단과 풀업 전원라인(RTO) 사이에 소오스와 드레인이 접속된 제2 PMOS 트랜지스터를 포함할 수 있으며, 제3 풀업 구동부(P3)는 제3 풀업 구동신호(SAP3)를 게이트 입력으로 하며 펌핑전압(VPUMP)단과 풀업 전원라인(RTO) 사이에 소오스와 드레인이 접속된 제3 PMOS 트랜지스터를 포함할 수 있다.
그리고, 풀다운 구동회로부(N1, N2)는 제1 풀다운 구동신호(SAN1)에 응답하여 액티브 모드의 초기 일부 구간 및 나머지 구간 동안 전원라인(SB)을 접지전압(VSS)으로 구동하기 위한 제1 풀다운 구동부(N1)와, 제2 풀다운 구동신호(SAN2)에 응답하여 프리차지 모드의 초기 구간 동안 풀다운 전원라인(SB)을 네거티브 전압(VN)으로 구동하기 위한 제2 풀다운 구동부(N2)를 포함할 수 있다. 예컨대, 제1 풀다운 구동부(N1)는 제1 풀다운 구동신호(SAN1)를 게이트 입력으로 하며 접지전압(VSS)단과 풀다운 전원라인(SB) 사이에 소오스와 드레인이 접속된 제1 NMOS 트랜지스터를 포함할 수 있고, 제2 풀다운 구동부(N2)는 제2 풀다운 구동신호(SAN2)를 게이트 입력으로 하며 접지전압(VSS)단과 풀다운 전원라인(SB) 사이에 소오스와 드레인이 접속된 제2 NMOS 트랜지스터를 포함할 수 있다.
한편, 제1 프리차지부(240)는 균등화신호(BLEQ)에 응답하여 프리차지 모드의 나머지 구간 동안 비트라인 쌍(BL, BLB)을 비트라인 프리차지 전압(VBLP)으로 프리차지할 수 있고, 제2 프리차지부(250)는 균등화신호(BLEQ)에 응답하여 프리차지 모드의 나머지 구간 동안 풀업 전원라인(RTO) 및 풀다운 전원라인(SB)을 비트라인 프리차지 전압(VBLP)으로 프리차지할 수 있다.
이하, 상기와 같은 구성을 가지는 본 발명의 실시예에 따른 반도체 장치(200)의 동작을 도 5 및 도 6을 참조하여 설명한다.
도 5에는 본 발명의 실시예에 따른 반도체 장치(200)의 동작을 설명하기 위한 타이밍도가 도시되어 있고, 도 6에는 도 5의 동작 설명에 따라 비트라인 쌍(BL, BLB)의 전압레벨의 변화를 보인 도면이 도시되어 있다.
도 5 및 도 6을 함께 참조하면, 워드라인(WL)은 액티브 모드에 대응하는 구간 동안 논리 하이 레벨로 활성화될 수 있고 프리차지 모드에 대응하는 구간 동안 논리 로우 레벨로 비활성화될 수 있다. 예컨대, 워드라인(WL)은 액티브 커맨드(도면에 미도시)에 응답하여 활성화될 수 있고 프리차지 커맨드(PCG)에 응답하여 비활성화될 수 있다.
그리고, 제1 풀업 구동신호(SAP1)는 액티브 모드의 초기 일부 구간 - 예컨대, 워드라인(WL)이 활성화된 다음 예정된 시간 이후의 구간을 포함함 - 동안 활성화될 수 있고, 제2 풀업 구동신호(SAP2)는 제1 풀업 구동신호(SAP1)가 비활성화된 다음 액티브 모드의 나머지 구간 동안 활성화될 수 있으며, 제3 풀업 구동신호(SAP3)는 제2 풀업 구동신호(SAP2)가 비활성화된 다음 프리차지 모드의 초기 구간 동안 활성화될 수 있다. 또한, 제1 풀다운 구동신호(SAN1)는 액티브 모드의 초기 일부 구간 및 나머지 구간 동안 연속적으로 활성화될 수 있고, 제2 풀다운 구동신호(SAN2)는 제1 풀다운 구동신호(SAN1)가 비활성화된 다음 프리차지 모드의 초기 구간 동안 활성화될 수 있다. 예컨대, 제1 내지 제3 풀업 구동신호(SAP1, SPA2, SPA3)와 제1 및 제2 풀다운 구동신호(SAN1, SAN2)는 액티브 커맨드와 프리차지 커맨드(PCG)의 조합으로 생성될 수 있다.
한편, 메모리 셀(210)은 액티브 모드시 셀 트랜지스터(T)가 턴온되면서 정 비트라인(BL)과 셀 커패시터(C) 간에 전하 공유(charge sharing)가 이루어진다. 만약 셀 커패시터(C)에 논리 하이 레벨의 데이터가 저장되었다면, 정 비트라인(BL)은 비트라인 프리차지 전압(VBLP)레벨에서 예정된 전압레벨만큼 상승할 것이다. 따라서, 정 비트라인(BL)과 부 비트라인(BLB) 간에는 예정된 전압차가 발생할 수 있다.
이러한 상태에서, 제1 풀업 구동부(P1)는 제1 풀업 구동신호(SAP1)에 응답하여 액티브 모드의 초기 일부 구간 동안 풀업 전원라인(RTO)을 전원전압(VDD)으로 구동할 수 있고, 제1 풀다운 구동부(N1)는 제1 풀다운 구동신호(SAN1)에 응답하여 액티브 모드의 초기 일부 구간 동안 풀다운 전원라인(SB)을 접지전압(VSS)으로 구동할 수 있다. 그러면, 감지증폭부(220)는 액티브 모드의 초기 일부 구간 동안, 정 비트라인(BL)의 전압레벨을 전원전압(VDD)으로 증폭할 수 있고 부 비트라인(BLB)의 전압레벨을 접지전압(VSS)으로 증폭할 수 있다. 다시 말해, 감지증폭부(220)는 전원전압(VDD) 및 접지전압(VSS)을 이용하여 비트라인 쌍(BL, BLB)에 실린 데이터를 감지 및 증폭할 수 있다. 이와 같이, 감지증폭부(220)의 초기 동작 구간 - 액티브 모드의 초기 일부 구간을 말함 - 동안 타겟 전압(예:VCORE)보다 높은 레벨의 전압(예:VDD)으로 증폭하는 동작을 오버 드라이빙 동작이라 한다.
그리고, 제2 풀업 구동부(P2)는 제2 풀업 구동신호(SAP2)에 응답하여 액티브 모드의 나머지 구간 동안 풀업 전원라인(RTO)을 코어전압(VCORE)으로 구동할 수 있고, 제1 풀다운 구동부(N1)는 제1 풀다운 구동신호(SAN)에 응답하여 액티브 모드의 나머지 구간 동안 풀다운 전원라인(SB)을 접지전압(VSS)으로 구동할 수 있다. 그러면, 감지증폭부(220)는 액티브 모드의 나머지 구간 동안, 정 비트라인(BL)의 전압레벨을 코어전압(VCORE)으로 유지할 수 있고 부 비트라인(BLB)의 전압레벨을 접지전압(VSS)으로 유지할 수 있다.
또한, 제3 풀업 구동부(P3)는 제3 풀업 구동신호(SAP3)에 응답하여 프리차지 모드의 초기 구간 동안 풀업 전원라인(RTO)을 펌핑전압(VPUMP)으로 구동할 수 있고, 제2 풀다운 구동부(N2)는 제2 풀다운 구동신호(SAN2)에 응답하여 프리차지 모드의 초기 구간 동안 풀다운 전원라인(SB)을 네거티브 전압(VN)으로 구동할 수 있다. 그러면, 감지증폭부(120)는 프리차지 모드의 초기 구간 동안 정 비트라인(BL)의 전압레벨을 펌핑전압(VPUMP)으로 증폭할 수 있고 부 비트라인(BLB)의 전압레벨을 네거티브 전압(VN)으로 증폭할 수 있다. 다시 말해, 감지증폭부(220)는 프리차지 모드의 초기 구간 동안 오버 드라이빙 동작을 수행하는 동시에 언더 드라이빙 동작을 수행할 수 있다. 여기서, 언더 드라이빙 동작은 타겟 전압(예:VSS)보다 낮은 레벨의 전압(예:VN)으로 증폭하는 동작을 말한다.
이후, 제1 프리차지부(240)는 프리차지 모드의 나머지 구간 동안 비트라인 쌍(BL, BLB)을 비트라인 프리차지 전압(VBLP)으로 프리차지할 수 있고, 제2 프리차지부(250)는 프리차지 모드의 나머지 구간 동안 풀업 전원라인(RTO) 및 풀다운 전원라인(SB)을 비트라인 프리차지 전압(VBLP)으로 프리차지할 수 있다.
이와 같은 본 발명의 실시예는 전술한 비교예에 비하여, 프리차지 모드의 나머지 구간 동안 언더 드라이빙 동작을 실시함으로써 프리차지 모드의 나머지 구간 동안 논리 로우 레벨의 데이터에 대한 데이터 유지시간(Data Retention Time)이 개선되는 이점이 있다. 또한, 본 발명의 실시예는 전술한 비교예에 비하여, 도면에 잘 도시되지 않았지만 액티브 모드의 나머지 구간 동안 쓰기 동작이 실시되는 경우, 프리차지 모드의 초기 구간 동안 언더 드라이빙 동작으로 인해 메모리 셀(210)에 쓰기 데이터를 전달하는 시간을 더욱 개선할 수 있는 이점이 있다. 마지막으로, 본 발명의 실시예는 도 6에 도시된 바와 같이, 프리차지 모드의 초기 구간 동안 오버 드라이빙 동작과 언더 드라이빙 동작이 동시에 실시됨에 따라 비트라인 쌍(BL, BLB)이 코어전압(VCORE)과 접지전압(VSS)의 중간레벨인 비트라인 프리차지 전압(VBLP)레벨로 정확하게 프리차지될 수 있으므로, 본 발명의 실시예는 전술한 비교예에 비하여 프리차지 시간(tRP)이 개선되면서도 프리차지 모드시 비트라인 프리차지 전압(VBLP)에 노이즈가 발생하지 않는 이점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
200 : 반도체 장치 210 : 메모리 셀
220 : 감지증폭부 230 : 전압공급부
240 : 제1 프리차지부 250 : 제2 프리차지부

Claims (17)

  1. 풀업 전원라인을 통해 공급되는 풀업 구동전압과 풀다운 전원라인을 통해 공급되는 풀다운 구동전압을 이용하여, 데이터 라인 쌍에 실린 데이터를 감지 및 증폭하기 위한 감지증폭부; 및
    제1 모드시 상기 풀업 전원라인으로 제1 고전압을 상기 풀업 구동전압으로써 공급하고 상기 풀다운 전원라인으로 제1 저전압을 상기 풀다운 구동전압으로써 공급하고, 상기 제1 모드의 후속 모드인 제2 모드시 상기 제2 모드의 초기 구간 동안 상기 풀업 전원라인으로 상기 제1 고전압을 상기 풀업 구동전압으로써 공급하고 상기 풀다운 전원라인으로 상기 제1 저전압보다 전압레벨이 낮은 제2 저전압을 상기 풀다운 구동전압으로써 공급하기 위한 전압공급부
    를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 모드는 상기 데이터 라인 쌍에 실린 데이터가 증폭 및 유지되는 구간을 포함하고,
    상기 제2 모드는 상기 데이터 라인 쌍을 예정된 전압으로 프리차지하기 위한 구간을 포함하는 반도체 장치.
  3. 제1항에 있어서,
    상기 전압공급부는 상기 제1 모드의 초기 구간 동안 상기 제1 고전압보다 전압레벨이 높은 제2 고전압을 상기 풀업 구동전압으로써 공급하고 상기 제1 모드의 나머지 구간 동안 상기 제1 고전압을 상기 풀업 구동전압으로써 공급하는 반도체 장치.
  4. 제3항에 있어서,
    상기 전압공급부는,
    상기 제1 모드의 초기 구간 동안 상기 풀업 전원라인을 상기 제2 고전압으로 구동하기 위한 제1 풀업 구동부;
    상기 제1 모드의 나머지 구간 동안 상기 풀업 전원라인을 상기 제1 고전압으로 구동하기 위한 제2 풀업 구동부;
    상기 제1 모드의 초기 구간 및 나머지 구간 동안 상기 풀다운 전원라인을 상기 제1 저전압으로 구동하기 위한 제1 풀다운 구동부; 및
    상기 제2 모드의 초기 구간 동안 상기 풀다운 전원라인을 상기 제2 저전압으로 구동하기 위한 제2 풀다운 구동부를 포함하는 반도체 장치.
  5. 제1항에 있어서,
    상기 제2 모드의 나머지 구간 동안 상기 데이터 라인 쌍을 예정된 프리차지 전압으로 프리차지 하기 위한 제1 프리차지부; 및
    상기 제2 모드의 나머지 구간 동안 상기 풀업 전원라인과 상기 풀다운 전원라인을 상기 프리차지 전압으로 프리차지 하기 위한 제2 프리차지부를 더 포함하는 반도체 장치.
  6. 제5항에 있어서,
    상기 프리차지 전압은 상기 제1 고전압의 절반에 대응하는 전압레벨을 가지는 반도체 장치.
  7. 풀업 전원라인을 통해 공급되는 풀업 구동전압과 풀다운 전원라인을 통해 공급되는 풀다운 구동전압을 이용하여, 데이터 라인 쌍에 실린 데이터를 감지 및 증폭하기 위한 감지증폭부; 및
    제1 모드시 상기 풀업 전원라인으로 제1 고전압을 상기 풀업 구동전압으로써 공급하고 상기 풀다운 전원라인으로 제1 저전압을 상기 풀다운 구동전압으로써 공급하고, 상기 제1 모드의 후속 모드인 제2 모드시 상기 제2 모드의 초기 구간 동안 상기 풀업 전원라인으로 상기 제1 고전압보다 전압레벨이 높은 제2 고전압을 상기 풀업 구동전압으로써 공급하고 상기 풀다운 전원라인으로 상기 제1 저전압보다 전압레벨이 낮은 제2 저전압을 상기 풀다운 구동전압으로써 공급하기 위한 전압공급부
    를 포함하는 반도체 장치.
  8. 제7항에 있어서,
    상기 제1 모드는 상기 데이터 라인 쌍에 실린 데이터가 증폭 및 유지되는 구간을 포함하고,
    상기 제2 모드는 상기 데이터 라인 쌍을 예정된 전압으로 프리차지하기 위한 구간을 포함하는 반도체 장치.
  9. 제7항에 있어서,
    상기 전압공급부는 상기 제1 모드의 초기 구간 동안 상기 제1 고전압보다 높고 상기 제2 고전압보다 낮은 전압레벨의 제3 고전압을 상기 풀업 구동전압으로써 공급하고 상기 제1 모드의 나머지 구간 동안 상기 제1 고전압을 상기 풀업 구동전압으로써 공급하는 반도체 장치.
  10. 제9항에 있어서,
    상기 전압공급부는,
    상기 제1 모드의 초기 구간 동안 상기 풀업 전원라인을 상기 제3 고전압으로 구동하기 위한 제1 풀업 구동부;
    상기 제1 모드의 나머지 구간 동안 상기 풀업 전원라인을 상기 제1 고전압으로 구동하기 위한 제2 풀업 구동부;
    상기 제2 모드의 초기 구간 동안 상기 풀업 전원라인을 상기 제2 고전압으로 구동하기 위한 제3 풀업 구동부;
    상기 제1 모드의 초기 구간 및 상기 나머지 구간 동안 상기 풀다운 전원라인을 상기 제1 저전압으로 구동하기 위한 제1 풀다운 구동부; 및
    상기 제2 모드의 초기 구간 동안 상기 풀다운 전원라인을 상기 제2 저전압으로 구동하기 위한 제2 풀다운 구동부를 포함하는 반도체 장치.
  11. 제7항에 있어서,
    상기 제2 모드의 나머지 구간 동안 상기 데이터 라인 쌍을 예정된 프리차지 전압으로 프리차지 하기 위한 제1 프리차지부; 및
    상기 제2 모드의 나머지 구간 동안 상기 풀업 전원라인과 상기 풀다운 전원라인을 상기 프리차지 전압으로 프리차지 하기 위한 제2 프리차지부를 더 포함하는 반도체 장치.
  12. 제11항에 있어서,
    상기 프리차지 전압은 상기 제1 고전압의 절반에 대응하는 전압레벨을 가지는 반도체 장치.
  13. 정 비트라인과 부 비트라인을 포함하는 비트라인 쌍;
    상기 정 비트라인과 상기 부 비트라인 중 어느 하나에 접속된 메모리 셀;
    풀업 전원라인을 통해 공급되는 풀업 구동전압과 풀다운 전원라인을 통해 공급되는 풀다운 구동전압을 이용하여, 상기 비트라인 쌍에 실린 데이터를 감지 및 증폭하기 위한 감지증폭부;
    프리차지 모드의 초기 구간 동안 상기 풀업 전원라인을 승압전압으로 구동하기 위한 제1 풀업 구동부;
    상기 프리자치 모드의 초기 구간 동안 상기 풀다운 전원라인을 감압전압으로 구동하기 위한 제1 풀다운 구동부; 및
    상기 프리자치 모드의 나머지 구간 동안 상기 비트라인 쌍을 예정된 프리차지 전압으로 프리차지하기 위한 제1 프리차지부
    를 포함하는 반도체 장치.
  14. 제13항에 있어서,
    액티브 모드의 초기 구간 동안 상기 풀업 전원라인을 상기 승압전압보다 전압레벨이 낮은 전원전압으로 구동하기 위한 제2 풀업 구동부;
    상기 액티브 모드의 나머지 구간 동안 상기 풀업 전원라인을 상기 전원전압보다 전압레벨이 낮은 내부전압으로 구동하기 위한 제3 풀업 구동부; 및
    상기 액티브 모드의 초기 구간 및 나머지 구간 동안 상기 풀다운 전원라인을 상기 감압전압보다 전압레벨이 높은 접지전압으로 구동하기 위한 제2 풀다운 구동부를 더 포함하는 반도체 장치.
  15. 제13항에 있어서,
    상기 프리차지 전압은 상기 내부전압의 절반에 대응하는 전압레벨을 가지는 반도체 장치.
  16. 제15항에 있어서,
    상기 내부전압은 코어전압(VCORE)을 포함하고,
    상기 프리차지 전압은 비트라인 프리차지 전압(VBLP)을 포함하는 반도체 장치.
  17. 제13항에 있어서,
    상기 프리차지 모드의 나머지 구간 동안 상기 풀업 전원라인과 상기 풀다운 전원라인을 상기 프리차지 전압으로 프리차지 하기 위한 제2 프리차지부를 더 포함하는 반도체 장치.
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