KR20080101083A - 센스앰프회로 - Google Patents

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KR20080101083A
KR20080101083A KR1020070047316A KR20070047316A KR20080101083A KR 20080101083 A KR20080101083 A KR 20080101083A KR 1020070047316 A KR1020070047316 A KR 1020070047316A KR 20070047316 A KR20070047316 A KR 20070047316A KR 20080101083 A KR20080101083 A KR 20080101083A
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Abstract

본 발명은 전원라인에 연결되어 비트라인에 실린 데이터의 전압 레벨을 감지 및 증폭하는 센스앰프부; 전원제어신호에 응답하여 상기 전원라인을 풀다운 구동하는 풀다운부; 및 메모리 소자의 동작상태에 따라 상기 풀다운부의 풀다운 구동능력을 조절하는 구동조절부를 포함하는 센스앰프회로를 제공한다.
센스앰프, 브리더 회로

Description

센스앰프회로{Sense Amplifier Circuit}
도 1은 본 발명에 의한 일 실시예에 따른 센스앰프회로의 구성을 도시한 것이다.
도 2는 도 1에 포함된 구동조절부가 배치된 모습을 도시한 도면이다.
도 3은 도 1에 포함된 구동조절부의 동작 및 도 1의 센스앰프회로의 동작을 설명하기 위한 타이밍도이다.
도 4는 본 발명에 의한 다른 실시예에 따른 센스앰프회로의 구성을 도시한 것이다.
도 5는 일반적인 센스앰프회로의 구성을 도시한 것이다.
도 6은 도 5의 센스앰프회로의 동작을 설명하기 위한 타이밍도이다.
<도면의 주요부분에 대한 부호의 설명>
10: 센스앰프부 12: 센스앰프 구동부
14: 제1 구동부 16: 제2 구동부
18: 구동조절부 42: 균등화 신호 생성부
44: 버퍼부 46: 구동조절부
본 발명은 센스앰프회로에 관한 것으로, 더욱 구체적으로는 tRCD 특성을 개선하고, 누설전류를 감소시킬 수 있도록 한 센스앰프회로에 관한 것이다.
일반적으로 디램 셀(DRAM cell)은 하나의 트랜지스터와 하나의 캐패시터로 구성된다. 이러한 디램 셀은 읽기, 쓰기 및 리프레시 때 워드라인이 활성화되어 디램 셀의 캐패시터에 저장된 전하가 비트라인에 실려 센스앰프에 의해 증폭된다. 여기서, 워드라인이 활성화되기 전에 비트라인은 프리차지(precharge)된다. 비트라인에 실린 전하가 센스앰프에 의해 증폭될 때, 증폭을 빠르고 쉽게 하기 위해 센스앰프는 우선 오버드라이브 전압으로 오버드라이브 되고, 그 후에 내부전원으로 구동된다.
일반적인 센스앰프회로는 도5에 도시된 바와 같이, 비트라인(BL)과 비트바라인(BLB)에 실린 데이터를 증폭하는 센스앰프부(50)와, 제1 전원라인(CSP)에 오버드라이브 전압(VDD) 또는 코어전압(VCORE)을 선택적으로 인가하거나 제2 전원라인(CSN)에 접지전압(VSS)을 인가하는 센스앰프 구동부(52)를 포함한다.
센스앰프 구동부(52)는 제1 전원제어신호(SAP1)에 응답하여 오버드라이브 전압(VDD)을 제1 전원라인(CSP)에 인가하는 NMOS 트랜지스터(N52)와 제2 전원제어신호(SAP2)에 응답하여 코어전압(VCORE)을 제1 전원라인(CSP)에 인가하는 NMOS 트랜 지스터(N53)를 포함하는 제1 구동부(54), 및 제3 전원제어신호(SAN)에 응답하여 접지전압(VSS)을 제2 전원라인(CSN)에 인가하는 NMOS 트랜지스터(N54)로 구성된 제2 구동부(56)를 포함한다.
이와 같이 구성된 센스앰프회로의 동작을 도6을 참고하여 설명하면 다음과 같다. 우선, 도6에 도시된 바와 같이, 디램셀의 액티브(Active) 동작 초기에는 빠른 센싱동작 수행을 위해 제1 전원제어신호(SAP1)가 하이레벨로 인에이블되어 제1 전원라인(CSP)에 오버드라이브 전압(VDD)을 공급한다. 이와 같은 오버드라이빙 동작이 종료된 후 제2 전원제어신호(SAP2) 및 제3 전원제어신호(SAN)가 하이레벨로 인에이블 되어 제1 전원라인(CSP)은 코어전압(VCORE) 레벨을 유지하고, 제2 전원라인(CSN)은 접지전압(VSS) 레벨을 유지하면서 센싱동작, 즉 비트라인(BL)과 비트바라인(BLB)에 실린 데이터의 증폭동작이 개시된다. 이때, 제2 전원라인(CSN)이 접지전압(VSS) 레벨로 유지하지 못하는 경우 tRCD(RAS to CAS Delay) 특성이 저하되므로, NMOS 트랜지스터(N54)의 사이즈를 크게 설계해 제2 전원라인(CSN)이 접지전압(VSS) 레벨을 유지할 필요가 있다.
한편, 스탠바이(Standby) 상태에서는 프리차지 동작에 의해 제1 전원라인(CSP) 및 제2 전원라인(CSN)이 모두 VCORE/2 레벨로 된다. 이때, NMOS 트랜지스터(N54)를 통해 누설전류(off leakage)가 발생되는데, 이와 같은 누설전류량은 스탠바이 상태에서 발생되는 누설전류량의 90%까지 차지하기도 한다. 따라서, 스탠바이 상태에서 발생되는 누설전류량을 감소시키기 위해서는 NMOS 트랜지스터(N54)의 사이즈를 작게 설계할 필요가 있다.
이상 설명한 바를 정리하면 액티브 상태에서는 tRCD 특성 개선을 위해 NMOS 트랜지스터(N54)의 사이즈 크게 설계해야 하지만, 스탠바이 상태에서는 누설전류 NMOS 트랜지스터(N54)의 사이즈를 작게 설계해야 한다. 이는 NMOS 트랜지스터(N54)의 사이즈를 조절을 통해 tRCD 특성 개선과 누선전류 감소 효과를 모두 얻기는 어렵다는 것을 의미한다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 브리더회로(bleeder circuit)를 이용하여 액티브 상태에서는 전원라인의 전하를 충분히 접지단으로 유출시켜 tRCD 특성을 개선하고, 스탠바이 상태에서는 전원라인의 전하가 접지단으로 유출되는 것을 막아 누설전류를 감소시킬 수 있도록 한 센스앰프회로를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 전원라인에 연결되어 비트라인에 실린 데이터의 전압 레벨을 감지 및 증폭하는 센스앰프부; 전원제어신호에 응답하여 상기 전원라인을 풀다운 구동하는 풀다운부; 및 메모리 소자의 동작상태에 따라 상기 풀다운부의 풀다운 구동능력을 조절하는 구동조절부를 포함하는 센스앰프회로를 제공한다.
본 발명에서, 상기 풀다운부는 상기 전원라인과 제1 노드 사이에 연결되어, 상기 전원제어신호에 응답하여 턴온되는 MOS 트랜지스터인 것이 바람직하다.
본 발명에서, 상기 구동조절부는 상기 제1 노드 및 접지단 사이에서 상기 풀다운부와 직렬 연결되어, 프리차지 동작에 따라 인에이블되는 제1 인에이블신호에 응답하여 상기 제1 노드를 풀다운 구동하는 제1 풀다운소자; 및 상기 제1 노드 및 상기 접지단 사이에서 상기 풀다운부와 직렬 연결되어, 액티브 동작에 따라 인에이블되는 제2 인에이블신호에 응답하여 상기 제1 노드를 풀다운 구동하는 제2 풀다운소자를 포함한다.
본 발명에서, 상기 제1 및 제2 풀다운소자는 MOS 트랜지스터인 것이 바람직하다.
또한, 본 발명은 비트라인 전압을 프리차지하기 위한 균등화신호를 생성하는 신호생성부; 및 메모리 소자의 동작상태에 따라 상기 신호생성부의 풀다운 구동능력을 조절하는 구동조절부를 포함한다.
본 발명에서, 상기 신호생성부는 전원전압과 제1 노드 사이에 연결되어, 고전압에 응답하여 상기 제1 노드를 풀업구동하는 풀업소자; 및 상기 제1 노드와 제2 노드 사이에 연결되어, 버퍼링을 통해 균등화신호를 생성하는 버퍼를 포함한다.
본 발명에서, 상기 구동조절부는 상기 제2 노드 및 접지단 사이에 연결되어, 프리차지 동작에 따라 인에이블되는 제1 인에이블신호에 응답하여 상기 제2 노드를 풀다운 구동하는 제1 풀다운소자; 및 상기 제2 노드 및 접지단 사이에 연결되어, 액티브 동작에 따라 인에이블되는 제2 인에이블신호에 응답하여 상기 제2 노드를 풀다운 구동하는 제2 풀다운소자를 포함한다.
본 발명에서, 상기 제1 및 제2 풀다운소자는 MOS 트랜지스터인 것이 바람직하다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1은 본 발명에 의한 일 실시예에 따른 센스앰프회로의 구성을 도시한 것이다.
도시된 바와 같이, 본 실시예의 센스앰프회로는 비트라인(BL)과 비트바라인(BLB)에 실린 데이터를 증폭하는 센스앰프부(10)와, 제1 전원라인(CSP)에 오버드라이브 전압(VDD) 또는 코어전압(VCORE)을 선택적으로 인가하는 제1 구동부(14) 및 디램의 동작 상태에 따라 제2 전원라인(CSN)에 접지전압(VSS)의 인가되는 정도를 조절하는 제2 구동부(16)를 구비하는 센스앰프 구동부(12)를 포함한다.
제1 구동부(14)는 제1 전원제어신호(SAP1)에 응답하여 오버드라이브 전압(VDD)을 제1 전원라인(CSP)에 인가하는 NMOS 트랜지스터(N12)와 제2 전원제어신호(SAP2)에 응답하여 코어전압(VCORE)을 제1 전원라인(CSP)에 인가하는 NMOS 트랜지스터(N13)를 포함한다.
제2 구동부(16)는 제3 전원제어신호(SAN)에 응답하여 접지전압(VSS)을 인가하여 제2 전원라인(CSN)을 풀다운 구동하는 NMOS 트랜지스터(N14)를 포함한다. 또 한, 제2 구동부(16)는 액티브 상태에서 인에이블되는 제1 인에이블 신호(SS_conA) 및 스탠바이 상태에서 인에이블되는 제2 인에이블 신호(SS_conB)에 응답하여 제2 전원라인(CSN)이 풀다운 구동되는 정도를 조절하는 구동조절부(18)를 포함한다. 구동조절부(18)는 노드(A)와 접지단(VSS) 사이에 연결되어 제1 인에이블 신호(SS_conA)에 응답하여 노드(A)를 풀다운 구동하는 NMOS 트랜지스터(N15)와 노드(A)와 접지단(VSS) 사이에 연결되어 제2인에이블 신호(SS_conB)에 응답하여 노드(A)를 풀다운 구동하는 NMOS 트랜지스터(N16)를 포함한다.
여기서, NMOS 트랜지스터(N15)는 액티브 상태에서 제2 전원라인(CSN)의 전하를 충분히 유출시킬 수 있도록 사이즈가 크게, 즉 긴 폭(long width)과 짧은 길이(short length)로 설계하는 것이 바람직하다. 또한, NMOS 트랜지스터(N16)는 스탠바이 상태에서 제2 전원라인(CSN)의 전하가 유출되지 않도록 사이즈가 작게, 즉 짧은 폭(short width)과 긴 길이(long length)로 설계하는 것이 바람직하다. 구동조절부(18)는 일반적인 브리더회로(bleeder circuit)로 구현하는 것이 바람직하다.
또한, 제1 인에이블 신호(SS_conA)는 하이레벨로 인에이블되는 액티브 커맨드(ACT)에 응답하여 하이레벨로 인에이블되도록 생성되는 신호이고, 제2 인에이블 신호(SS_conB)는 로우레벨로 인에이블되는 프리차지 커맨드(PCG)에 응답하여 로우레벨로 인에이블되도록 생성되는 신호이다.
구동조절부(18)는 도2에서 도시된 바와 같이, 로우디코더(20) 내부의 소정 위치(200, 202)에 위치하거나, 컬럼디코더(22) 내부의 소정 위치(220, 222)에 배치되는 것이 바람직하다. 다만, 구동조절부(18)가 배치되는 위치는 접지단(VSS)과 연 결될 수만 있으면 코어영역 외부라도 무방하다.
이와 같이 구성된 센스앰프회로의 동작을 도3을 참고하여 설명하면 다음과 같다.
도3에 도시된 바와 같이, 우선 스탠바이 상태에서 액티브 커맨드(ACT)는 로우레벨로 디스에이블된 상태이고, 프리차지 커맨드(PCG)는 하이레벨로 인에이블된 상태이므로 NMOS 트랜지스터(N15)는 턴오프되고, NMOS 트랜지스터(N16)는 턴온된다. 이때, 제3 전원제어신호(SAN)는 로우레벨로 디스에이블되므로 NMOS 트랜지스터(N14)는 턴오프된다. 따라서, VCORE/2 레벨로 프리차지된 제2 전원라인(CSN)의 전하는 턴오프된 NMOS 트랜지스터(N14) 및 턴온된 NMOS 트랜지스터(N16)를 통해 방출될 수 있다. 이때, 작은 사이즈를 갖는 NMOS 트랜지스터(N16)를 통해서 제2 전원라인(CSN)의 전하가 거의 유출되지 않으므로 스탠바이 상태에서 누설전류량은 감소된다.
다음으로, 액티브 상태에 진입하면 액티브 커맨드(ACT)는 하이레벨로 인에이블되고, 프리차지 커맨드(PCG)는 로우레벨로 디스에이블되므로 NMOS 트랜지스터(N15)는 턴온되고, NMOS 트랜지스터(N16)는 턴오프된다. 이때, 제3 전원제어신호(SAN)는 하이레벨로 인에이블되므로 NMOS 트랜지스터(N14)는 턴온된다. 따라서, 제2 전원라인(CSN)의 전하는 턴온된 NMOS 트랜지스터(N14) 및 NMOS 트랜지스터(N15)를 통해 유출된다. 이때, NMOS 트랜지스터(N14) 및 NMOS 트랜지스터(N15)는 큰 사이즈로 설계되어 있으므로, 제2 전원라인(CSN)의 전하가 충분히 접지단(VSS)으로 방출된다. 따라서, 액티브 상태에서 제2 전원라인(CSN)은 일정한 접지전 압(VSS) 레벨을 유지할 수 있다.
이상 설명한 바와 같이, 본 실시예의 센스앰프회로는 브리더회로(bleeder circuit)를 통해 프리차지 상태에서는 누설전류를 감소시키고, 액티브 상태에서는 제2 전원라인(CSN)을 접지전압(VSS) 레벨로 유지시켜 tRCD 특성을 개선시킬 수 있다.
도 4는 본 발명에 의한 다른 실시예에 따른 센스앰프회로의 구성을 도시한 것이다.
도시된 바와 같이, 본 실시예의 센스앰프회로는 비트라인(BL)과 비트바라인(BLB)의 전압을 균등화하기 위한 반전 균등화 신호(BLEQB)를 생성하는 신호생성부(42)를 포함한다. 이때, 신호생성부(42)는 균등화 신호(BLEQ)를 버퍼링하여 반전 균등화 신호(BLEQB)를 생성하는 버퍼(44)와, 고전압(VPP)에 응답하여 버퍼(44)를 인에이블시키는 NMOS 트랜지스터(N424)를 포함한다. 또한, 신호생성부(42)는 액티브 상태에서 인에이블되는 제1 인에이블 신호(SS_conA) 및 스탠바이 상태에서 인에이블되는 제2 인에이블 신호(SS_conB)에 응답하여 버퍼부(44)의 구동능력을 조절하는 구동조절부(46)를 포함한다. 구동조절부(46)는 노드(C)와 접지단(VSS) 사이에 연결되어 제1 인에이블 신호(SS_conA)에 응답하여 노드(C)를 풀다운 구동하는 NMOS 트랜지스터(N430)와 노드(C)와 접지단(VSS) 사이에 연결되어 제2인에이블 신호(SS_conB)에 응답하여 노드(C)를 풀다운 구동하는 NMOS 트랜지스터(N431)를 포함한다. 여기서, NMOS 트랜지스터(N431)는 버퍼부(44)를 통해 전하가 유출되지 않도록 사이즈가 작게, 즉 짧은 폭(short width)과 긴 길이(long length)로 설계하는 것이 바람직하다. 구동조절부(46)는 일반적인 브리더회로(bleeder circuit)로 구현하는 것이 바람직하다.
이와 같이 구성된 센스앰프회로는 앞서 설명한 실시예에서와 마찬가지로 스탠바이 상태에서는 NMOS 트랜지스터(N430)를 턴오프시키고, NMOS 트랜지스터(N431)를 턴온시켜 전원전압(VDD)에서 접지단(VSS)으로 흘러나가는 누설전류를 방지하고 있다. 또한, 액티브 상태에서는 NMOS 트랜지스터(N430)를 턴온시키고, NMOS 트랜지스터(N432)는 톤오프시켜 버퍼부(44)의 풀다운 구동능력을 그대로 유지시키고 있다.
상기에서 본 발명에 따른 센스앰프회로는 비록 센스앰프에 사용되는 것을 예로 들어 설명했지만, 디램의 동작 상태 변화에 따라 구동 능력 및 누설전류량을 조절할 필요가 있는 장치에 널리 사용될 수 있다.
이상 설명한 바와 같이, 본 발명에 따른 센스앰프회로는 브리더회로(bleeder circuit)를 이용하여 액티브 상태에서는 전원라인의 전하를 충분히 접지단으로 유출시켜 tRCD 특성을 개선하고, 스탠바이 상태에서는 전원라인의 전하가 접지단으로 유출되는 것을 막아 누설전류를 감소시킬 수 있는 효과가 있다.
또한, 균등화 신호(BLEQ)를 생성하는 회로에 있어, 브리더회로를 추가함으로써, 스탠바이 상태에서 발생되는 누설전류량을 감소시킬 수 있는 효과도 있다.

Claims (8)

  1. 전원라인에 연결되어 비트라인에 실린 데이터의 전압 레벨을 감지 및 증폭하는 센스앰프부;
    전원제어신호에 응답하여 상기 전원라인을 풀다운 구동하는 풀다운부; 및
    메모리 소자의 동작상태에 따라 상기 풀다운부의 풀다운 구동능력을 조절하는 구동조절부를 포함하는 센스앰프회로.
  2. 제1항에 있어서, 상기 풀다운부는 상기 전원라인과 제1 노드 사이에 연결되어, 상기 전원제어신호에 응답하여 턴온되는 MOS 트랜지스터인 센스앰프회로.
  3. 제2항에 있어서, 상기 구동조절부는
    상기 제1 노드 및 접지단 사이에서 상기 풀다운부와 직렬 연결되어, 프리차지 동작에 따라 인에이블되는 제1 인에이블신호에 응답하여 상기 제1 노드를 풀다운 구동하는 제1 풀다운소자; 및
    상기 제1 노드 및 상기 접지단 사이에서 상기 풀다운부와 직렬 연결되어, 액티브 동작에 따라 인에이블되는 제2 인에이블신호에 응답하여 상기 제1 노드를 풀다운 구동하는 제2 풀다운소자를 포함하는 센스앰프회로.
  4. 제3항에 있어서, 상기 제1 및 제2 풀다운소자는 MOS 트랜지스터인 센스앰프회로.
  5. 비트라인 전압을 프리차지하기 위한 균등화신호를 생성하는 신호생성부; 및
    메모리 소자의 동작상태에 따라 상기 신호생성부의 풀다운 구동능력을 조절하는 구동조절부를 포함하는 센스앰프회로.
  6. 제5항에 있어서, 상기 신호생성부는
    전원전압과 제1 노드 사이에 연결되어, 고전압에 응답하여 상기 제1 노드를 풀업구동하는 풀업소자; 및
    상기 제1 노드와 제2 노드 사이에 연결되어, 버퍼링을 통해 균등화신호를 생성하는 버퍼를 포함하는 센스앰프회로.
  7. 제6항에 있어서, 상기 구동조절부는
    상기 제2 노드 및 접지단 사이에 연결되어, 프리차지 동작에 따라 인에이블 되는 제1 인에이블신호에 응답하여 상기 제2 노드를 풀다운 구동하는 제1 풀다운소자; 및
    상기 제2 노드 및 접지단 사이에 연결되어, 액티브 동작에 따라 인에이블되는 제2 인에이블신호에 응답하여 상기 제2 노드를 풀다운 구동하는 제2 풀다운소자를 포함하는 센스앰프회로.
  8. 제7항에 있어서, 상기 제1 및 제2 풀다운소자는 MOS 트랜지스터인 센스앰프회로.
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