CN105304122A - 半导体器件 - Google Patents

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Abstract

一种半导体器件包括：感测放大块，其适于基于经由上拉电源线供应的上拉驱动电压和经由下拉电源线供应的下拉驱动电压来感测并放大加载在数据线对上的数据；以及电压供应块，其适于在第一模式中，将第一高电压作为上拉驱动电压供应至上拉电源线，并且将第一低电压作为下拉驱动电压供应至下拉电源线，以及在作为第一模式的后续模式的第二模式的初始时段期间，将第一高电压作为上拉驱动电压供应至上拉电源线，并且将具有比第一低电压的电压电平低的电压电平的第二低电压作为下拉驱动电压供应至下拉电源线。

Description

半导体器件
相关申请的交叉引用
本申请要求2014年6月16日提交的申请号为10-2014-0072959的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的各种实施例涉及一种半导体设计技术，且更具体而言，涉及一种包括感测放大器的半导体器件。
背景技术
动态随机存取存储器(DRAM)是代表性的易失性存储器件。DRAM的存储器单元中的每个包括单元晶体管和单元电容器。单元晶体管选择单元电容器，并且单元电容器储存与数据相对应的电荷。
由于电荷因为泄漏成分的缘故而流入单元电容器或者从单元电容器中流出，因此存储器单元要周期性地再次储存相应的数据。周期性地执行以准确保持数据的操作被称作为刷新操作。在刷新操作期间，存储器件以预定的周期在激活模式和预充电模式之间反复。刷新操作执行如下。在激活模式中，存储器单元被选中，且随后位线感测放大器被使能。因而，位线感测放大器感测并放大从选中的存储器单元中传送的数据，然后将数据重新写入存储器单元。在预充电模式中，不选择存储器单元，并且位线感测放大器被禁止。因而，存储器单元保持储存的数据。
然而，当泄漏成分增加时，存储器单元的数据保持时间、即存储器单元在执行预充电操作之后能够可靠地保持储存在单元电容器中的数据的时间变短。因此，需要用于解决这些问题的技术。
发明内容
本发明的各种实施例针对一种半导体器件，其具有改善的存储器单元的数据保持时间。
此外，本发明的各种实施例针对一种半导体器件，其可以改善存储器单元的数据保持时间，并且改善在预充电模式中相应的数据线对的预充电时间。
此外，本发明的各种实施例针对一种半导体器件，其具有改善的将重新写入的数据传送至存储器单元所花费的时间、改善的存储器单元的数据保持时间、以及改善的在预充电模式中相应的数据线对的预充电时间。
根据本发明的一个实施例，一种半导体器件包括：感测放大块，其适于基于经由上拉电源线供应的上拉驱动电压和经由下拉电源线供应的下拉驱动电压来感测并放大加载在数据线对上的数据；以及电压供应块，其适于在第一模式中，将第一高电压作为上拉驱动电压供应至上拉电源线，并且将第一低电压作为下拉驱动电压供应至下拉电源线，以及在作为第一模式的后续模式的第二模式的初始化时段期间，将第一高电压作为上拉驱动电压供应至上拉电源线，并且将具有比第一低电压的电压电平低的电压电平的第二低电压作为下拉驱动电压供应至下拉电源线。
第一模式可以包括将加载在数据线上的数据放大并保持的部分，以及第二模式可以包括利用预定的电压对数据线预充电的时段。
电压供应块可以在第一模式的初始时段期间供应具有比第一高电压的电压电平高的电压电平的第二高电压作为上拉驱动电压，以及在第一模式的其余时段期间供应第一高电压作为上拉驱动电压。
电压供应块可以包括：第一上拉驱动单元，其适于在第一模式的初始时段期间，利用第二高电压来驱动上拉电源线；第二上拉驱动单元，其适于在第一模式的其余时段期间，利用第一高电压来驱动上拉电源线；第一下拉驱动单元，其适于在第一模式的初始时段和其余时段期间，利用第一低电压来驱动下拉电源线；以及第二下拉驱动单元，其适于在第二模式的初始时段期间，利用第二低电压来驱动下拉电源线。
半导体器件还可以包括：第一预充电块，其适于在第二模式的其余时段期间，利用预定的预充电电压对数据线预充电；以及第二预充电块，其适于在第二模式的其余时段期间，利用预充电电压对上拉电源线和下拉电源线预充电。
预充电电压可以具有与第一高电压的一半相对应的电压电平。
根据本发明的一个实施例，一种半导体器件包括：感测放大块，其适于基于经由上拉电源线供应的上拉驱动电压和经由下拉电源线供应的下拉驱动电压来感测并放大加载在数据线对上的数据；以及电压供应块，其适于在第一模式中，将第一高电压作为上拉驱动电压供应至上拉电源线，并且将第一低电压作为下拉驱动电压供应至下拉电源线，以及在作为第一模式的后续模式的第二模式的初始时段期间，将具有比第一高电压的电压电平高的电压电平的第二高电压作为上拉驱动电压供应至上拉电源线，并且将具有比第一低电压的电压电平低的电压电平的第二低电压作为下拉驱动电压供应至下拉电源线。
第一模式可以包括将加载在数据线上的数据放大且保持的时段，以及第二模式可以包括利用预定的电压对数据线预充电的时段。
电压供应块可以在第一模式的初始时段期间，供应具有比第一高电压的电压电平高、且比第二高电压的电压电平低的电压电平的第三高电压作为上拉驱动电压，以及在第一模式的其余时段期间供应第一高电压作为上拉驱动电压。
电压供应块可以包括：第一上拉驱动单元，其适于在第一模式的初始时段期间，利用第三高电压来驱动上拉电源线；第二上拉驱动单元，其适于在第一模式的其余时段期间，利用第一高电压来驱动上拉电源线；第三上拉驱动单元，其适于在第二模式的初始时段期间，利用第二高电压来驱动上拉电源线；以及第二下拉驱动单元，其适于在第二模式的初始时段期间，利用第二低电压来驱动下拉电源线。
半导体器件还可以包括：第一预充电块，其适于在第二模式的其余时段期间，利用预定的预充电电压对数据线预充电；以及第二预充电块，其适于在第二模式的其余时段期间，利用预充电电压对上拉电源线和下拉电源线预充电。
预充电电压可以具有与第一高电压的一半相对应的电压电平。
根据本发明的一个实施例，一种半导体器件包括：位线对，其包括位线和互补位线；存储器单元，其与位线和互补位线之间的一个位线耦接；感测放大块，其适于基于经由上拉电源线供应的上拉驱动电压和经由下拉电源线供应的下拉驱动电压来感测并放大加载在位线上的数据；第一上拉驱动块，其适于在预充电模式的初始时段期间，利用升高的电压来驱动上拉电源线；第一下拉驱动块，其适于在预充电模式的初始时段期间，利用负电压来驱动下拉电源线；以及第一预充电块，其适于在预充电模式的其余时段期间，利用预定的预充电电压对位线预充电。
半导体器件还可以包括：第二上拉驱动单元，其适于在激活模式的初始时段期间，利用具有比升高的电压的电压电平低的电压电平的电源电压来驱动上拉电源线；第三上拉驱动单元，其适于在激活模式的其余时段期间，利用具有比电源电压的电压电平低的电压电平的内部电压来驱动上拉电源线；以及第二下拉驱动单元，其适于在激活模式的初始时段和其余时段期间，利用具有比负电压的电压电平高的电压电平的接地电压来驱动下拉电源线。
预充电电压可以具有与内部电压的一半相对应的电压电平。
内部电压可以包括核心电压，以及预充电电压包括位线预充电电压。
半导体器件还可以包括：第二预充电块，其适于在预充电模式的其余时段期间，利用预充电电压对上拉电源线和下拉电源线预充电。
附图说明
图1是图示半导体器件的框图。
图2是用于描述图1中所示的半导体器件的操作的时序图。
图3是用于描述根据图1中所示的半导体器件的操作的位线对的电压电平变化的波形图。
图4是图示根据本发明的一个实施例的半导体器件的框图。
图5是用于描述图4中所示的半导体器件的操作的时序图。
图6是用于描述根据图4中所示的半导体器件的操作的位线对的电压电平变化的波形图。
具体实施方式
在下文中，参照附图更详细地描述本发明的各种实施例。然而，本发明可以用不同的方式实施，而不应解释为限制于本文所列的实施例。确切地说，提供这些实施例使得本公开充分与完整，并向本领域技术人员充分地表达本发明的范围。在本公开中，附图标记在本发明的各附图和实施例中直接对应于相似的部分。
附图并非按比例绘制，并且在一些情况下，可能夸大比例以清楚地示出实施例的特征。在本说明书中，使用了特定的术语。使用这些术语用以描述本发明，而不是用于限制意义或者限定本发明的范围。还应当注意的是，在本说明书中，“和/或”表示包括布置在“和/或”之前和之后的一个或更多个部件。另外，“连接/耦接”不仅表示一个部件与另一个部件直接耦接，还表示经由中间部件与另一个部件间接耦接。另外，只要未在句子中特意提及，单数形式可以包括复数形式。此外，在说明书中使用的“包括/包含”或“包括有/包含有”表示存在或增加一个或多个部件、步骤、操作以及元件。
以下将以DRAM为半导体器件的一个实例来描述。
图1是图示半导体器件100的框图。
参见图1，半导体器件100可以包括：位线对BL和BLB、存储器单元110、感测放大块120、电压供应块130、第一预充电块140和第二预充电块150。所述位线对包括位线BL和互补位线BLB。存储器单元110与位线BL和互补位线BLB之间的一个位线耦接。感测放大块120基于经由上拉电源线RT0供应的上拉驱动电压和经由下拉电源线SB供应的下拉驱动电压来感测并放大加载在位线BL和BLB上的数据。电压供应块130在激活模式中将电源电压VDD和核心电压VCORE作为上拉驱动电压供应至上拉电源线RT0，并且将接地电压VSS作为下拉驱动电压供应至下拉电源线SB，以及在预充电模式的初始时段期间，将泵浦电压(pumpingvoltage)VPUMP作为上拉驱动电压供应至上拉电源线RT0，并且将接地电压VSS作为下拉驱动电压供应至下拉电源线SB。第一预充电块140在预充电模式中利用位线预充电电压VBLP对位线BL和BLB预充电。第二预充电块150在预充电模式中利用位线预充电电压VBLP对上拉电源线RT0和下拉电源线SB预充电。
在本文中，核心电压VCORE、位线预充电电压VBLP和泵浦电压VPUMP可以是基于从外部供应的电源电压VDD而在内部产生的内部电压。例如，核心电压VCORE可以是通过降低电源电压VDD来产生的，以及位线预充电电压VBLP可以是通过降低核心电压VCORE来产生的，例如VBLP＝VCORE/2，以及泵浦电压VPUMP可以是通过升高电源电压VDD来产生的。因此，位线预充电电压VBLP可以具有比核心电压VCORE的电压电平低的电压电平，以及核心电压VCORE可以具有比电源电压VDD的电压电平低的电压电平，以及泵浦电压VPUMP可以具有比电源电压VDD的电压电平高的电压电平。
存储器单元110可以包括：单元电容器C，其用于储存数据；以及晶体管T，其用于控制电荷共享位线BL与互补位线BLB之间一个位线和单元电容器C。例如，单元电容器C耦接在接地电压VSS端子与储存节点之间，并且晶体管T可以包括NMOS晶体管，所述NMOS晶体管使字线WL与栅极耦接，以及源极和漏极耦接在储存节点与位线BL之间。尽管在图1中未示出，但是互补位线BLB耦接有存储器单元。
感测放大块120可以利用经由上拉电源线RT0和下拉电源线SB供应的驱动电压来感测并放大加载在位线BL和BLB上的数据。例如，感测放大块120可以包括交叉耦接锁存放大器。
电压供应块130可以包括第一上拉驱动单元P1、第二上拉驱动单元P2、第三上拉驱动单元P3以及第一下拉驱动单元N1。第一上拉驱动单元P1基于第一上拉驱动信号SAP1而在激活模式的初始时段期间利用电源电压VDD来驱动上拉电源线RT0。第二上拉驱动单元P2基于第二上拉驱动信号SAP2而在激活模式的其余时段期间利用核心电压VCORE来驱动上拉电源线RT0。第三上拉驱动单元P3基于第三上拉驱动信号SAP3而在预充电模式的初始时段期间利用泵浦电压VPUMP来驱动上拉电源线RT0。第一下拉驱动单元N1基于下拉驱动信号SAN而在激活模式的整个时段和预充电模式的初始时段期间利用接地电压VSS来驱动下拉电源线SB。
第一预充电块140可以基于均衡信号BLEQ而在预充电模式的其余时段期间利用位线预充电电压VBLP对位线BL和BLB预充电。
第二预充电块150可以基于均衡信号BLEQ而在预充电模式的其余时段期间利用位线预充电电压VBLP对上拉电源线RT0和下拉电源线SB预充电。
图2是用于描述图1中所示的半导体器件的操作的时序图。图3是用于描述根据图1中所示的半导体器件的操作的位线BL和BLB的电压电平变化的波形图。
参见图2和图3，字线WL可以在与激活模式相对应的时段期间被激活至逻辑高电平，以及在与预充电模式相对应的时段期间被去激活至逻辑低电平。例如，字线WL可以基于激活命令(未示出)被激活，以及基于预充电命令PCG被去激活。
第一上拉驱动信号SAP1可以在激活模式的初始时段的一部分期间被激活，以及第二上拉驱动信号SAP2可以在第一上拉驱动信号SAP1被去激活之后、在激活模式的其余时段期间被激活。第三上拉驱动信号SAP3可以在第二上拉驱动信号SAP2被去激活之后、在预充电模式的初始时段期间被激活，以及下拉驱动信号SAN可以在激活模式的初始时段的一部分和预充电模式的初始时段期间被连续不断地激活。例如，第一上拉驱动信号至第三上拉驱动信号SAP1、SAP2和SAP3以及下拉驱动信号SAN可以是通过激活命令和预充电命令PCG的组合来产生的。
当单元晶体管T在激活模式中导通时，存储器单元110在位线BL与单元电容器C之间具有电荷共享。当假设具有逻辑高电平的数据储存在单元电容器C中时，位线BL可以从位线预充电电压VBLP电平增加预定的电压电平那么高。因而，在位线BL与互补位线BLB之间可以出现预定的电压电平。
在此条件下，第一上拉驱动单元P1可以基于第一上拉驱动信号SAP1而在激活模式的初始时段的一部分期间利用电源电压VDD来驱动上拉电源线RT0，以及第一下拉驱动单元N1可以基于下拉驱动信号SAN而在激活模式的初始时段的一部分期间利用接地电压VSS来驱动下拉电源线SB。因此，感测放大块120可以在激活模式的初始时段的一部分期间将位线BL的电压电平放大至电源电压VDD，并且将互补位线BLB的电压电平放大至接地电压VSS。即，感测放大块120可以基于电源电压VDD和接地电压VSS来感测并放大加载在位线BL和BLB上的数据。在感测放大块120的初始时段、即表示激活模式的初始时段的一部分期间，将电压电平放大至具有比目标电压(诸如VCORE)高的电平的电压(诸如VDD)的操作，被称作为过驱动(over-driving)操作。
第二上拉驱动单元P2可以基于第二上拉驱动信号SAP2而在激活模式的其余时段期间利用核心电压VCORE来驱动上拉电源线RT0，以及第一下拉驱动单元N1可以基于下拉驱动信号SAN而在激活模式的其余时段期间利用接地电压VSS来驱动下拉电源线SB。因此，感测放大块120可以在激活模式的其余时段期间将位线BL的电压电平保持为核心电压VCORE，以及将互补位线BLB的电压电平保持为接地电压VSS。
第三上拉驱动单元P3可以基于第三上拉驱动信号SAP3而在预充电模式的初始时段期间利用泵浦电压VPUMP来驱动上拉电源线RT0，以及第一下拉驱动单元N1可以基于下拉驱动信号SAN而在预充电模式的初始时段期间利用接地电压VSS来驱动下拉电源线SB。因此，感测放大块120可以在预充电模式的初始时段期间将位线BL的电压电平放大至泵浦电压VPUMP，并且将互补位线BLB的电压电平保持为接地电压VSS。即，感测放大块120可以在预充电模式的初始时段期间执行过驱动操作。
随后，第一预充电块140可以在预充电模式的其余时段期间利用位线预充电电压VBLP对位线BL和BLB预充电，以及第二预充电块150可以在预充电模式的其余时段期间利用位线预充电电压VBLP对上拉电源线RT0和下拉电源线SB预充电。
根据图1中所示的半导体器件，由于在存储器单元110被去激活之前具有与泵浦电压VPUMP相对应的逻辑高电平的数据在预充电模式的初始时段期间被重新写入至单元电容器C，所以可以在预充电模式的其余时段期间改善数据保持时间。此外，尽管在附图中未示出，但是当在激活模式的其余时段期间执行写入操作时，用于将写入数据重新写入至存储器单元110的时间可以因为在预充电模式的初始时段期间的过驱动操作而改善。
然而，在半导体器件100中，如图3中所示，在预充电模式中要花费长时间利用位线预充电电压VBLP对位线BL和BLB预充电。这是因为，随着位线BL的电压电平由于在预充电模式的初始时段期间的过驱动操作而被放大至泵浦电压VPUMP，位线BL和BLB未被准确地预充电至作为核心电压VCORE和接地电压VSS的中间电平的位线预充电电压VBLP。因此，半导体器件100具有可能恶化的预充电时间tRP，并且可能在预充电模式中的位线预充电电压VBLP中产生噪声。
图4是图示根据本发明的一个实施例的半导体器件200的框图。
参见图4，半导体器件200可以包括位线对BL和BLB、存储器单元210、感测放大块220、电压供应块230、第一预充电块240和第二预充电块250。
位线BL和BLB包括位线BL和互补位线BLB。存储器单元210与位线BL和互补位线BLB之间的一个位线耦接。尽管在图4中未示出，但是互补位线BLB耦接有存储器单元。
感测放大块220基于经由上拉电源线RT0供应的上拉驱动电压和经由下拉电源线SB供应的下拉驱动电压来感测并放大加载在位线BL和BLB上的数据。电压供应块230在激活模式中将电源电压VDD和核心电压VCORE作为上拉驱动电压供应至上拉电源线RT0，并且将接地电压VSS作为下拉驱动电压供应至下拉电源线SB，以及在预充电模式的初始时段期间将泵浦电压VPUMP作为上拉驱动电压供应至上拉电源线RT0，并且将负电压VN作为下拉驱动电压供应至下拉电源线SB。第一预充电块240在预充电模式的其余时段期间利用位线预充电电压VBLP对位线BL和BLB预充电。第二预充电块250在预充电模式的其余时段期间利用位线预充电电压VBLP对上拉电源线RT0和下拉电源线SB预充电。
在本文中，核心电压VCORE、位线预充电电压VBLP、泵浦电压VPUMP和负电压VN可以是基于从外部供应的电源电压VDD和接地电压VSS在内部产生的内部电压。例如，核心电压VCORE可以是通过降低电源电压VDD来产生的，以及位线预充电电压VBLP可以是通过降低核心电压VCORE来产生的，例如VBLP＝VCORE/2，以及泵浦电压VPUMP可以是通过升高电源电压VDD来产生的，以及负电压VN可以是通过降低接地电压VSS来产生的。因此，位线预充电电压VBLP可以具有比核心电压VCORE的电压电平低的电压电平，以及核心电压VCORE可以具有比电源电压VDD的电压电平低的电压电平。泵浦电压VPUMP可以具有比电源电压VDD的电压电平高的电压电平，以及负电压VN可以具有比接地电压VSS的电压电平低的电压电平。
存储器单元210可以包括：储存数据的单元电容器C，以及用于控制电荷共享位线BL与互补位线BLB之间的一个位线和单元电容器C的晶体管T。例如，单元电容器C可以耦接在接地电压VSS端子与储存节点之间，以及晶体管T可以包括NMOS晶体管，其中字线WL与栅极耦接，以及源极和漏极耦接在储存节点与位线BL之间。
感测放大块220可以利用经由上拉电源线RT0和下拉电源线SB供应的驱动电压来感测并放大加载在位线BL和BLB上的数据。例如，感测放大块220可以包括交叉耦接锁存放大器。
电压供应块230可以包括：上拉驱动电路单元P1、P2和P3，其用于在不同的时段期间利用不同的电压来驱动上拉电源线RT0；以及下拉驱动电路单元N1和N2，其用于在不同的时段期间利用不同的电压来驱动下拉电源线SB。
上拉驱动电路单元P1、P2和P3可以分成第一上拉驱动单元P1、第二上拉驱动单元P2和第三上拉驱动单元P3。第一上拉驱动单元P1基于第一上拉驱动信号SAP1而在激活模式的初始时段的一部分期间利用电源电压VDD来驱动上拉电源线RT0。第二上拉驱动单元P2基于第二上拉驱动信号SAP2而在激活模式的其余时段期间利用核心电压VCORE来驱动上拉电源线RT0，所述激活模式的其余时段包括激活模式的整个时段之中的、经过初始时段的一部分之后的时段。第三上拉驱动单元P3基于第三上拉驱动信号SAP3而在预充电模式的初始时段期间利用泵浦电压VPUMP来驱动上拉电源线RT0。例如，第一上拉驱动单元P1可以包括：第一PMOS晶体管，其中，第一上拉驱动信号SAP1被输入至栅极，以及源极和漏极耦接在电源电压VDD端子与上拉电源线RT0之间，以及第二上拉驱动单元P2可以包括第二PMOS晶体管，其中，第二上拉驱动信号SAP2被输入至栅极，以及源极和漏极耦接在核心电压VCORE端子与上拉电源线RT0之间，以及第三上拉驱动单元P3可以包括第三PMOS晶体管，其中，第三上拉驱动信号SAP3被输入至栅极，以及源极和漏极耦接在泵浦电压VPUMP端子与上拉电源线RT0之间。
下拉驱动电路单元N1和N2可以分成第一下拉驱动单元N1和第二下拉驱动单元N2。第一下拉驱动单元N1基于第一下拉驱动信号SAN1而在激活模式的初始时段的一部分和其余时段期间利用接地电压VSS来驱动下拉电源线SB。第二下拉驱动单元N2基于第二下拉驱动信号SAN2而在预充电模式的初始时段期间利用负电压VN来驱动下拉电源线SB。例如，第一下拉驱动单元N1可以包括第一NMOS晶体管，其中，第一下拉驱动信号SAN1被输入至栅极，以及源极和漏极耦接在接地电压VSS端子与下拉电源线SB之间，以及第二下拉驱动单元N2可以包括第二NMOS晶体管，其中，第二下拉驱动信号SAN2被输入至栅极，以及源极和漏极耦接在接地电压VSS端子与下拉电源线SB之间。
第一预充电块240可以基于均衡信号BLEQ而在预充电模式的其余时段期间利用位线预充电电压VBLP对位线BL和BLB预充电，以及第二预充电块250可以基于均衡信号BLEQ而在预充电模式的其余时段期间利用位线预充电电压VBLP对上拉电源线RT0和下拉电源线SB预充电。
图5是用于描述图4中所示的半导体器件200的操作的时序图。图6是用于描述根据图4中所示的半导体器件200的操作的位线BL和BLB的电压电平变化的波形图。
参见图5和图6，字线WL可以在与激活模式相对应的时段期间被激活至逻辑高电平，以及在与预充电模式相对应的时段期间被去激活至逻辑低电平。例如，字线WL可以基于激活命令(未示出)被激活，以及基于预充电命令PCG被去激活。
第一上拉驱动信号SAP1可以在激活模式的初始时段的一部分期间被激活，所述激活模式的初始时段的一部分包括在字线WL被激活之后经过预定时间之后的时段，以及第二上拉驱动信号SAP2可以在第一上拉驱动信号SAP1被去激活之后、在激活模式的其余时段期间被激活，以及第三上拉驱动信号SAP3可以在第二上拉驱动信号SAP2被去激活之后、在预充电模式的初始时段期间被激活。第一下拉驱动信号SAN1可以在激活模式的初始时段的一部分和其余时段期间被连续不断地激活，第二下拉驱动信号SAN2可以在第一下拉驱动信号SAN1被去激活之后、在预充电模式的初始时段期间被激活。例如，第一上拉驱动信号至第三上拉驱动信号SAP1、SAP2和SAP3以及第一下拉驱动信号SAN1和第二下拉驱动信号SAN2可以以激活命令和预充电命令PCG的组合而产生。
当单元晶体管T在激活模式中导通时，存储器单元210在位线BL与单元电容器C之间具有电荷共享。当假设具有逻辑高电平的数据储存在单元电容器C中时，位线BL可以从位线预充电电压VBLP电平增加预定的电压电平那么高。因而，在位线BL与互补位线BLB之间可以出现预定的电压电平。
在此条件下，第一上拉驱动单元P1可以基于第一上拉驱动信号SAP1而在激活模式的初始时段的一部分期间利用电源电压VDD来驱动上拉电源线RT0，以及第一下拉驱动单元N1可以基于第一下拉驱动信号SAN1而在激活模式的初始时段的一部分期间利用接地电压VSS来驱动下拉电源线SB。因此，感测放大块220可以在激活模式的初始时段的一部分期间将位线BL的电压电平放大至电源电压VDD，并且将互补位线BLB的电压电平放大至接地电压VSS。即，感测放大块220可以基于电源电压VDD和接地电压VSS来感测并放大加载在位线BL和BLB上的数据。在感测放大块220的初始时段、即表示激活模式的初始时段的一部分期间，将电压电平放大至具有比目标电压(诸如VCORE)高的电平的电压(诸如VDD)的操作被称作为过驱动操作。
第二上拉驱动单元P2可以基于第二上拉驱动信号SAP2而在激活模式的其余时段期间利用核心电压VCORE来驱动上拉电源线RT0，以及第一下拉驱动单元N1可以基于第一下拉驱动信号SAN1而在激活模式的其余时段期间利用接地电压VSS来驱动下拉电源线SB。因此，感测放大块220可以在激活模式的其余时段期间将位线BL的电压电平保持为核心电压VCORE，以及将互补位线BLB的电压电平保持为接地电压VSS。
第三上拉驱动单元P3可以基于第三上拉驱动信号SAP3而在预充电模式的初始时段期间利用泵浦电压VPUMP来驱动上拉电源线RT0，以及第二下拉驱动单元N2可以基于第二下拉驱动信号SAN2而在预充电模式的初始时段期间利用负电压VN来驱动下拉电源线SB。因此，感测放大块220可以在预充电模式的初始时段期间将位线BL的电压电平放大至泵浦电压VPUMP，以及将互补位线BLB的电压电平放大至负电压VN。即，感测放大块220可以在预充电模式的初始时段期间同时执行欠驱动(under-driving)操作和过驱动操作。欠驱动操作的意思是将电压电平放大至具有比目标电压(诸如VSS)低的电平的电压(诸如VN)的操作。
随后，第一预充电块240可以在预充电模式的其余时段期间利用位线预充电电压VBLP对位线BL和BLB预充电，以及第二预充电块250可以在预充电模式的其余时段期间利用位线预充电电压VBLP对上拉电源线RT0和下拉电源线SB预充电。
根据本发明的实施例，由于在预充电模式的其余时段期间执行欠驱动操作，所以可以在预充电模式的其余时段期间改善具有逻辑低电平的数据的数据保持时间。此外，尽管在附图中未示出，但是当在激活模式的其余时段期间执行写入操作时，用于将写入数据传送至存储器单元210所花费的时间可以因为在预充电模式的初始时段期间的欠驱动操作而改善。此外，如图6中所示，由于随着在预充电模式的初始时段期间同时执行过驱动操作和欠驱动操作而使位线BL和BLB可以准确地预充电至或均衡至作为核心电压VCORE和接地电压VSS的中间电平的位线预充电电压VBLP电平，因此改善了预充电时间tRP，并且不在预充电模式中的位线预充电电压VBLP中产生噪声。
根据本发明的实施例，由于刷新周期可以随着数据保持时间被改善而改善，因此刷新操作的性能可以改善。
此外，根据本发明的实施例，由于施加预充电命令的时间tWR可以随着传送写入数据的时间被改善而改善，因此数据写入的性能可以改善。
此外，根据本发明的实施例，由于反映在用于预充电模式的预充电电压中的噪声可以随着预充电时间tRP被改善而最小化，因此预充电操作的性能可以改善。
以上已经参照具体的实施例描述了本发明，但是应当注意的是，本发明的实施例不是限制性的，而是描述性的。此外，应当注意的是，在不脱离所附权利要求所限定的本发明的范围的情况下，本领域的技术人员可以通过替换、变化和修改的各种方式来实现本发明。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种半导体器件，包括：
感测放大块，其适于：基于经由上拉电源线供应的上拉驱动电压和经由下拉电源线供应的下拉驱动电压来感测并放大加载在数据线对上的数据；以及
电压供应块，其适于：在第一模式中，将第一高电压作为所述上拉驱动电压供应至所述上拉电源线，并且将第一低电压作为所述下拉驱动电压供应至所述下拉电源线，以及在作为所述第一模式的后续模式的第二模式的初始时段期间，将所述第一高电压作为所述上拉驱动电压供应至所述上拉电源线，并且将具有比所述第一低电压的电压电平低的电压电平的第二低电压作为所述下拉驱动电压供应至所述下拉电源线。
技术方案2.如技术方案1所述的半导体器件，其中，所述第一模式包括：将加载在所述数据线上的数据放大并保持的部分，以及所述第二模式包括：利用预定的电压对所述数据线预充电的时段。
技术方案3.如技术方案1所述的半导体器件，其中，所述电压供应块在所述第一模式的初始时段期间，供应具有比所述第一高电压的电压电平高的电压电平的第二高电压作为所述上拉驱动电压，以及在所述第一模式的其余时段期间，供应所述第一高电压作为所述上拉驱动电压。
技术方案4.如技术方案3所述的半导体器件，其中，所述电压供应块包括：
第一上拉驱动单元，其适于：在所述第一模式的所述初始时段期间，利用所述第二高电压来驱动所述上拉电源线；
第二上拉驱动单元，其适于：在所述第一模式的所述其余时段期间，利用所述第一高电压来驱动所述上拉电源线；
第一下拉驱动单元，其适于：在所述第一模式的所述初始时段和所述其余时段期间，利用所述第一低电压来驱动所述下拉电源线；以及
第二下拉驱动单元，其适于：在所述第二模式的所述初始时段期间，利用所述第二低电压来驱动所述下拉电源线。
技术方案5.如技术方案1所述的半导体器件，还包括：
第一预充电块，其适于：在所述第二模式的其余时段期间，利用预定的预充电电压对所述数据线预充电；以及
第二预充电块，其适于：在所述第二模式的所述其余时段期间，利用所述预充电电压对所述上拉电源线和所述下拉电源线预充电。
技术方案6.如技术方案5所述的半导体器件，其中，所述预充电电压具有与所述第一高电压的一半相对应的电压电平。
技术方案7.一种半导体器件，包括：
感测放大块，其适于：基于经由上拉电源线供应的上拉驱动电压和经由下拉电源线供应的下拉驱动电压，来感测并放大加载在数据线对上的数据；以及
电压供应块，其适于：在第一模式中，将第一高电压作为所述上拉驱动电压供应至所述上拉电源线，并且将第一低电压作为所述下拉驱动电压供应至所述下拉电源线，以及在作为所述第一模式的后续模式的第二模式的初始时段期间，将具有比所述第一高电压的电压电平高的电压电平的第二高电压作为所述上拉驱动电压供应至所述上拉电源线，并且将具有比所述第一低电压的电压电平低的电压电平的第二低电压作为所述下拉驱动电压供应至所述下拉电源线。
技术方案8.如技术方案7所述的半导体器件，其中，所述第一模式包括：将加载在所述数据线上的数据放大且保持的时段，以及所述第二模式包括：利用预定的电压对所述数据线预充电的时段。
技术方案9.如技术方案7所述的半导体器件，其中，所述电压供应块在所述第一模式的初始时段期间，供应具有比所述第一高电压的电压电平高、且比所述第二高电压的电压电平低的电压电平的第三高电压作为所述上拉驱动电压，以及在所述第一模式的其余时段期间，供应所述第一高电压作为所述上拉驱动电压。
技术方案10.如技术方案9所述的半导体器件，其中，所述电压供应块包括：
第一上拉驱动单元，其适于：在所述第一模式的所述初始时段期间，利用所述第三高电压来驱动所述上拉电源线；
第二上拉驱动单元，其适于：在所述第一模式的所述其余时段期间，利用所述第一高电压来驱动所述上拉电源线；
第三上拉驱动单元，其适于：在所述第二模式的所述初始时段期间，利用所述第二高电压来驱动所述上拉电源线；以及
第二下拉驱动单元，其适于：在所述第二模式的所述初始时段期间，利用所述第二低电压来驱动所述下拉电源线。
技术方案11.如技术方案7所述的半导体器件，还包括：
第一预充电块，其适于：在所述第二模式的其余时段期间，利用预定的预充电电压对所述数据线预充电；以及
第二预充电块，其适于：在所述第二模式的所述其余时段期间，利用所述预充电电压对所述上拉电源线和所述下拉电源线预充电。
技术方案12.如技术方案11所述的半导体器件，其中，所述预充电电压具有与所述第一高电压的一半相对应的电压电平。
技术方案13.一种半导体器件，包括：
位线对，其包括位线和互补位线；
存储器单元，其与所述位线和所述互补位线之间的一个位线耦接；
感测放大块，其适于：基于经由上拉电源线供应的上拉驱动电压和经由下拉电源线供应的下拉驱动电压，来感测和放大加载在所述位线上的数据；
第一上拉驱动块，其适于：在预充电模式的初始时段期间，利用升高的电压来驱动所述上拉电源线；
第一下拉驱动块，其适于：在所述预充电模式的所述初始时段期间，利用负电压来驱动所述下拉电源线；以及
第一预充电块，其适于：在所述预充电模式的其余时段期间，利用预定的预充电电压对所述位线预充电。
技术方案14.如技术方案13所述的半导体器件，还包括：
第二上拉驱动单元，其适于：在激活模式的初始时段期间，利用具有比所述升高的电压的电压电平低的电压电平的电源电压来驱动所述上拉电源线；
第三上拉驱动单元，其适于：在所述激活模式的其余时段期间，利用具有比所述电源电压的电压电平低的电压电平的内部电压来驱动所述上拉电源线；以及
第二下拉驱动单元，其适于：在所述激活模式的所述初始时段和所述其余时段期间，利用具有比所述负电压的电压电平高的电压电平的接地电压来驱动所述下拉电源线。
技术方案15.如技术方案14所述的半导体器件，其中，所述预充电电压具有与所述内部电压的一半相对应的电压电平。
技术方案16.如技术方案15所述的半导体器件，其中，所述内部电压包括核心电压，以及所述预充电电压包括位线预充电电压。
技术方案17.如技术方案13所述的半导体器件，还包括：
第二预充电块，其适于：在所述预充电模式的所述其余时段期间，利用所述预充电电压对所述上拉电源线和所述下拉电源线预充电。

Claims (10)

1.一种半导体器件，包括：
感测放大块，其适于：基于经由上拉电源线供应的上拉驱动电压和经由下拉电源线供应的下拉驱动电压来感测并放大加载在数据线对上的数据；以及
电压供应块，其适于：在第一模式中，将第一高电压作为所述上拉驱动电压供应至所述上拉电源线，并且将第一低电压作为所述下拉驱动电压供应至所述下拉电源线，以及在作为所述第一模式的后续模式的第二模式的初始时段期间，将所述第一高电压作为所述上拉驱动电压供应至所述上拉电源线，并且将具有比所述第一低电压的电压电平低的电压电平的第二低电压作为所述下拉驱动电压供应至所述下拉电源线。
2.如权利要求1所述的半导体器件，其中，所述第一模式包括：将加载在所述数据线上的数据放大并保持的部分，以及所述第二模式包括：利用预定的电压对所述数据线预充电的时段。
3.如权利要求1所述的半导体器件，其中，所述电压供应块在所述第一模式的初始时段期间，供应具有比所述第一高电压的电压电平高的电压电平的第二高电压作为所述上拉驱动电压，以及在所述第一模式的其余时段期间，供应所述第一高电压作为所述上拉驱动电压。
4.如权利要求3所述的半导体器件，其中，所述电压供应块包括：
第一上拉驱动单元，其适于：在所述第一模式的所述初始时段期间，利用所述第二高电压来驱动所述上拉电源线；
第二上拉驱动单元，其适于：在所述第一模式的所述其余时段期间，利用所述第一高电压来驱动所述上拉电源线；
第一下拉驱动单元，其适于：在所述第一模式的所述初始时段和所述其余时段期间，利用所述第一低电压来驱动所述下拉电源线；以及
第二下拉驱动单元，其适于：在所述第二模式的所述初始时段期间，利用所述第二低电压来驱动所述下拉电源线。
5.如权利要求1所述的半导体器件，还包括：
第一预充电块，其适于：在所述第二模式的其余时段期间，利用预定的预充电电压对所述数据线预充电；以及
第二预充电块，其适于：在所述第二模式的所述其余时段期间，利用所述预充电电压对所述上拉电源线和所述下拉电源线预充电。
6.如权利要求5所述的半导体器件，其中，所述预充电电压具有与所述第一高电压的一半相对应的电压电平。
7.一种半导体器件，包括：
感测放大块，其适于：基于经由上拉电源线供应的上拉驱动电压和经由下拉电源线供应的下拉驱动电压，来感测并放大加载在数据线对上的数据；以及
电压供应块，其适于：在第一模式中，将第一高电压作为所述上拉驱动电压供应至所述上拉电源线，并且将第一低电压作为所述下拉驱动电压供应至所述下拉电源线，以及在作为所述第一模式的后续模式的第二模式的初始时段期间，将具有比所述第一高电压的电压电平高的电压电平的第二高电压作为所述上拉驱动电压供应至所述上拉电源线，并且将具有比所述第一低电压的电压电平低的电压电平的第二低电压作为所述下拉驱动电压供应至所述下拉电源线。
8.如权利要求7所述的半导体器件，其中，所述第一模式包括：将加载在所述数据线上的数据放大且保持的时段，以及所述第二模式包括：利用预定的电压对所述数据线预充电的时段。
9.如权利要求7所述的半导体器件，其中，所述电压供应块在所述第一模式的初始时段期间，供应具有比所述第一高电压的电压电平高、且比所述第二高电压的电压电平低的电压电平的第三高电压作为所述上拉驱动电压，以及在所述第一模式的其余时段期间，供应所述第一高电压作为所述上拉驱动电压。
10.一种半导体器件，包括：
位线对，其包括位线和互补位线；
存储器单元，其与所述位线和所述互补位线之间的一个位线耦接；
感测放大块，其适于：基于经由上拉电源线供应的上拉驱动电压和经由下拉电源线供应的下拉驱动电压，来感测和放大加载在所述位线上的数据；
第一上拉驱动块，其适于：在预充电模式的初始时段期间，利用升高的电压来驱动所述上拉电源线；
第一下拉驱动块，其适于：在所述预充电模式的所述初始时段期间，利用负电压来驱动所述下拉电源线；以及
第一预充电块，其适于：在所述预充电模式的其余时段期间，利用预定的预充电电压对所述位线预充电。
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