KR100893597B1 - 센스 앰프와 그의 구동 방법 그리고 상기 센스 앰프를 갖는반도체 메모리 장치 - Google Patents
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Abstract
본 발명은 네가티브 구동을 수행하는 센스 앰프와 네가티브 전압에 의한 풀다운 구동을 수행하는 센스 앰프 구동 방법, 그리고, 상기 센스 앰프를 갖는 반도체 메모리 장치를 개시하며, 상기 반도체 메모리 장치는, 셀어레이와 센스 앰프를 갖는 뱅크; 상기 뱅크의 상기 셀 어레이에 제공되는 백바이어스 전압을 제공하는 백바이어스 전압 발생부; 상기 백바이어스 전압 레벨과 동일한 레벨의 전압으로써 액티브 모드에 대응하여 상기 뱅크의 상기 센스앰프에 노멀 풀업 전압, 오버 드라이브 전압, 노멀 풀다운 전압, 및 네가티브 전압을 포함하는 네가티브 구동 전압들을 생성하여 제공하는 네가티브 구동 전압 발생부; 및 외부 명령에 대응하여 상기 액티브 모드에서 상기 백바이어스 전압 발생부와 상기 네가티브 구동 전압 발생부 간의 연결을 오픈하고, 리프레쉬 모드에서 상기 백바이어스 전압 발생부와 상기 네가티브 구동 전압 발생부 간의 백바이어스 전압을 공유시키는 스위칭부;를 구비한다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로서, 보다 상세하게는 네가티브 구동을 수행하는 센스 앰프와 네가티브 전압에 의한 풀다운 구동을 수행하는 센스 앰프 구동 방법, 그리고, 상기 센스 앰프를 갖는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 비트라인에 셀 어레이에 저장할 데이터 또는 셀 어레이에 저장된 데이터가 실리고, 비트라인과 입출력 라인 간에 전달되는 데이터의 감지 증폭은 센스 앰프가 수행한다.
일반적인 크로스 커플드(Cross-coupled) 래치형 센스 앰프는 도 1a와 같이 구성되며, 도 1a의 센스 앰프에 구성되는 NMOS 트랜지스터 및 PMOS 트랜지스터의 문턱 전압 오프셋 특성은 도 1b와 같다.
도 1b에서, X축은 도 1a의 센스 앰프의 오른쪽 NMOS 트랜지스터와 PMOS 트랜지스터의 문턱 전압 값(Vt)을 나타내고, Y축은 도 1a의 센스 앰프의 왼쪽 NMOS 트 랜지스터와 PMOS 트랜지스터의 문턱 전압 값(Vt)을 나타낸 것이다. 그리고, 도 1b는 복수 개의 센스 앰프의 각각의 NMOS 트랜지스터와 PMOS 트랜지스터의 문턱 전압 값을 측정해서 각각의 좌표점에 나타낸 것이다.
도 1b를 참조하면, NMOS 트랜지스터의 경우는 분포도가 균일하게 나타나고 있으나, PMOS 트랜지스터의 경우는 문턱 전압 특성이 분산되어서 분포도가 불균일하게 나타나고 있다.
도 1a의 센스 앰프는 셀 어레이와 관련되어 비트라인의 전압을 감지 증폭하는 동작을 수행하며, 이에 대한 센스 앰프의 동작 타이밍도는 도 2와 같다.
도 2를 참조하면, 프리차지(Precharge) 구간에서는 비트라인(BL, /BL)과 센스앰프 구동신호(SAP, SAN)가 비트라인 프리차지 전압 VBLP을 가지며, 비트라인 프리차지 전압 VBLP는 셀의 하이 전압인 전원전압 VDD의 1/2로 정의된다.
그리고, 차지쉐어(Charge share) 구간에서는 워드라인 WL이 고전압 VPP로 활성화되어서 비트라인 BL에 셀의 데이터가 실린다.
그리고, 감지 증폭(Sense Amplify) 구간에서 비트라인 BL, /BL의 신호를 증폭하기 위하여, 풀다운 구동 신호 SAN은 그라운드 전압으로 천이되고, 풀업 구동 신호 SAP는 전원전압 VDD로 천이된다. 따라서 비트라인 BL. /BL은 전원전압 VDD와 그라운드 레벨로 증폭된다.
그 후 리스토어(Restore) 구간에는 비트라인 BL, /BL의 증폭된 신호가 셀에 다시 재기록(Rewrite)된다. 리스토어(Restore)가 완료되면 다시 프리차지 상태로 복귀된다.
미설명된 부호 SN은 스토리지 노드 전압을 의미하고, REF는 비트라인 BL에 데이터가 실리는 경우 /BL에 인가되는 기준 전압을 의미한다.
한편, 반도체 메모리 장치는 동작 전압이 낮아지면 문턱 전압에 대한 동작 전압의 마진이 줄어들고, 센스 앰프의 동작 특성이 열화된다.
특히, 도 1b에서 알 수 있듯이, 센스 앰프의 양쪽 PMOS 트랜지스터 간의 문턱 전압의 차가 센스 앰프의 양쪽 NMOS 트랜지스터 간의 문턱 전압의 차보다 크게 나타난다. 따라서 센스 앰프에서, PMOS 트랜지스터에 의하여 증폭되는 오프셋 전압이 NMOS 트랜지스터에 의하여 증폭되는 오프셋 전압보다 훨씬 크게 된다.
도 1b와 같은 문턱 전압 분포도 특성을 갖는 센스 앰프는 동작 전압이 낮아지면 증폭 구동 능력이 저하되므로, 상기한 오프셋 전압의 차는 동작 전압이 낮아질수록 센스 앰프의 구동 능력을 좌우하는 중요한 요소가 된다.
일반적으로, 센스 앰프는 PMOS 트랜지스터의 구동 능력을 향상시키기 위하여 비트 라인의 고전압보다 큰 전압을 오버 드라이브 방식으로 사용하는 기술을 이용하고 있다. 그러나, 이 경우, PMOS 트랜지스터의 오프 셋 특성이 크게 작용하여 센스 앰프의 출력에 오류 데이타를 출력하는 문제점이 발생된다.
본 발명은 저전압 동작에 대응하여 오프셋 특성에 둔감하면서 충분한 구동 능력을 갖는 센스 앰프 및 그의 구동 방법을 제공한다.
또한 본 발명은 오프셋 네가티브 구동을 포함하는 액티브 동작과 뱅크의 연속적인 액티브가 수행되는 리프레쉬 동작에 대응하여 충분한 구동 능력을 갖는 반도체 메모리 장치를 제공한다.
본 발명에 따른 반도체 메모리 장치는, 셀어레이와 센스 앰프를 갖는 뱅크; 상기 뱅크의 상기 셀 어레이에 제공되는 백바이어스 전압을 제공하는 백바이어스 전압 발생부; 상기 백바이어스 전압 레벨과 동일한 레벨의 전압으로써 액티브 모드에 대응하여 상기 뱅크의 상기 센스앰프에 노멀 풀업 전압, 오버 드라이브 전압, 노멀 풀다운 전압, 및 네가티브 전압을 포함하는 네가티브 구동 전압들을 생성하여 제공하는 네가티브 구동 전압 발생부; 및 외부 명령에 대응하여 상기 액티브 모드에서 상기 백바이어스 전압 발생부와 상기 네가티브 구동 전압 발생부 간의 연결을 오픈하고, 리프레쉬 모드에서 상기 백바이어스 전압 발생부와 상기 네가티브 구동 전압 발생부 간의 백바이어스 전압을 공유시키는 스위칭부;를 구비함을 특징으로 한다.
본 발명에 따른 센스 앰프는, 풀업 활성화단과 풀다운 활성화단에 인가되는 전압에 의하여 풀업 및 풀다운을 수행하는 센스 증폭 회로를 갖는 센스 앰프 구동 부; 상기 풀업 활성화단에 노멀 풀업 전압보다 레벨이 높은 오버 드라이브 전압과 상기 노멀 풀업 전압을 순차적으로 인가하고, 상기 풀다운 활성화단에 노멀 풀다운 전압을 인가하며, 상기 노멀 풀다운 전압 인가 중에 상기 풀다운 활성화단에 일정 시간 동안 상기 노멀 풀다운 전압 보다 레벨이 낮은 네가티브 전압을 인가하고, 상기 네가티브 전압이 공급된 후 상기 오버 드라이브 전압이 공급되도록 제어하는 센스앰프 구동 제어부;를 구비함을 특징으로 한다.
여기에서, 상기 센스 앰프 구동 제어부는, 상기 노멀 풀업 전압으로 제공되는 코아 전압을 스위칭하는 제 1 스위칭 소자와 상기 오버 드라이브 전압으로 제공되는 전원전압 또는 고전압을 스위칭하는 제 2 스위칭 소자를 포함하는 풀업 구동 제어부; 및 상기 노멀 풀다운 전압으로 제공되는 백바이어스 전압을 스위칭하는 제 3 스위칭 소자와 상기 네가티브 전압을 스위칭 하는 제 4 스위칭 소자를 포함할 수 있다.
본 발명에 따른 센스 앰프 구동 방법은, 프리차지 이후 워드라인이 활성화되어 비트라인에 셀 데이터가 실리는 단계; 센스 앰프의 풀다운 활성화단에 노멀 풀다운 전압이 인가되어서 센스 앰프가 노멀 풀다운 구동되는 단계; 상기 노멀 풀다운 구동되는 상기 센스 앰프의 상기 풀다운 활성화단에 상기 노멀 풀다운 전압보다 낮은 레벨의 네가티브 전압이 인가되어서 상기 센스 앰프가 네가티브 풀다운 구동되는 단계; 상기 센스 앰프가 네가티브 풀다운 구동되는 상태에서 상기 센스 앰프의 풀업 활성화단에 노멀 풀업 전압 보다 높은 레벨의 오버 드라이브 전압이 인가되어서 상기 센스 앰프가 오버 드라이브되는 단계; 상기 네가티브 풀다운 구동되는 상기 센스 앰프의 상기 풀다운 활성화단에 상기 노멀 풀다운 전압이 인가되어서 상기 센스 앰프가 노멀 풀다운 구동 상태로 전환되는 단계; 상기 오버 드라이브되는 상기 센스 앰프의 상기 풀업 활성화단에 노멀 풀업 전압이 인가되어서 상기 센스 앰프가 노멀 풀업 구동 상태로 전환되는 단계; 및 상기 노멀 풀다운 구동과 상기 노멀 풀업 구동이 일정시간 유지된 후 상기 프리차지 상태로 복귀되는 단계;를 구비함을 특징으로 한다.
여기에서, 상기 오버 드라이브 전압으로 전원전압 또는 고전압이 제공되고, 상기 노멀 풀업 전압으로 코아 전압이 제공되며, 상기 노멀 풀다운 전압으로 백바이어스 전압이 제공될 수 있다.
본 발명에 의하면, 센스 앰프는 네가티브 풀다운 구동과 오버 드라이브가 수행됨으로써 오프셋 특성에 둔감하게 데이터를 센싱할 수 있다.
또한, 본 발명의 반도체 메모리 장치는 액티브 동작에 대응하여 네가티브 구동 전압 발생부가 독립적으로 센스 앰프에 구동 전압을 제공하고, 연속적인 액티브에 의한 구동 전압의 소모가 많은 리프레쉬 모드에 대응하여 셀 어레이에 백바이어스를 제공하는 백바이어스 전압 발생부와 동일한 레벨의 전압을 공유함으로써 구동 능력이 보상될 수 있다.
그리고, 본 발명의 반도체 메모리 장치는 상기 백바이어스 전압 발생부와 상기 네가티브 구동 전압 발생부의 공유로써 구동 능력이 보상됨으로써 레이아웃 증가 없이 구동 능력을 향상시키는 효과가 있다.
본 발명은 도 3과 같이 구성되는 센스 앰프에 적용될 수 있으며, 도 3은 셀 어레이 및 센싱 관련 블록도를 도시한 것이다. 도 3은 설명의 편의상 폴디드(Folded Bitline) 구조를 갖는 셀 어레이(10)와 래치(Latch)형 센스 앰프(12)를 예시한다.
셀 어레이(10)에 포함되는 DRAM 셀은 워드라인 WL(워드라인 WL0, WL1, WL2, WL3, WL4, WL5 각각에 해당됨)에 의해 조정되는 하나의 NMOS 트랜지스터(T)와 하나의 캐패시터(Cs)로 구성된다. 셀을 이루는 NMOS 트랜지스터(T)의 드레인과 소스 중, 드레인은 비트라인 BL에 연결되고 소스는 캐패시터(Cs)의 한 쪽 전극과 연결된다. NMOS 트랜지스터(T1)와 캐패시터(Cs)가 연결된 노드는 스토리지 노드 SN으로 정의되며, 스토리지 노드 SN에 셀의 데이터로 라이트된 차지(Charge)가 저장된다. 그리고, 캐패시터(Cs)의 다른 쪽 노드는 플레이트 전극으로서 다른 셀들과 공통으로 셀 플레이트(PL)에 연결되고, 셀 플레이트(PL)에는 셀 플레이트 전압이 인가된다. 보통 셀 플레이트 전압은 전원전압 VDD의 1/2로 정의되며, 전원전압 VDD는 셀의 하이 동작 전압으로 정의된다. 그리고, 셀 어레이(10)의 PMOS 웰 전압으로 음의 전압인 백바이어스 전압 VBB이 공급된다.
래치형 센스 앰프(12)의 양 출력단은 비트라인 BL, /BL에 연결되고, 워드라인 WL이 활성화되어 비트라인 BL에 셀 데이터가 전달되면, 비트라인 /BL에는 기준 전압(Refrence Voltage)이 공급된다. 반대로 워드라인 WL2이 활성화되어 비트라인 /BL에 셀 데이터가 전달되면 비트라인 BL에는 기준 전압이 공급된다. 결국, 센스 앰프(12)는 비트라인 BL, /BL과 로컬 데이터 입출력 라인 LDB, LDBB 간의 데이터 전달을 수행한다.
도 4는 본 발명의 센스 앰프(12)의 센스 앰프 구동부(20)와 센스 앰프 구동 제어부(22)를 포함하며, 센스 앰프 구동부(20)는 공지의 래치형 센스 증폭 회로(24)를 포함하며, 센스 앰프 구동 제어부(22)는 풀업 구동 제어부(26)와 풀다운 구동 제어부(28)를 포함한다.
여기에서, 풀업 구동 제어부(26)는 노멀 풀업 구동을 위한 코아 전압 Vcore와 오버 드라이브 구동을 위한 전원전압 VDD 또는 고전압 VPP를 선택적으로 센스 증폭 회로(24)의 풀업 활성화단 RTO에 제공하도록 구성되며, 풀다운 구동 제어부(28)는 노멀 풀다운 구동을 위한 그라운드 전압 VSS과 네가티브 구동을 위한 네가티브 전압 VNDS를 선택적으로 센스 증폭 회로(24)의 풀다운 활성화단 SB에 제공하도록 구성된다.
먼저, 센스 앰프 구동부(20)의 구성을 살펴보면, 비트라인 BL, /BL 상에는 비트라인 선택신호 BISH, BISL에 의하여 센스 증폭 회로(24)를 상부 또는 하부의 셀 어레이와 선택적으로 연결하기 위한 비트라인 선택 트랜지스터들(N1, N2, N3, N4)가 구성된다. 그리고, 비트라인 선택 트랜지스터들(N1, N2, N3, N4)의 외부에는 비트라인 이퀼라이징 신호 BLEQ에 의하여 비트라인 BL, /BL을 이퀼라이징하는 이퀼라이징 트랜지스터들(N5, N6)가 구성된다. 그리고, 비트라인 선택 트랜지스터들(N1, N2, N3, N4) 사이에는 센스 증폭 회로(24)가 구성된다.
센스 증폭 회로(24)와 비트라인 선택 트랜지스터(N1, N2) 사이에는 프리차지 를 위한 프리차지 트랜지스터들(N7, N8)이 구성되며, 프리차지 트랜지스터들(N7, N8)은 서로 직렬로 연결되며, 프리차지 트랜지스터들(N7, N8)이 직렬로 연결된 노드에는 프리차지를 위한 하프-코아 전압(Half-Vcore)이 인가되고, 각 프리차지 트랜지스터들(N7, N8)의 게이트에는 비트라인 이퀼라이징 신호 BLEQ가 인가된다.
그리고, 센스 증폭 회로(24)의 출력단 SL, /SL은 컬럼 선택 트랜지스터들(N9, N10)에 의하여 도 3의 로컬 입출력 라인 LDB, LDBB에 상응하는 서브 입출력 라인 SIO, SIOB와 연결 상태가 제어되며, 컬럼 선택 트랜지스터들(N9, N10)은 게이트에 공통으로 인가되는 컬럼 선택신호 YI에 의하여 동작이 제어된다.
상술한 구성에 의하여, 비트라인 BL, /BL의 프리차지를 위하여 비트라인 이퀼라이징 신호 BLEQ를 이용해서 하프-코아 전압 Half-VCORE이 공급된다. 하프-코아 전압 HALF-VCORE는 코아 전압 VCORE의 1/2로 정의된다.
센스 증폭 회로(24)와 서브 입출력 라인 SIO, SIOB 간의 데이터 입출력은 컬럼 선택신호 YI에 의해서 수행되며, 센스 증폭 회로(24)와 셀 어레이 간의 데이터 교환은 비트라인 선택신호인 BISH, BISL에 의해서 수행된다.
한편, 센스앰프 구동 제어부(22)는 풀업 구동 제어부(26)와, 풀다운 구동 제어부(26)를 포함한다. 풀업 구동 제어부(26)는 비트라인 BL, /BL의 하이 전압인 코아 전압 VCORE을 공급하기 위한 NMOS 소자(N20)와, 오버 드라이브를 위한 전압으로 반도체 메모리 장치의 공급 전압인 전원전압 VDD 또는 그 보다 승압된 고전압 VPP을 공급하기 위한 NMOS 소자(N22)를 포함한다. 여기에서 NMOS 소자(N20)는 노멀 풀업 제어 신호 SP1에 의해서 구동되고, NMOS 소자(N22)는 오버 드라이브 제어 신호 SP2에 의해서 구동된다. 그리고, 풀다운 구동 제어부(28)는 비트라인 BL, /BL에 그라운드 전압 VSS를 공급하기 위한 NMOS 소자(N24)와, 그라운드 전압 VSS 보다 낮게 펌핑된 네가티브 전압 VNDS를 공급하기 위한 NMOS 소자(N26)를 포함한다. 여기에서 NMOS 소자(N24)는 노멀 풀다운 제어 신호 SAN에 의해서 구동되고, NMOS 소자(N26)는 네가티브 구동 제어 신호 SAN_NDS에 의해서 구동된다.
도 5를 참조하여, 도 4의 센스 앰프의 동작을 타이밍에 따라 구분하여 살펴본다.
제 1 구간 t0와 제 10 구간 t9는 프리차지 구간이며, 이 구간에서 비트라인 BL, /BL, 풀업 활성화단 RTO, 풀다운 활성화단 SB가 하프-코아 전압 HALF-VCORE으로 프리차지된다.
제 2 구간 t1에서 워드라인 WL이 활성화되어서 셀 데이터가 비트라인 BL에 실리고, 비트라인 /BL에 기준 전압 REF이 인가된다.(만약 비트라인 /BL에 셀의 데이터가 실리면, 이때 비트라인 BL에 기준 전압 REF이 인가된다.)
제 3 구간 t2에서 노멀 풀다운 제어신호 SAN이 활성화되어 풀다운 활성화단 SB가 그라운드 전압 VSS로 천이된다.
제 4 구간 t3과 제 5 구간 t4 말기까지 네가티브 구동 제어 신호 SAN_NDS를 활성화시켜서 풀다운 활성화단 SB를 네가티브 구동 전압 VNDS로 하강시킨다.
제 5 구간 t4에서 제 7 구간 t6 동안 오버드라이브 제어 신호 SP2를 활성화시켜서 센스 증폭 회로(24)의 PMOS 트랜지스터를 오버 드라이브한다.
제 8 구간 T7과 제 9 구간 t8에는 노멀 풀업 제어 신호 SAP1를 활성화시켜서 센스 증폭 회로(24)에 코아 전압 VCORE를 공급한다.
이 중 제 5 구간 t4는 네가티브 구동과 오버 드라이버 구동이 겹치는 구간이다. 따라서, 센스 증폭 회로(24)의 출력단 SL, /SL은 네가티브 전압 VNDS와 전원전압 VDD 또는 고전압 VPP로 증폭된다. 이때 비트라인 선택 신호 BISH가 오프 상태이므로 비트라인 BL, /BL은 센스 증폭 회로(24)의 출력단 SL, /SL에 증폭되는 전압에 영향을 받지 않는다.
그리고, 제 6 구간 t5에서 비트라인 선택 신호 BISH가 고전압 VPP으로 상승되므로, 센스 증폭 회로(24)에 증폭된 전압이 비트라인 BL, /BL에 전달된다.
도 6과 같이 본 발명에서 센스앰프의 풀다운에 이용되는 백바이어스 전압 VBB과 네가티브 전압 VNDS은 네가티브 구동 전압 발생부(64)에서 공급될 수 있으며, 네가티브 구동 전압 발생부(64)는 셀 어레이에 백바이어스 전압 VBB을 공급하는 백바이어스 전압 공급부(62)와 모드에 따라 선택적으로 전압 공유 관계가 형성될 수 있다.
도 6에서 뱅크들(BANK1, BANK2, BANK3, BANK4) 사이 영역에 리프레쉬 조정부(60), 백바이어스 전압 발생부(62), 네가티브 구동 전압 발생부(64), 및 스위칭부(66)가 구성될 수 있다.
여기에서, 리프레쉬 조정부(60)는 외부 명령 COM 즉 액티브 명령 또는 리프레쉬 명령에 대응하여 하이 또는 로오 레벨의 모드 제어 신호를 제공하고, 백바이어스 전압 발생부(62)는 셀 어레이에 필요한 백바이어스 전압 VBB를 제공하며, 네가티브 구동 전압 발생부(64)는 센스앰프의 풀업과 풀다운에 이용되는 전압들을 제 공하고, 스위칭부(66)는 모드 제어 신호에 의하여 액티브 명령에 대응하여 턴온되고 리프레쉬 명령에 대응하여 턴오프된다. 여기에서, 네가티브 구동 전압 발생부(64)는 상기 백바이어스 전압 레벨과 동일한 레벨의 전압으로써 액티브 모드에 대응하여 상기 뱅크의 센스앰프에 노멀 풀업 전압, 오버 드라이브 전압, 노멀 풀다운 전압, 및 네가티브 전압을 포함하는 네가티브 구동 전압들을 생성하여 제공한다.
도 6과 같은 4-뱅크 구조에서 통상의 액티브 동작 수행은 하나의 뱅크에서 수행되므로, 네가티브 구동 전압의 전력 소모가 크지 않다. 그러므로, 네가티브 구동 전압 발생부(64)의 독립적인 운영으로도 안정된 네가티브 구동 전압이 제공될 수 있다. 이때 스위칭부(66)가 턴오프된 상태이므로 네가티브 구동 전압 발생부(64)가 백바이어스 전압 발생부(62)에 영향을 미치지 않기 때문에 백바이어스 전압 VBB의 변화가 발생되지 않는다.
그리고, 리프레쉬 동작에서 4 뱅크가 일정 시간 간격으로 연속적으로 액티브 상태가 되므로 네가티브 구동 전압 발생부(64)의 전력 소모가 크다. 그러므로, 리프레쉬 모드에서 스위칭부(66)가 턴온되어서 백바이어스 전압 발생부(62)와 네가티브 구동 전압 발생부(64)가 백바이어스 전압 VBB를 공유한다.
도 1a는 크로스 커플드(Cross-coupled) 래치형 센스 앰프의 회로도.
도 1b는 도 1a의 센스 앰프에 구성되는 NMOS 트랜지스터 및 PMOS 트랜지스터의 문턱 전압 오프셋 특성을 나타내는 그래프.
도 2는 도 1의 센스 앰프의 동작 타이밍도.
도 3은 본 발명에 따른 반도체 메모리 장치의 셀 어레이 및 센싱 관련 블록도.
도 4는 도 3의 센스 앰프의 일실시예를 나타내는 상세 회로도.
도 5는 본 발명에 따른 센스 앰프 구동 방법에 따른 일실시예를 나타내는 타이밍도.
도 6은 본 발명에 따른 반도체 메모리 장치의 일실시예를 나타내는 블록도.
Claims (10)
- 풀업 활성화단과 풀다운 활성화단에 인가되는 전압에 의하여 풀업 및 풀다운을 수행하는 센스 증폭 회로를 갖는 센스 앰프 구동부;상기 풀다운 활성화단에 노멀 풀다운 전압을 인가하며, 상기 노멀 풀다운 전압인가 중에 상기 풀다운 활성화단에 일정 시간 동안 상기 노멀 풀다운 전압 보다 레벨이 낮은 네가티브 전압을 인가하고, 상기 네가티브 전압이 공급된 후 상기 풀업 활성화단에 노멀 풀업 전압보다 높은 레벨의 오버 드라이브 전압이 인가되며, 상기 오버 드라이브 전압이 인가된 후 상기 풀업 활성화단에 상기 노멀 풀업 전압이 인가되도록 제어하는 센스앰프 구동 제어부;를 구비함을 특징으로 하는 센스 앰프.
- 제 1 항에 있어서, 상기 센스 앰프 구동 제어부는,상기 노멀 풀업 전압으로 제공되는 코아 전압을 스위칭하는 제 1 스위칭 소자와 상기 오버 드라이브 전압으로 제공되는 전원전압을 스위칭하는 제 2 스위칭 소자를 포함하는 풀업 구동 제어부; 및상기 노멀 풀다운 전압으로 제공되는 백바이어스 전압을 스위칭하는 제 3 스위칭 소자와 상기 네가티브 전압을 스위칭 하는 제 4 스위칭 소자를 포함하는 풀다운 구동 제어부를 구비하는 센스 앰프.
- 제 1 항에 있어서, 상기 센스 앰프 구동 제어부는,상기 노멀 풀업 전압으로 제공되는 코아 전압을 스위칭하는 제 1 스위칭 소자와 상기 오버 드라이브 전압으로 제공되는 고전압을 스위칭하는 제 2 스위칭 소자를 포함하는 풀업 구동 제어부; 및상기 노멀 풀다운 전압으로 제공되는 백바이어스 전압을 스위칭하는 제 3 스위칭 소자와 상기 네가티브 전압을 스위칭 하는 제 4 스위칭 소자를 포함하는 풀다운 구동 제어부를 구비하는 센스 앰프.
- 프리차지 이후 워드라인이 활성화되어 비트라인에 셀 데이터가 실리는 단계;센스 앰프의 풀다운 활성화단에 노멀 풀다운 전압이 인가되어서 센스 앰프가 노멀 풀다운 구동되는 단계;상기 노멀 풀다운 구동되는 상기 센스 앰프의 상기 풀다운 활성화단에 상기 노멀 풀다운 전압보다 낮은 레벨의 네가티브 전압이 인가되어서 상기 센스 앰프가 네가티브 풀다운 구동되는 단계;상기 센스 앰프가 네가티브 풀다운 구동되는 상태에서 상기 센스 앰프의 풀업 활성화단에 노멀 풀업 전압 보다 높은 레벨의 오버 드라이브 전압이 인가되어서 상기 센스 앰프가 오버 드라이브되는 단계;상기 네가티브 풀다운 구동되는 상기 센스 앰프의 상기 풀다운 활성화단에 상기 노멀 풀다운 전압이 인가되어서 상기 센스 앰프가 노멀 풀다운 구동 상태로 전환되는 단계;상기 오버 드라이브되는 상기 센스 앰프의 상기 풀업 활성화단에 노멀 풀업 전압이 인가되어서 상기 센스 앰프가 노멀 풀업 구동 상태로 전환되는 단계; 및상기 노멀 풀다운 구동과 상기 노멀 풀업 구동이 일정시간 유지된 후 상기 프리차지 상태로 복귀되는 단계;를 구비함을 특징으로 하는 센스 앰프 구동 방법.
- 제 4 항에 있어서,상기 오버 드라이브 전압으로 전원전압이 제공되고, 상기 노멀 풀업 전압으로 코아 전압이 제공되며, 상기 노멀 풀다운 전압으로 백바이어스 전압이 제공되는 센스 앰프 구동 방법.
- 제 4 항에 있어서,상기 오버 드라이브 전압으로 고전압이 제공되고, 상기 노멀 풀업 전압으로 코아 전압이 제공되며, 상기 노멀 풀다운 전압으로 백바이어스 전압이 제공되는 센스 앰프 구동 방법.
- 셀어레이와 센스 앰프를 갖는 뱅크;상기 뱅크의 상기 셀 어레이에 제공되는 백바이어스 전압을 제공하는 백바이어스 전압 발생부;상기 백바이어스 전압 레벨과 동일한 레벨의 전압으로써 액티브 모드에 대응하여 상기 뱅크의 상기 센스앰프에 노멀 풀업 전압, 오버 드라이브 전압, 노멀 풀다운 전압, 및 네가티브 전압을 포함하는 네가티브 구동 전압들을 생성하여 제공하 는 네가티브 구동 전압 발생부;외부 명령에 대응하여 상기 액티브 모드에서 상기 백바이어스 전압 발생부와 상기 네가티브 구동 전압 발생부 간의 연결을 오픈하고, 리프레쉬 모드에서 상기 백바이어스 전압 발생부와 상기 네가티브 구동 전압 발생부 간의 백바이어스 전압을 공유시키는 스위칭부;를 구비함을 특징으로 하는 반도체 메모리 장치.
- 제 7 항에 있어서, 상기 센스 앰프는,풀업 활성화단과 풀다운 활성화단에 풀업 및 풀다운을 위한 전압이 인가되는 센스 증폭 회로를 갖는 센스 앰프 구동부;상기 풀업 활성화단에 상기 노멀 풀업 전압보다 레벨이 높은 오버 드라이브 전압과 상기 노멀 풀업 전압을 순차적으로 인가하고, 상기 풀다운 활성화단에 상기 노멀 풀다운 전압을 인가하며, 상기 노멀 풀다운 전압 인가 중에 상기 풀다운 활성화단에 일정 시간 동안 상기 노멀 풀다운 전압 보다 레벨이 낮은 상기 네가티브 전압을 인가하고, 상기 네가티브 전압이 공급된 후 상기 오버 드라이브 전압이 공급되도록 제어하는 센스앰프 구동 제어부;를 구비하는 반도체 메모리 장치.
- 제 8 항에 있어서, 상기 센스 앰프 구동 제어부는,상기 노멀 풀업 전압으로 제공되는 코아 전압을 스위칭하는 제 1 스위칭 소자와 상기 오버 드라이브 전압으로 제공되는 전원전압을 스위칭하는 제 2 스위칭 소자를 포함하는 풀업 구동 제어부; 및상기 노멀 풀다운 전압으로 제공되는 백바이어스 전압을 스위칭하는 제 3 스위칭 소자와 상기 네가티브 전압을 스위칭 하는 제 4 스위칭 소자를 포함하는 풀다운 구동 제어부를 구비하는 반도체 메모리 장치.
- 제 8 항에 있어서, 상기 센스 앰프 구동 제어부는,상기 노멀 풀업 전압으로 제공되는 코아 전압을 스위칭하는 제 1 스위칭 소자와 상기 오버 드라이브 전압으로 제공되는 고전압을 스위칭하는 제 2 스위칭 소자를 포함하는 풀업 구동 제어부; 및상기 노멀 풀다운 전압으로 제공되는 백바이어스 전압을 스위칭하는 제 3 스위칭 소자와 상기 네가티브 전압을 스위칭 하는 제 4 스위칭 소자를 포함하는 풀다운 구동 제어부를 구비하는 반도체 메모리 장치.
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