KR20170013488A - 반도체장치 및 반도체시스템 - Google Patents

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Abstract

반도체시스템은 외부커맨드를 출력하는 제1 반도체장치 및 상기 외부커맨드에 응답하여 프리차지모드에 진입한 시점부터 제1 구간동안 비트라인센스앰프에 공급되는 제1 공급전압을 프리차지전압으로 구동하고, 상기 제1 구간이 종료된 시점부터 액티브모드에 진입하는 시점까지의 제2 구간동안 상기 제1 공급전압의 레벨을 조절하는 제2 반도체장치를 포함한다.

Description

반도체장치 및 반도체시스템{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR SYSTEM}
본 발명은 센스앰프회로를 포함하는 반도체장치 및 반도체시스템에 관한 것이다.
최근 반도체 메모리 소자는 급속도로 대용량화되어가고 있으며, 동작속도를 증가시키고 소모전력을 감소시키기 위한 연구가 꾸준히 진행되고 있다. 특히, 휴대형 시스템, 예컨대 이동통신용 휴대폰이나 노트북 컴퓨터 등 휴대형 시스템에 장착되는 반도체 메모리 소자에서는 소모전력을 감소시키기 위한 기술 개발 노력이 활기차게 이루어지고 있다.
이러한 노력중의 하나가 메모리의 코어 영역에서의 전류 소비를 최소한으로 하는 기술이다. 메모리셀과 비트라인 그리고 워드라인들로 구성되는 코어영역에서는 극 미세화된 디자인 룰(design-rule)에 따라 설계된다. 그래서 메모리셀들은 크기가 매우 작은 사이즈이면서 아울러 저전력을 사용하게 된다.
특히, 비트라인 프리차지(precharge)는 셀 데이터(cell data) 액세스(access) 동작에서의 속도 증가와 관련된 중요한 기술중의 하나이다. 즉, 비트라인 프리차지는 데이터의 액세스(access) 이전에 미리 비트라인(BL)을 코어전압(VCORE)의 1/2 레벨인 프리차지전압(VBLP)로 프리차지하여 데이터의 레벨을 빠르게 액세스한다.
본 발명은 비트라인센스앰프의 오동작을 방지할 수 있도록 한 반도체시스템을 제공한다.
이를위해 본 발명은 외부커맨드를 출력하는 제1 반도체장치 및 상기 외부커맨드에 응답하여 프리차지모드에 진입한 시점부터 제1 구간동안 비트라인센스앰프에 공급되는 제1 공급전압을 프리차지전압으로 구동하고, 상기 제1 구간이 종료된 시점부터 액티브모드에 진입하는 시점까지의 제2 구간동안 상기 제1 공급전압의 레벨을 조절하는 제2 반도체장치를 포함하는 반도체시스템을 제공한다.
또한, 프리차지신호가 인에이블 된 시점부터 제1 구간동안 인에이블 되는 제1 전치풀다운제어신호를 생성하고, 상기 제1 구간이 종료된 시점부터 액티브신호가 인에이블 되는 시점까지의 제2 구간동안 제2 전치풀다운제어신호를 생성하는 전치풀다운제어신호생성부 및 상기 제1 전치풀다운제어신호에 응답하여 제1 공급전압을 프리차지전압으로 구동하고, 상기 제2 전치풀다운제어신호에 응답하여 제1 공급전압을 제1 설정전압으로 구동하는 제1 공급전압구동부를 포함하되, 상기 제1 공급전압은 비트라인센스앰프에 공급되는 전압인 반도체장치를 제공한다.
또한, 프리차지신호가 인에이블 된 시점부터 제1 구간동안 비트라인센스앰프에 공급되는 제1 공급전압을 프리차지전압으로 구동하고, 상기 제1 구간이 종료된 시점부터 액티브신호가 인에이블 되는 시점까지의 제2 구간동안 상기 제1 공급전압의 레벨을 조절하는 제1 공급전압생성부 및 상기 제1 구간동안 상기 비트라인센스앰프에 공급되는 제2 공급전압을 상기 프리차지전압으로 구동하고, 상기 제2 구간동안 상기 제2 공급전압의 구동을 중단하는 제2 공급전압생성부를 포함하는 반도체장치를 제공한다.
본 발명에 의하면 프리차지모드에서 비트라인센스앰프에 공급되는 공급전원을 프리차지전압과 다르게 구동함으로써, 비트라인센스앰프에 포함된 MOS 트랜지스터들의 특성 차이에 따라 발생되는 오동작을 방지할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체시스템의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 반도체시스템에 포함된 전원공급부의 일 실시예에 따른 구성을 도시한 도면이다.
도 3은 도 2에 도시된 전원공급부의 동작을 설명하기 위한 타이밍도이다.
도 4는 도 1에 도시된 반도체시스템에 포함된 센스앰프회로의 일 실시예에 따른 구성을 도시한 도면이다.
도 5 및 도 6은 도 4에 도시된 센스앰프회로의 동작을 설명하기 위한 타이밍도이다.
도 7은 도 1에 도시된 반도체시스템에 포함된 전원공급부의 다른 실시예에 따른 구성을 도시한 도면이다.
도 8은 도 7에 도시된 전원공급부의 동작을 설명하기 위한 타이밍도이다.
도 9는 도 1에 도시된 반도체시스템에 포함된 전원공급부의 다른 실시예에 따른 구성을 도시한 도면이다.
도 10은 도 9에 도시된 전원공급부의 동작을 설명하기 위한 타이밍도이다.
도 11 및 도 12는 도 4에 도시된 센스앰프회로의 동작을 설명하기 위한 타이밍도이다.
도 13은 도 1 내지 도 12에 도시된 반도체장치 및 반도체시스템이 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이, 본실시예에 따른 반도체시스템은 제1 반도체장치(11) 및 제2 반도체장치(12)를 포함할 수 있다.
제1 반도체장치(11)는 외부커맨드(CMD)를 출력할 수 있다. 외부커맨드(CMD)는 다수의 비트를 포함할 수 있다. 외부커맨드(CMD)가 전송되는 라인들은 외부커맨드(CMD)만 전송되는 라인들 또는 외부커맨드(CMD) 및 외부어드레스(미도시)가 동시에 전송되는 라인들을 통해 전송될 수 있다.
제2 반도체장치(12)는 커맨드디코더(121), 전원공급부(122) 및 센스앰프회로(123)를 포함할 수 있다.
커맨드디코더(121)는 외부커맨드(CMD)를 디코딩하여 프리차지모드에서 인에이블 되는 프리차지신호(PCG) 또는 액티브모드에서 인에이블 되는 액티브신호(ACT)를 생성할 수 있다. 커맨드디코더(121)는 외부커맨드(CMD)의 논리레벨 조합에 따라서 프리차지신호(PCG) 또는 액티브신호(ACT)를 생성할 수 있다. 프리차지신호(PCG) 및 액티브신호(ACT)를 생성하기 위한 외부커맨드(CMD)의 논리레벨 조합은 실시예에 따라서 다양하게 설정될 수 있다.
전원공급부(122)는 상기 프리차지신호(PCG) 및 액티브신호(ACT)를 입력받아 비트라인센스앰프(도 4의 44)에 공급되는 제1 공급전압(RTO) 및 제2 공급전압(SB)을 생성할 수 있다. 전원공급부(122)는 프리차지신호(PCG)가 인에이블 된 시점부터 제1 구간동안 제1 공급전압(RTO) 및 제2 공급전압(SB)을 프리차지전압(도 2의 VBLP)으로 구동할 수 있다. 전원공급부(122)는 제1 구간이 종료된 시점부터 액티브신호(ACT)가 인에이블 되는 시점까지의 제2 구간동안 제1 공급전압(RTO) 또는 제2 공급전압(SB)의 레벨을 조절할 수 있다. 전원공급부(122)는 제2 구간동안 제1 공급전압(RTO)의 레벨이 조절되는 경우 제2 구간동안 제2 공급전압(SB)의 구동을 중단할 수 있다. 전원공급부(122)는 제2 구간동안 제2 공급전압(SB)의 레벨이 조절되는 경우 제2 구간동안 제1 공급전압(RTO)의 구동을 중단할 수 있다. 전원공급부(122)는 액티브신호(ACT)가 인에이블 되는 시점부터 제3 구간동안 제1 공급전압(RTO) 및 제2 공급전압(SB)의 구동을 중단할 수 있다. 전원공급부(122)는 제3 구간이 종료된 시점부터 제1 공급전압(RTO)를 코어전압(VCORE)으로 구동하고, 제2 공급전압(SB)를 접지전압(VSS)으로 구동할 수 있다. 제3 구간은 메모리셀(도 4의 42)과 비트라인(도 4의 BL)간에 전하분배가 발생하는 구간이고, 제3 구간 이후는 비트라인(도 4의 BL) 및 상보비트라인(도 4의 BLB)을 센싱 및 증폭하는 구간일 수 있다. 전원공급부(122)의 보다 구체적인 구성 및 동작은 도 2 및 도 3을 참고하여 후술한다.
센스앰프회로(123)는 프리차지신호(PCG) 및 액티브신호(ACT)에 응답하여 제1 공급전압(RTO) 및 제2 공급전압(SB)을 공급받아 비트라인(도 4의 BL) 및 상보비트라인(도 4의 BLB)을 센싱 및 증폭할 수 있다. 센스앰프회로(123)는 제1 공급전압(RTO) 및 제2 공급전압(SB)을 공급받아 프리차지신호(PCG)에 응답하여 프리차지동작을 수행하고, 액티브신호(ACT)에 응답하여 액티브동작을 수행할 수 있다. 센스앰프회로(123)의 보다 구체적인 구성 및 동작은 도 4, 도 5 및 도 6을 참고하여 후술한다.
도 2를 참고하면, 전원공급부(122)는 센스앰프인에이블신호생성부(21), 제1 공급전압생성부(22) 및 제2 공급전압생성부(23)를 포함할 수 있다.
센스앰프인에이블신호생성부(21)는 액티브신호(ACT)를 입력받아 센스앰프인에이블신호(SA_EN)를 생성할 수 있다. 센스앰프인에이블신호생성부(21)는 액티브신호(ACT)에 응답하여 메모리셀(도 4의 42)과 비트라인(도 4의 BL)간에 전하분배가 발생하는 구간 이후에 인에이블 되는 센스앰프인에이블신호(SA_EN)를 생성할 수 있다.
제1 공급전압생성부(22)는 제1 제어신호생성부(24) 및 제1 공급전압구동부(25)를 포함할 수 있다. 제1 제어신호생성부(24)는 전치풀업제어신호생성부(241) 및 풀업제어신호생성부(242)를 포함할 수 있다. 전치풀업제어신호생성부(241)는 프리차지신호(PCG)에 응답하여 전치풀업제어신호(PPU)를 생성할 수 있다. 전치풀업제어신호생성부(241)는 프리차지신호(PCG)가 인에이블 된 시점부터 제1 구간동안 인에이블되는 전치풀업제어신호(PPU)를 생성할 수 있다. 풀업제어신호생성부(242)는 센스앰프인에이블신호(SA_EN)에 응답하여 풀업제어신호(SAP)를 생성할 수 있다. 풀업제어신호생성부(242)는 센스앰프인에이블신호(SA_EN)가 인에이블 되는 시점에 동기하여 인에이블 되는 풀업제어신호(SAP)를 생성할 수 있다.
제1 공급전압구동부(25)는 전치풀업제어신호(PPU) 및 풀업제어신호(SAP)에 응답하여 제1 공급전압(RTO)을 구동할 수 있다. 제1 공급전압구동부(25)는 전치풀업제어신호(PPU)에 응답하여 제1 공급전압(RTO)을 프리차지전압(VBLP)으로 구동할 수 있다. 제1 공급전압구동부(25)는 풀업제어신호(SAP)에 응답하여 제1 공급전압(RTO)을 코어전압(VCORE)으로 구동할 수 있다. 프리차지전압(VBLP)은 코어전압(VCORE)의 중간레벨로 설정될 수 있다.
제2 공급전압생성부(23)는 제2 제어신호생성부(26) 및 제2 공급전압구동부(27)를 포함할 수 있다. 제2 제어신호생성부(26)는 전치풀다운제어신호생성부(261) 및 풀다운제어신호생성부(262)를 포함할 수 있다. 전치풀다운제어신호생성부(261)는 프리차지신호(PCG) 및 액티브신호(ACT)에 응답하여 제1 전치풀다운제어신호(PPD1) 및 제2 전치풀다운제어신호(PPD2)를 생성할 수 있다. 전치풀다운제어신호생성부(261)는 프리차지신호(PCG)가 인에이블 된 시점부터 제1 구간동안 인에이블되는 제1 전치풀다운제어신호(PPD1)를 생성할 수 있다. 전치풀다운제어신호생성부(261)는 제1 구간이 종료된 시점부터 액티브신호(ACT)가 인에이블 되는 시점까지 제2 구간동안 인에이블 되는 제2 전치풀다운제어신호(PPD2)를 생성할 수 있다. 풀다운제어신호생성부(262)는 센스앰프인에이블신호(SA_EN)에 응답하여 풀다운제어신호(SAN)를 생성할 수 있다. 풀다운제어신호생성부(262)는 센스앰프인에이블신호(SA_EN)가 인에이블 되는 시점에 동기하여 인에이블 되는 풀다운제어신호(SAN)를 생성할 수 있다.
제2 공급전압구동부(27)는 제1 전치풀다운제어신호(PPD1), 제2 전치풀다운제어신호(PPD2) 및 풀다운제어신호(SAN)에 응답하여 제2 공급전압(SB)을 구동할 수 있다. 제2 공급전압구동부(27)는 제1 전치풀다운제어신호(PPD1)에 응답하여 제2 공급전압(SB)을 프리차지전압(VBLP)으로 구동할 수 있다. 제2 공급전압구동부(27)는 제1 전치풀다운제어신호(PPD2)에 응답하여 제2 공급전압(SB)을 설정전압(VX)으로 구동할 수 있다. 설정전압(VX)은 프리차지전압(VBLP)보다 높은 레벨로 설정될 수 있다. 제2 공급전압구동부(27)는 풀다운제어신호(SAN)에 응답하여 제2 공급전압(SB)을 접지전압(VSS)으로 구동할 수 있다.
도 3을 참고하여 도 2에 도시된 전원공급부(122)의 동작을 살펴보면 다음과 같다.
T11시점에 프리차지모드에 진입하는 경우 T11시점부터 T12시점까지의 제1 구간동안 전치풀업제어신호(PPU) 및 제1 전치풀다운제어신호(PPD1)가 인에이블 될 수 있다. 제1 구간동안 인에이블 되는 전치풀업제어신호(PPU) 및 제1 전치풀다운제어신호(PPD1)에 응답하여 제1 공급전압(RTO) 및 제2 공급전압(SB)은 프리차지전압(VBLP)로 구동될 수 있다. 제1 구간이 종료되는 시점인 T12시점부터 전치풀업제어신호(PPU)는 디스에이블 되어 제1 공급전압(RTO)의 구동을 중단하고, 제1 공급전압(RTO)은 플로팅(floating)상태가 될 수 있다. 제1 구간이 종료되는 시점인 T12시점부터 제1 전치풀다운제어신호(PPD1)은 디스에이블 되고, T12시점부터 T13시점까지의 제2 구간동안 인에이블 되는 제2 전치풀다운제어신호(PPD2)에 응답하여 제2 공급전압(SB)은 설정전압(VX)으로 구동될 수 있다. 설정전압(VX)은 프리차지전압(VBLP)보다 제1 변동전압(△V1) 만큼 높은 전압으로 설정될 수 있다. T13시점에 액티브모드에 진입하면, T13시점부터 T14시점까지의 제3 구간동안 전치풀업제어신호(PPU), 제1 전치풀다운제어신호(PPD1) 및 제2 전치풀다운제어신호(PPD2)는 디스에이블 되어 제1 공급전압(RTO) 및 제2 공급전압(SB)을 플로팅시킬 수 있다. 제3 구간이 종료되는 시점인 T14시점부터 인에이블 되는 센스앰프인에이블신호(SA_EN)에 응답하여 풀업제어신호(SAP) 및 풀다운제어신호(SAN)는 인에이블될 수 있다. T14시점에서 인에이블 되는 풀업제어신호(SAP) 및 풀다운제어신호(SAN)에 응답하여 제1 공급전압(RTO)은 코어전압(VCORE)으로 구동되고, 제2 공급전압(SB)은 접지전압(VSS)으로 구동될 수 있다.
도 4를 참고하면, 센스앰프회로(124)는 워드라인구동부(41), 메모리셀(42), 균등화신호생성부(43) 및 비트라인센스앰프(44)를 포함할 수 있다.
워드라인구동부(41)는 액티브신호(ACT)에 응답하여 워드라인(SWL)을 인에이블 시킬 수 있다. 메모리셀(42)은 셀트랜지스터(N1) 및 셀 커패시터(C1)를 포함할 수 있다. 메모리셀(42)은 워드라인(SWL)이 인에이블 되는 경우 셀트랜지스터(N1)가 턴온되어 비트라인(BL)과 셀커패시터(C1) 간에 전하분배가 발생한다.
균등화신호생성부(43)은 프리차지신호(PCG)에 응답하여 제1 구간동안 인에이블 되는 균등화신호(BLEQ)를 생성할 수 있다.
비트라인센스앰프(44)는 균등화부(441), 제1 증폭부(442) 및 제2 증폭부(443)를 포함할 수 있다. 균등화부(441)는 균등화신호(BLEQ)에 응답하여 비트라인(BL) 및 상보비트라인(BLB)를 프리차지전압(VBLP)로 프리차지할 수 있다. 프리차지전압(VBLP)은 코어영역에 공급되는 코어전압(VCORE)의 중간레벨로 설정될 수 있다.
제1 증폭부(442)는 제1 PMOS트랜지스터(P41) 및 제2 PMOS트랜지스터(P42)를 포함할 수 있다. 제1 PMOS트랜지스터(P41)는 상보비트라인(BLB)의 레벨에 따라 제1 공급전압(RTO)을 비트라인(BL)에 공급할 수 있다. 제2 PMOS트랜지스터(P42)는 비트라인(BL)의 레벨에 따라 제1 공급전압(RTO)을 상보비트라인(BLB)에 공급할 수 있다. 제2 증폭부(443)는 제1 NMOS트랜지스터(N41) 및 제2 NMOS트랜지스터(N42)를 포함할 수 있다. 제1 NMOS트랜지스터(N41)는 상보비트라인(BLB)의 레벨에 따라 제2 공급전압(SB)을 비트라인(BLB)에 공급할 수 있다. 제2 NMOS트랜지스터(N42)는 비트라인(BL)의 레벨에 따라 제1 공급전압(RTO)을 상보비트라인(BLB)에 공급할 수 있다.
도 5를 참고하여 제2 증폭부(443)에 포함된 제1 NMOS트랜지스터(N41)의 문턱전압이 제2 NMOS트랜지스터(N42)의 문턱전압보다 낮은 경우 비트라인(BL) 및 상보비트라인(BLB)의 레벨변화를 구간별로 살펴보면 다음과 같다.
프리차지모드에 진입하는 T11시점부터 T12시점까지의 제1 구간동안 인에이블 되는 균등화신호(BLEQ)에 응답하여 비트라인(BL) 및 상보비트라인(BLB)은 프리차지전압(VBLP)으로 구동될 수 있다.
제1 구간이 종료된 시점인 T12시점부터 액티브모드에 진입하는 T13시점까지의 제2 구간동안 제2 공급전압(SB)은 프리차지전압(VBLP)보다 높은 설정전압(VX)으로 구동될 수 있다. 설정전압(VX)은 프리차지전압(VBLP)보다 제1 변동전압(△V1) 만큼 높은 전압으로 설정될 수 있다. 제1 변동전압(△V1)은 제1 NMOS트랜지스터(N41) 및 제2 NMOS트랜지스터(N42)의 문턱전압 차이만큼 설정될 수 있다. 제1 NMOS트랜지스터(N41)의 문턱전압이 제2 NMOS트랜지스터(N42)의 문턱전압보다 낮아 제2 공급전압(SB)이 비트라인(BL)에 공급되어 비트라인(BL)의 전압은 상보비트라인(BLB)의 전압보다 제1 변동전압(△V1)만큼 증가될 수 있다. 이 경우, 제2 NMOS트랜지스터(N42)의 게이트전압이 제1 NMOS트랜지스터(N41)의 게이트전압보다 제1 변동전압(△V1)만큼 증가되어 제1 NMOS트랜지스터(N41) 및 제2 NMOS트랜지스터(N42)의 문턱전압차이에 따른 제1 NMOS트랜지스터(N41) 및 제2 NMOS트랜지스터(N42)의 구동력 차이가 게이트전압 차이로 상쇄되므로, 제2 구간에서 제1 NMOS트랜지스터(N41) 및 제2 NMOS트랜지스터(N42)에 흐르는 전류는 같게 될 수 있다.
메모리셀(42)에 데이터가 로직하이레벨이 저장된 경우(DATA="H"), T13시점에서 인에이블되는 워드라인(SWL)에 응답하여 T13시점에서 T14시점까지의 제3 구간동안 셀커패시터(C1)와 비트라인(BL)은 전하분배가 발생할 수 있다. 전하분배가 발생하면 로직하이레벨의 데이터가 비트라인(BL)에 실리게 되어 비트라인(BL)의 레벨은 제2 변동전압(△V2)만큼 증가할 수 있다. 이때, 비트라인(BL) 및 상보비트라인(BLB)의 레벨은 제1 변동전압+제2 변동전압(△V1+△V2)만큼 차이가 날 수 있다. T14시점에서 제1 구동전압(RTO)이 코어전압(VCORE)으로 구동되고 제2 구동전압(SB)이 접지전압(VSS)로 구동되어 비트라인(BL) 및 상보비트라인(BLB)은 센싱 및 증폭될 수 있다.
메모리셀(42)에 데이터가 로직로우레벨이 저장된 경우(DATA="L"), T13시점에서 인에이블되는 워드라인(SWL)에 응답하여 T13시점에서 T14시점까지의 제3 구간동안 셀커패시터(C1)와 비트라인(BL)은 전하분배가 발생할 수 있다. 전하분배가 발생하면 로직로우레벨의 데이터가 비트라인(BL)에 실리게 되어 비트라인(BL)의 레벨은 제2 변동전압(△V2)만큼 감소할 수 있다. 이때, 비트라인(BL) 및 상보비트라인(BLB)의 레벨은 제2 변동전압-제1 변동전압(△V2-△V1)만큼 차이가 날 수 있다. T14시점에서 제1 구동전압(RTO)이 코어전압(VCORE)으로 구동되고 제2 구동전압(SB)이 접지전압(VSS)로 구동되어 비트라인(BL) 및 상보비트라인(BLB)은 센싱 및 증폭될 수 있다.
이상 살펴본 바와 같이, 제1 NMOS트랜지스터(N41) 및 제2 NMOS트랜지스터(N42)에 흐르는 전류가 같은 상태에서 전하분배에 의해 비트라인(BL)의 레벨이 제2 변동전압(△V2)만큼 조절되므로, 제1 NMOS트랜지스터(N41)의 문턱전압이 제2 NMOS트랜지스터(N42)의 문턱전압보다 낮은 경우에도 비트라인(BL) 및 상보비트라인(BLB)을 오류없이 센싱 및 증폭할 수 있다.
도 6를 참고하여 제2 증폭부(443)에 포함된 제2 NMOS트랜지스터(N42)의 문턱전압이 제1 NMOS트랜지스터(N41)의 문턱전압보다 낮은 경우 비트라인(BL) 및 상보비트라인(BLB)의 레벨변화를 구간별로 살펴보면 다음과 같다.
프리차지모드에 진입하는 T11시점부터 T12시점까지의 제1 구간동안 인에이블 되는 균등화신호(BLEQ)에 응답하여 비트라인(BL) 및 상보비트라인(BLB)은 프리차지전압(VBLP)으로 구동될 수 있다.
제1 구간이 종료된 시점인 T12시점부터 액티브모드에 진입하는 T13시점까지의 제2 구간동안 제2 공급전압(SB)은 프리차지전압(VBLP)보다 높은 설정전압(VX)으로 구동될 수 있다. 설정전압(VX)은 프리차지전압(VBLP)보다 제1 변동전압(△V1) 만큼 높은 전압으로 설정될 수 있다. 제1 변동전압(△V1)은 제1 NMOS트랜지스터(N41) 및 제2 NMOS트랜지스터(N42)의 문턱전압 차이만큼 설정될 수 있다. 제2 NMOS트랜지스터(N42)의 문턱전압이 제1 NMOS트랜지스터(N41)의 문턱전압보다 낮아 제2 공급전압(SB)이 상보비트라인(BLB)에 공급되어 상보비트라인(BLB)의 전압이 비트라인(BL)의 전압보다 제1 변동전압(△V1)만큼 증가될 수 있다. 이 경우, 제1 NMOS트랜지스터(N41)의 게이트전압이 제2 NMOS트랜지스터(N42)의 게이트전압보다 제1 변동전압(△V1)만큼 증가되어 제1 NMOS트랜지스터(N41) 및 제2 NMOS트랜지스터(N42)의 문턱전압차이에 따른 제1 NMOS트랜지스터(N41) 및 제2 NMOS트랜지스터(N42)의 구동력 차이가 게이트전압 차이로 상쇄되므로, 제2 구간에서 제1 NMOS트랜지스터(N41) 및 제2 NMOS트랜지스터(N42)에 흐르는 전류는 같게 될 수 있다.
메모리셀(42)에 데이터가 로직하이레벨이 저장된 경우(DATA="H"), T13시점에서 인에이블되는 워드라인(SWL)에 응답하여 T13시점에서 T14시점까지의 제3 구간동안 셀커패시터(C1)와 비트라인(BL)은 전하분배가 발생할 수 있다. 전하분배가 발생하면 로직하이레벨의 데이터가 비트라인(BL)에 실리게 되어 비트라인(BL)의 레벨은 제2 변동전압(△V2)만큼 증가할 수 있다. 이때, 비트라인(BL) 및 상보비트라인(BLB)의 레벨은 제2 변동전압-제1 변동전압(△V2-△V1)만큼 차이가 날 수 있다. T14시점에서 제1 구동전압(RTO)이 코어전압(VCORE)으로 구동되고 제2 구동전압(SB)이 접지전압(VSS)로 구동되어 비트라인(BL) 및 상보비트라인(BLB)은 센싱 및 증폭될 수 있다.
메모리셀(42)에 데이터가 로직로우레벨이 저장된 경우(DATA="L"), T13시점에서 인에이블되는 워드라인(SWL)에 응답하여 T13시점에서 T14시점까지의 제3 구간동안 셀커패시터(C1)와 비트라인(BL)은 전하분배가 발생할 수 있다. 전하분배가 발생하면 로직로우레벨의 데이터가 비트라인(BL)에 실리게 되어 비트라인(BL)의 레벨은 제2 변동전압(△V2)만큼 감소할 수 있다. 이때, 비트라인(BL) 및 상보비트라인(BLB)의 레벨은 제1 변동전압+제2 변동전압(△V1+△V2)만큼 차이가 날 수 있다. T14시점에서 제1 구동전압(RTO)이 코어전압(VCORE)으로 구동되고 제2 구동전압(SB)이 접지전압(VSS)로 구동되어 비트라인(BL) 및 상보비트라인(BLB)은 센싱 및 증폭될 수 있다.
이상 살펴본 바와 같이, 제1 NMOS트랜지스터(N41) 및 제2 NMOS트랜지스터(N42)에 흐르는 전류가 같은 상태에서 전하분배에 의해 비트라인(BL)의 레벨이 제2 변동전압(△V2)만큼 조절되므로, 제2 NMOS트랜지스터(N42)의 문턱전압이 제1 NMOS트랜지스터(N41)의 문턱전압보다 낮은 경우에도 비트라인(BL) 및 상보비트라인(BLB)을 오류없이 센싱 및 증폭할 수 있다.
도 7은 전원공급부(122)의 다른 실시예를 도시한 도면이다. 도 7을 참고하면, 전원공급부(122)는 센스앰프인에이블신호생성부(71), 제1 공급전압생성부(72) 및 제2 공급전압생성부(73)를 포함할 수 있다.
센스앰프인에이블신호생성부(71)는 액티브신호(ACT)를 입력받아 센스앰프인에이블신호(SA_EN)를 생성할 수 있다. 센스앰프인에이블신호생성부(71)는 액티브신호(ACT)에 응답하여 메모리셀(42)과 비트라인(BL)간에 전하분배가 발생하는 구간 이후에 인에이블 되는 센스앰프인에이블신호(SA_EN)를 생성할 수 있다.
제1 공급전압생성부(72)는 제1 제어신호생성부(74) 및 제1 공급전압구동부(75)를 포함할 수 있다. 제1 제어신호생성부(74)는 전치풀업제어신호생성부(741) 및 풀업제어신호생성부(742)를 포함할 수 있다. 전치풀업제어신호생성부(741)는 프리차지신호(PCG)에 응답하여 전치풀업제어신호(PPU)를 생성할 수 있다. 전치풀업제어신호생성부(741)는 프리차지신호(PCG)가 인에이블 된 시점부터 제1 구간동안 인에이블되는 전치풀업제어신호(PPU)를 생성할 수 있다. 풀업제어신호생성부(742)는 센스앰프인에이블신호(SA_EN)에 응답하여 풀업제어신호(SAP)를 생성할 수 있다. 풀업제어신호생성부(742)는 센스앰프인에이블신호(SA_EN)가 인에이블 되는 시점에 동기하여 인에이블 되는 풀업제어신호(SAP)를 생성할 수 있다.
제1 공급전압구동부(75)는 전치풀업제어신호(PPU) 및 풀업제어신호(SAP)에 응답하여 제1 공급전압(RTO)을 구동할 수 있다. 제1 공급전압구동부(75)는 전치풀업제어신호(PPU)에 응답하여 제1 공급전압(RTO)을 프리차지전압(VBLP)으로 구동할 수 있다. 제1 공급전압구동부(75)는 풀업제어신호(SAP)에 응답하여 제1 공급전압(RTO)을 코어전압(VCORE)으로 구동할 수 있다. 프리차지전압(VBLP)은 코어전압(VCORE)의 중간레벨로 설정될 수 있다.
제2 공급전압생성부(73)는 제2 제어신호생성부(76) 및 제2 공급전압구동부(77)를 포함할 수 있다. 제2 제어신호생성부(76)는 전치풀다운제어신호생성부(761) 및 풀다운제어신호생성부(762)를 포함할 수 있다. 전치풀다운제어신호생성부(761)는 프리차지신호(PCG) 및 액티브신호(ACT)에 응답하여 제1 전치풀다운제어신호(PPD1), 제2 전치풀다운제어신호(PPD2) 및 제3 전치풀다운제어신호(PPD3)를 생성할 수 있다. 전치풀다운제어신호생성부(761)는 프리차지신호(PCG)가 인에이블 된 시점부터 제1 구간동안 인에이블되는 제1 전치풀다운제어신호(PPD1)를 생성할 수 있다. 전치풀다운제어신호생성부(761)는 제1 구간이 종료된 시점부터 액티브신호(ACT)가 인에이블 되는 시점까지 제2 구간에서 제2 전치풀다운제어신호(PPD2) 및제3 전치풀다운제어신호(PPD3)를 생성할 수 있다. 전치풀다운제어신호생성부(761)는 제2 구간이 시작되는 시점부터 인에이블 되는 제2 전치풀다운제어신호(PPU2)를 생성하고, 제2 전치풀다운제어신호(PPD2)가 디스에이블되는 시점부터 제2 구간이 종료되는 시점까지 인에이블 되는 제3 전치풀다운제어신호(PPD3)를 생성할 수 있다. 풀다운제어신호생성부(762)는 센스앰프인에이블신호(SA_EN)에 응답하여 풀다운제어신호(SAN)를 생성할 수 있다. 풀다운제어신호생성부(762)는 센스앰프인에이블신호(SA_EN)가 인에이블 되는 시점에 동기하여 인에이블 되는 풀다운제어신호(SAN)를 생성할 수 있다.
제2 공급전압구동부(77)는 제1 전치풀다운제어신호(PPD1), 제2 전치풀다운제어신호(PPD2), 제3 전치풀다운제어신호(PPD3) 및 풀다운제어신호(SAN)에 응답하여 제2 공급전압(SB)을 구동할 수 있다. 제2 공급전압구동부(77)는 제1 전치풀다운제어신호(PPD1)에 응답하여 제2 공급전압(SB)을 프리차지전압(VBLP)으로 구동할 수 있다. 제2 공급전압구동부(77)는 제2 전치풀다운제어신호(PPD2)에 응답하여 제2 공급전압(SB)을 제1 설정전압(VX1)으로 구동할 수 있다. 제2 공급전압구동부(77)는 제3 전치풀다운제어신호(PPD3)에 응답하여 제2 공급전압(SB)을 제2 설정전압(VX2)으로 구동할 수 있다. 제1 설정전압(VX1)은 프리차지전압(VBLP)보다 높은 레벨로 설정되고, 제2 설정전압(VX2)은 제1 설정전압(VX1)보다 높은 레벨로 설정될 수 있다. 제2 공급전압구동부(77)는 풀다운제어신호(SAN)에 응답하여 제2 공급전압(SB)을 접지전압(VSS)으로 구동할 수 있다.
도 8을 참고하여 도 7에 도시된 전원공급부(122)의 동작을 살펴보면 다음과 같다.
T21시점에 프리차지모드에 진입하는 경우 T21시점부터 T22시점까지의 제1 구간동안 전치풀업제어신호(PPU) 및 제1 전치풀다운제어신호(PPD1)가 인에이블 될 수 있다. 제1 구간동안 인에이블 되는 전치풀업제어신호(PPU) 및 제1 전치풀다운제어신호(PPD1)에 응답하여 제1 공급전압(RTO) 및 제2 공급전압(SB)은 프리차지전압(VBLP)로 구동될 수 있다. 제1 구간이 종료되는 시점인 T22시점부터 전치풀업제어신호(PPU)는 디스에이블 되어 제1 공급전압(RTO)의 구동을 중단하고, 제1 공급전압(RTO)은 플로팅(floating)상태가 될 수 있다. 제1 구간이 종료되는 시점인 T22시점부터 제1 전치풀다운제어신호(PPD1)은 디스에이블 되고, T22시점부터 인에이블 되는 제2 전치풀다운제어신호(PPD2)에 응답하여 제2 공급전압(SB)는 제1 설정전압(VX1)으로 구동될 수 있다. 제2 전치풀다운제어신호(PPD2)가 디스에이블되는 시점부터 액티브모드에 진입하는 T23시점까지 인에이블되는 제3 전치풀다운제어신호(PPD3)에 응답하여 제2 공급전압(SB)는 제2 설정전압(VX2)으로 구동될 수 있다. 제1 설정전압(VX1)은 프리차지전압(VBLP)보다 높은 레벨로 설정되고, 제2 설정전압(VX2)은 제1 설정전압(VX1)보다 높은 레벨로 설정될 수 있다. 제2 설정전압(VX2)은 프리차지전압(VBLP)보다 제1 변동전압(△V1) 만큼 높은 전압으로 설정되고, 제1 설정전압(VX1)은 프리차지전압(VBLP)과 제2 설정전압(VX2)의 중간레벨로 설정될 수 있다. 제1 변동전압(△V1)은 제1 NMOS트랜지스터(N41) 및 제2 NMOS트랜지스터(N42)의 문턱전압 차이만큼 설정될 수 있다. T23시점에 액티브모드에 진입하면, T23시점부터 T24시점까지의 제3 구간동안 전치풀업제어신호(PPU), 제1 전치풀다운제어신호(PPD1), 제2 전치풀다운제어신호(PPD2) 및 제3 전치풀다운제어신호(PPD3)는 디스에이블 되어 제1 공급전압(RTO) 및 제2 공급전압(SB)을 플로팅시킬 수 있다. 제3 구간이 종료되는 시점인 T24시점부터 인에이블 되는 센스앰프인에이블신호(SA_EN)에 응답하여 풀업제어신호(SAP) 및 풀다운제어신호(SAN)는 인에이블될 수 있다. T24시점부터 인에이블 되는 풀업제어신호(SAP) 및 풀다운제어신호(SAN)에 응답하여 제1 공급전압(RTO)은 코어전압(VCORE)으로 구동되고, 제2 공급전압(SB)은 접지전압(VSS)으로 구동될 수 있다.
이상 살펴본 바와 같이, 도 7 및 도 8에 도시된 실시예에 따른 전원공급부(122)는 도 2 및 도 3에 도시된 전원공급부(122)와는 달리 제2 구간에서 제2 공급전압(SB)을 2단계로 조절할 수 있다. 제2 구간에서 제2 공급전압(SB)을 조절하는 경우 비트라인(BL) 또는 상보비트라인(BLB)의 레벨이 조절되며 주변회로에 노이즈를 유발할 수 있다. 따라서, 제2 공급전압생성부(73)는 제2 공급전압(SB)을 제1 설정전압(VX1)으로 상승시킨 후 제2 설정전압(VX2)으로 순차적으로 상승시킴으로써, 제2 공급전압(SB)이 상승하며 발생하는 노이즈를 감소시킬 수 있는 효과가 있다.
도 9는 전원공급부(122)의 다른 실시예를 도시한 도면이다. 도 9을 참고하면, 전원공급부(122)는 센스앰프인에이블신호생성부(91), 제1 공급전압생성부(92) 및 제2 공급전압생성부(93)를 포함할 수 있다.
센스앰프인에이블신호생성부(91)는 액티브신호(ACT)를 입력받아 센스앰프인에이블신호(SA_EN)를 생성할 수 있다. 센스앰프인에이블신호생성부(91)는 액티브신호(ACT)에 응답하여 전하분배 구간이 이후에 인에이블 되는 센스앰프인에이블신호(SA_EN)를 생성할 수 있다.
제1 공급전압생성부(92)는 제1 제어신호생성부(94) 및 제1 공급전압구동부(95)를 포함할 수 있다. 제1 제어신호생성부(94)는 전치풀업제어신호생성부(941) 및 풀업제어신호생성부(942)를 포함할 수 있다. 전치풀업제어신호생성부(941)는 프리차지신호(PCG) 및 액티브신호(ACT)에 응답하여 제1 전치풀업제어신호(PPU) 및 제2 전치풀업제어신호(PPU2)를 생성할 수 있다. 전치풀업제어신호생성부(941)는 프리차지신호(PCG)가 인에이블 된 시점부터 제1 구간동안 인에이블되는 제1 전치풀업제어신호(PPU1)를 생성할 수 있다. 전치풀업제어신호생성부(941)는 제1 구간이 종료된 시점부터 액티브신호(ACT)가 인에이블 되는 시점까지 제2 구간동안 인에이블 되는 제2 전치풀업제어신호(PPU2)를 생성할 수 있다. 풀업제어신호생성부(942)는 센스앰프인에이블신호(SA_EN)에 응답하여 풀업제어신호(SAP)를 생성할 수 있다. 풀업제어신호생성부(942)는 센스앰프인에이블신호(SA_EN)가 인에이블 되는 시점에 동기하여 인에이블 되는 풀업제어신호(SAP)를 생성할 수 있다.
제1 공급전압구동부(95)는 제1 전치풀업제어신호(PPU1), 제2 전치풀업제어신호(PPU2) 및 풀업제어신호(SAP)에 응답하여 제1 공급전압(RTO)을 구동할 수 있다. 제1 공급전압구동부(95)는 제1 전치풀업제어신호(PPU1)에 응답하여 제1 공급전압(RTO)을 프리차지전압(VBLP)으로 구동할 수 있다. 제1 공급전압구동부(95)는 제2 전치풀업제어신호(PPU2)에 응답하여 제1 공급전압(RTO)을 설정전압(VX)으로 구동할 수 있다. 설정전압(VX)은 프리차지전압(VBLP)보다 낮은 레벨로 설정될 수 있다. 제1 공급전압구동부(95)는 풀업제어신호(SAP)에 응답하여 제1 공급전압(RTO)을 코어전압(VCORE)으로 구동할 수 있다. 프리차지전압(VBLP)은 코어전압(VCORE)의 중간레벨로 설정될 수 있다.
제2 공급전압생성부(93)는 제2 제어신호생성부(96) 및 제2 공급전압구동부(97)를 포함할 수 있다. 제2 제어신호생성부(96)는 전치풀다운제어신호생성부(961) 및 풀다운제어신호생성부(962)를 포함할 수 있다. 전치풀다운제어신호생성부(961)는 프리차지신호(PCG)에 응답하여 전치풀다운제어신호(PPD)를 생성할 수 있다. 전치풀다운제어신호생성부(961)는 프리차지신호(PCG)가 인에이블 된 시점부터 제1 구간동안 인에이블되는 전치풀다운제어신호(PPD)를 생성할 수 있다. 풀다운제어신호생성부(962)는 센스앰프인에이블신호(SA_EN)에 응답하여 풀다운제어신호(SAN)를 생성할 수 있다. 풀다운제어신호생성부(962)는 센스앰프인에이블신호(SA_EN)가 인에이블 되는 시점에 동기하여 인에이블 되는 풀다운제어신호(SAN)를 생성할 수 있다.
제2 공급전압구동부(97)는 전치풀다운제어신호(PPD) 및 풀다운제어신호(SAN)에 응답하여 제2 공급전압(SB)을 구동할 수 있다. 제2 공급전압구동부(97)는 전치풀다운제어신호(PPD)에 응답하여 제2 공급전압(SB)을 프리차지전압(VBLP)으로 구동할 수 있다. 제2 공급전압구동부(97)는 풀다운제어신호(SAN)에 응답하여 제2 공급전압(SB)을 접지전압(VSS)으로 구동할 수 있다.
도 10을 참고하여 도 9에 도시된 전원공급부(122)의 동작을 살펴보면 다음과 같다.
T31시점에 프리차지모드에 진입하는 경우 T31시점부터 T32시점까지의 제1 구간동안 제1 전치풀업제어신호(PPU1) 및 전치풀다운제어신호(PPD)가 인에이블 될 수 있다. 제1 구간동안 인에이블 되는 제1 전치풀업제어신호(PPU1) 및 전치풀다운제어신호(PPD)에 응답하여 제1 공급전압(RTO) 및 제2 공급전압(SB)은 프리차지전압(VBLP)로 구동될 수 있다. 제1 구간이 종료되는 시점인 T32시점부터 제1 전치풀업제어신호(PPU1)은 디스에이블 되고, T32시점부터 T33시점까지의 제2 구간동안 인에이블 되는 제2 전치풀업제어신호(PPU2)에 응답하여 제1 공급전압(RTO)는 설정전압(VX)으로 구동될 수 있다. 설정전압(VX)은 프리차지전압(VBLP)보다 제1 변동전압(△V1) 만큼 낮은 전압으로 설정될 수 있다. 제1 구간이 종료되는 시점인 T32시점부터 전치풀다운제어신호(PPD)는 디스에이블 되어 제2 공급전압(SB)의 구동을 중단하고, 제1 공급전압(SB)은 플로팅(floating)상태가 될 수 있다. T33시점에 액티브모드에 진입하면, T33시점부터 T34시점까지의 제3 구간동안 제1 전치풀업제어신호(PPU1), 제2 전치풀업제어신호(PPU2) 및 전치풀다운제어신호(PPD)는 디스에이블 되어 제1 공급전압(RTO) 및 제2 공급전압(SB)을 플로팅시킬 수 있다. 제3 구간이 종료되는 시점인 T34시점부터 인에이블 되는 센스앰프인에이블신호(SA_EN)에 응답하여 풀업제어신호(SAP) 및 풀다운제어신호(SAN)는 인에이블될 수 있다. T34시점부터 인에이블 되는 풀업제어신호(SAP) 및 풀다운제어신호(SAN)에 응답하여 제1 공급전압(RTO)은 코어전압(VCORE)으로 구동되고, 제2 공급전압(SB)은 접지전압(VSS)으로 구동될 수 있다.
도 11 및 도 12는 도 9의 전원공급부(122)로부터 제1 공급전압(RTO) 및 제2 공급전압(SB)을 공급받는 센스앰프회로(123)의 동작을 나타낸 타이밍도 이다.
도 11를 참고하여 제1 증폭부(442)에 포함된 제1 PMOS트랜지스터(P41)의 문턱전압이 제2 PMOS트랜지스터(P42)의 문턱전압보다 낮은 경우 비트라인(BL) 및 상보비트라인(BLB)의 레벨변화를 구간별로 살펴보면 다음과 같다.
프리차지모드에 진입하는 T31시점부터 T32시점까지의 제1 구간동안 인에이블 되는 균등화신호(BLEQ)에 응답하여 비트라인(BL) 및 상보비트라인(BLB)은 프리차지전압(VBLP)으로 구동될 수 있다.
제1 구간이 종료된 시점인 T32시점부터 액티브모드에 진입하는 T33시점까지의 제2 구간동안 제1 공급전압(RTO)은 프리차지전압(VBLP)보다 낮은 설정전압(VX)으로 구동될 수 있다. 설정전압(VX)은 프리차지전압(VBLP)보다 제1 변동전압(△V1) 만큼 낮은 전압으로 설정될 수 있다. 제1 변동전압(△V1)은 제1 PMOS트랜지스터(N41) 및 제2 PMOS트랜지스터(N42)의 문턱전압 차이만큼 설정될 수 있다. 제1 PMOS트랜지스터(P41)의 문턱전압이 제2 PMOS트랜지스터(P42)의 문턱전압보다 낮아 제1 공급전압(RTO)이 비트라인(BL)에 공급되어 비트라인(BL)의 전압은 상보비트라인(BLB)의 전압보다 제1 변동전압(△V1)만큼 감소될 수 있다. 이 경우, 제2 PMOS트랜지스터(P42)의 게이트전압이 제1 PMOS트랜지스터(P41)의 게이트전압보다 제1 변동전압(△V1)만큼 감소되어 제1 PMOS트랜지스터(P41) 및 제2 PMOS트랜지스터(P42)의 문턱전압차이에 따른 제1 PMOS트랜지스터(P41) 및 제2 PMOS트랜지스터(P42)의 구동력 차이가 게이트전압 차이로 상쇄되므로, 제2 구간에서 제1 PMOS트랜지스터(P41) 및 제2 PMOS트랜지스터(P42)에 흐르는 전류는 같게 될 수 있다..
메모리셀(42)에 데이터가 로직하이레벨이 저장된 경우(DATA="H"), T33시점에서 인에이블되는 워드라인(SWL)에 응답하여 T33시점에서 T34시점까지의 제3 구간동안 셀커패시터(C1)와 비트라인(BL)은 전하분배가 발생할 수 있다. 전하분배가 발생하면 로직하이레벨의 데이터가 비트라인(BL)에 실리게 되어 비트라인(BL)의 레벨은 제2 변동전압(△V2)만큼 증가할 수 있다. 이때, 비트라인(BL) 및 상보비트라인(BLB)의 레벨은 제2 변동전압-제1 변동전압(△V2-△V1)만큼 차이가 날 수 있다. T34시점에서 제1 구동전압(RTO)이 코어전압(VCORE)으로 구동되고 제2 구동전압(SB)이 접지전압(VSS)로 구동되는 경우 비트라인(BL) 및 상보비트라인(BLB)은 센싱 및 증폭될 수 있다.
메모리셀(42)에 데이터가 로직로우레벨이 저장된 경우(DATA="L"), T33시점에서 인에이블되는 워드라인(SWL)에 응답하여 T33시점에서 T34시점까지의 제3 구간동안 셀커패시터(C1)와 비트라인(BL)은 전하분배가 발생할 수 있다. 전하분배가 발생하면 로직로우레벨의 데이터가 비트라인(BL)에 실리게 되어 비트라인(BL)의 레벨은 제2 변동전압(△V2)만큼 감소할 수 있다. 이때, 비트라인(BL) 및 상보비트라인(BLB)의 레벨은 제1 변동전압+제2 변동전압(△V1+△V2)만큼 차이가 날 수 있다. T34시점에서 제1 구동전압(RTO)이 코어전압(VCORE)으로 구동되고 제2 구동전압(SB)이 접지전압(VSS)로 구동되는 경우 비트라인(BL) 및 상보비트라인(BLB)은 센싱 및 증폭될 수 있다.
이상 살펴본 바와 같이, 제1 PMOS트랜지스터(P41) 및 제2 PMOS트랜지스터(P42)에 흐르는 전류가 같은 상태에서 전하분배에 의해 비트라인(BL)의 레벨이 제2 변동전압(△V2)만큼 조절되므로, 제1 PMOS트랜지스터(N41)의 문턱전압이 제2 PMOS트랜지스터(P42)의 문턱전압보다 낮은 경우에도 비트라인(BL) 및 상보비트라인(BLB)을 오류없이 센싱 및 증폭할 수 있다.
도 12를 참고하여 제1 증폭부(442)에 포함된 제2 PMOS트랜지스터(P42)의 문턱전압이 제1 PMOS트랜지스터(P41)의 문턱전압보다 낮은 경우 비트라인(BL) 및 상보비트라인(BLB)의 레벨변화를 구간별로 살펴보면 다음과 같다.
프리차지모드에 진입하는 T31시점부터 T32시점까지의 제1 구간동안 인에이블 되는 균등화신호(BLEQ)에 응답하여 비트라인(BL) 및 상보비트라인(BLB)은 프리차지전압(VBLP)으로 구동될 수 있다.
제1 구간이 종료된 시점인 T32시점부터 액티브모드에 진입하는 T33시점까지의 제2 구간동안 제1 공급전압(RTO)은 프리차지전압(VBLP)보다 낮은 설정전압(VX)으로 구동될 수 있다. 설정전압(VX)은 프리차지전압(VBLP)보다 제1 변동전압(△V1) 만큼 낮은 전압으로 설정될 수 있다. 제1 변동전압(△V1)은 제1 PMOS트랜지스터(N41) 및 제2 PMOS트랜지스터(N42)의 문턱전압 차이만큼 설정될 수 있다. 제2 PMOS트랜지스터(P42)의 문턱전압이 제1 PMOS트랜지스터(P41)의 문턱전압보다 낮아 제1 공급전압(RTO)이 상보비트라인(BLB)에 공급되어 상보비트라인(BLB)의 전압은 비트라인(BL)의 전압보다 제1 변동전압(△V1)만큼 감소될 수 있다. 이 경우, 제1 PMOS트랜지스터(P41)의 게이트전압이 제2 PMOS트랜지스터(P42)의 게이트전압보다 제1 변동전압(△V1)만큼 감소되어 제1 PMOS트랜지스터(P41) 및 제2 PMOS트랜지스터(P42)의 문턱전압차이에 따른 제1 PMOS트랜지스터(P41) 및 제2 PMOS트랜지스터(P42)의 구동력 차이가 게이트전압 차이로 상쇄되므로, 제2 구간에서 제1 PMOS트랜지스터(P41) 및 제2 PMOS트랜지스터(P42)에 흐르는 전류는 같게 될 수 있다.
메모리셀(42)에 데이터가 로직하이레벨이 저장된 경우(DATA="H"), T33시점에서 인에이블되는 워드라인(SWL)에 응답하여 T33시점에서 T34시점까지의 제3 구간동안 셀커패시터(C1)와 비트라인(BL)은 전하분배가 발생할 수 있다. 전하분배가 발생하면 로직하이레벨의 데이터가 비트라인(BL)에 실리게 되어 비트라인(BL)의 레벨은 제2 변동전압(△V2)만큼 증가할 수 있다. 이때, 비트라인(BL) 및 상보비트라인(BLB)의 레벨은 제1 변동전압+제2 변동전압(△V1+△V2)만큼 차이가 날 수 있다. T34시점에서 제1 구동전압(RTO)이 코어전압(VCORE)으로 구동되고 제2 구동전압(SB)이 접지전압(VSS)로 구동되는 경우 비트라인(BL) 및 상보비트라인(BLB)은 센싱 및 증폭될 수 있다.
메모리셀(42)에 데이터가 로직로우레벨이 저장된 경우(DATA="L"), T33시점에서 인에이블되는 워드라인(SWL)에 응답하여 T33시점에서 T34시점까지의 제3 구간동안 셀커패시터(C1)와 비트라인(BL)은 전하분배가 발생할 수 있다. 전하분배가 발생하면 로직로우레벨의 데이터가 비트라인(BL)에 실리게 되어 비트라인(BL)의 레벨은 제2 변동전압(△V2)만큼 감소할 수 있다. 이때, 비트라인(BL) 및 상보비트라인(BLB)의 레벨은 제2 변동전압-제1 변동전압(△V2-△V1)만큼 차이가 날 수 있다. T34시점에서 제1 구동전압(RTO)이 코어전압(VCORE)으로 구동되고 제2 구동전압(SB)이 접지전압(VSS)로 구동되는 경우 비트라인(BL) 및 상보비트라인(BLB)은 센싱 및 증폭될 수 있다.
이상 살펴본 바와 같이, 제1 PMOS트랜지스터(P41) 및 제2 PMOS트랜지스터(P42)에 흐르는 전류가 같은 상태에서 전하분배에 의해 비트라인(BL)의 레벨이 제2 변동전압(△V2)만큼 조절되므로, 제2 PMOS트랜지스터(P42)의 문턱전압이 제1 PMOS트랜지스터(P41)의 문턱전압보다 낮은 경우에도 비트라인(BL) 및 상보비트라인(BLB)을 오류없이 센싱 및 증폭할 수 있다.
앞서, 도 1 내지 도 12에서 살펴본 반도체장치 및 반도체시스템은 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 13을 참고하면 본 발명의 일 실시예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.
데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 데이터저장부(1001)는 도 1에 도시된 제2 반도체장치(12)를 포함할 수 있다. 한편, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.
메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 메모리컨트롤러(1002)는 도 1에 도시된 제1 반도체장치(11)를 포함할 수 있다. 도 13에서는 메모리컨트롤러(1002)가 하나의 블록으로 표시되었으나, 메모리컨트롤러(1002)는 비휘발성 메모리(1001)를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.
버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터(DATA)를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.
입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
11: 제1 반도체장치 12: 제2 반도체장치
121: 커맨드디코더 122: 전원공급부
123: 센스앰프회로 21: 센스앰프인에이블신호생성부
22: 제1 공급전압생성부 23: 제2 공급전압생성부
24: 제1 제어신호생성부 241: 전치풀업제어신호생성부
242: 풀업제어신호생성부 25: 제1 공급전압구동부
26: 제2 제어신호생성부 261: 전치풀다운제어신호생성부
262: 풀다운제어신호생성부 27: 제2 공급전압구동부
41: 워드라인구동부 42: 메모리셀
43: 균등화신호생성부 44: 비트라인센스앰프
441: 균등화부 442: 제1 증폭부
443: 제2 증폭부

Claims (30)

  1. 외부커맨드를 출력하는 제1 반도체장치; 및
    상기 외부커맨드에 응답하여 프리차지모드에 진입한 시점부터 제1 구간동안 비트라인센스앰프에 공급되는 제1 공급전압을 프리차지전압으로 구동하고, 상기 제1 구간이 종료된 시점부터 액티브모드에 진입하는 시점까지의 제2 구간동안 상기 제1 공급전압의 레벨을 조절하는 제2 반도체장치를 포함하는 반도체시스템.
  2. 제 1 항에 있어서, 상기 제2 반도체장치는 상기 외부커맨드를 디코딩하여 상기 프리차지모드에서 인에이블 되는 프리차지신호 또는 액티브모드에서 인에이블 되는 액티브신호를 생성하는 커맨드디코더를 포함하는 반도체시스템.
  3. 제 1 항에 있어서, 상기 제2 반도체장치는
    상기 제1 구간에서 인에이블 되는 제1 전치풀다운제어신호 및 상기 제2 구간에서 인에이블 되는 제2 전치풀다운제어신호를 생성하는 전치풀다운제어신호생성부; 및
    상기 제1 전치풀다운제어신호에 응답하여 상기 제1 공급전압을 상기 프리차지전압으로 구동하고, 상기 제2 전치풀다운제어신호에 응답하여 상기 제1 공급전압을 제1 설정전압으로 구동하는 제1 공급전압구동부를 포함하는 반도체시스템
  4. 제 3 항에 있어서, 상기 제1 설정전압은 상기 프리차지전압보다 변동전압만큼 높은 레벨인 반도체시스템.
  5. 제 4 항에 있어서, 상기 변동전압은 상기 비트라인센스앰프에 포함된 MOS트랜지스터들의 문턱전압 차이만큼 설정되는 반도체시스템.
  6. 제 3 항에 있어서, 상기 전치풀다운제어신호생성부는 상기 제2 구간에서 상기 제2 전치풀다운제어신호가 디스에이블 되는 시점부터 상기 제2 구간이 종료되는 시점까지 인에이블 되는 제3 전치풀다운제어신호를 더 생성하는 반도체시스템.
  7. 제 6 항에 있어서, 상기 제1 공급전압구동부는 상기 제3 전치풀다운제어신호에 응답하여 상기 제1 공급전압을 제2 설정전압으로 구동하는 반도체시스템.
  8. 제 7 항에 있어서, 상기 제2 설정전압은 상기 프리차지전압보다 변동전압만큼 높고, 상기 제1 설정전압은 상기 프리차지전압과 상기 제2 설정전압의 중간레벨인 반도체시스템.
  9. 제 8 항에 있어서, 상기 변동전압은 상기 비트라인센스앰프에 포함된 MOS트랜지스터들의 문턱전압 차이만큼 설정되는 반도체시스템.
  10. 제 3 항에 있어서, 상기 제2 반도체장치는
    상기 제1 구간에서 인에이블 되는 전치풀업제어신호를 생성하는 전치풀업제어신호생성부; 및
    상기 전치풀업제어신호에 응답하여 제2 공급전압을 프리차지전압으로 구동하고, 상기 제2 구간에서 상기 제2 공급전압의 구동을 중단하는 제2 공급전압구동부를 더 포함하는 반도체시스템.
  11. 제 10 항에 있어서, 상기 비트라인센스앰프는 상기 액티브모드에서 접지전압으로 구동된 상기 제1 공급전압 및 코어전압으로 구동된 상기 제2 공급전압을 공급받아 비트라인 및 상보비트라인을 센싱 및 증폭하는 반도체시스템.
  12. 제 1 항에 있어서, 상기 제2 반도체장치는
    상기 제1 구간에서 인에이블 되는 제1 전치풀업제어신호 및 상기 제2 구간에서 인에이블 되는 제2 전치풀업제어신호를 생성하는 전치풀업제어신호생성부; 및
    상기 제1 전치풀업제어신호에 응답하여 상기 제1 공급전압을 상기 프리차지전압으로 구동하고, 상기 제2 전치풀업신호에 응답하여 상기 제1 공급전압을 제1 설정전압으로 구동하는 제1 공급전압구동부를 포함하는 반도체시스템.
  13. 제 12 항에 있어서, 상기 제1 설정전압은 상기 프리차지전압보다 변동전압만큼 낮은레벨인 반도체시스템.
  14. 제 13 항에 있어서, 상기 변동전압은 상기 비트라인센스앰프에 포함된 MOS트랜지스터들의 문턱전압 차이만큼 설정되는 반도체시스템.
  15. 제 12 항에 있어서, 상기 제2 반도체장치는
    상기 제1 구간에서 인에이블 되는 전치풀다운제어신호를 생성하는 전치풀다운제어신호생성부; 및
    상기 전치풀다운제어신호에 응답하여 제2 공급전압을 프리차지전압으로 구동하고, 상기 제2 구간에서 상기 제2 공급전압의 구동을 중단하는 제2 공급전압구동부를 더 포함하는 반도체시스템.
  16. 제 15 항에 있어서, 상기 비트라인센스앰프는 상기 액티브모드에서 코어전압으로 구동된 상기 제1 공급전압 및 접지전압으로 구동된 상기 제2 공급전압을 공급받아 비트라인 및 상보비트라인을 센싱 및 증폭하는 반도체시스템.
  17. 제 1 항에 있어서, 상기 제2 반도체장치는 상기 비트라인센스앰프를 포함하고, 상기 제1 구간에서 상기 비트라인센스앰프에 연결된 비트라인 및 상보비트라인을 상기 프리차지전압으로 프리차지하며, 상기 제2 구간에서 레벨이 조절된 상기 제1 공급전압을 공급받아 상기 비트라인센스앰프에 포함된 MOS 트랜지스터들의 문턱전압 차이에 따라 상기 비트라인 또는 상기 상보비트라인의 레벨을 조절하는 센스앰프회로를 포함하는 반도체시스템.
  18. 프리차지신호가 인에이블 된 시점부터 제1 구간동안 인에이블 되는 제1 전치풀다운제어신호를 생성하고, 상기 제1 구간이 종료된 시점부터 액티브신호가 인에이블 되는 시점까지의 제2 구간동안 제2 전치풀다운제어신호를 생성하는 전치풀다운제어신호생성부; 및
    상기 제1 전치풀다운제어신호에 응답하여 비트라인센스앰프에 공급되는 제1 공급전압을 프리차지전압으로 구동하고, 상기 제2 전치풀다운제어신호에 응답하여 상기 제1 공급전압을 설정전압으로 구동하는 제1 공급전압구동부를 포함하되, 상기 제1 공급전압은 비트라인센스앰프에 공급되는 전압인 반도체장치.
  19. 제 18 항에 있어서, 상기 프리차지신호는 프리차지모드에서 인에이블 되는 신호이고, 상기 액티브신호는 액티브모드에서 인에이블 되는 신호인 반도체장치.
  20. 제 18 항에 있어서, 상기 설정전압은 상기 프리차지전압보다 변동전압만큼 높은 레벨인 반도체장치.
  21. 제 20 항에 있어서, 상기 변동전압은 상기 비트라인센스앰프에 포함된 MOS트랜지스터들의 문턱전압 차이만큼 설정되는 반도체장치.
  22. 제 18 항에 있어서, 상기 제1 공급전압구동부는 상기 제3 전치풀다운제어신호에 응답하여 상기 제1 공급전압을 제2 설정전압으로 구동하는 반도체장치.
  23. 제 22 항에 있어서, 상기 제2 설정전압은 상기 프리차지전압보다 변동전압만큼 높고, 상기 제1 설정전압은 상기 프리차지전압과 상기 제2 설정전압의 중간레벨인 반도체장치.
  24. 제 23 항에 있어서, 상기 변동전압은 상기 비트라인센스앰프에 포함된 MOS트랜지스터들의 문턱전압 차이만큼 설정되는 반도체장치.
  25. 제 18 항에 있어서, 상기 비트라인센스앰프를 포함하고, 상기 제1 구간에서 상기 비트라인센스앰프에 연결된 비트라인 및 상보비트라인을 상기 프리차지전압으로 프리차지하며, 상기 제2 구간에서 상기 설정전압으로 구동된 상기 제1 공급전압을 공급받아 비트라인센스앰프에 포함된 MOS 트랜지스터들의 문턱전압 차이에 따라 상기 비트라인 또는 상기 상보비트라인의 레벨을 조절하는 센스앰프회로를 더 포함하는 반도체장치.
  26. 프리차지신호가 인에이블 된 시점부터 제1 구간동안 비트라인센스앰프에 공급되는 제1 공급전압을 프리차지전압으로 구동하고, 상기 제1 구간이 종료된 시점부터 액티브신호가 인에이블 되는 시점까지의 제2 구간동안 상기 제1 공급전압의 레벨을 조절하는 제1 공급전압생성부; 및
    상기 제1 구간동안 상기 비트라인센스앰프에 공급되는 제2 공급전압을 상기 프리차지전압으로 구동하고, 상기 제2 구간동안 상기 제2 공급전압의 구동을 중단하는 제2 공급전압생성부를 포함하는 반도체장치.
  27. 제 26 항에 있어서, 상기 제1 공급전압생성부는
    상기 제1 구간에서 인에이블 되는 제1 전치풀업제어신호 및 상기 제2 구간에서 인에이블 되는 제2 전치풀업제어신호를 생성하는 전치풀업제어신호생성부; 및
    상기 제1 전치풀업제어신호에 응답하여 상기 제1 공급전압을 상기 프리차지전압으로 구동하고, 상기 제2 전치풀업제어신호에 응답하여 상기 제1 공급전압을 설정전압으로 구동하는 제1 공급전압구동부를 포함하는 반도체장치.
  28. 제 27 항에 있어서, 상기 설정전압은 상기 프리차지전압보다 변동전압만큼 낮은 레벨을 갖는 반도체장치.
  29. 제 28 항에 있어서, 상기 변동전압은 상기 비트라인센스앰프에 포함된 MOS트랜지스터들의 문턱전압 차이만큼 설정되는 반도체장치.
  30. 제 26 항에 있어서, 상기 비트라인센스앰프를 포함하고, 상기 제1 구간에서 상기 비트라인센스앰프에 연결된 비트라인 및 상보비트라인을 상기 프리차지전압으로 프리차지하며, 상기 제2 구간에서 레벨이 조절된 상기 제1 공급전압을 공급받아 비트라인센스앰프에 포함된 MOS 트랜지스터들의 문턱전압 차이에 따라 상기 비트라인 또는 상기 상보비트라인의 레벨을 조절하는 센스앰프회로를 더 포함하는 반도체장치.

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