KR100347067B1

KR100347067B1 - 안정된 읽기 동작을 수행하는 반도체 메모리 장치

Info

Publication number: KR100347067B1
Application number: KR1019990055215A
Authority: KR
Inventors: 이동우
Original assignee: 삼성전자 주식회사
Priority date: 1999-12-06
Filing date: 1999-12-06
Publication date: 2002-08-03
Also published as: US20010003508A1; JP2001176287A; KR20010054408A; JP4495854B2; US6404677B2

Abstract

여기에 개시되는 메모리 장치는 기준 전압 발생기, 차동 증폭기 그리고 감지 전압 발생기로 구성된 감지 증폭기 회로와 상기 감지 증폭기 회로의 동작을 제어하기 위한 감지 증폭기 콘트롤러를 포함한다. 상기 기준 전압 발생기는 상기 감지 증폭기 콘트롤러의 제어에 따라 상기 감지 전압 발생기의 활성화 이전에 활성화되며, 그 결과 상기 기준 전압 발생기로부터의 기준 전압이 상기 감지 전압 발생기로부터의 감지 전압보다 먼저 요구되는 전압 레벨로 설정된다.

Description

안정된 읽기 동작을 수행하는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE CAPABLE OF PERFORMING SETTLED READ OPERATION}

본 발명은 반도체 메모리 장치에 관한 것으로서, 구체적으로는 반도체 메모리 장치에서 사용되는 감지 증폭기 회로에 관한 것이다.

반도체 메모리 장치들의 집적도를 증가시키기 위해서는, 메모리 셀 사이즈를 감소시켜야 한다. 메모리 셀 사이즈를 감소시킴으로써 메모리 셀 전류는 필연적으로 감소한다. 낮은 전압에서 동작하는 포터블 전자 장치에 사용되는 반도체 메모리 장치에 관련하여, 데이터를 감지하기 위해 필요한 메모리 셀 전류는 반도체 메모리 장치가 매우 낮은 전압에서 동작하기 때문에 더욱 감소한다. 하지만, 메모리 셀을 통해 흐르는 전류가 감소할 때, 메모리 셀의 상태를 감지하기 위해 사용되는 감지 증폭기 회로의 속도는 메모리 셀 전류의 감소에 비례하여 느려진다. 결과적으로, 반도체 메모리 장치의 동작 속도가 느려진다.

앞서의 설명에서 알 수 있듯이, 반도체 메모리 장치의 성능은 감지 증폭기 회로의 성능에 많은 영향을 받는다. 일반적으로, 감지 증폭기 회로는 두 입력 신호의 전압차를 감지 증폭하는 차동 증폭기를 이용하여 구현되어 왔다. 이 분야에 숙련된 자에게 잘 알려진 바와 같이, 차동 증폭기는 두 개의 입력 트랜지스터들, 입력 트랜지스터들과 직렬 연결된 전류 싱커 (current sinker, MOS 트랜지스터로 구성됨), 그리고 전류 미러를 포함한다. 하나의 입력 트랜지스터에는, 입력 신호로서 감지 전압 (sense voltage)이 제공되며, 감지 전압은 메모리 셀을 통해 흐르는 셀 전류 (온 셀을 통해 흐르는 "온 셀 전류" 또는 오프 셀을 통해 흐르는 "오프 셀 전류")에 의해서 결정되는 전압이다. 다른 입력 트랜지스터에는, 입력 신호로서 기준 전압 (reference voltage)이 제공되며, 기준 전압은 일반적으로 더미 셀 (또는 기준 셀)을 통해 흐르는 전류 (더미 셀 전류)에 의해서 결정되는 전압이다.

이 분야에 잘 알려진 감지 증폭기 회로의 개략적인 구성을 보여주는 블록도가 도 1에 도시되어 있다. 도 1에 도시된 바와 같이, 차동증폭기 (12)의 일 입력 단자는 더미 로드 (또는, 전류원) (14)와 더미 셀 (18)이 연결된 노드 (DS0) (이하, 기준 노드라 칭함)에 연결되고, 차동증폭기 (12)의 다른 입력 단자는 메인 로드 (16)와 메모리 셀 (20)이 연결된 노드 (SO) (이하, 감지 노드라 칭함)에 연결된다. 상기 더미 셀 (18)은 온 셀 전류와 오프 셀 전류의 절반에 상응하는 전류를 흘려줄 수 있도록 구성된다.

이러한 회로 구성에 있어서, 상기 더미 로드 (14)와 상기 메인 로드 (16) 모두 상기 더미 셀 (18)을 통해 흐르는 전류와 동일한 양의 전류를 공급한다고 가정하자. 이러한 가정 하에서, 읽기 동작이 시작되면, 도 2에 도시된 바와 같이, 상기 노드들 (DS0, S0)의 전압들 (즉, 기준 전압과 감지 전압)은 대응하는 로드들 (14, 16)을 통해 공급되는 전류에 의해서 점차적으로 높아진다. 소정 시간이 경과한 후 (실질적인 감지 동작이 시작되면), 상기 기준 노드 (DS0)의 전압은 일정하게 유지되는 반면에 상기 감지 노드 (S0)의 전압은 메모리 셀의 상태 (온 셀 상태 또는 오프 셀 상태)에 따라 변화된다. 예를 들면, 상기 메모리 셀 (20)이 온 셀일 때, 상기 감지 전압은 기준 전압보다 낮아진다. 반면에, 오프 셀일 때, 상기 감지 전압은 기준 전압보다 높아진다. 이러한 전압차는 차동증폭기 (12)에 의해서 감지되며, 감지된 결과에 따라 로직 하이 레벨 또는 로직 로우 레벨의 신호 (OUT)가 감지 증폭기 회로 (10)로부터 출력된다.

앞서의 설명으로부터 알 수 있듯이, 상기 기준 노드 (DS0)의 기준 전압과 상기 감지 노드 (S0)의 감지 전압은 동일한 시점에서 생성된다. 즉, 읽기 동작이 시작되면, 먼저, 각 노드 (DS0, S0)의 전압을 요구되는 전압 레벨로 설정한다. 그 다음에, 상기 메모리 셀의 상태에 따라 변화되는 감지 전압과 일정하게 유지되는 기준 전압을 이용하여 감지 동작이 수행된다.

앞서 설명된 감지 증폭기 회로에 있어서, 기준 노드 (DS0)의 로딩 값이 감지 노드 (S0)의 로딩 값보다 큰 경우, 도 2의 점선으로 도시된 바와 같이, 기준 전압이 요구되는 전압 레벨까지 설정되는 시간 (T1)이 감지 전압이 설정되는 시간 (T2) 보다 늦어진다. 이로 인해서, 감지 증폭기 회로의 안정된 감지 마진을 확보하기 어렵다. 즉, 안정된 읽기 동작을 보장할 수 없다. 최악의 경우, 읽기 오류를 유발할 수 있다.

본 발명의 목적은 기준 전압을 요구되는 전압 레벨로 설정한 후 감지 동작이 수행되도록 하는 감지 증폭기 제어 스킴을 구비한 반도체 메모리 장치를 제공하는 것이다.

도 1는 종래 기술에 따른 감지 증폭기 회로를 보여주는 블럭도;

도 2는 기준 전압과 메모리 셀의 상태에 따른 감지 전압의 변화를 보여주는 도면;

도 3은 본 발명에 따른 반도체 메모리 장치를 보여주는 블록도;

도 4는 도 3에 도시된 기준 전압 발생기 및 감지 전압 발생기를 보여주는 상세 회로도;

도 5는 도 3의 감지 증폭기 콘트롤러로부터 생성되는 제어 신호들의 관계를 보여주는 도면;

도 6은 도 3의 감지 증폭기 콘트롤러의 일부분을 보여주는 도면;

도 7은 도 3의 반도체 메모리 장치가 동기형 마스크 롬 장치일 때 감지 증폭기 회로에서 사용되는 제어 신호들의 관계를 보여주는 도면; 그리고

도 8은 도 3의 반도체 메모리 장치가 비동기형 마스크 롬 장치일 때 감지 증폭기 회로에서 사용되는 제어 신호들의 관계를 보여주는 도면이다.

*도면의 주요 부분에 대한 부호의 설명*

10, 100 : 감지 증폭기 회로 120 : 기준 전압 발생기

130 : 감지 전압 발생기 140 : 차동증폭기

상술한 바와 같은 제반 목적을 달성하기 위한 본 발명의 특징에 따르면, 행들과 열들로 배열된 메모리 셀들의 어레이를 갖는 반도체 메모리 장치가 제공된다. 상기 반도체 메모리 장치에는 적어도 하나의 더미 셀, 감지 증폭기 회로, 그리고 감지 증폭기 콘트롤러가 더 제공된다. 상기 감지 증폭기 회로는 상기 적어도 하나의 더미 셀에 연결되며, 제 1 제어 신호들에 응답하여 기준 전압을 내부적으로 발생한다. 그리고, 상기 감지 증폭기 회로는 상기 기준 전압과 제 2 제어 신호들에 응답하여 선택된 메모리 셀에 저장된 데이터를 감지한다. 상기 감지 증폭기 콘트롤러는 읽기 동작 동안 상기 제 1 제어 신호들과 상기 제 2 제어 신호들을 발생하며, 상기 제 1 제어 신호들은 상기 기준 전압이 일정한 전압 레벨로 설정되도록 상기 제 2 제어 신호들이 활성화되기 이전에 활성화된다.

이러한 장치에 의하면, 차동증폭기의 일 입력 전압으로서 제공되는 기준 전압이 상기 차동증폭기의 다른 입력 전압으로서 제공되는 감지 전압보다 먼저 요구되는 전압 레벨로 설정된다.

이하, 본 발명의 바람직한 실시예가 참조도면들에 의거하여 상세히 설명된다.

본 발명의 신규한 감지 증폭기 회로는 기준 전압이 기준 전압 발생기에 의해서 요구되는 전압 레벨로 설정된 후 상기 기준 전압을 이용하여 선택된 메모리 셀의 상태에 따라 감지 전압 발생기에 의해서 감지 전압이 발생되도록 제어된다. 그렇게 설정된 기준 전압은 메모리 장치가 비활성화될 때까지 그대로 유지되도록 제어된다. 이러한 감지 증폭기 제어 스킴에 따르면, 기준 전압이 감지 동작 이전에 일정한 전압 레벨로 설정되기 때문에, 차동 증폭기의 기준 노드의 커패시터스 값과 차동 증폭기의 감지 노드의 커패시턴스 값의 차로 인해 생기는 문제점들 (예를 들면, 감지 증폭기 회로의 성능이 저하되는 문제점, 예측 가능한 안정적인 설계를 구현하기 어려운 문제점, 등)을 방지할 수 있다. 게다가, 기준 노드의 전압이 감지 동작이 수행될 때마다 변화되지 않기 때문에, 감지 증폭기 회로 자체의 노이즈 역시 감소될 수 있다.

도 3은 본 발명에 따른 반도체 메모리 장치를 보여주는 블록도가 도시되어 있다. 본 발명의 반도체 메모리 장치는 행들과 열들로 배열된 메모리 셀들의 어레이 (미도시됨)를 포함하며, 임의로 선택된 메모리 셀들 (102)만이 도 4에 도시되어 있다. 상기 선택된 메모리 셀들 (102)은 대응하는 데이터 라인들 (DL0, DL1, …, DL5)을 통해 감지 증폭기 회로 (100)에 연결되어 있다. 더미 셀 (104) 역시 더미 데이터 라인 (DDL)을 통해 상기 감지 증폭기 회로 (100)에 연결되어 있다. 본 발명에 따른 반도체 메모리 장치는 감지 증폭기 콘트롤러 (200)를 포함하며, 상기 콘트롤러 (200)는 읽기 동작 동안 상기 감지 증폭기 회로 (100)를 제어하기 위한 제 1 제어 신호들 (PDIS1, PPRE1, nSAE1) 및 제 2 제어 신호들 (PDIS2, PPRE2, nSAE2)을 발생한다.

상기 감지 증폭기 회로 (100)는 상기 제 1 제어 신호들 (PDIS1, PPRE1, nSAE1)에 응답하여 동작하는 기준 전압 발생기 (120), 각각이 상기 제 2 제어 신호들 (PDIS2, PPRE2, nSAE2)에 응답하여 동작하는 복수 개의 감지 전압 발생기들 (130), 그리고 상기 감지 전압 발생기들 (130)에 각각 대응하는 복수 개의 차동증폭기들 (140)을 포함한다. 각 차동 증폭기 (140)는 상기 기준 전압 발생기 (120)에 의해서 생성되는 기준 노드 (DS0)의 기준 전압과 대응하는 감지 전압 발생기 (130)에 의해서 생성되는 감지 노드 (S0i) (i=0∼5)의 감지 전압을 받아들이고, 상기 감지 전압이 상기 기준 전압보다 높은 지의 여부를 검출하여 그 검출 결과로서 로직 로우 레벨 또는 로직 하이 레벨의 신호 (OUTi)를 출력한다.

본 발명에 따른 기준 전압 발생기 (120) 및 감지 전압 발생기 (130)의 상세 회로도를 보여주는 도 4를 참조하면, 상기 기준 전압 발생기 (120)는 도면에 도시된 바와 같이 연결된 2개의 PMOS 트랜지스터들 (MP1, MP2), 4개의 NMOS 트랜지스터들 (MN1∼MN4), 그리고 하나의 인버터 (INV1)를 포함한다. PMOS 트랜지스터들 (MP1, MP2)과 NMOS 트랜지스터 (MN1)는 상기 기준 노드 (DS0)로 전류를 공급하는 전류원 (또는 더미 로드)을 구성하고, 인버터 (INV1)와 NMOS 트랜지스터 (MN3)는 트랜지스터 (MN2)의 게이트 전압을 제어하기 위한 바이어스 전압을 발생하는 바이어스 회로를 구성한다. 그리고, NMOS 트랜지스터 (MN4)는 더미 데이터 라인 (DDL)의 전압을 방전시키기 위한 방전 회로로서 기능한다.

전류원 (또는 메인 로드)를 구성하는 트랜지스터들 (MP3, MP4, MN5) 중 PMOS 트랜지스터 (MP4)가 기준 노드 (DS0)의 기준 전압에 의해서 제어된다 (전류 미러 구조를 갖는다)는 점을 제외하고, 도 4의 감지 전압 발생기 (130)는 기준 전압 발생기 (120)와 동일하게 구성된다. 도 4에는 단지 하나의 감지 전압 발생기 (130)가 도시되어 있지만, 나머지 감지 전압 발생기들 역시 동일하게 구성됨은 이 분야에 통상적인 지식을 습득한 자들에게 자명하다. 게다가, 감지 전압 발생기와 기준 전압 발생기가 다른 형태로 구성되더라도, 본 발명의 기술적 사상이 적용됨은 자명하다.

다시 도 3을 참조하면, 상기 감지 증폭기 콘트롤러 (200)는, 읽기 동작이 시작되면, 상기 기준 전압 발생기 (120)가 기준 노드 (DS0)에 요구되는 레벨의 기준 전압을 제공하도록 상기 제 1 제어 신호들 (PPRE1, PDIS1, nSAE1)을 발생한다. 그 다음에, 상기 기준 전압이 일정한 전압 레벨로 설정된 후, 상기 감지 증폭기 콘트롤러 (200)는 상기 감지 전압 발생기들 (130) 각각이 대응하는 감지 노드들 (S0i)에 대응하는 감지 전압을 제공하도록 상기 제 2 제어 신호들 (PPRE2, PDIS2, nSAE2)을 발생한다. 일예로서, 도 6에 도시된 바와 같이, 상기 제 2 제어 신호들 (PPRE2, PDIS2, nSAE2)로서 단순히 소정 시간 지연된 제 1 제어 신호들 (PPRE1, PDIS1, nSAE1)가 사용될 수 있다. 이에 대한 설명은 이후 상세히 설명될 것이다.

본 발명에 따른 제어 신호들 간의 타이밍을 보여주는 타이밍도가 도 5에 도시되어 있다. 도 5에서 알 수 있듯이, 감지 증폭기 콘트롤러 (200)는 기준 노드(DS0)의 기준 전압이 일정한 전압 레벨로 설정되도록 제 1 제어 신호들 (PPRE1, PDIS1, nSAE1)을 발생한다. 도 5에 도시된 바와 같은 파형들을 갖는 제 1 제어 신호들 (PPRE1, PDIS1, nSAE1)에 따라 기준 노드 (DS0)에 기준 전압이 생성되는 동작을 설명하면 다음과 같다. 여기서, 제어 신호들 (PPRE1, PPRE2)은 프리챠지 동작을 제어하기 위한 신호들이고, 제어 신호들 (PDIS1, PDIS2)은 방전 동작을 제어하기 위한 신호들이며, 제어 신호들 (nSAE1, nSAE2)은 감지 인이에블 시점을 제어하기 위한 신호들이다.

도 5에 도시된 바와 같이, 제어 신호 (nSAE1)가 로직 하이 레벨 (logic high level)에서 로직 로우 레벨 (logic low level)로 천이함에 따라 노드 (N1)의 전압은 인버터 (INV1)에 의해서 하이 레벨 (예를 들면, 전원 전압 레벨)로 상승하게 된다. 제어 신호 (nSAE1)의 하이-로우 천이와 동시에 제어 신호 (PDIS1)가 로직 로우 레벨에서 로직 하이 레벨로 천이한다. 이는 NMOS 트랜지스터 (MN4)가 턴 온되게 하며, 그 결과 더미 데이터 라인 (DDL) 그리고 기준 노드 (DS0)는 각각 로직 로우 레벨 즉, 접지 전압 레벨로 방전된다. 상기 PMOS 트랜지스터 (MP1)는 앞서 설명된 방전 구간 동안 생길 수 있는 DC 경로 (즉, VCC→MP1→MP2→MN2→MN4→VSS)를 막아주는 역할을 한다.

그 다음에, 상기 제어 신호 (PDIS1)는 로직 하이 레벨에서 로직 로우 레벨로 천이하고, 제어 신호 (PPRE1)는 로직 로우 레벨에서 로직 하이 레벨로 천이한다. 이는 PMOS 트랜지스터 (MP1)와 NMOS 트랜지스터 (MN1)가 턴 온되게 하며, 그 결과 기준 노드 (DS0)의 전압 (기준 전압)은, 도 5에 도시된 바와 같이, 전류원 (또는더미 로드)로부터 공급되는 전류에 의해서 점차적으로 상승하게 된다. 앞서 설명된 바와 같이, 노드 (N1)의 전압이 상승함에 따라 NMOS 트랜지스터 (MN2)가 턴 온된다. 그렇게 턴 온된 트랜지스터 (MN2)를 통해 더미 데이터 라인 (DDL)의 전압 역시 상승하게 된다. 상기 더미 데이터 라인 (DDL)의 전압이 상승함에 따라, NMOS 트랜지스터 (MN3)가 턴 온된다.

이러한 조건 하에서, 노드 (N1)의 전압은 인버터 (INV1)의 풀업 트랜지스터 (예를 들면, PMOS 트랜지스터)의 전류 공급 능력과 NMOS 트랜지스터 (MN3)의 전류 방전 능력이 균형을 이루는 지점에서 결정된다 (고정된다). 이후, 상기 제어 신호 (PPRE1)는 로직 하이 레벨에서 로직 로우 레벨로 천이하기 때문에, 전류원의 NMOS 트랜지스터 (MN1)는 턴 오프된다. 그러므로, 기준 노드 (DS0)는 단지 전류원의 PMOS 트랜지스터들 (MP1, MP2)에 의해서 전류를 공급받는다.

이때, 기준 노드 (DS0)의 전압 즉, 기준 전압은, 도 5에 도시된 바와 같이, 더미 셀 (104)을 통해 흐르는 전류 (일반적으로, 온 셀 전류와 오프 셀 전류의 절반의 전류에 상응함)와 PMOS 트랜지스터들 (MP1, MP2)를 통해 공급되는 전류의 차이에 의해서 일정하게 유지된다. 즉, 상기 기준 전압 발생기 (120)는 감지 전압 발생기 (130)가 활성화되기 이전에 요구되는 레벨의 기준 전압을 발생한다.

상기 기준 노드 (DS0)에 요구되는 전압 레벨의 기준 전압이 설정된 후, 감지 증폭기 콘트롤러 (200)는 감지 전압 발생기들 (130)이 활성화되도록 제 2 제어 신호들 (PPRE2, PDIS2, nSAE2)을 발생한다. 도 5에서 알 수 있듯이, 기준 전압이 요구되는 레벨을 갖도록 설정된 제 1 제어 신호들 (PPRE1, PDIS1, nSAE1)의 로직 레벨들은 그대로 유지된다. 상기 감지 전압 발생기들 (130)이 대응하는 감지 노드들 (SOi)에 기준 전압과 동일한 레벨의 전압들을 설정하는 동작은 앞서 설명된 기준 전압 발생기 (120)의 동작과 동일하다. 반면에, 각 감지 노드 (S0i)의 전압 즉, 감지 전압이 대응하는 메모리 셀 (102)을 통해 흐르는 전류와 대응하는 PMOS 트랜지스터들 (MP3, MP4)을 통해 공급되는 전류의 차이에 의해서 결정되기 때문에, 각 감지 전압은 대응하는 메모리 셀들의 상태 (온 셀 또는 오프 셀)에 따라 기준 전압보다 높거나 낮아진다. 예를 들면, 도 5에서 알 수 있듯이, 상기 메모리 셀 (102)이 오프 셀일 때 상기 감지 전압은 기준 전압보다 높아지며, 그 결과 차동증폭기 (140)는 로직 하이 레벨의 신호 (OUT)를 출력한다. 상기 메모리 셀 (102)이 온 셀일 때, 상기 감지 전압은 기준 전압보다 낮아지며, 그 결과 차동증폭기 (140)는 로직 로우 레벨의 신호 (OUT)를 출력한다.

이러한 감지 증폭기 회로의 제어 스킴에 따르면, 비록 기준 노드 (DS0)의 커패시턴스 값이 감지 노드 (S0)의 커패시턴스 값보다 크더라도, 기준 노드 (DS0)의 기준 전압이 감지 동작이 수행되기 이전에 요구되는 전압 레벨로 설정되기 때문에 종래 기술에 따른 문제점들 (예를 들면, 감지 증폭기 회로의 성능이 저하되는 문제점, 예측 가능한 안정적인 설계를 구현하기 어려운 문제점, 등)을 방지할 수 있다. 게다가, 도 5에서 알 수 있듯이, 기준 노드 (DS0)의 기준 전압은 감지 동작이 수행될 때마다 변화되지 않기 때문에, 감지 증폭기 회로에 의해서 소모되는 전류를 줄일 수 있을 뿐만 아니라, 자체 노이즈 역시 감소될 수 있다.

본 발명에 따른 반도체 메모리 장치가 동기형 반도체 메모리 장치 (예를 들면, 동기형 마스크 롬 장치)에 적용될 때, 도 7을 참조하면, 도 3의 감지 증폭기 콘트롤러 (200)는 외부로부터 인가되는 명령에 따라 감지 증폭기 제어 신호들이 발생되도록 로직 게이트 회로들의 상태 머신을 이용하여 구현 가능하다. 예를 들면, 상기 감지 증폭기 콘트롤러 (200)는 로우 어드레스 액티브 명령 (ACT)에 응답하여 제 1 제어 신호들 (PPRE1, PDIS1, nSAE1)을 발생하며, 그 결과 기준 노드 (DS0)는 기준 전압 발생기 (120)에 의해서 일정한 전압 레벨로 설정된다. 그 다음에, 상기 감지 증폭기 콘트롤러 (200)는 읽기 명령 (RD)에 응답하여 제 2 제어 신호들 (PPRE2, PDIS2, nSAE2)을 발생하며, 그 결과 선택된 메모리 셀들에 각각 대응하는 감지 전압 발생기들 (130)은 대응하는 감지 노드들 (S0i)에 감지 전압들을 설정하도록 활성화된다. 비록 도면에는 도시되지 않았지만, 이러한 기능을 갖는 감지 증폭기 콘트롤러는 이 분야의 통상적인 지식을 습득한 자들에게 쉽게 구현될 수 있을 것이다.

여기서, 상기 제 1 제어 신호들 (PPRE1, PDIS1, nSAE1)은 반도체 메모리 장치가 비활성화 상태 (스탠바이 상태 또는 비선택 선택)로 진입할 때 비활성화되는 반면에, 상기 제 2 제어 신호들 (PPRE2, PDIS2, nSAE2)은 읽기 명령 (RD)의 입력시 활성화된 후 소정 시간 후에 자동적으로 비활성화된다.

반면에, 본 발명에 따른 반도체 메모리 장치가 비동기형 반도체 메모리 장치 (예를 들면, 비동기형 마스크 롬 장치)에 적용될 때, 도 8을 참조하면, 상기 감지 증폭기 콘트롤러 (200)는 이 분야에 잘 알려진 어드레스 천이 검출 스킴을 이용하여 구현될 수 있다. 예를 들면, 상기 감지 증폭기 콘트롤러 (200)는, 먼저, 어드레스 천이에 응답하여 제 1 제어 신호들 (PPRE1, PDIS1, nSAE1)을 발생하고, 소정 시간 지연된 상기 어드레스 천이에 응답하여 상기 제 2 제어 신호들 (PPRE2, PDIS2, nSAE2)을 발생한다. 비동기형 반도체 메모리 장치에 적용될 때, 상기 제 1 제어 신호들 (PPRE1, PDIS1, nSAE1)은 상기 입력된 어드레스에 대응하는 읽기 동작에 관련된 구간 동안만 활성화된다.

상술한 바와 같이, 비록 기준 노드의 커패시턴스 값이 감지 노드의 커패시턴스 값보다 크더라도, 기준 노드의 기준 전압이 감지 동작이 수행되기 이전에 요구되는 전압 레벨로 설정되기 때문에 종래 기술에 따른 문제점들 (예를 들면, 감지 증폭기 회로의 성능이 저하되는 문제점, 예측 가능한 안정적인 설계를 구현하기 어려운 문제점, 등)은 방지될 수 있다. 게다가, 기준 노드의 기준 전압은 감지 동작이 수행될 때마다 변화되지 않으며, 이는 증폭기 회로에 의해서 소모되는 전류 및 자체 노이즈가 감소되게 한다. 결과적으로, 안정적인 감지 증폭기 회로의 구현이 가능하다.

Claims

적어도 하나의 더미 셀과;

행들과 열들로 배열된 복수 개의 메모리 셀들과;

읽기 동작 동안 제 1 제어 신호들과 제 2 제어 신호들을 발생하는 감지 증폭기 콘트롤러 및;

상기 적어도 하나의 더미 셀에 연결되며, 상기 제 1 및 제 2 제어 신호들에 응답하여 선택된 메모리 셀에 저장된 데이터를 감지하는 감지 증폭기 회로를 포함하며,

상기 감지 증폭기 회로는 상기 적어도 하나의 더미 셀에 연결되며, 상기 제 1 제어 신호들에 응답하여 기준 노드에 상기 기준 전압을 발생하는 기준 전압 발생기와; 상기 제 2 제어 신호들에 응답하여 상기 선택된 메모리 셀의 상태에 따라 감지 노드에 감지 전압을 발생하는 감지 전압 발생기 및; 상기 감지 전압이 상기 기준 전압보다 높은 지의 여부를 검출하는 차동증폭기로 구성되고;

상기 감지 증폭기 콘트롤러는 상기 기준 전압이 일정 전압 레벨로 설정된 후 상기 감지 전압이 생성되도록 상기 제 2 제어 신호들의 활성화 이전에 상기 제 1 제어 신호들을 활성화시키며; 그리고

상기 기준 전압은 상기 읽기 동작이 종료된 후에도 일정하게 유지되는 반도체 메모리 장치.
제 1 항에 있어서,

상기 반도체 메모리 장치는 동기형 반도체 메모리 장치를 포함하는 반도체 메모리 장치.
제 2 항에 있어서,

상기 감지 증폭기 콘트롤러는 행 어드레스 액티브 명령이 상기 메모리 장치에 인가될 때 상기 제 1 제어 신호들을 발생하고, 읽기 명령이 상기 메모리 장치에인가될 때 상기 제 2 제어 신호들을 발생하는 반도체 메모리 장치.
제 1 항에 있어서,

상기 반도체 메모리 장치는 비동기형 반도체 메모리 장치를 포함하는 반도체 메모리 장치.
제 4 항에 있어서,

상기 감지 증폭기 콘트롤러는 외부 어드레스의 천이에 응답하여 상기 제 1 제어 신호들을 발생하고, 소정 시간 지연된 상기 외부 어드레스의 천이에 응답하여 상기 제 2 제어 신호들을 발생하는 반도체 메모리 장치.
삭제
행들과 열들로 배열된 메모리 셀들의 어레이를 갖는 반도체 메모리 장치에 있어서:

선택된 메모리 셀들에 대응하도록 각각 연결된 제 1 데이터 라인들과;

더미 셀에 연결된 제 2 데이터 라인과;

상기 제 1 데이터 라인들과 상기 제 2 데이터 라인에 연결되며, 상기 선택된 메모리 셀들에 저장된 데이터를 감지하는 감지 증폭기 회로 및;

읽기 동작 동안 상기 감지 증폭기 회로를 제어하는 감지 증폭기 콘트롤러를 포함하며,

상기 감지 증폭기 회로는,

상기 제 2 데이터 라인에 연결되며, 기준 노드에 기준 전압을 발생하는 기준 전압 발생기와;

상기 제 2 데이터 라인들에 대응하도록 연결되어 있되, 각각이 대응하는 선택된 메모리 셀의 상태에 응답하여 감지 노드에 감지 전압을 발생하는 감지 전압 발생기들 및;

상기 감지 전압 발생기들에 각각 대응하는 차동증폭기들로 구성되며,

상기 차동증폭기들 각각은 상기 기준 노드에 연결된 제 1 입력 단자와 대응하는 감지 전압 발생기의 감지 노드에 연결된 제 2 입력 단자를 가지며, 대응하는 감지 전압이 상기 기준 전압보다 높은 지의 여부를 검출하여 검출 결과로서 로직 로우 레벨과 로직 하이 레벨 중 하나의 레벨을 갖는 신호를 출력하고;

상기 기준 전압 발생기는 상기 기준 전압이 상기 감지 전압 발생기들의 활성화 이전에 일정 전압 레벨로 설정되도록 상기 감지 증폭기 콘트롤로에 의해서 활성화되며; 그리고 상기 기준 전압은 상기 읽기 동작이 종료된 후에도 일정하게 유지되는 것을 특징으로 하는 반도체 메모리 장치.
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