KR100268420B1 - 반도체 메모리 장치 및 그 장치의 독출 방법 - Google Patents

반도체 메모리 장치 및 그 장치의 독출 방법 Download PDF

Info

Publication number
KR100268420B1
KR100268420B1 KR1019970080999A KR19970080999A KR100268420B1 KR 100268420 B1 KR100268420 B1 KR 100268420B1 KR 1019970080999 A KR1019970080999 A KR 1019970080999A KR 19970080999 A KR19970080999 A KR 19970080999A KR 100268420 B1 KR100268420 B1 KR 100268420B1
Authority
KR
South Korea
Prior art keywords
signal
bit line
discharge
response
address strobe
Prior art date
Application number
KR1019970080999A
Other languages
English (en)
Other versions
KR19990060755A (ko
Inventor
이준
임흥수
Original Assignee
윤종용
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자주식회사 filed Critical 윤종용
Priority to KR1019970080999A priority Critical patent/KR100268420B1/ko
Priority to TW087119546A priority patent/TW407277B/zh
Priority to US09/213,721 priority patent/US6018487A/en
Priority to JP36574398A priority patent/JP3865520B2/ja
Publication of KR19990060755A publication Critical patent/KR19990060755A/ko
Application granted granted Critical
Publication of KR100268420B1 publication Critical patent/KR100268420B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
    • G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
    • G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 감지 증폭기를 갖는 반도체 메모리 장치에 관한 것으로서, 데이터를 저장하기 위한 메모리 셀 어레이와; 기준 전압이 공급되는 더미 비트 라인과; 셀의 상태에 따라 상기 기준 전압과 비교되는 감지 전압이 공급되는 메인 비트 라인과; 외부로부터 어드레스 신호를 인가받아 로우 어드레스 신호를 발생하는 칼럼 어드레스 버퍼와; 외부로부터 어드레스 신호를 인가받아 칼럼 어드레스 신호를 발생하는 칼럼 어드레스 버퍼와; 상기 로우 어드레스 신호를 인가받아 워드 라인을 선택하기 위한 신호를 발생하는 로우 프리 디코더와; 상기 칼럼 어드레스 신호를 인가 받아 비트 라인을 선택하기 위한 신호를 발생하는 칼럼 프리 디코더와; 상기 프리디코딩된 신호에 응답하여 워드 라인을 선택하는 로우 디코더와; 상기 프리디코딩된 신호에 응답하여 비트 라인을 선택하는 칼럼 디코더와; 외부로부터의 커맨드를 입력받아 펄스 신호를 발생하는 레지스터와; 상기 펄스 신호와 칼럼 어드레스 신호를 조합하여 비트 라인 디스챠지 제어 신호를 발생하는 디스챠지 프리디코더와; 외부로부터 인가되는 커맨드에 의해 데이터 감지를 위한 제어 신호를 발생하는 감지 증폭 제어 회로와; 상기 제어 신호에 응답하여 데이터를 감지하기 위한 감지 증폭기를 포함하며, 상기 감지 증폭기는 상기 더미 비트 라인으로 인가될 기준 전압을 발생하는 기준 전압 발생 회로와; 상기 메인 비트 라인으로 인가될 감지 전압을 발생하는 감지 전압 발생 회로와; 상기 기준 전압 및 감지 전압의 차를 비교 및 증폭하여 데이터를 출력하는 차동 증폭 회로를 포함한다. 이와 같은 회로에 의해서 센싱 동작시 독출 오류를 막을 수 있다.

Description

반도체 메모리 장치 및 그 장치의 독출 방법(SEMICONDUCTOR MEMORY DEVICE AND READ METHOD THEREOF)
본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 센싱 구간시 비트 라인을 프리챠지하기 이전에 디스챠지하여 데이터를 센싱하는 감지 증폭기(sense amplifier)에 관한 것이다.
도 1은 메모리 셀 어레이의 구성을 보여주는 회로도로서, 비동기 CMOS 마스크 롬에 있어서는, 비트 라인에 의한 커플링(coupling)에 의한 독출 오류를 방지하기 위해서 비선택 비트 라인 및 선택 비트 라인 모두를 디스챠지시킨다. 만일, 제 1 선택 신호(YA)와 제 2 선택 신호(YB)에 따라 비트 라인이 선택되고, 워드 라인이 선택되면 이들이 교차하는 영역의 셀에 대응되는 데이터가 감지 증폭기를 통해 출력된다. 감지 증폭기는 비트 라인(bit line)의 레벨을 증폭하여 감지된 데이터를 출력하며 이들은 전류 모드 감지 증폭기(current mode sense amplifier), 전압 모드 감지 증폭기(voltage mode sense amplifier)로 구분된다.
도 2는 독출 모드시 동작 타이밍도이다.
도 1 및 도 2를 참조하면, 외부로부터 입력되는 어드레스가 천이할 때 선택된 셀의 데이터를 감지하기 한 신호(ψDIS)가 도시되진 않았지만 ATD 회로(Address Transition Detection Circuit)로부터 제공된다. 도 2에서와 같이 어드레스 천이 검출 신호(ψDIS) 의 제 1 주기(Ⅰ)에서 제 1 워드 라인(WLi)과 비트 라인(BLi-1)이 선택되면 1번 셀이 선택되어 감지 증폭기가 이를 감지하게 된다. 그리고 어드레스 천이 검출 신호(ψDIS)의 제 2 주기(Ⅱ)에서는 비트 라인 BLi+1이 선택되어 2 번 셀의 데이터가 감지 증폭기를 통해 감지되며, 제 3 주기(Ⅲ)에서는 상기 워드 라인과 비트 라인 모두가 바뀜에 따라 3번 셀이 선택된다. 이때, 2,3,4번 셀들이 모두 오프셀(off-cell)이라 하고 이에 인접한 4, 5번 셀들이 온셀(on-cell)이라고 가정하자. 어드레스 천이 검출 신호(ψDIS)의 제 1 및 제 2 주기(Ⅰ, Ⅱ)에서는 1,2번 셀들에 대응되는 비트 라인들이 프리챠지(precharge)후 전류는 흐르지 않으며, 이는 상기 셀들(1, 2)이 오프셀들이기 때문이다. 그러므로 상기 비트 라인들은 프리챠지 레벨을 유지하게 된다. 계속해서, 상기 신호의 제 3 주기(Ⅲ)에서는 3번셀에 대응되는 비트 라인이 프리챠지될 때 동일한 워드 라인 상에 인접한 4,5번이 온셀임에 따라 이에 대응되는 비트 라인들은 디스챠지된다. 이로 인해 3번셀에 대응되는 비트 라인은 인접한 비트 라인들의 커플링으로 인해 프리챠지 구간 동안 원하는 레벨까지 프리챠지되지 못하는 경우가 발생하게 된다.
그러므로 선택된 비트 라인이 미처 프리챠지되지 못한 상태에서 센싱 구간으로 접어들어 감지 증폭기를 통해서 전류가 비트 라인으로 공급된다. 그러므로 오프셀을 감지해야 하는 경우에 완전히 프리챠지 못한 비트 라인으로 전류 경로가 형성되어 온셀로 잘못 감지하는 독출 오류가 발생할 수 있다. 이때, 어드레스 천이 검출 신호(ψDIS)는 로우 어드레스 신호와 칼럼 어드레스 신호를 구별하기 않고 상기 어드레스 신호들이 천이할 때마다 발생되는 신호로서 비동기 CMOS 마스크 롬에서 독출하기 위해서는 외부 어드레스가 천이할 때마다 데이터를 감지하기 위한 신호와 이를 저장하기 위한 신호들이 내부적으로 필요하게 된다. 그러므로 비동기 CMOS 마스크 롬은 외부 어드레스 신호가 천이할 때마다 비트 라인을 디스챠지시켜야만 독출 오류를 막을 수 있는 번거로움이 발생하게 된다.
따라서, 본 발명의 목적은 외부 어드레스 신호의 한 주기 동안에 모든 비트 라인들을 디스챠지시켜 독출 오류의 발생을 막기 위한 반도체 메모리 장치를 제공하기 위함이다.
도 1은 메모리 셀 어레이의 구성을 보여주는 회로도:
도 2는 종래 기술에 따른 독출 동작시 타이밍도:
도 3은 SMROM의 동작 타이밍도:
도 4는 반도체 메모리 장치의 구성을 보여주는 블록도:
도 5는 본 발명의 실시예에 따른 감지 증폭기의 구성을 보여주는 회로도:
도 6은 본 발명의 실시예에 따른 독출 동작시 타이밍도:
도 7은 메모리 셀 어레이의 구성을 보여주는 회로도:
도 8은 본 발명의 실시예에 따른 독출 동작시 감지 증폭기의 동작 타이밍도:
*도면의 주요부분에 대한 부호 설명
100a : 메인 셀 어레이 100b : 더미 셀 어레이
200b : Y 패스 게이트 210 : 디스챠지 회로
230 : 감지 증폭기
(구성)
상술한 바와 같은 목적을 달성하기 위한 일 특징에 의하면, 데이터를 저장하기 위한 메모리 셀 어레이와; 기준 전압이 공급되는 더미 비트 라인과; 셀의 상태에 따라 상기 기준 전압과 비교되는 감지 전압이 공급되는 메인 비트 라인과; 외부로부터 어드레스 신호를 인가받아 로우 어드레스 신호를 발생하는 칼럼 어드레스 버퍼와; 외부로부터 어드레스 신호를 인가받아 칼럼 어드레스 신호를 발생하는 칼럼 어드레스 버퍼와; 상기 로우 어드레스 신호를 인가받아 워드 라인을 선택하기 위한 신호를 발생하는 로우 프리 디코더와; 상기 칼럼 어드레스 신호를 인가 받아 비트 라인을 선택하기 위한 신호를 발생하는 칼럼 프리 디코더와; 상기 프리디코딩된 신호에 응답하여 워드 라인을 선택하는 로우 디코더와; 상기 프리디코딩된 신호에 응답하여 비트 라인을 선택하는 칼럼 디코더와; 외부로부터의 커맨드를 입력받아 펄스 신호를 발생하는 레지스터와; 상기 펄스 신호와 칼럼 어드레스 신호를 조합하여 비트 라인 디스챠지 제어 신호를 발생하는 디스챠지 프리디코더와; 외부로부터 인가되는 커맨드에 의해 데이터 감지를 위한 제어 신호를 발생하는 감지 증폭 제어 회로와; 상기 제어 신호에 응답하여 데이터를 감지하기 위한 감지 증폭기를 포함하며, 상기 감지 증폭기는 상기 더미 비트 라인으로 인가될 기준 전압을 발생하는 기준 전압 발생 회로와; 상기 메인 비트 라인으로 인가될 감지 전압을 발생하는 감지 전압 발생 회로와; 상기 기준 전압 및 감지 전압의 차를 비교 및 증폭하여 데이터를 출력하는 차동 증폭 회로를 포함한다.
바람직한 실시예에 있어서, 상기 기준 전압 발생 회로 및 감지 전압 발생 회로는 선택된 셀의 메인 비트 라인과 기준셀의 더미 비트 라인으로 전류를 공급하여 이를 전압 레벨로 변환한다.
바람직한 실시예에 있어서, 상기 기준 전압 발생 회로는 상기 감지 증폭 제어 회로로의 감지 신호에 응답하여 더미 바이어스 전압을 발생하는 제 1 바이어스 회로와; 상기 감지 증폭 제어 회로로의 프리챠지 신호에 응답하여 전류를 공급하기 위한 제 1 프리챠지 회로와; 상기 제 1 프리챠지 회로를 통해 공급되는 전류를 더미 비트 라인으로 전달하는 제 1 패스 회로와; 상기 디스챠지 제어 신호에 응답하여 더미 비트 라인을 접지 레벨로 디스챠지하기 위한 디스챠지 회로와; 디스챠지 동작시 프리챠지 회로로의 전압인가를 차단하는 제 1 차단 회로를 포함한다.
바람직한 실시예에 있어서, 상기 감지 전압 발생 회로는 감지 신호에 응답하여 메인 바이어스 전압을 발생하는 제 2 바이어스 회로와; 프리챠지 신호에 응답하여 전류를 공급하기 위한 제 2 프리챠지 회로와; 상기 제 2 프리챠지 회로를 통해 공급되는 전류를 메인 비트 라인으로 전달하는 제 1 패스 회로와; 상기 디스챠지 제어 신호에 응답하여 메인 비트 라인을 접지 레벨로 디스챠지하기 위한 디스챠지 회로와; 메인 비트 라인의 디스챠지 동작시 상기 제 2 프리챠지 회로로의 전압인가를 차단하는 제 2 차단 회로를 포함한다.
바람직한 실시예에 있어서, 상기 제 1 및 제 2 바이어스 회로는 감지 신호에 응답하는 CMOS 인버터를 포함한다.
바람직한 실시예에 있어서, 상기 제 1 및 제 2 프리챠지 회로는 게이트로 프리챠지 신호가 인가되고, 채널들이 병렬로 형성되는 NMOS 트랜지스터와; 게이트와 드레인이 상호 접속되고, 이는 인접한 NMOS 트랜지스터에 드레인이 접속되는 PMOS 트랜지스터의 게이트로 인가된다.
바람직한 실시예에 있어서, 상기 반도체 메모리 장치는 선택된 메인 비트 라인외에도 비선택된 비트 라인을 디스챠아지 하기 위한 디스챠지 회로도 포함한다.
바람직한 실시예에 있어서, 상기 디스챠지 회로는 상기 제어 신호들에 응답하여 비트 라인을 디스챠지 하기 위한 트랜지스터를 포함한다.
바람직한 실시예에 있어서, 상기 디스챠지 회로는 상기 메인 비트 라인각각에 대응되어 선택되는 것외에, 비선택된 메인 비트 라인에 각각 대응되어 모든 메인 비트 라인을 접지레벨로 디스챠아지 한다.
본 발명의 또 다른 일 특징에 의하면, 외부로부터 어드레스 신호와 커맨드를 입력받아 로우 어드레스 신호 및 칼럼 어드레스 신호와, 그리고 비트 라인 디스챠지를 제어하기 위한 신호를 발생하는 단계와; 상기 디스챠지 제어 신호에 응답하여 상기 선택된 비트 라인을 제외한 나머지 비트 라인들을 접지 레벨로 디스챠지 하는 단계를 포함한다.
바람직한 실시예에 있어서, 상기 커맨드의 입력으로 인해 선택된 비트 라인을 제외한 비트 라인들을 디스챠지하기 위한 신호가 출력된다.
이와 같은 반도체 메모리 장치에 의해서 프리챠지 이전에 모든 비트 라인들을 디스챠지 시켜 비트 라인 커플링에 의한 독출 오류를 막을 수 있다.
(실시예)
이하 본 발명의 바람직한 실시예에 따른 참조도면 도 3내지 도 8에 의거하여 설명하면 다음과 같다.
도 3은 동기형 CMOS 마스크 롬으로 입력되는 어드레스 신호들의 타이밍도이다.
도 3을 참조하면, 동기형 CMOS 마스크 롬은 외부 클럭 신호(CLK)에 동기되어 동작하는 읽기 전용 반도체 메모리 장치로서 로우 어드레스 스트로브 신호(row address strobe signal)
Figure 1019970080999_B1_M0001
및 칼럼 어드레스 스트로브 신호(column address strobe signal)
Figure 1019970080999_B1_M0002
가 일정 시간 (latency, RL, CL)간격을 두고 칩 내부로 입력된다. 동기형 반도체 메모리 장치는 어드레스 신호(address)가 인가된 후, 로우 어드레스 스트로브 신호
Figure 1019970080999_B1_M0001
가 인가되어야만 데이터를 감지할 수 있다. 그러므로 워드 라인이 선택되고 난 후, 칼럼 어드레스 스트로브 신호
Figure 1019970080999_B1_M0002
가 인에이블되어 비트 라인이 선택되어야 이에 대응되는 셀의 데이터 감지와 래치가 시작된다. 이때 감지 증폭 제어 회로는 칼럼 어드레스 스트로브 신호
Figure 1019970080999_B1_M0005
에 동기되어 감지를 위한 신호를 발생한다. 동기형 CMOS 마스크 롬은 일정 시간 간격을 두고 입력되기 때문에 워드 라인 및 비트 라인이 동시에 바뀌는 경우는 발생하지 않는다. 그러므로 로우 어드레스 스트로브 신호
Figure 1019970080999_B1_M0001
가 인에이블되는 동안에 모든 비트 라인들을 디스챠지시킬 수 있다.
도 4는 반도체 메모리 장치의 구성을 보여주는 블록도이다.
반도체 메모리 장치는 메모리 셀 어레이(100)와, 외부 어드레스 신호를 입력받아 로우 어드레스 스트로브 신호
Figure 1019970080999_B1_M0001
, 칼럼 어드레스 스트로브 신호
Figure 1019970080999_B1_M0002
를 발생하는 로우 어드레스 버퍼(120) 및 칼럼 어드레스 버퍼(130)와 외부 커맨드(external command)를 입력으로 디스챠지 제어 신호를 발생하는 회로(170), 반전 칼럼 선택 신호
Figure 1019970080999_B1_M0009
와 디스챠지 제어 신호(RDIS)를 합하여 비트 라인을 위한 디스챠지 신호(RDIS_
Figure 1019970080999_B1_M0010
)를 발생하는 비트 라인 디스챠지 프리 디코더(180), 워드 라인 및 비트 라인을 위한 어드레스 신호들을 조합하여 선택 신호(YA, YB)를 발생하는 로우 프리 디코더(150) 및 칼럼 프리 디코더(160)를 포함한다. 더불어 워드 라인 및 비트 라인을 선택하기 위한 로우 디코더(190) 및 칼럼 디코더(200)를 구비하고, 상기 비트 라인 제어 신호(RDIS_
Figure 1019970080999_B1_M0010
)에 응답하여 비트 라인을 접지 레벨로 디스챠지하는 디스챠지 회로(210)와 데이터를 감지하기 위한 감지 증폭기(220)를 구비하고 있다.
이하 데이터 독출 동작을 메모리 셀 어레이와 그 주변 회로들을 통해 설명하고자 한다.
도 5는 본 발명의 바람직한 실시예에 따른 감지 증폭기의 구성을 보여주는 회로도이다.
도 5를 참조하면, 메모리 셀 어레이(100a, 100b), 메인 비트 라인 및 더미 비트 라인의 전압 차를 감지하는 감지 증폭기(230)와 상기 메인 비트 라인을 선택하기 위한 Y 패스 게이트(200b), 그리고 디스챠지 회로(210)로 구성되어 있다. 이는 개략적인 반도체 메모리 장치의 구성이므로 이외의 주변 회로들에 관한 t상세한 설명은 이하 생략한다. 그리고 감지 증폭기(230)는 선택된 메인 비트 라인에 전압을 공급하기 위한 감지 전압 발생 회로(230a), 더미 비트 라인에 전압을 공급하기 위한 기준 전압 발생 회로(230b), 그리고 상기 비트 라인간의 전압 차를 증폭하기 위한 차동 증폭기(230c)로 구비된다. 그러므로 감지 구간으로 접어들 때, 즉 감지 신호
Figure 1019970080999_B1_M0012
가 활성화 될 때, 메인 데이터 라인과 더미 데이터 라인과 대응되는 메인 비트 라인과 더미 비트 라인을 프리챠지시킨 후 감지를 위한 전류를 메인 비트 라인과 더미 비트 라인으로 공급한다. 이는 차동 증폭기(220c)의 제 1 입력단과 제 2 입력단으로 인가되며 더미 비트 라인의 전압보다 메인 비트 라인의 전압레벨이 낮다면 선택된 셀은 온셀로 감지되고, 반대로 더미 비트 라인의 전압이 메인 비트 라인의 높다면 선택된 셀은 오프셀로 감지하게 된다.
칼럼 디코더(200)로부터 선택 신호들(YA, YB)이 인가되면, 메인 비트 라인이 선택되어 감지 증폭기(230)의 메인 데이터 라인과 연결된다. 이때 더미 비트 라인은 항상 턴-온 상태를 유지하는 NMOS트랜지스터(200b)를 통해 더미 데이터 라인과 연결된다. 선택된 셀로 전류를 공급하여 메인 비트 라인과 메인 비트 라인 각각의 전압을 감지 증폭기 내의 차동 증폭기(230c)로 입력한다. 이때 감지 전압 발생 회로(100a)와 기준 전압 발생 회로(230b)의 NMOS 트랜지스터(232, 242)는 메인 데이터 라인과 더미 데이터 라인이 디스챠지될 때, 각 라인에 전류를 공급하는 트랜지스터의 동작을 차단하여 파워 쇼트(power short)가 일어나지 않도록 한다. 이때, 메인 데이터 라인 및 더미 데이터 라인과 함께 메인 비트 라인, 더미 비트 라인을 디스챠지시키는 이유는 프리챠지 초기에 메인 비트 라인과 더미 비트 라인의 전압 레벨을 일치시켜 더미 바이어스 노드(N1)와 메인 바이어스 노드(N4)간에 플립(flip) 발생을 막기 위함이다.
로우 레벨의 프리챠지 신호(ψPRE)와 하이레벨의 디스챠지 신호(ψDIS)가 인가되면, NMOS트랜지스터는 턴오프되어 전류 경로를 차단한다. 이와 동시에 로우 레벨의 감지 신호
Figure 1019970080999_B1_M0012
가 인가됨에 따라 메인 바이어스 노드(N1)와 더미 바이어스 노드(N4)는 전원전압 레벨까지 상승하게 된다. 그런 후, 프리챠지 신호(ψPRE)가 전원전압 레벨의 논리 1이 되면 NMOS 트랜지스터(234)에 의해 제 2 노드(N2)는 챠지되고, 상기 바이어스 노드(N4)로 인해 턴온된 NMOS 트랜지스터(244)를 통해 제 5 노드(N5)에 챠지된 전류가 메인 비트 라인과 더미 비트 라인으로 흘러 일정 레벨로 프리챠지된다. 그런 다음 선택된 셀에 대응되는 메인 비트 라인으로 공급되는 전류 양을 더미 비트 라인과 비교하여 온-온프셀을 감지하게 된다.
이때 Y-패스 게이트(200a)는 칼럼 디코더(200)로부터 발생되는 선택 신호들(YA, YB)에 응답하여 읽고자 하는 셀의 비트 라인을 선택하고, 더미 비트 라인과 더미 데이터 라인을 연결하는 트랜지스터(200b)는 항상 턴온시켜 프리챠지 구간에서 메인 비트 라인과 더미 비트 라인의 응답을 일치시킨다. 그리고 비트 라인 디스챠지 회로(210)는 상기 칼럼 선택 신호(YA)와 위상이 반대인 신호
Figure 1019970080999_B1_M0009
와 로우 어드레스 스트로브 신호
Figure 1019970080999_B1_M0001
의 한 클럭 동안에 발생되는 펄스 신호를 조합한 신호(RDIS_
Figure 1019970080999_B1_M0010
)를 인가받는다. 그러므로 로우 어드레스 스트로브 신호가 인에이블될 때의 하나의 클럭에 응답하여 디스챠지 회로(210)의 트랜지스터들은 턴온되어 전 비트 라인을 접지 레벨로 디스챠지시키고, 선택되지 않은 비트 라인들은 나머지 구간에서 디스챠지된다. 로우 어드레스 스트로브 신호
Figure 1019970080999_B1_M0001
가 인에이블될 때마다 모든 비트 라인을 디스챠지 시켜 주고, 로우 어드레스 스트로브 신호
Figure 1019970080999_B1_M0001
와 연속으로 발생되는 칼럼 어드레스 스트로브 신호
Figure 1019970080999_B1_M0002
가 인에이블되는 경우에는 칼럼 선택 신호(YA)와 위상이 반전된 신호로 이해 비선택된 비트 라인들을 디스챠지 시키기 때문에 비트 라인의 커플링을 막을 수 있다.
도 6은 독출 모드시 동작 타이밍도이다.
도 6을 참조하면, 감지 신호
Figure 1019970080999_B1_M0012
가 인가됨에 따라 감지 증폭기는 인에이블되고, 프리챠지 이전에 디스챠지 신호(ψDIS)가 먼저 활성화된 후, 칼럼 선택 신호(YA, YB)에 비트 라인을 선택하고 이들을 접지 전압 레벨로 디스챠지 시킨다. 그리고 프리챠지 신호(ψPRE)에 의해 메인 비트 라인과 더미 비트 라인을 프리챠지시킨다.
도 7은 메모리 셀 어레이와 주변 회로의 구성을 보여주는 도면이고, 도 8은 독출 모드시 감지 증폭기의 동작 타이밍도이다.
도 7 및 도 8을 참조하면, 외부로부터 인가되는 커맨드에 의해
Figure 1019970080999_B1_M0021
,
Figure 1019970080999_B1_M0022
,
Figure 1019970080999_B1_M0021
,
Figure 1019970080999_B1_M0022
순서로 신호들이 전달되고 상기 신호의 제 1 주기(Ⅰ), 제 2 주기(Ⅱ)를 거쳐 제 3 주기(Ⅲ)에서 3번 셀이 선택될 때, 인접하는 비트 라인들은 두 번째 로우 어드레스 스트로브 신호
Figure 1019970080999_B1_M0001
가 인에이블될 때 디스챠지되므로 3번 셀이 프리챠지될 때는 비트 라인들(BLi-1)(BLi+1)의 커플링 영향을 전혀 받지 않는다. 상기와 반대로 칼럼 어드레스 스트로브 신호
Figure 1019970080999_B1_M0002
가 인에이블될 때, 모든 비트 라인을 디스챠지시켜도 커플링 현상을 막을 수 있지만, 셀을 선택하여 이를 감지하기 위해서는 로우 어드레스 스트로브 신호
Figure 1019970080999_B1_M0001
가 인에이블되고 난 후, 칼럼 어드레스 스트로브 신호
Figure 1019970080999_B1_M0002
가 인에이블되어야만 하기 때문에 칼럼 어드레스 스트로브 신호를 기준으로 비트 라인을 디스챠지 시키면 감지 시간이 줄어들게 된다. 그러나 로우 어드레스 스트로브 신호
Figure 1019970080999_B1_M0001
의 인에이블 구간에서 비트 라인을 디스챠지 시키면 감지 시간을 줄이지 않고도 비트 라인의 커플링을 막을 수 있다. 상기와 같이 선택된 셀에 대응되는 비트 라인이 선택되어 프리챠지하기 이전에 모든 비트 라인들이 바로 전 구간에서 디스챠지됨에 따라 선택된 셀의 비트 라인이 프리챠지될 때, 인접한 비트 라인들이 디스챠지되는 것을 막을 수 있다. 그러므로 동기형 CMOS 마스크 롬에 있어서 외부 어드레스 신호
Figure 1019970080999_B1_M0001
의 인에이블 동안에 선택 및 모든 비트 라인들을 디스챠지시켜 다음 구간에서 선택될 비트 라인에 끼치는 영향을 줄일 수 있다.
상기와 같은 방법에 의해서 선택된 셀의 데이터를 읽기 전에 모든 비트 라인의 접지 전압 레벨로 디스챠지시키고, 선택되는 비트 라인을 제외한 나머지의 비선택된 비트 라인들을 디스챠지 시켜 비트 라인간의 커플링으로 인한 독출 오류를 막을 수 있다. 그리고 로우 어드레스 스트로브 신호나 칼럼 어드레스 스트로브 신호 중의 하나가 인에이블될 때마다 모든 비트 라인들을 디스챠지시켜 비트 라인들이 빠른 시간내에 일정 레벨로 프리챠지된다. 그러므로 감지 전압과 기준 전압이 감지 증폭기내의 차동 증폭기로 입력될 때, 감지 증폭기의 센싱 속도를 향상시킬 수 있다.
따라서, 선택된 셀에 대응되는 비트 라인을 프리챠지 하기 이전에 선택 및 비선택된 모든 비트 라인들을 디스챠지 시켜 커플링으로 인한 독출 오류를 막을 수 있다.

Claims (11)

  1. 외부 클럭 신호에 동기되어 동작하는 반도체 메모리 장치에 있어서,
    데이터를 저장하기 위한 메모리 셀 어레이와;
    기준 전압이 인가되는 더미 비트 라인과;
    상기 기준 전압과 비교되는 감지 전압이 인가되는 메인 비트 라인과;
    독출 동작시 상기 더미 비트 라인의 기준 전압 레벨과 비교되는 감지 전압이 전달되는 메인 비트 라인과;
    외부로부터 인가되는 클럭 신호에 동기되어 커맨드 신호를 인가받아 로우 어레스 스트로브 신호 및 칼럼 어드레스 스트로브 신호를 발생하는 커맨드 버퍼와;
    상기 로우 어드레스 스트로브 신호에 응답하여 로우 어드레스 신호를 발생하는 로우 어드레스 버퍼와;
    상기 칼럼 어드레스 스트로브 신호에 응답하여 칼럼 어드레스 신호를 발생하는 칼럼 어드레스 버퍼와;
    상기 로우 어드레스 신호에 응답하여 워드 라인을 선택하기 위한 제 1 선택 신호를 발생하는 로우 프리 디코더와;
    상기 칼럼 어드레스 신호에 응답하여 비트 라인을 선택하기 위한 제 2 선택 신호를 발생하는 칼럼 프리 디코더와;
    상기 로우 어드레스 신호에 응답하여 비트 라인 디스챠지 제어 신호를 발생하는 수단과;
    상기 디스챠지 제어 신호와 상기 제 2 선택 신호를 조합하여 비트 라인을 위한 제 1 디스챠지 신호를 발생하는 디스챠지 제어 수단과;
    상기 제 1 선택 신호에 응답하여 워드 라인을 선택하는 로우 디코더와;
    상기 제 2 선택 신호에 응답하여 비트 라인을 선택하는 칼럼 디코더와;
    상기 제 디스챠지 신호에 응답하여 선택 및 비선택 비트 라인들을 디스챠지하는 제 1 디스챠지 수단과;
    상기 로우 어드레스 스트로브 신호 및 칼럼 어드레스 스트로브 신호에 응답하여 데이터를 감지하기 위한 감지 신호, 제 2 디스챠지 신호, 프리챠지 신호를 발생하는 감지 증폭 제어 수단과;
    상기 선택된 메인 비트 라인과 더미 비트 라인의 전압차를 감지하여 데이터를 출력하는 감지 증폭 수단을 포함하되,
    상기 감지 증폭 수단은
    상기 제 2 디스챠지 신호에 응답하여 메인 비트 라인 및 더미 비트 라인을 디스챠지하는 제 2 디스챠지 수단과;
    상기 더미 비트 라인에 기준 전압을 공급하기 위한 기준 전압 발생 수단과;
    상기 메인 비트 라인에 감지 전압을 공급하기 위한 감지 전압 발생 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 메인 비트 라인들은 상기 제 1 디스챠지 수단과 제 2 디스챠지 수단을 통해 이루어지는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제 1 디스챠지 수단은
    상기 로우 어드레스 스트로브 신호가 인에이블 될 때, 모든 비트 라인들을 디스챠지하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 2 항에 있어서,
    상기 제 2 디스챠지 수단은
    상기 감지 증폭 제어 회로의 제 2 디스챠지 신호에 응답하여 선택된 메인 비트 라인을 디스챠지하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 외부로부터 인가되는 클럭 신호에 동기되는 반도체 메모리 장치에 있어서,
    데이터를 저장하기 위한 셀들을 구비하는 메모리 셀 어레이와;
    메인 비트 라인과;
    더미 비트 라인과;
    외부로부터 인가되는 커맨드 신호에 응답하여 로우 어드레스 스트로브 신호, 칼럼 어드레스 스트로브 신호를 발생하는 커맨드 버퍼와;
    워드 라인을 선택하기 위한 제 1 선택 신호를 발생하는 로우 프리 디코더와;
    비트 라인을 선택하기 위한 제 2 선택 신호를 발생하는 칼럼 프리 디코더와;
    상기 제 1 선택 신호에 응답하여 워드 라인을 선택하는 로우 디코더와;
    상기 제 2 선택 신호에 응답하여 비트 라인을 선택하는 칼럼 디코더와;
    상기 칼럼 어드레스 스트로브 신호에 동기되어 비트 라인 디스챠지 제어 신호를 발생하는 수단과;
    상기 디스챠지 제어 신호와 반전된 선택 신호를 조합한 제 1 디스챠지 신호에 응답하여 비트 라인을 디스챠지하는 제 1 디스챠지 수단과;
    선택된 셀의 데이터를 감지하기 위한 감지 인에이블 신호, 제 2 디스챠지 신호, 프리챠지 신호를 발생하는 감지 증폭 제어 수단과;
    상기 신호들에 응답하여 선택된 셀의 데이터를 감지하는 감지 증폭 수단을 포함하되,
    상기 감지 증폭 수단은
    더미 비트 라인에 기준 전압을 공급하기 위한 기준 전압 발생 수단과;
    메인 비트 라인에 감지 전압을 공급하기 위한 감지 전압 발생 수단과;
    상기 더미 비트 라인을 디스챠지하기 위한 제 2 디스챠지 수단과;
    상기 메인 비트 라인을 디스챠지하기 위한 제 3 디스챠지 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 디스챠지 제어 신호와 제 2 선택 신호와 위상이 반대인 신호를 조합하여 상기 제 1 디스챠지 수단으로 전달하는 디스챠지 프리 디코더를 포함하는 반도체 메모리 장치.
  7. 제 5 항에 있어서,
    상기 제 1 디스챠지 수단은 칼럼 어드레스 스트로브 신호에 동기되어 모든 비트 라인을 디스챠지하기 위한 디스챠지 제어 신호와 상기 제 2 선택 신호와 위상이 반대인 신호를 조합한 신호에 응답하여 선택 및 비선택 비트 라인들을 디스챠지하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 디스챠지 제어 신호는 칼럼 어드레스 스트로브 신호가 인에이블될 때 발생되는 신호인 것을 특징으로 하는 신호인 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 5 항에 있어어서,
    상기 제 2 디스챠지 수단 및 제 3 디스챠지 수단은
    상기 제 2 디스챠지 신호에 응답하여 선택된 셀에 대응되는 메인 비트 라인과 더미 비트 라라인을 동시에 디스챠지하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 메모리 셀 어레이, 메인 비트 라인 , 더미 비트 라인, 외부로부터 인가되는 클럭 신호에 동기되어 로우 어드레스 스트로브 신호 및 칼럼 어드레스 스트로브 신호를 발생하는 커맨드 버퍼, 상기 신호들에 응답하여 로우 어드레스 신호 및 칼럼 어드레스 신호를 발생하는 어드레스 버퍼, 로우 프리 디코더, 비트 라인 선택 신호를 발생하는 칼럼 프리 디코더, 상기 로우 어드레스 스트로브 신호 또는 칼럼 어드레스 스트로브 신호에 동기되어 모든 비트 라인 디스챠기 시키는 신호를 발생하는 디스챠지 제어 신호 발생 수단, 로우 디코더, 칼럼 디코더, 상기 디스챠지 제어 신호와 반전된 선택 신호를 조합한 신호에 응답하여 비트 라인들을 디스챠지하는 디스챠지 수단, 상기 칼럼 어드레스 스트로브 신호에 응답하여 데이터 감지를 제어하는 감지 증폭 제어 수단, 그리고 선택된 메인 비트 라인과 더미 비트 라인간의 전압차를 증폭하여 선택된 셀의 데이터를 출력하는 감지 증폭 수단을 포함하는 반도체 메모리 장치에 있어서,
    상기 로우 어드레스 스트로브 신호에 동기된 디스챠지 제어 신호가 인에이블 될 때, 모든 비트 라인들을 디스챠지 하는 단계와;
    상기 칼럼 어드레스 스트로브 신호가 전달되어 메인 비트 라인이 프리챠지되고, 그 이외의 비선택된 비트 라인들을 디스챠지하는 단계와;
    선택된 메인 비트 라인과 더미 비트 라인간의 전압들을 상기 감지 증폭 수단의 제 1 및 제 2 입력으로하여 데이터를 감지하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 독출 방법.
  11. 제 10 항에 있어서,
    상기 메인 비트 라인이 프리챠지된 후, 감지 전압레벨로 상승하고 로우 어드레스 스트로브 신호가 활성화될 때, 전 구간의 선택된 비트 라인까지 포함한 모든 비트 라인들을 디스챠지하는 것을 특징으로 하는 반도체 메모리 장치의 독출 방법.
KR1019970080999A 1997-12-31 1997-12-31 반도체 메모리 장치 및 그 장치의 독출 방법 KR100268420B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1019970080999A KR100268420B1 (ko) 1997-12-31 1997-12-31 반도체 메모리 장치 및 그 장치의 독출 방법
TW087119546A TW407277B (en) 1997-12-31 1998-11-25 The ROM device having bitline discharging circuit and the method of access data thereof
US09/213,721 US6018487A (en) 1997-12-31 1998-12-17 Read-only memory device having bit line discharge circuitry and method of reading data from the same
JP36574398A JP3865520B2 (ja) 1997-12-31 1998-12-22 ビットライン放電回路を有する読出専用メモリ装置及びデータ読出方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970080999A KR100268420B1 (ko) 1997-12-31 1997-12-31 반도체 메모리 장치 및 그 장치의 독출 방법

Publications (2)

Publication Number Publication Date
KR19990060755A KR19990060755A (ko) 1999-07-26
KR100268420B1 true KR100268420B1 (ko) 2000-10-16

Family

ID=19530472

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970080999A KR100268420B1 (ko) 1997-12-31 1997-12-31 반도체 메모리 장치 및 그 장치의 독출 방법

Country Status (4)

Country Link
US (1) US6018487A (ko)
JP (1) JP3865520B2 (ko)
KR (1) KR100268420B1 (ko)
TW (1) TW407277B (ko)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW454202B (en) * 1998-07-07 2001-09-11 Dsp Group Inc A two bit per cell ROM using a two phase current sense amplifier
JP2000090682A (ja) * 1998-09-10 2000-03-31 Toshiba Corp 半導体記憶装置
US6269017B1 (en) * 1999-03-04 2001-07-31 Macronix International Co., Ltd. Multi level mask ROM with single current path
KR100347067B1 (ko) * 1999-12-06 2002-08-03 삼성전자 주식회사 안정된 읽기 동작을 수행하는 반도체 메모리 장치
US6621758B2 (en) 2001-05-04 2003-09-16 Texas Instruments Incorporated Method for providing a low power read only memory banking methodology with efficient bus muxing
US6498520B1 (en) * 2001-10-09 2002-12-24 Sun Microsystems, Inc. Minimizing the effect of clock skew in precharge circuit
KR100423894B1 (ko) * 2002-05-09 2004-03-22 삼성전자주식회사 저전압 반도체 메모리 장치
JP2004158111A (ja) * 2002-11-06 2004-06-03 Toshiba Corp メモリ回路
US6909639B2 (en) * 2003-04-22 2005-06-21 Nexflash Technologies, Inc. Nonvolatile memory having bit line discharge, and method of operation thereof
US7050354B2 (en) * 2003-12-16 2006-05-23 Freescale Semiconductor, Inc. Low-power compiler-programmable memory with fast access timing
FR2881565B1 (fr) * 2005-02-03 2007-08-24 Atmel Corp Circuits de selection de ligne binaire pour memoires non volatiles
JP2006216184A (ja) * 2005-02-04 2006-08-17 Oki Electric Ind Co Ltd 半導体記憶装置
JP4606239B2 (ja) * 2005-04-26 2011-01-05 Ｏｋｉセミコンダクタ株式会社 メモリアレイ回路
US7212458B1 (en) * 2005-10-25 2007-05-01 Sigmatel, Inc. Memory, processing system and methods for use therewith
US7623367B2 (en) * 2006-10-13 2009-11-24 Agere Systems Inc. Read-only memory device and related method of design
JP5268292B2 (ja) * 2007-06-19 2013-08-21 ラピスセミコンダクタ株式会社 半導体記憶装置
KR100866145B1 (ko) * 2007-10-05 2008-10-31 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 바이어싱 방법
US8050075B2 (en) * 2007-11-07 2011-11-01 Semiconductor Components Industries, Llc Memory
US8179708B2 (en) * 2009-02-18 2012-05-15 Atmel Corporation Anti-cross-talk circuitry for ROM arrays
CN102142280B (zh) * 2010-01-28 2014-05-14 旺宏电子股份有限公司 存储器编程的放电电路
US8321635B2 (en) * 2010-11-08 2012-11-27 Lsi Corporation Synchronizing commands for preventing data corruption
US8964485B2 (en) * 2012-11-19 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuit with transistors having different threshold voltages and method of operating the memory circuit
KR102508532B1 (ko) 2016-05-02 2023-03-09 삼성전자주식회사 감지 증폭기 및 이를 포함하는 메모리 장치

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4797857A (en) * 1986-04-11 1989-01-10 Texas Instruments Incorporated Array discharge for biased array
US5278795A (en) * 1987-03-27 1994-01-11 U.S. Philips Corporation Memory circuit having a line decoder with a Darlington-type switching stage and a discharge current source
US4951255A (en) * 1989-04-14 1990-08-21 Atmel Corporation Memory current sink
JP3210355B2 (ja) * 1991-03-04 2001-09-17 株式会社東芝 不揮発性半導体記憶装置
US5627788A (en) * 1995-05-05 1997-05-06 Intel Corporation Memory unit with bit line discharger
JP3531891B2 (ja) * 1996-01-26 2004-05-31 シャープ株式会社 半導体記憶装置
JPH09265791A (ja) * 1996-03-28 1997-10-07 Nec Corp 半導体記憶装置
KR100227272B1 (ko) * 1996-08-08 1999-11-01 윤종용 1 사이클 동작 내부 리드/라이트 기능을 가진 반도체 메모리 장치
US5703809A (en) * 1996-10-01 1997-12-30 Microchip Technology Incorporated Overcharge/discharge voltage regulator for EPROM memory array

Also Published As

Publication number Publication date
JPH11260089A (ja) 1999-09-24
TW407277B (en) 2000-10-01
JP3865520B2 (ja) 2007-01-10
KR19990060755A (ko) 1999-07-26
US6018487A (en) 2000-01-25

Similar Documents

Publication Publication Date Title
KR100268420B1 (ko) 반도체 메모리 장치 및 그 장치의 독출 방법
USRE39227E1 (en) Content addressable memory (CAM) arrays and cells having low power requirements
EP0994484B1 (en) Memory cell sense amplifier
US6504761B2 (en) Non-volatile semiconductor memory device improved sense amplification configuration
KR0172403B1 (ko) 불휘발성 반도체 메모리의 데이타 리드회로
JP3836631B2 (ja) Ｒｏｍ
KR100245412B1 (ko) 노어형 반도체 메모리 장치 및 그것의 데이터 독출방법
US6975528B2 (en) Read only memory device
US5742552A (en) Timing control for clocked sense amplifiers
KR20050023537A (ko) 기준셀을 사용하지 않는 ｖｓｓ／ｖｄｄ 비트라인프리차지 스킴을 갖는 반도체 메모리장치
US5771196A (en) Sense amplifier circuitry
KR101317874B1 (ko) 불휘발성 기억장치 및 그 판독방법
EP0827151A1 (en) Self cut-off type sense amplifier operable over a wide range of power supply voltages
KR100402388B1 (ko) 칩선택 출력 시간이 단축된 반도체 메모리 장치
KR100387720B1 (ko) 반도체 메모리 소자의 셀프 리프레쉬 장치 및 방법
US6072734A (en) Read only memory having bias circuits
KR0172387B1 (ko) 불휘발성 반도체 메모리 장치
JP3169819B2 (ja) 半導体記憶装置
KR100481826B1 (ko) 반도체메모리장치의비트라인디스챠아지회로
KR100234878B1 (ko) 반도체 메모리 장치
US20030206471A1 (en) Semiconductor memory device and method for pre-charging the same
KR100195870B1 (ko) 반도체 메모리 장치의 비트라인 프리챠지 전압발생회로
US5946255A (en) Wordline synchronized reference voltage generator
KR100234371B1 (ko) 동기식 스태틱 렌덤 엑세스 메모리장치 및 방법
KR0154742B1 (ko) 비트라인 프리차아지 회로

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130701

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20140630

Year of fee payment: 15

LAPS Lapse due to unpaid annual fee