JP2006216184A - 半導体記憶装置 - Google Patents

Abstract

【課題】選択ビット線と非選択ビット線間のカップリング容量の作用による、選択ビット線の電位低下を防ぐとともに、非選択ビット線での消費電流を低減する。
【解決手段】メモリセルアレイと、複数のワード線と、複数のビット線と、データ線と、複数のセレクタ回路と、プリチャージ回路と、プルダウン回路とを備えている。セレクタ回路は、ビット線及びデータ線間の電気的に接続及び切断状態の切換をおこなう。プリチャージ回路は、ビット線の電位を、予め設定された、第１電源ラインの電位とは異なる設定電位にする。また、プルダウン回路は、ビット線の電位を、第１電源ラインの電位にする。
【選択図】図１

Description

この発明は、マスクＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）等の半導体記憶装置に関する。

半導体記憶装置として、例えば、マスクＲＯＭが知られている。マスクＲＯＭとは、製造段階でメモリセルに記憶値を書き込む、読み出し専用の半導体記憶装置である。

図１４を参照して、従来のマスクＲＯＭの読み出し回路につき説明する。

メモリセルアレイ１００は、複数のメモリセルトランジスタＴ１１〜Ｔｍｎを備えている。メモリセルトランジスタＴ１１〜Ｔｍｎのゲートは、行方向に設けられたワード線ＷＬ１〜ＷＬｍに接続されている。メモリセルトランジスタＴ１１〜Ｔｍｎのドレインは、列方向に設けられたビット線ＢＬ１〜ＢＬｎに接続されている。

一部のメモリセルトランジスタのソースは、接地電位（ＧＮＤレベル）にある第１電源ラインと接続、すなわち、接地されている。また、他のメモリセルトランジスタのソースはフローティング状態になっている。図１４では、メモリセルトランジスタＴ１２、Ｔ１ｎ、Ｔ２１、Ｔｍ１、及びＴｍｎのソースがＧＮＤレベルであり、また、メモリセルトランジスタＴ１１、Ｔ２２、Ｔ２ｎ、及びＴｍ２のソースがフローティング状態（図中、符号Ｆで示す。）にある。ソースが接地されているか、フローティング状態にあるかの接続状態によって、記憶値が書き込まれる。

例えば、メモリセルトランジスタＴ１１〜Ｔｍｎの読み出し電位をローレベルに設定する場合は、メモリセルトランジスタＴ１１〜Ｔｍｎのソースを接地する。逆に、メモリセルトランジスタＴ１１〜Ｔｍｎの読み出し電位をハイレベルに設定する場合は、メモリセルトランジスタＴ１１〜Ｔｍｎのソースをフローティング状態にする。

各ビット線ＢＬ１〜ＢＬｎには、それぞれセレクタ回路１１０−１〜ｎと、プリチャージ回路１３０−１〜ｎが接続されている。

セレクタ回路１１０−１〜ｎは、例えば、ｐＭＯＳトランジスタ（以下、単にｐＭＯＳと称する。）１２２−１〜ｎで構成される。ｐＭＯＳ１２２−１〜ｎのソースは、各ビット線ＢＬ１〜ＢＬｎに接続され、また、ｐＭＯＳ１２２−１〜ｎのドレインは、データ線ＤＬに接続されている。ｐＭＯＳ１２２−１〜ｎのゲートに入力される選択信号（図中、矢印Ｓ１−１〜ｎで示す。）の電位がローレベルにあるとき、ｐＭＯＳ１２２−１〜ｎはオン状態になり、各ビット線ＢＬ１〜ＢＬｎとデータ線ＤＬとが電気的に接続される。逆に、選択信号Ｓ１−１〜ｎの電位がハイレベルにあるとき、ｐＭＯＳ１２２−１〜ｎはオフ状態になり、各ビット線ＢＬ１〜ＢＬｎとデータ線ＤＬとは電気的に切断される。なお、以下の説明では、セレクタ回路１１０−１〜ｎが備えるｐＭＯＳ１２２−１〜ｎがオン状態にあるとき、セレクタ回路１１０−１〜ｎがオン状態にあるとし、また、ｐＭＯＳ１２２−１〜ｎがオフ状態であるとき、セレクタ回路１１０−１〜ｎがオフ状態であるとする。

プリチャージ回路１３０−１〜ｎは、例えば、ｐＭＯＳ１４２−１〜ｎと、反転回路１４４−１〜ｎを備えている。ｐＭＯＳ１４２−１〜ｎのソースは電位がＶＤＤである第２電源ラインに接続され、また、ｐＭＯＳ１４２−１〜ｎのドレインは、各ビット線ＢＬ１〜ＢＬｎに接続されている。選択信号Ｓ１−１〜ｎは、反転回路１４４−１〜ｎで反転された後、ｐＭＯＳ１４２−１〜ｎのゲートに入力される。従って、選択信号Ｓ１−１〜ｎの電位がハイレベルにあるとき、ｐＭＯＳ１４２−１〜ｎはオン状態になり、このとき、ビット線ＢＬ１〜ＢＬｎに電圧ＶＤＤが印加されて、各ビット線ＢＬ１〜ＢＬｎの電位はＶＤＤ、すなわち、ハイレベルになる。一方、選択信号Ｓ１−１〜ｎの電位がローレベルにあるとき、ｐＭＯＳ１４２−１〜ｎはオフ状態になる。なお、以下の説明では、プリチャージ回路１３０−１〜ｎが備えるｐＭＯＳ１４２−１〜ｎがオン状態にあるとき、プリチャージ回路１３０−１〜ｎがオン状態にあるとし、また、ｐＭＯＳ１４２−１〜ｎがオフ状態にあるとき、プリチャージ回路１３０−１〜ｎがオフ状態にあるとする。

図１５を参照して、上述した従来のマスクＲＯＭの読み出し動作につき説明する。

読み出しサイクル毎に、初期状態として、全ての選択信号Ｓ１−１〜ｎの電位をハイレベルにする。このとき、セレクタ回路１１０−１〜ｎはオフ状態となり、一方、プリチャージ回路１３０−１〜ｎはオン状態になるので、各ビット線ＢＬ１〜ＢＬｎの電位はＶＤＤになる。また、ワード線ＷＬ１〜ＷＬｎの電位をＧＮＤレベルにすることで、全てのメモリセルトランジスタＴ１１〜Ｔｍｎをオフ状態にする。

ここで、ハイレベル読み出しに設定されたメモリセルトランジスタＴ１１の記憶値を読み出す場合について説明する。メモリセルトランジスタＴ１１を読み出す場合、ビット線ＢＬ１及びワード線ＷＬ１が選択される。

ビット線ＢＬ１を選択するとき、時刻ｔ１１において、選択信号Ｓ１−１の電位をローレベルにし、他の選択信号Ｓ１−２〜ｎの電位をハイレベルに保持する。このとき、プリチャージ回路１３０−１はオフ状態になる。また、セレクタ回路１１０−１はオン状態になるので、選択されたビット線（以下、単に選択ビット線と称することもある。）ＢＬ１とデータ線ＤＬとは、電気的に接続されて、同電位になる。

ワード線ＷＬ１を選択するとき、時刻ｔ１２において、このワード線ＷＬ１の電位を、メモリセルトランジスタの駆動電圧であるＶＤＤに設定し、他のワード線ＷＬ２〜ＷＬｍの電位をＧＮＤレベルに設定する。ワード線ＷＬ１の電位をハイレベルにすると、ワード線ＷＬ１に接続されているメモリセルトランジスタＴ１１〜Ｔ１ｎは、全てオン状態になる。一方、他のワード線ＷＬ２〜ＷＬｍに接続されているメモリセルトランジスタＴ２１〜Ｔｍｎは、全てオフ状態のままである。メモリセルトランジスタＴ１１のソースがフローティング状態にあるので、メモリセルトランジスタＴ１１がオン状態になっても、ビット線ＢＬ１はハイレベルの電位を維持する。従って、時刻ｔ１２から時刻ｔ１３までの読み出し期間中は、データ線ＤＬの電位はＶＤＤであり、ハイレベルの信号として出力される（図１５（Ａ））。

次に、ローレベル読み出しに設定されたメモリセルトランジスタＴ２１の記憶値を読み出す場合について説明する。メモリセルトランジスタＴ２１を読み出す場合、ビット線ＢＬ１及びワード線ＷＬ２が選択される。

ビット線ＢＬ１を選択するとき、時刻ｔ１１において、選択信号Ｓ１−１の電位をローレベルにし、他の選択信号Ｓ１―２〜ｎの電位をハイレベルに保持する。このとき、プリチャージ回路１３０−１はオフ状態になる。また、セレクタ回路１１０−１はオン状態になるので、選択されたビット線ＢＬ１とデータ線ＤＬとは、電気的に接続されて、同電位になる。

ワード線ＷＬ２を選択するとき、時刻ｔ１２において、ワード線ＷＬ２の電位を、ＶＤＤに設定し、他のワード線ＷＬ１、及びＷＬ３〜ＷＬｍの電位をＧＮＤレベルに設定する。ワード線ＷＬ２の電位をＶＤＤにした場合、ワード線ＷＬ２に接続されているメモリセルトランジスタＴ２１〜Ｔ２ｎは、全てオン状態になる。一方、他のワード線ＷＬ１、ＷＬ３〜ＷＬｍに接続されているメモリセルトランジスタＴ１１〜Ｔ１ｎ、及びＴ３１〜Ｔｍｎは、全てオフ状態のままである。メモリセルトランジスタＴ２１のソースが接地されているので、メモリセルトランジスタＴ２１がオン状態になると、ビット線ＢＬ１の電位は、ソース−ドレイン間の貫通電流により徐々に低下する。従って、時刻ｔ１２から時刻ｔ１３までの読み出し期間中に、ビット線ＢＬ１と電気的に接続されているデータ線ＤＬの電位も、徐々に低下し、ローレベルの信号として出力される（図１５（Ｂ））。

ここで、メモリセルトランジスタＴ１１を読み出すとき、選択されないビット線（以下、非選択ビット線と称することもある。）ＢＬ２に接続されているメモリセルトランジスタＴ１２はオン状態になるので、メモリセルトランジスタＴ１２のソース−ドレイン間には貫通電流が流れて、ビット線ＢＬ２に蓄積された電荷を第１電源ラインに放出する。このとき、選択信号Ｓ１−２の電位がハイレベルにあるので、プリチャージ回路１３０−２はオン状態になり、従って、ビット線ＢＬ２に電流が供給される。その結果、ビット線ＢＬ２の電位は、ＶＤＤよりも若干低い値に安定する（図１５（Ｃ））。

また、メモリセルトランジスタＴ２１を読み出すとき、メモリセルトランジスタＴ２２はオン状態になるが、メモリセルトランジスタＴ２２のソースはフローティング状態なので、ビット線ＢＬ２は、ＶＤＤに維持される（図１５（Ｄ））。

上述したように、従来のマスクＲＯＭの読み出し回路では、非選択ビット線は、対応するプリチャージ回路によって、電流が供給され、ＶＤＤ若しくは、ＶＤＤより若干低い値に保持される。これは、選択ビット線の電位低下を防ぐためである。

例えば、メモリセルトランジスタＴ１１を読み出すときには、メモリセルトランジスタＴ１２はオン状態にある。従って、対応するプリチャージ回路１３０−２が設けられていないなど、ビット線ＢＬ２に対する電流の供給がない場合には、メモリセルトランジスタＴ１２のソース−ドレイン間の貫通電流により、ビット線ＢＬ２の電位が低下する。

ビット線ＢＬ２の電位が低下すると、ビット線ＢＬ１とビット線ＢＬ２の間のカップリング容量の作用により、ビット線ＢＬ１の電位が低下する場合がある。ビット線ＢＬ１の電位が低下すると、ビット線ＢＬ１の電位、つまり、メモリセルトランジスタＴ１１の記憶値の誤読み出しを招く恐れがある。

このような理由から、このマスクＲＯＭの読み出し回路は、プリチャージ回路１３０−１〜１３０−ｎを用いて、非選択のビット線の電位を、ＶＤＤ、若しくはＶＤＤより若干低い値に保持している。

なお、ＲＯＭの読み出し回路としては、例えば下記特許文献１に開示されたものが知られている。
特開２０００−９０６８５号公報

しかしながら、上述の従来のマスクＲＯＭの読み出し回路では、ローレベル読み出し（接地状態）に設定され、かつ、非選択ビット線及び選択されているワード線に接続されているトランジスタは、オン状態にあるので、ソース−ドレイン間を流れる貫通電流により、消費電力が増える。特に、ビット線の本数が多いときには、選択されているワード線に接続されている全てのローレベル読み出しのメモリセルトランジスタに貫通電流が流れるため、ピーク電流が大きいという問題点がある。

この発明は、上述の問題点に鑑みてなされたものであり、この発明の目的は、選択ビット線と非選択ビット線間のカップリング容量の作用に起因する選択ビット線の電位低下を防ぐとともに、消費電流を低減する、読み出し回路を備える、半導体記憶装置を提供することにある。

上述した目的を達成するために、この発明の半導体記憶装置は、メモリセルアレイと、複数のワード線と、複数のビット線と、データ線と、複数のセレクタ回路と、プリチャージ回路と、プルダウン回路とを備えている。

メモリセルアレイは、マトリクス状に配置され、第１主電極と第１電源ラインとの間の接続の有無に応じて記憶値が書き込まれる、複数のメモリセルトランジスタを有している。

複数のワード線は、対応する行の前記メモリセルトランジスタの制御電極にそれぞれ接続されている。また、複数のビット線は、対応する列の前記メモリセルトランジスタの第２主電極にそれぞれ接続されている。

データ線は、複数のビット線の電位を選択的に出力する。

複数のセレクタ回路は、ビット線のそれぞれと、データ線との間に設けられ、入力された選択信号の電位が選択レベルのときは、ビット線及びデータ線間を電気的に接続し、及び、非選択レベルのときは、ビット線及びデータ線間を電気的に切断する。

プリチャージ回路は、第１動作レベル及び第１非動作レベルのいずれか一方の電位を有する共通の第１入力信号が伝播する第１入力信号線に接続され、ビット線の電位を、予め設定された、第１電源ラインの電位とは異なる設定電位にする。

また、プルダウン回路は、第２動作レベル及び第２非動作レベルのいずれか一方の電位を有する共通の第２入力信号が伝播する第２入力信号線に接続され、ビット線の電位を、第１電源ラインの電位にする。

この発明の半導体記憶装置は、ビット線の電位を第１電源ラインの電位、例えば、接地電位（ＧＮＤレベル）にする、プルダウン回路を備えている。このため、非選択ビット線をＧＮＤレベルにすることで、非選択ビット線の電位の変動を無くすことができるので、非選択ビット線及び選択ビット線間のカップリング容量の作用による、選択ビット線の電位の低下を起こすことはない。つまり、選択ビット線からの記憶値の誤読み出しを防ぐことができる。

また、非選択ビット線をＧＮＤレベルに保持するので、非選択ビット線での消費電流が低減される。

以下、図を参照して、この発明の実施の形態について説明するが、各構成要素の構成および配置関係についてはこの発明が理解できる程度に概略的に示したものに過ぎない。また、以下、この発明の好適な構成例について説明するが、単なる好適例にすぎず、従って、この発明は以下の実施の形態に限定されない。

（第１実施形態の構成、及び各部の基本動作）
図１は、第１実施形態の半導体記憶装置として、マスクＲＯＭの構成を概略的に示す回路図である。

マスクＲＯＭは、メモリセルアレイ１００と、ｍ本のワード線ＷＬ１〜ＷＬｍと、ｎ本のビット線ＢＬ１〜ＢＬｎと、１本のデータ線ＤＬと、ｎ個のセレクタ回路１０−１〜ｎと、ｎ個のプリチャージ回路３０−１〜ｎと、ｎ個のプルダウン回路５０−１〜ｎとを備えている。ただし、ｍ及びｎはいずれも、２以上の自然数とする。

メモリセルアレイ１００は、マトリクス状に配置されている、ｍ×ｎ個のメモリセルトランジスタＴ１１〜Ｔｍｎを備えている。ここでは、メモリセルトランジスタＴ１１〜Ｔｍｎとして、ｎＭＯＳトランジスタ（以下、ｎＭＯＳと称することもある。）を使用している。

メモリセルトランジスタＴ１１〜Ｔｍｎには、製造段階において、第１主電極であるソースが、接地電位（ＧＮＤレベルとも称する。以下、同様。）である第１電源ラインと接続されているか否かにより、すなわち、ソースと第１電源ラインとの間の接続の有無に応じて、記憶値が書き込まれる。

メモリセルトランジスタＴ１１〜Ｔｍｎのソースが、ＧＮＤレベルである第１電源ラインと接続されている、すなわち、ソースが接地されているとき、当該メモリセルトランジスタの読み出し電位は、ローレベルになる。また、ソースが第１電源ラインと接続されていない、すなわち、ソースがフローティング状態（図中、符号Ｆで示す。）のとき、当該メモリセルトランジスタの読み出し電位は、ハイレベルになる。ここでは、メモリセルトランジスタＴ１２、Ｔ１ｎ、Ｔ２１、Ｔｍ１及びＴｍｎは、ローレベル読み出しに設定されていて、また、メモリセルトランジスタＴ１１、Ｔ２２、Ｔ２ｎ、及びＴｍ２は、ハイレベル読み出しに設定されているとする。

ｍ本のワード線ＷＬ１〜ＷＬｍは、メモリセルアレイ１００の行毎に設けられている。ワード線ＷＬ１〜ＷＬｍの各々は、対応する行のメモリセルトランジスタＴ１１〜Ｔｍｎの制御電極であるゲートに、それぞれ接続されている。また、ｎ本のビット線ＢＬ１〜ＢＬｎは、メモリセルアレイ１００の列毎に設けられている。ビット線ＢＬ１〜ＢＬｎの各々は、対応する列のメモリセルトランジスタＴ１１〜Ｔｍｎの第２主電極であるドレインに、それぞれ接続されている。

セレクタ回路１０−１〜ｎは、ビット線ＢＬ１〜ＢＬｎのそれぞれと、データ線ＤＬとの間に、１つずつ設けられている。セレクタ回路１０−１〜ｎのそれぞれには、選択レベルと非選択レベルの２つの電位レベルを有する、すなわち、取り得る選択信号Ｓ１−１〜ｎの１つが入力される。当該選択信号Ｓ１−１〜ｎの電位が選択レベルのときは、ビット線ＢＬ１〜ＢＬｎのそれぞれとデータ線ＤＬとの間を電気的に接続し、一方、非選択レベルのときは、ビット線ＢＬ１〜ＢＬｎのそれぞれと、データ線ＤＬとの間を電気的に切断する。データ線と電気的に接続されているビット線が選択ビット線であり、また、データ線と電気的に切断されているビット線が非選択ビット線である。ここでは、ｎ個のセレクタ回路１０−１〜ｎとして、ｎＭＯＳ２２−１〜ｎを使用している。ｎＭＯＳ２２−１〜ｎのドレインがそれぞれビット線ＢＬ１〜ＢＬｎに接続され、また、ソースがデータ線ＤＬに接続されている。ｎＭＯＳ２２−１〜ｎのゲートには、それぞれ選択信号Ｓ１−１〜ｎが入力される。ここでは、選択信号Ｓ１−１〜ｎの選択レベルをハイレベル（Ｈ）、例えば、トランジスタの駆動電圧（ＶＤＤ）と等しいレベルにあるとし、非選択レベルをローレベル（Ｌ）、例えば、ＧＮＤレベルにあるとする。

各セレクタ回路１０−１〜ｎに入力される選択信号Ｓ１−１〜ｎの中で、１つの選択信号、例えば、選択信号Ｓ１−２をハイレベルとして、残りの選択信号Ｓ１−１、Ｓ１−３〜ｎをローレベルとすると、データ線ＤＬの電位は、ビット線ＢＬ２の電位と等しくなる。このとき、データ線ＤＬは、ビット線ＢＬ２の電位を出力することができる。１つの選択信号を選択レベルとして、かつ、残りの選択信号を非選択レベルのとき、データ線ＤＬは、ｎ本のビット線ＢＬ１〜ＢＬｎから選択された１つのビット線の電位を選択的に出力する。

以下の説明では、セレクタ回路１０−１〜ｎがそれぞれ備えるｎＭＯＳ２２−１〜ｎがオン状態にあるとき、セレクタ回路１０−１〜ｎがオン状態にあるとし、また、ｎＭＯＳ２２−１〜ｎがオフ状態にあるとき、セレクタ回路１０−１〜ｎがオフ状態にあるとする。

プリチャージ回路３０−１〜ｎは、ビット線ＢＬ１〜ＢＬｎのそれぞれに１対１の関係で接続されている。プリチャージ回路３０−１〜ｎは、第１動作レベル及び第１非動作レベルのいずれか一方の電位を有する第１入力信号（図中、矢印Ｓ２で示す。）が伝播する、第１入力信号線７１に接続されている。プリチャージ回路３０−１〜ｎは、接続されているビット線ＢＬ１〜ＢＬｎの電位を、プリチャージする、すなわち、予め設定された設定電位にすることができる。

プルダウン回路５０−１〜ｎは、ビット線ＢＬ１〜ＢＬｎのそれぞれに１対１の関係で接続されている。プルダウン回路５０−１〜ｎは、第２動作レベル及び第２非動作レベルのいずれか一方の電位を有する第２入力信号（図中、矢印Ｓ３で示す。）が伝播する、第２入力信号線７３に接続されている。プルダウン回路５０−１〜ｎは、接続されているＢＬ１〜ＢＬｎの電位を、プルダウンする、すなわち、ＧＮＤレベルにすることができる。

なお、第１入力信号Ｓ２は、全てのプリチャージ回路３０−１〜ｎに共通に入力される。また、第２入力信号Ｓ３は、全てのプルダウン回路５０−１〜ｎに共通に入力される。同一のビット線ＢＬ１〜ＢＬｎに接続されているセレクタ回路１０−１〜ｎ、プリチャージ回路３０−１〜ｎ、及びプルダウン回路５０−１〜ｎには、それぞれ共通の選択信号Ｓ１−１〜ｎが入力される。

ここでは、プリチャージ回路３０−１〜ｎとして、ｐＭＯＳ４２−１〜ｎ、論理積回路（ＡＮＤ回路）４４−１〜ｎ、及び反転回路４６−１〜ｎを使用している。このとき、第１入力信号Ｓ２の第１動作レベルをハイレベル（Ｈ）、例えば、ＶＤＤと等しい電圧レベルにあるとし、また、第１非動作レベルをローレベル（Ｌ）、例えば、ＧＮＤレベルにあるとする。

選択信号Ｓ１−１〜ｎと第１入力信号Ｓ２は、ＡＮＤ回路４４−１〜ｎに入力される。ＡＮＤ回路４４−１〜ｎからの出力信号は、反転回路４６−１〜ｎを経て、ｐＭＯＳ４２−１〜ｎのゲートに入力される。ｐＭＯＳ４２−１〜ｎのソースは、電位がＶＤＤである第２電源ラインに接続されていて、ドレインはビット線ＢＬ１〜ｎに接続されている。

選択信号Ｓ１−１〜ｎの電位が選択レベルにあり、かつ、第１入力信号Ｓ２の電位が第１動作レベルにあるとき、すなわち、選択信号Ｓ１−１〜ｎ及び第１入力信号Ｓ２の電位がともにハイレベルにあるとき、ＡＮＤ回路４４−１〜ｎはハイレベルの信号を出力する。ＡＮＤ回路４４−１〜ｎから出力されたハイレベルの信号は、反転回路４６−１〜ｎで反転されてローレベルの信号となり、ｐＭＯＳ４２−１〜ｎをオン状態にする。ｐＭＯＳ４２−１〜ｎがオン状態になることで、第２電源ラインから、ビット線ＢＬ１〜ＢＬｎに電荷が供給される。この結果、ビット線ＢＬ１〜ＢＬｎがフローティング状態の場合、ビット線ＢＬ１〜ＢＬｎの電位は、設定電位として第２電源ラインの電位に等しい電位、ＶＤＤになる。

一方、選択信号Ｓ１−１〜ｎの電位が非選択レベルにあるか、又は、第１入力信号Ｓ２の電位が第１非動作レベルにあるとき、すなわち、選択信号Ｓ１−１〜ｎ及び第１入力信号Ｓ２の電位のどちらか一方又は双方がローレベルにあるとき、ＡＮＤ回路４４−１〜ｎはローレベルの信号を出力し、ｐＭＯＳ４２−１〜ｎをオフ状態にする。

以下の説明では、プリチャージ回路３０−１〜ｎが備えるｐＭＯＳ４２−１〜ｎがオン状態にあるとき、プリチャージ回路３０−１〜ｎがオン状態にあるとし、また、ｐＭＯＳ４２−１〜ｎがオフ状態にあるとき、プリチャージ回路３０−１〜ｎがオフ状態にあるとする。

プルダウン回路５０−１〜ｎとして、ｎＭＯＳ６２−１〜ｎ、及び論理積回路（ＡＮＤ）６４−１〜ｎを使用している。このとき、第２入力信号Ｓ３の第２動作レベルをハイレベル（Ｈ）、例えば、ＶＤＤと等しい電圧レベルにあるとし、また、第２非動作レベルをローレベル（Ｌ）、例えば、ＧＮＤレベルにあるとする。

選択信号Ｓ１−１〜ｎと第２入力信号Ｓ３は、ＡＮＤ回路６４−１〜ｎに入力される。ＡＮＤ回路６４−１〜ｎからの出力信号は、ｎＭＯＳ６２−１〜ｎのゲートに入力される。ｎＭＯＳ６２−１〜ｎのソースは接地されていて、ドレインはビット線ＢＬ１〜ＢＬｎに接続されている。

選択信号Ｓ１−１〜ｎの電位が選択レベルにあり、かつ、第２入力信号Ｓ３の電位が第２動作レベルにあるとき、すなわち、選択信号Ｓ１−１〜ｎ及び第２入力信号Ｓ３の電位がともにハイレベルにあるとき、ＡＮＤ回路６４−１〜ｎはハイレベルの信号を出力する。ＡＮＤ回路６４−１〜ｎから出力されたハイレベルの信号は、ｎＭＯＳ６２−１〜ｎをオン状態にする。ｎＭＯＳ６２−１〜ｎがオン状態になることで、ビット線ＢＬ１〜ＢＬｎは、接地された状態になり、ビット線ＢＬ１〜ＢＬｎの電位は、ＧＮＤレベルになる。

一方、選択信号Ｓ１−１〜ｎの電位が非選択レベルにあるか、又は、第２入力信号Ｓ３の電位が第２非動作レベルにあるとき、すなわち、選択信号Ｓ１−１〜ｎ及び第２入力信号Ｓ３の電位のどちらか一方又は双方がローレベルのとき、ＡＮＤ回路６４−１〜ｎはローレベルの信号を出力して、ｎＭＯＳ６２−１〜ｎをオフ状態にする。

以下の説明では、プルダウン回路５０−１〜ｎが備えるｎＭＯＳ６２−１〜ｎがオン状態にあるとき、プルダウン回路５０−１〜ｎがオン状態にあるとし、また、ｎＭＯＳ６２−１〜ｎがオフ状態にあるとき、プルダウン回路５０−１〜ｎがオフ状態にあるとする。

（第１実施形態の動作）
図１と図２（Ａ）、（Ｂ）及び（Ｃ）を参照して、第１実施形態の半導体記憶装置の動作につき説明する。図２（Ａ）、（Ｂ）及び（Ｃ）は、第１実施形態の半導体記憶装置である、マスクＲＯＭの動作を説明するための図である。図２（Ａ）、（Ｂ）及び（Ｃ）では、横軸に時間軸をとり、縦軸にビット線の電位をとっている。

図２（Ａ）は、メモリセルトランジスタＴ１１を読み出す場合の動作例について説明するための図である。この動作例では、メモリセルトランジスタＴ１１のソースはフローティング状態、すなわち、メモリセルトランジスタＴ１１はハイレベル読み出しに設定されているとする。

各読み出しサイクルの初期状態では、全てのビット線ＢＬ１〜ＢＬｎの電位は、ＧＮＤレベルとする。全てのビット線ＢＬ１〜ＢＬｎの電位をＧＮＤレベルにするためには、例えば、第２入力信号Ｓ３の電位を第２動作レベルとし、全ての選択信号Ｓ１−１〜ｎの電位を選択レベルとすればよい。また、全てのワード線ＷＬ１〜ＷＬｍの電位をＧＮＤレベルにする。

時刻ｔ１において、選択信号Ｓ１−１の電位を選択レベルにし、他の選択信号Ｓ１−２〜ｎの電位を非選択レベルにする。この結果、ビット線ＢＬ１とデータ線ＤＬが電気的に接続される。

時刻ｔ２において、第１入力信号Ｓ２の電位を第１動作レベルにする。ここでは、ビット線ＢＬ１に接続されているプリチャージ回路３０−１がオン状態になり、ビット線ＢＬ１の電位がＶＤＤになる。一方、ビット線ＢＬ１以外のビット線ＢＬ２〜ＢＬｎに接続されているプリチャージ回路３０−２〜ｎは、選択信号Ｓ１−２〜ｎの電位が非選択レベルにあるので、オフ状態のままである。

ビット線ＢＬ１の電位がＶＤＤになった後、時刻ｔ３において、第１入力信号Ｓ２の電位を第１非動作レベルにする。この結果、プリチャージ回路３０−１はオフ状態になる。また、同じく時刻ｔ３において、ワード線ＷＬ１の電位をＶＤＤとして、メモリセルトランジスタＴ１１をオン状態にする。このとき、同じワード線ＷＬ１にゲートが接続されているメモリセルトランジスタＴ１２〜Ｔ１ｎもオン状態になる。一方、ワード線ＷＬ１以外のワード線ＷＬ２〜ＷＬｍに接続されているメモリセルトランジスタＴ２１〜Ｔｍｎは、オフ状態のままである。

メモリセルトランジスタＴ１１のソースはフローティング状態なので、メモリセルトランジスタＴ１１がオン状態になっても、ドレインに接続されているビット線ＢＬ１もフローティング状態にあり、ビット線ＢＬ１の電位はＶＤＤを保持する。従って、このビット線ＢＬ１の電位は、ハイレベル読み出しとして、電気的に接続されているデータ線ＤＬを経て読み出される。

ビット線ＢＬ１の電位の読み出し期間の経過後、時刻ｔ４において、第２入力信号Ｓ３の電位を動作レベルにする。この結果、ビット線ＢＬ１に接続されているプルダウン回路５０−１は、選択信号Ｓ１−１の電位が選択レベルにあるのでオン状態になり、ビット線ＢＬ１の電位がＧＮＤレベルに下降する。一方、ビット線ＢＬ１以外のビット線ＢＬ２〜ＢＬｎに接続されているプルダウン回路５０−２〜ｎは、選択信号Ｓ１−２〜ｎの電位が非選択レベルにあるので、オフ状態のままである。

ビット線ＢＬ１の電位がＧＮＤレベルになった後、時刻ｔ５において、選択信号Ｓ１−１の電位が非選択レベルになり、次の読み出しサイクルの初期状態になる。また、ワード線ＷＬ１のレベルもＧＮＤレベルになり、ワード線ＷＬ１にゲートが接続されているメモリセルトランジスタＴ１１〜Ｔ１ｎはオフ状態になる。なお、第２入力信号の電位を第２非動作レベルにする時刻は、次の読み出しサイクルにおいて、プリチャージ回路がオン状態になる、すなわち、第１入力信号Ｓ２の電位が第１動作レベルになる、時刻ｔ２までのどの時刻でも構わない。ここでは、時刻ｔ２において、第２入力信号の電位を第２非動作レベルにする。

図２（Ｂ）は、メモリセルトランジスタＴ２１を読み出す場合の動作例について説明するための図である。この動作例においては、メモリセルトランジスタＴ２１のソースは接地状態、すなわち、メモリセルトランジスタＴ２１はローレベル読み出しに設定されている。読み出しサイクルの初期状態では、全てのビット線ＢＬ１〜ＢＬｎの電位を、ＧＮＤレベルにあるとする。また、全てのワード線ＷＬ１〜ＷＬｍの電位もＧＮＤレベルにあるとする。

時刻ｔ１において、選択信号Ｓ１−１の電位を選択レベルにあるとし、他の選択信号Ｓ１−２〜ｎの電位を非選択レベルにあるとする。この結果、ビット線ＢＬ１とデータ線ＤＬが電気的に接続される。

時刻ｔ２において、第１入力信号Ｓ２の電位を第１動作レベルにする。ここでは、ビット線ＢＬ１に接続されているプリチャージ回路３０−１がオン状態になり、ビット線ＢＬ１の電位がＶＤＤになる。一方、ビット線ＢＬ１以外のビット線ＢＬ２〜ＢＬｎに接続されているプリチャージ回路３０−２〜ｎは、選択信号Ｓ１−２〜ｎの電位が非選択レベルにあるので、オフ状態のままである。

ビット線ＢＬ１の電位がＶＤＤになった後、時刻ｔ３において、第１入力信号Ｓ２の電位を第１非動作レベルにし、この結果、プリチャージ回路はオフ状態になる。また、同じく時刻ｔ３において、ワード線ＷＬ２の電位をＶＤＤにして、メモリセルトランジスタＴ２１をオン状態にする。このとき、同じワード線ＷＬ２にゲートが接続されているメモリセルトランジスタＴ２２〜Ｔ２ｎもオン状態にある。一方、ビット線ＢＬ１以外のビット線ＢＬ２〜ＢＬｎに接続されているプルダウン回路５０−２〜ｎは、選択信号Ｓ１−２〜ｎの電位が非選択レベルにあるので、オフ状態のままである。

メモリセルトランジスタＴ２１のソースは接地状態なので、メモリセルトランジスタＴ２１がオン状態になると、ビット線ＢＬ１の電位はＶＤＤから下降する。このビット線ＢＬ１の電位は、ローレベル読み出しとして、電気的に接続されているデータ線ＤＬを経て読み出される。

ビット線ＢＬ１の電位の読み出し期間後、時刻ｔ４において、第２入力信号Ｓ３を動作レベルとする。この結果、ビット線ＢＬ１に接続されているプルダウン回路５０−１がオン状態になり、ビット線ＢＬ１の電位がＧＮＤレベルになる。一方、ビット線ＢＬ１以外のビット線ＢＬ２〜ＢＬｎに接続されているプルダウン回路５０−２〜ｎは、選択信号Ｓ１−２〜ｎの電位が非選択レベルにあるので、オフ状態のままである。

ビット線ＢＬ１の電位がＧＮＤレベルになった後、時刻ｔ５において、選択信号Ｓ１−１の電位が非選択レベルとなり、次の読み出しサイクルの初期状態になる。またワード線ＷＬ２のレベルもＧＮＤレベルになり、ＷＬ２にゲートが接続されているメモリセルトランジスタＴ２１〜Ｔ２ｎはオフ状態になる。

図２（Ｃ）は、上述の読み出しサイクルにおいて、メモリセルトランジスタＴ１１を読み出すときの、非選択のビット線の電位について説明するための図である。ここでは、ビット線ＢＬ２を例にとって説明する。

初期状態では、ビット線ＢＬ２の電位はＧＮＤレベルにある。

時刻ｔ１において、ビット線ＢＬ１が選択されたとき、ビット線ＢＬ２は非選択であるので、選択信号Ｓ１−２の電位は非選択レベルにある。

時刻ｔ２において、第１入力信号Ｓ２の電位が動作レベルになるが、選択信号Ｓ１−２の電位が非選択レベルなので、プリチャージ回路３０−２はオフ状態にあり、従ってビット線ＢＬ２の電位はＧＮＤレベルのままである。

ビット線ＢＬ２の電位はＧＮＤレベルにあるので、時刻ｔ３において、ワード線ＷＬ１の電位がＶＤＤとなり、その結果、ローレベル読み出しのメモリセルトランジスタＴ１２がオン状態になっても、ビット線ＢＬ２はＧＮＤレベルのまま変化しない。なお、メモリセルトランジスタＴ１２がハイレベル読み出しであっても、同じく、ビット線ＢＬ２の電位はＧＮＤレベルのまま変化しない。

時刻ｔ４において、第２入力信号Ｓ３の電位は第２動作レベルになるが、選択信号Ｓ１−２の電位が非選択レベルにあるので、プルダウン回路５０−２はオフ状態にある。しかしながら、第２入力信号Ｓ３の電位が動作レベルに移行するときに、すでにビット線ＢＬ２の電位はＧＮＤレベルにあるので、ビット線ＢＬ２はＧＮＤレベルの電位を保持し続ける。

第１実施形態の半導体記憶装置はプルダウン回路を備えていて、選択されたビット線の電位をＶＤＤとした後、当該ビット線の電位をデータ線から読み出し、その後、プルダウン回路によりＧＮＤレベルとしている。このため、選択されないビット線の電位は、ＧＮＤレベルに保持しておくことができる。選択されないビット線の電位がＧＮＤレベルから変動しないので、選択されないビット線及び選択されたビット線間のカップリング容量の作用による選択されたビット線の電位の低下は起こらない。つまり、記憶値の誤読み出しを防ぐことができる。

また、選択されないビット線をＧＮＤレベルに保持するので、選択されないビット線での消費電流が低減される。

（第２実施形態の構成、及び各部の基本動作）
図３は、第２実施形態の半導体記憶装置として、マスクＲＯＭの構成を概略的に示す回路図である。第２実施形態の回路構成は、プルダウン回路５２−１〜５２−ｎの構成が異なっていて、それ以外の構成は、図１を参照して説明した第１実施形態と同様であるので、重複する説明を省略する。

プルダウン回路５２−１〜ｎとして、ｎＭＯＳ６２−１〜ｎ、論理和回路（ＯＲ回路）６６−１〜ｎ、及び反転回路６８−１〜ｎを使用している。

選択信号Ｓ１−１〜ｎが反転回路６８−１〜ｎで反転された反転選択信号Ｓ１ａ−１〜ｎ、及び第２入力信号Ｓ３が、ＯＲ回路６６−１〜ｎに入力される。ＯＲ回路６６−１〜ｎからの出力信号は、ｎＭＯＳ６２−１〜ｎのゲートに入力される。ｎＭＯＳ６２−１〜ｎのソースは、ＧＮＤレベルにある第１電源ラインに接続されている。ｎＭＯＳ６２−１〜ｎのドレインはビット線ＢＬ１〜ＢＬｎに接続されている。

選択信号Ｓ１−１〜ｎの電位が非選択レベルにあるか、又は、第２入力信号Ｓ３の電位が第２動作レベルにあるとき、つまり、反転選択信号Ｓ１ａ−１〜ｎ及び第２入力信号Ｓ３の電位のいずれか一方又は双方がハイレベルにあるとき、ＯＲ回路６６−１〜ｎはハイレベルの信号を出力する。ＯＲ回路６６−１〜ｎから出力されたハイレベルの信号は、ｎＭＯＳ６２−１〜ｎをオン状態にする。ｎＭＯＳ６２−１〜ｎがオン状態になることで、ビット線ＢＬ１〜ＢＬｎの電位は、ＧＮＤレベルになる。

一方、選択信号Ｓ１−１〜ｎの電位が選択レベルにあり、かつ、第２入力信号Ｓ３の電位が第２非動作レベルにあるとき、すなわち、反転選択信号Ｓ１ａ−１〜ｎ及び第２入力信号Ｓ３の電位がいずれもローレベルのとき、ＯＲ回路６６−１〜ｎはローレベルの信号を出力し、ｎＭＯＳ６２−１〜ｎをオフ状態にする。

以下の説明では、プルダウン回路５２−１〜ｎが備えるｎＭＯＳ６２−１〜ｎがオン状態にあるとき、プルダウン回路５２−１〜ｎがオン状態にあるとし、また、ｎＭＯＳ６２−１〜ｎがオフ状態にあるとき、プルダウン回路５２−１〜ｎがオフ状態にあるとする。

（第２実施形態の動作）
図４（Ａ）、（Ｂ）、（Ｃ）及び（Ｄ）を参照して、第２実施形態の半導体記憶装置の動作につき説明する。図４（Ａ）、（Ｂ）、（Ｃ）及び（Ｄ）は、第２実施形態の半導体記憶装置である、マスクＲＯＭの動作を説明するための図である。図４（Ａ）、（Ｂ）、（Ｃ）及び（Ｄ）では、横軸に時間軸をとり、縦軸に制御信号の電位をとっている。ここでは、メモリセルトランジスタＴ１１を読み出す場合について説明する。図４（Ａ）は、選択ビット線ＢＬ１に対する選択信号Ｓ１−１の電圧レベルを示している。図４（Ｂ）は、非選択ビット線ＢＬ２〜ＢＬｎに対する選択信号Ｓ１−２〜ｎの電圧レベルを示している。図４（Ｃ）は、第１入力信号Ｓ２の電圧レベルを示している。図４（Ｄ）は、第２入力信号Ｓ３の電圧レベルを示している。

選択ビット線ＢＬ１に対する選択信号Ｓ１−１の電位は、時刻ｔ１において、選択レベルになり、時刻ｔ５において非選択レベルになる（図４（Ａ））。また、非選択ビット線ＢＬ２〜ｎに対する選択信号Ｓ１−２〜ｎは、常に非選択レベルにある（図４（Ｂ））。

第１入力信号Ｓ２の電位は、時刻ｔ２において、第１動作レベルとなり、時刻ｔ３において、第１非動作レベルになる。従って、選択ビット線ＢＬ１に接続されているプリチャージ回路３０−１は時刻ｔ２からｔ３までの間、動作する（図４（Ｃ））。

第２入力信号Ｓ３の電位は、時刻ｔ４において、第２動作レベルになり、その後、時刻ｔ５以降、次の読み出しサイクルの時刻ｔ２までの間に、第２非動作レベルとなる。ここでは、時刻ｔ２において、第２非動作レベルになるとして説明する（図４（Ｄ））。

ここで、プルダウン回路５２−１〜ｎは、選択信号Ｓ１−１〜ｎの電位が非選択レベルにあるか、又は、第２入力信号Ｓ３の電位が第２動作レベルにあるときにオン状態になる従って、非選択ビット線ＢＬ２〜ＢＬｎに接続されているプルダウン回路５２−２〜ｎは、選択信号Ｓ１−２〜ｎの電位が非選択レベルにあるので常にオン状態になり、非選択ビット線ＢＬ２〜ＢＬｎの電位はＧＮＤレベルに保たれる。また、時刻ｔ４において、第２入力信号Ｓ３の電位が第２動作レベルになるので、選択ビット線ＢＬ１に接続されているプルダウン回路５２−１は、時刻ｔ４から時刻ｔ５までの間、オン状態になる。

従って、各ビット線ＢＬ１〜ＢＬｎの電位の変化は、図２を参照して説明した第１実施形態と同様になる。

この第２実施形態の構成によれば、非選択ビット線が、常に接地されている状態なので、非選択ビット線の電位変動が起こりにくく、その結果、選択ビット線の読み出しに影響を与える可能性が減少するという更なる効果が得られる。

（第３実施形態の構成、及び各部の基本動作）
図５は、第３実施形態の半導体記憶装置として、マスクＲＯＭの構成を概略的に示す回路図である。第３実施形態の回路構成は、プルダウン回路５４−１〜ｎの構成が異なっていて、それ以外の構成は、図１を参照して説明した第１実施形態と同様であるので、重複する説明を省略する。

プルダウン回路５４−１〜ｎとして、ｎＭＯＳ６２−１〜ｎを使用している。第２入力信号Ｓ３が、プルダウン回路５４−１〜ｎのｎＭＯＳ６２−１〜ｎのゲートに入力される。ｎＭＯＳ６２−１〜ｎのソースは、接地されていて、一方、ｎＭＯＳ６２−１〜ｎのドレインはビット線に接続されている。

第２入力信号Ｓ３の電位が第２動作レベル、すなわち、ハイレベルのとき、ｎＭＯＳ６２−１〜ｎはオン状態になる。ｎＭＯＳ６２−１〜ｎがオン状態になることで、ビット線ＢＬ１〜ＢＬｎの電位は、ＧＮＤレベルとなる。

一方、第２入力信号Ｓ３の電位が第２非動作レベル、すなわち、ローレベルのとき、ｎＭＯＳ６２−１〜ｎはオフ状態になる。

（第３実施形態の動作）
プリチャージについては、第１実施形態と同じである。プルダウンについては、選択信号Ｓ１−１〜ｎの入力がないため、非選択ビット線及び選択ビット線のいずれに接続されているプルダウン回路５４−１〜ｎも同じ振る舞いをする。つまり、時刻ｔ２からｔ４までの間、プルダウン回路はオフ状態になり、時刻ｔ４から次の読み出しサイクルのｔ２までの間、プルダウン回路はオン状態になる。

従って、各選択ビット線の電位の変化は、図２を参照して説明した第１実施形態と同様になる。また、非選択ビット線については、プルダウン回路のオン状態又はオフ状態のいずれにおいてもＧＮＤレベルにあるので、図２を参照して説明した第１実施形態と同様になる。

第３実施形態の構成では、プルダウン回路は、１つのｎＭＯＳで実現することができ、面積削減の効果がある。

（第４実施形態の構成、及び各部の基本動作）
図６は、第４実施形態の半導体記憶装置として、マスクＲＯＭの構成を概略的に示す回路図である。第４実施形態の回路構成は、プルダウン回路５６がデータ線ＤＬに接続されていて、各ビット線ＢＬ１〜ＢＬｎのそれぞれには接続されていない点が第１実施形態と異なっている。それ以外の構成は、図１を参照して説明した第１実施形態と同様であるので、重複する説明を省略する。

プルダウン回路５６として、ｎＭＯＳ６３を使用している。

第２入力信号Ｓ３ａが、プルダウン回路５６のｎＭＯＳ６３のゲートに入力される。ｎＭＯＳ６３のソースは接地されていて、一方、ドレインはデータ線ＤＬに接続されている。

第２入力信号Ｓ３ａの電位が第２動作レベル、すなわち、ハイレベルのとき、ｎＭＯＳ６３はオン状態になる。ｎＭＯＳ６３がオン状態になることで、データ線ＤＬは、接地された状態となり、データ線ＤＬと電気的に接続されているビット線ＢＬ１〜ＢＬｎの電位も、ＧＮＤレベルになる。一方、第２入力信号Ｓ３ａの電位が第２非動作レベル、すなわち、ローレベルのとき、ｎＭＯＳ６３はオフ状態になる。

（第４実施形態の動作）
プリチャージについては、第１実施形態と同じである。プルダウンについては、選択信号の入力がないため、プルダウン回路５６は、第２入力信号Ｓ３ａと同じ振る舞いをする。つまり、時刻ｔ２からｔ４までの間、プルダウン回路５６はオフ状態になり、時刻ｔ４から次の読み出しサイクルのｔ２までの間、プルダウン回路５６はオン状態になる。

セレクタ回路１０−１〜ｎがオン状態になって、データ線と接続されているビット線の電位は、プルダウン回路５６がオン状態のとき、ＧＮＤレベルになる。つまり、選択されたビット線については、時刻ｔ４から時刻ｔ５までの時間、データ線は接地され、選択されたビット線とデータ線とが電気的に接続された状態になる。

従って、各ビット線ＢＬ１〜ＢＬｎの電位の変化は、図２を参照して説明した第１実施形態と同様になる。

第４実施形態の構成では、プルダウン回路は、データ線ＤＬに１つ接続されるだけなので、第３実施形態の構成よりもさらに、面積削減の効果がある。

（第５実施形態の構成、及び各部の基本動作）
図７は、第５実施形態の半導体記憶装置として、マスクＲＯＭの構成を概略的に示す回路図である。第５実施形態の回路構成は、プリチャージ回路３２−１〜３２−ｎの構成が異なっていて、それ以外の構成は、図１を参照して説明した第１実施形態と同様であるので、重複する説明を省略する。

プリチャージ回路３２−１〜ｎとして、ｐＭＯＳ４２−１〜ｎ、第１ＡＮＤ回路４５−１〜ｎ、第２ＡＮＤ回路４８−１〜ｎ、第１反転回路４７−１〜ｎ、及び第２反転回路４９−１〜ｎが使用されている。

選択信号Ｓ１−１〜ｎと第１入力信号Ｓ２は、第１ＡＮＤ回路４５−１〜ｎに入力される。第１ＡＮＤ回路４５−１〜ｎからの出力信号は、第２ＡＮＤ回路４８−１〜ｎに入力される。また、ビット線ＢＬ１〜ＢＬｎの電位が第２反転回路４９−１〜ｎを経て第２ＡＮＤ回路４８−１〜ｎに入力される。第２ＡＮＤ回路４８−１〜ｎからの出力信号は第１反転回路４７−１〜ｎを経て、ｐＭＯＳ４２−１〜ｎのゲートに入力される。ｐＭＯＳ４２−１〜ｎのソースは、電位がＶＤＤである第２電源ラインに接続されている。ｐＭＯＳ４２−１〜ｎのドレインはビット線ＢＬ１〜ＢＬｎに接続されている。第２反転回路４９−１〜ｎの閾値電圧をＶＤＤ／２とすると、第２反転回路４９−１〜ｎは、ビット線ＢＬ１〜ＢＬｎの電位がＶＤＤ／２より低いときにハイレベルの信号を出力し、また、ビット線ＢＬ１〜ＢＬｎの電位がＶＤＤ／２以上のときに、ローレベルの信号を出力する。

以下、ビット線ＢＬ１〜ＢＬｎの電位が、ＧＮＤレベルにあるとして説明する。

選択信号Ｓ１−１〜ｎが選択レベルにあり、かつ、第１入力信号Ｓ２が第１動作レベルにあるとき、すなわち、選択信号Ｓ１−１〜ｎ及び第１入力信号Ｓ２がともにハイレベルのとき、第１ＡＮＤ回路４５−１〜ｎはハイレベルの信号を出力する。第１ＡＮＤ回路４５−１〜ｎから出力されたハイレベルの信号は、第２ＡＮＤ回路４８−１〜ｎに入力される。

このとき、ビット線ＢＬ１〜ＢＬｎの電位がＧＮＤレベルにあって、ＶＤＤ／２より低いので、第２反転回路４９−１〜ｎの出力は、ハイレベルとなって、第２ＡＮＤ回路４８−１〜ｎに入力される。第２ＡＮＤ回路４８−１〜ｎに入力される２つの信号がともにハイレベルにあるので、第２ＡＮＤ回路４８−１〜ｎの出力もハイレベルになる。このハイレベルの信号が、第１反転回路４７−１〜ｎで反転されてローレベルの信号になり、ｐＭＯＳ４２−１〜ｎをオン状態にする。

ｐＭＯＳ４２−１〜ｎがオン状態になることで、第２電源ラインから、ビット線に電荷が供給される。ビット線ＢＬ１〜ＢＬｎがフローティング状態の場合、ｐＭＯＳ４２−１〜ｎの貫通電流により、ビット線ＢＬ１〜ＢＬｎの電位は上昇する。電位が上昇した結果、ビット線ＢＬ１〜ＢＬｎの電位が、第２反転回路４９−１〜ｎの閾値であるＶＤＤ／２以上になると、第２反転回路４９−１〜ｎの出力はローレベルになる。第２ＡＮＤ回路４８−１〜ｎの入力の一方がローレベルなので、第２ＡＮＤ回路４８−１〜ｎの出力はローレベルになる。この結果、ｐＭＯＳ４２−１〜ｎはオフ状態になりビット線への電流の供給がとまる。このようにプリチャージにおいて、ビット線ＢＬ１〜ＢＬｎの電位は、ＶＤＤまで上昇せずに、ＶＤＤ／２で止まる。

上述したように、このプリチャージ回路３２−１〜ｎは、第２反転回路４９−１〜ｎの閾値電圧を、予めＶＤＤより小さい低設定電位にしておくことで、ビット線ＢＬ１〜ＢＬｎの電位を、低設定電位にすることができる。

（第５実施形態の動作）
図８を参照して、第５実施形態の半導体記憶装置の動作につき説明する。図８は、第５実施形態の半導体記憶装置である、マスクＲＯＭの動作を説明するための図である。図８では、横軸に時間軸をとり、縦軸にビット線の電位をとっている。

図８（Ａ）は、ハイレベル読み出しに設定されたメモリセルトランジスタの記憶値を読み出すときの、選択ビット線の電位を示している。図８（Ｂ）は、ローレベル読み出しに設定されたメモリセルトランジスタの記憶値を読み出すときの、選択ビット線の電位を示している。図８（Ｃ）は、非選択ビット線の電位を示している。

第５実施形態では、ビット線の電位は低設定電位、ここでは、ＶＤＤ／２以上にはならないことを除いて、図２を参照して説明した第１実施形態の動作と同様なので詳細な説明を省略する。

第５実施形態のプリチャージ回路は、ビット線の電位をＶＤＤ以下にすることで、消費電流を低減することができる。

また、第５実施形態のプリチャージ回路は、第１実施形態の回路に対してだけでなく、第２から第４実施形態の回路に対しても適用できる。第５実施形態のプリチャージ回路を第２から第４実施形態に適用することで、各実施形態で得られる効果に加えて、ビット線の電位をＶＤＤ／２以下にすることで、消費電流を低減することができる。

（第６実施形態の構成、及び各部の基本動作）
図９は、第６実施形態の半導体記憶装置として、マスクＲＯＭの構成を概略的に示す回路図である。第６実施形態の回路構成は、プリチャージ回路３４がデータ線ＤＬに接続されていて、各ビット線のそれぞれには接続されていない点が第１実施形態と異なっている。それ以外の構成は、図１を参照して説明した第１実施形態と同様であるので、重複する説明を省略する。

プリチャージ回路３４として、ｐＭＯＳ４１と反転回路４３が使用されている。

第１入力信号Ｓ２ａが、プリチャージ回路３４のｐＭＯＳ４１のゲートに入力される。ｐＭＯＳ４１のソースは、第２電源ラインに接続されていて、一方、ドレインはデータ線ＤＬに接続されている。

第１入力信号Ｓ２ａの電位が第１動作レベル、すなわち、ハイレベルにあるとき、反転回路４３の出力はローレベルになりｐＭＯＳ４１はオン状態になる。ｐＭＯＳ４１がオン状態になることで、データ線ＤＬは、第２電源ラインと電気的に接続された状態になり、データ線ＤＬの電位は、ＶＤＤとなる。一方、第１入力信号Ｓ２ａの電位が第１非動作レベル、すなわち、ローレベルのとき、ｐＭＯＳ４１はオフ状態になる。

（第６実施形態の動作）
プルダウンについては、第１実施形態と同じである。

プリチャージについては、選択信号Ｓ１−１〜ｎの入力がないため、時刻ｔ２からｔ３までの間、プリチャージ回路３４はオン状態となり、時刻ｔ３から次の読み出しサイクルのｔ２までの間、プリチャージ回路３４はオフ状態にある。

プリチャージ回路３４がオン状態のとき、セレクタ回路１０−１〜ｎがオン状態となって、データ線ＤＬと接続されているビット線ＢＬ１〜ＢＬｎの電位がＶＤＤになる。

従って、各ビット線ＢＬ１〜ＢＬｎの電位の変化は、図２を参照して説明した第１実施形態と同様になる。

第６実施形態では、プリチャージ回路３４は、データ線ＤＬに１つ接続されるだけなので、第１実施形態の構成に比べて、面積が削減される。

（第７実施形態）
図１０は、第７実施形態の半導体記憶装置として、マスクＲＯＭの構成を概略的に示す回路図である。第７実施形態の回路構成は、プルダウン回路５２−１〜５２−ｎの構成が異なっていて、それ以外の構成は、図９を参照して説明した第６実施形態と同様であるので、重複する説明を省略する。

プルダウン回路５２−１〜５２−ｎとして、ｎＭＯＳ６２−１〜６２−ｎと、論理和回路（ＯＲ回路）６６−１〜６６−ｎと、反転回路６８−１〜６８−ｎが使用されている。プルダウン回路５２−１〜５２−ｎの構成、及び基本動作は図３を参照して説明した第２実施形態のプルダウン回路と同様なので説明を省略する。

この第７実施形態の構成によれば、プリチャージ回路３４が、データ線ＤＬに１つ接続されるだけなので、第１実施形態の構成に比べて、面積が削減されるとともに、非選択ビット線ＢＬ２〜ＢＬｎが、常に接地されている状態なので、非選択ビット線ＢＬ２〜ＢＬｎの電位変動が起こりにくく、その結果、選択ビット線ＢＬ１の読み出しに影響を与える可能性が減少するという更なる効果が得られる。

（第８実施形態）
図１１は、第８実施形態の半導体記憶装置として、マスクＲＯＭの構成を概略的に示す回路図である。第８実施形態の回路構成は、プルダウン回路５４−１〜５４−ｎの構成が異なっていて、それ以外の構成は、図９を参照して説明した第６実施形態と同様であるので、重複する説明を省略する。

また、プルダウン回路５４−１〜５４−ｎの構成、及び基本動作は、図５を参照して説明した第３実施形態と同様なので説明を省略する。

この第８実施形態の構成によれば、プリチャージ回路３４が、データ線ＤＬに１つ接続されるだけあり、また、プルダウン回路は、１つのｎＭＯＳで実現することができるので、面積削減に優れている。

（第９実施形態）
図１２は、第９実施形態の半導体記憶装置として、マスクＲＯＭの構成を概略的に示す回路図である。第９実施形態の回路構成は、プルダウン回路５６がデータ線ＤＬに接続されていて、各ビット線のそれぞれには接続されていない点が第６実施形態と異なっている。それ以外の構成は、図９を参照して説明した第６実施形態と同様であるので、重複する説明を省略する。

また、プルダウン回路５６の構成は、図６を参照して説明した第４実施形態と同様なので、詳細な説明を省略する。

第９実施形態では、プルダウン回路及びプリチャージ回路は、それぞれデータ線ＤＬに１つ接続されるだけなので、第４実施形態又は第８実施形態の構成よりもさらに、面積削減の効果がある。

（第１０実施形態）
図１３は、第１０実施形態の半導体記憶装置として、マスクＲＯＭの構成を概略的に示す回路図である。第１０実施形態の回路構成は、プリチャージ回路３６の構成以外は、図１２を参照して説明した第９実施形態と同様であるので、重複する説明を省略する。

プリチャージ回路３６として、ｐＭＯＳ４１と、ＡＮＤ回路３８、第１反転回路３７と、第２反転回路３９とが使用されている。

第１入力信号Ｓ２ａは、ＡＮＤ回路３８に入力される。また、データ線ＤＬの電位が第２反転回路３９を経てＡＮＤ回路３８に入力される。ＡＮＤ回路３８からの出力信号は第１反転回路３７を経て、ｐＭＯＳ４１のゲートに入力される。ｐＭＯＳ４１のソースは、電位がＶＤＤである第２電源ラインに接続されていて、一方、ドレインはデータ線ＤＬに接続されている。第２反転回路３９の閾値電圧をＶＤＤ／２とすると、第２反転回路３９は、データ線ＤＬの電位がＶＤＤ／２より低いときにハイレベルの信号を出力し、また、データ線ＤＬの電位がＶＤＤ／２以上のときに、ローレベルの信号を出力する。

以下、データ線ＤＬの電位が、ＧＮＤレベルにあるとして説明する。

第１入力信号Ｓ２ａが動作レベルにあるとする。また、データ線ＤＬの電位が接地電位、すなわち、ＶＤＤ／２より低いので、第２反転回路３９の出力は、ハイレベルとなって、ＡＮＤ回路３８に入力される。ＡＮＤ回路３８に入力される２つの信号がともにハイレベルにあるので、ＡＮＤ回路３８の出力もハイレベルとなる。このハイレベルの信号が、第１反転回路３７で反転されてローレベルの信号となり、ｐＭＯＳ４１をオン状態にする。

ｐＭＯＳ４１がオン状態になることで、第２電源ラインから、データ線ＤＬに電荷が供給される。データ線ＤＬがフローティング状態の場合、プリチャージ回路３６により、データ線ＤＬの電位は上昇する。電位が上昇した結果、データ線ＤＬの電位がＶＤＤ／２以上になると、第２反転回路３９の出力はローレベルになり、ＡＮＤ回路３８の出力はローレベルになる。この結果、ｐＭＯＳ４１はオフ状態になりデータ線ＤＬへの電流の供給がとまる。このようにプリチャージにおいて、データ線ＤＬの電位は、ＶＤＤまで上昇せずに、ＶＤＤ／２で止まる。

上述したように、このプリチャージ回路３６は、第２反転回路３９の閾値電圧を、予めＶＤＤより小さい低設定電位にしておくことで、データ線ＤＬの電位を、低設定電位にすることができる。

プリチャージ回路３６がオン状態のとき、セレクタ回路１０−１〜ｎがオン状態となって、データ線ＤＬと接続されているビット線ＢＬ１〜ＢＬｎの電位がＶＤＤ／２になる。

従って、各ビット線ＢＬ１〜ＢＬｎの電位の変化は、図８を参照して説明した第５実施形態と同様になる。

第１０実施形態のプリチャージ回路は、データ線の電位をＶＤＤ以下にすることで、消費電流を低減することができる。

第１０実施形態のプリチャージ回路３６は、第９実施形態だけでなく、第６から第８実施形態の回路にも適用できる。第１０実施形態のプリチャージ回路３６を第６から第８実施形態に適用することで、各実施形態で得られる効果に加えて、データ線の電位をＶＤＤ／２以下にすることで、消費電流を低減することができる。

上述の各実施形態においては、選択信号の選択レベルをハイレベル、及び非選択レベルをローレベルとし、また、第１及び第２入力信号の動作レベルをハイレベル、及び非動作レベルをローレベルとして説明した。

選択信号の選択レベル及び非選択レベルのいずれをハイレベルにするかは、設計に応じて選択可能である。例えば、セレクタ回路１０−１〜ｎに用いたｎＭＯＳの導電型を変えて、ｐＭＯＳとした場合、又は、選択信号を、反転回路を介してｎＭＯＳのゲートに入力する構成とすれば、選択レベルをローレベルとし、非選択レベルをハイレベルとすることができる。また、各セレクタ回路、プリチャージ回路及びプルダウン回路の構成は上述の実施形態の構成に限定されない。

第１実施形態の半導体記憶装置として、マスクＲＯＭの構成を概略的に示す回路図である。 第１実施形態に係る半導体記憶装置での動作を説明するための図である。 第２実施形態の半導体記憶装置として、マスクＲＯＭの構成を概略的に示す回路図である。 第２実施形態に係る半導体記憶装置での動作を説明するための図である。 第３実施形態の半導体記憶装置として、マスクＲＯＭの構成を概略的に示す回路図である。 第４実施形態の半導体記憶装置として、マスクＲＯＭの構成を概略的に示す回路図である。 第５実施形態の半導体記憶装置として、マスクＲＯＭの構成を概略的に示す回路図である。 第５実施形態に係る半導体記憶装置での動作を説明するための図である。 第６実施形態の半導体記憶装置として、マスクＲＯＭの構成を概略的に示す回路図である。 第７実施形態の半導体記憶装置として、マスクＲＯＭの構成を概略的に示す回路図である。 第８実施形態の半導体記憶装置として、マスクＲＯＭの構成を概略的に示す回路図である。 第９実施形態の半導体記憶装置として、マスクＲＯＭの構成を概略的に示す回路図である。 第１０実施形態の半導体記憶装置として、マスクＲＯＭの構成を概略的に示す回路図である。 従来の半導体記憶装置の構成を概略的に示す回路図である。 従来の半導体記憶装置の動作を説明するための図である。

符号の説明

１０、１１０ セレクタ回路
２２、６２、６３ ｎＭＯＳ
３０、３２、３４、３６、１３０ プリチャージ回路
３７、４７ 第１反転回路
３８、４４、６４ ＡＮＤ回路
３９、４９ 第２反転回路
４１、４２、１２２、１４２ ｐＭＯＳ
４３、４６、６８、１４４ 反転回路
４５ 第１ＡＮＤ回路
４８ 第２ＡＮＤ回路
５０、５２、５４、５６ プルダウン回路
６６ ＯＲ回路
１００ メモリセルアレイ

Claims (11)

1. マトリクス状に配置され、第１主電極と第１電源ラインとの間の接続の有無に応じて記憶値が書き込まれる、複数のメモリセルトランジスタを有するメモリセルアレイと、
   対応する行の前記メモリセルトランジスタの制御電極にそれぞれ接続された、複数のワード線と、
   対応する列の前記メモリセルトランジスタの第２主電極にそれぞれ接続された、複数のビット線と、
   該複数のビット線の電位を選択的に出力するデータ線と、
   前記ビット線のそれぞれと前記データ線との間に設けられ、入力された選択信号の電位が選択レベルのときは、前記ビット線及び前記データ線間を電気的に接続し、及び、非選択レベルのときは、前記ビット線及び前記データ線間を電気的に切断する複数のセレクタ回路と、
   第１動作レベル及び第１非動作レベルのいずれか一方の電位を有する共通の第１入力信号が伝播する第１入力信号線に接続され、前記ビット線の電位を、予め設定された、前記第１電源ラインの電位とは異なる設定電位にするプリチャージ回路と、
   第２動作レベル及び第２非動作レベルのいずれか一方の電位を有する共通の第２入力信号が伝播する第２入力信号線に接続され、前記ビット線の電位を、前記第１電源ラインの電位にするプルダウン回路と
   を備えることを特徴とする半導体記憶装置。
2. 前記プリチャージ回路及び前記プルダウン回路は、前記複数のビット線のそれぞれに接続され、及び、前記プリチャージ回路及び前記プルダウン回路には、同一のビット線に接続されているセレクタ回路と共通の選択信号が入力され、
   前記プリチャージ回路は、前記第１入力信号の電位が第１動作レベルにあり、かつ、前記選択信号の電位が選択レベルにあるときにオン状態になって、前記ビット線の電位を、第２電源ラインの電位と等しい設定電位にし、
   前記プルダウン回路は、前記第２入力信号の電位が第２動作レベルにあり、かつ、前記選択信号の電位が選択レベルにあるときにオン状態になって、前記ビット線の電位を前記第１電源ラインの電位にする
   ことを特徴とする請求項１に記載の半導体記憶装置。
3. 前記プリチャージ回路及び前記プルダウン回路は、前記複数のビット線のそれぞれに接続され、及び、前記プリチャージ回路及び前記プルダウン回路には、同一のビット線に接続されているセレクタ回路と共通の選択信号が入力され、
   前記プリチャージ回路は、前記第１入力信号の電位が第１動作レベルにあり、かつ、前記選択信号の電位が選択レベルにあるときにオン状態になって、前記ビット線の電位を、第２電源ラインの電位と等しい設定電位にし、
   前記プルダウン回路は、前記第２入力信号の電位が第２動作レベルにあるか、又は前記選択信号の電位が非選択レベルにあるときにオン状態になって、前記ビット線の電位を前記第１電源ラインの電位にする
   ことを特徴とする請求項１に記載の半導体記憶装置。
4. 前記プリチャージ回路及び前記プルダウン回路は、前記複数のビット線のそれぞれに接続され、及び、前記プリチャージ回路には、同一のビット線に接続されているセレクタ回路と共通の選択信号が入力され、
   前記プリチャージ回路は、前記第１入力信号の電位が第１動作レベルにあり、かつ、前記選択信号の電位が選択レベルにあるときにオン状態になって、前記ビット線の電位を、第２電源ラインの電位と等しい設定電位にし、
   前記プルダウン回路は、前記第２入力信号の電位が第２動作レベルにあるときにオン状態になって、前記ビット線の電位を前記第１電源ラインの電位にする
   ことを特徴とする請求項１に記載の半導体記憶装置。
5. 前記プリチャージ回路は、前記複数のビット線のそれぞれに接続され、及び、前記プリチャージ回路には、同一のビット線に接続されているセレクタ回路と共通の選択信号が入力され、
   前記プルダウン回路は、前記データ線に接続され、
   前記プリチャージ回路は、前記第１入力信号の電位が第１動作レベルにあり、かつ、前記選択信号の電位が選択レベルにあるときにオン状態になって、前記ビット線の電位を第２電源ラインの電位と等しい設定電位にし、
   前記プルダウン回路は、前記第２入力信号の電位が第２動作レベルにあるときにオン状態になって、前記データ線、及び該データ線と電気的に接続されているビット線の電位を前記第１電源ラインの電位にする
   ことを特徴とする請求項１に記載の半導体記憶装置。
6. 前記プリチャージ回路は、
   前記第１入力信号が第１動作レベルにあり、かつ、前記選択信号が選択レベルにあって、前記ビット線の電位が、第２電源ラインの電位以下に設定された低設定電位よりも低いときのみオン状態になって、前記ビット線の電位を前記低設定電位にする
   ことを特徴とする請求項２〜５のいずれか１項に記載の半導体記憶装置。
7. 前記プリチャージ回路は、前記データ線に接続され、
   前記プルダウン回路は、前記複数のビット線のそれぞれに接続され、及び、前記プルダウン回路には、同一のビット線に接続されているセレクタ回路と共通の選択信号が入力され、
   前記プリチャージ回路は、前記第１入力信号の電位が第１動作レベルにあるときにオン状態になって、前記データ線、及び該データ線と電気的に接続されているビット線の電位を第２電源ラインの電位と等しい設定電位にし、
   前記プルダウン回路は、前記第２入力信号の電位が第２動作レベルにあり、かつ、前記選択信号の電位が選択レベルにあるときにオン状態となって、前記ビット線の電位を前記第１電源ラインの電位にする
   ことを特徴とする請求項１に記載の半導体記憶装置。
8. 前記プリチャージ回路は、前記データ線に接続され、
   前記プルダウン回路は、前記複数のビット線のそれぞれに接続され、及び、前記プルダウン回路には、同一のビット線に接続されているセレクタ回路と共通の選択信号が入力され、
   前記プリチャージ回路は、前記第１入力信号の電位が第１動作レベルにあるときにオン状態になって、前記データ線、及び該データ線と電気的に接続されているビット線の電位を第２電源ラインの電位と等しい設定電位にし、
   前記プルダウン回路は、前記第２入力信号の電位が第２動作レベルにあるか、又は前記選択信号の電位が非選択レベルにあるときにオン状態になって、前記ビット線の電位を前記第１電源ラインの電位にする
   ことを特徴とする請求項１に記載の半導体記憶装置。
9. 前記プリチャージ回路は、前記データ線に接続され、
   前記プルダウン回路は、前記複数のビット線のそれぞれに接続され、
   前記プリチャージ回路は、前記第１入力信号の電位が第１動作レベルにあるときにオン状態になって、前記データ線、及び該データ線と電気的に接続されているビット線の電位を第２電源ラインの電位と等しい設定電位にし、
   前記プルダウン回路は、前記第２入力信号の電位が第２動作レベルにあるときにオン状態になって、前記ビット線の電位を前記第１電源ラインの電位にする
   ことを特徴とする請求項１に記載の半導体記憶装置。
10. 前記プリチャージ回路及び前記プルダウン回路は、前記データ線に接続され、
    前記プリチャージ回路は、前記第１入力信号の電位が第１動作レベルにあるときにオン状態になって、前記データ線、及び該データ線と電気的に接続されているビット線の電位を第２電源ラインの電位と等しい設定電位にし、
    前記プルダウン回路は、前記第２入力信号の電位が第２動作レベルにあるときにオン状態になって、前記データ線、及び該データ線と電気的に接続されているビット線の電位を前記第１電源ラインの電位にする
    ことを特徴とする請求項１に記載の半導体記憶装置。
11. 前記プリチャージ回路は、
    前記第１入力信号が第１動作レベルにあって、前記データ線の電位が、第２電源ラインの電位以下に設定された低設定電位よりも低いときのみオン状態になって、前記データ線、及び該データ線と電気的に接続されているビット線の電位を前記低設定電位にする
    ことを特徴とする請求項７〜１０のいずれか１項に記載の半導体記憶装置。

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