CN100530437C - 半导体存储装置 - Google Patents

Abstract

通过选择位线与非选择位线之间的耦合电容的作用，能够在防止选择位线的电位降低的同时减少在非选择位线上的电流消耗。本发明具备：存储单元阵列、多条字线、多条位线、数据线、多个选择电路、预充电电路以及下拉电路。选择电路进行位线与数据线之间的电连接与电切断状态的切换。预充电电路使位线的电位成为预先设定的与第1电源线的电位不同的设定电位。此外，下拉电路使位线电位成为第1电源线的电位。

Description

半导体存储装置

技术领域

本发明涉及掩模型ROM(Read Only Memory：只读存储器)等的半导体存储装置。

背景技术

作为半导体存储装置例如掩模型ROM被广为人知。所谓掩模型ROM是指在制造阶段在存储单元中写入存储值的、专用于读出的半导体存储装置。

参照图14，对以往的掩模型ROM读出电路进行说明。

存储单元阵列100具备多个存储单元晶体管T11～Tmn。存储单元晶体管T11～Tmn的栅极连接到设置在行方向上的字线WL1～WLm。存储单元晶体管T11～Tmn的漏极连接到设置在列方向上的位线BL1～BLn。

一部分的存储单元晶体管的源极与处于接地电位(GND电平)的第1电源线相连接，即，接地。此外，其他的存储单元晶体管的源极处于浮置状态。在图14中，存储单元晶体管T12、T1n、T21、Tm1以及Tmn的源极为GND电平，此外，存储单元晶体管T11、T22、T2n以及Tm2的源极处于浮置状态(在图中以符号F表示)。根据源极接地还是处于浮置状态的连接状态来写入存储值。

例如，将存储单元晶体管T11～Tmn的读出电位设定为低电平时，存储单元晶体管T11～Tmn的源极接地。相反地，将存储单元晶体管T11～Tmn的读出电位设定为高电平时，存储单元晶体管T11～Tmn的源极成为浮置状态。

在各位线BL1～BLn上分别连接有选择电路110-1～n和预充电电路130-1～n。

选择电路110-1～n由例如pMOS晶体管(以下简称为pMOS)122-1～n构成。pMOS122-1～n的源极连接到各位线BL1～BLn，此外，pMOS122-1～n的漏极连接到数据线DL。当向pMOS122-1～n的栅极输入的选择信号(图中以箭头S1-1～n表示)的电位为低电平时，pMOS122-1～n为导通状态，各位线BL1～BLn与数据线DL电连接。相反地，当选择信号S1-1～n的电位为高电平时，pMOS122-1～n为截止状态，各位线BL1～BLn与数据线DL电切断。另外，在以下的说明中，当选择电路110-1～n具备的pMOS122-1～n处于导通状态时，选择电路110-1～n处于导通状态，此外，当pMOS122-1～n为截止状态时，选择电路110-1～n为截止状态。

预充电电路130-1～n具备例如pMOS142-1～n和反相电路144-1～n。pMOS142-1～n的源极与电位为VDD的第2电源线相连接，此外，pMOS142-1～n的漏极与各位线BL1～BLn相连接。选择信号S1-1～n在反相电路144-1～n反相后被输入到pMOS142-1～n的栅极。因此，当选择信号S1-1～n的电位处于高电平时，pMOS142-1～n成为导通状态，此时，位线BL1～BLn上被施加电压VDD，各位线BL1～BLn的电位成为VDD，即，成为高电平。另一方面，当选择信号S1-1～n的电位处于低电平时，pMOS142-1～n成为截止状态。另外，在以下的说明中，当预充电电路130-1～n具备的pMOS142-1～n处于导通状态时，预充电电路130-1～n处于导通状态，此外，当pMOS142-1～n处于截止状态时，预充电电路130-1～n处于截止状态。

参照图15，对上述现有的掩模型ROM的读出工作进行说明。

在每一读出周期中，作为初始状态，使所有的选择信号S1-1～n的电位成为高电平。此时，选择电路110-1～n为截止状态，另一方面，由于预充电电路130-1～n为导通状态，所以各位线BL1～BLn的电位为VDD。此外，通过使字线WL1～WLn的电位成为GND电平，使所有的存储单元晶体管T11～Tmn成为截止状态。

这里，对读出设定为高电平读出的存储单元晶体管T11的存储值的情况进行说明。当对存储单元晶体管T11进行读出时，选择位线BL1以及字线WL1。

选择位线BL1时，在时刻t11，选择信号S1-1的电位为低电平，其他的选择信号S1-2～n的电位保持为高电平。此时，预充电电路130-1为截止状态。此外，由于选择电路110-1为导通状态，所以选择的位线(以下也简称为选择位线)BL1与数据线DL电连接，成为等电位。

选择字线WL1时，在时刻t12，将此字线WL1的电位设定为存储单元晶体管的驱动电压即VDD，将其他字线WL2～WLm的电位设定为GND电平。当使字线WL1的电位成为高电平时，连接到字线WL1的存储单元晶体管T11～T1n全部为导通状态。另一方面，连接到其他字线WL2～WLm的存储单元晶体管T21～Tmn全部保持截止状态。由于存储单元晶体管T11的源极处于浮置状态，所以即使存储单元晶体管T11为导通状态，位线BL1仍然维持高电平的电位。因此，在从时刻t12开始到t13为止的读出期间中，数据线DL的电位为VDD并作为高电平的信号输出(图15(A))。

接下来，对读出设定为低电平读出的存储单元晶体管T21的存储值的情况进行说明。当对存储单元晶体管T21进行读出时，选择位线BL1以及字线WL2。

选择位线BL1时，在时刻t11，选择信号S1-1的电位为低电平，其他选择信号S1-2～n的电位保持为高电平。此时，预充电电路130-1为截止状态。此外，由于选择电路110-1为导通状态，所以被选择的位线BL1与数据线DL电连接，成为等电位。

选择字线WL2时，在时刻t12，将字线WL2的电位设定为VDD，将其他字线WL1以及WL3～WLn的电位设定为GND电平。当使字线WL2的电位为VDD时，连接到字线WL2的存储单元晶体管T21～T2n全部为导通状态。另一方面，连接到其他字线WL1以及WL3～WLm的存储单元晶体管T11～T1n以及T31～Tmn全部保持截止状态。由于存储单元晶体管T21的源极接地，所以存储单元晶体管T21为导通状态时，位线BL1的电位由于源极-漏极间的贯通电流而逐渐下降。因此，在从时刻t12开始到时刻t13为止的读出期间中，与位线BL1电连接的数据线DL的电位也逐渐下降，作为低电平信号输出(图15(B))。

这里，在对存储单元晶体管T11进行读出时，由于连接到没被选择的位线(以下也称为非选择位线)BL2上的存储单元晶体管T12为导通状态，所以在存储单元晶体管T12的源极-漏极之间有贯通电流流过，并将在位线BL2上蓄积的电荷释放到第1电源线上。此时，由于选择信号S1-2的电位处于高电平，所以预充电电路130-2为导通状态，因此，电流被供给到位线BL2上。其结果是，位线BL2的电位稳定在比VDD稍低的值上(图15(C))。

此外，在对存储单元晶体管T21进行读出时，虽然存储单元晶体管T22为导通状态，但是存储单元晶体管T22的源极为浮置状态，因此位线BL2维持在VDD(图15(D))。

如上所述，在现有的掩模型ROM的读出电路中，非选择位线根据对应的预充电电路被供给电流，保持在VDD或者比VDD稍低的值。这是为了防止选择位线的电位下降。

例如，在对存储单元晶体管T11进行读出时，存储单元晶体管T12处于导通状态。因此，在没有设置对应的预充电电路130-2等、没有对位线BL2进行电流供给的情况下，通过存储单元晶体管T12的源极-漏极之间的贯通电流，位线BL2的电位下降。

当位线BL2的电位下降时，通过位线BL1与位线BL2之间的耦合电容的作用，会产生位线BL1的电位下降的情况。当位线BL1的电位下降时，会导致位线BL1的电位即存储单元晶体管T11的存储值的误读出。

由这些理由可知，此掩模型ROM的读出电路使用了预充电电路130-1～130-n，将非选择的位线的电位保持为VDD或比VDD稍低的值。

另外，作为ROM的读出电路，公知例如在下述专利文献1中公开的电路。

[专利文献1]特开2000-90685号公报

然而，在上述现有的掩模型ROM的读出电路中，由于被设定为低电平读出(接地状态)并且连接到非选择位线以及被选择的字线上的晶体管处于导通状态，所以通过源极-漏极之间的流过的贯通电流使功耗增加。特别地，当位线的条数很多时，由于在连接到被选择的字线上的所有低电平读出的存储单元晶体管上有贯通电流流过，所以会产生峰值电流过大的问题。

发明内容

本发明鉴于上述问题而提出，其目的在于：提供一种半导体存储装置，其具备读出电路，该读出电路能够防止由于选择位线与非选择位线间的耦合电容的作用而引起的选择位线的电位下降，同时降低电流消耗。

为了达成上述目的，本发明的半导体存储装置具备：存储单元阵列、多条字线、多条位线、数据线、多个选择电路、预充电电路以及下拉(pull down)电路。

存储单元阵列具有：多个存储单元晶体管，该多个存储单元晶体管配置成矩阵状，根据在第1主电极与第1电源线之间连接的有无来写入存储值。

多条字线分别连接到对应行的上述存储单元晶体管的控制电极上。此外，多条位线分别连接到对应列的上述存储单元晶体管的第2主电极上。

数据线将多条位线的电位有选择地输出。

多个选择电路设置在各条位线与数据线之间，当输入的选择信号的电位为选择电平时位线和数据线之间电连接，而且，当为非选择电平时，将位线和数据线之间电切断。

预充电电路连接到第1输入信号线上，使位线的电位成为预先设定的、与第1电源线的电位不同的设定电位，其中第1输入信号线上传播具有第1工作电平和第1非工作电平的任何一方的电位的、共用的第1输入信号。

此外，下拉电路连接到第2输入信号线上，使位线的电位成为上述第1电源线的电位，其中第2输入信号线上传播具有第2工作电平和第2非工作电平的任何一方的电位的、共用的第2输入信号。

本发明的半导体存储装置具备：使位线的电位成为第1电源线的电位、例如接地电位(GND电平)的下拉电路。因此，由于通过使非选择位线成为GND电平，能够消除非选择位线的电位变动，所以不会因为非选择位线和选择位线之间的耦合电容的作用而引起选择位线的电位下降。即，能够防止来自选择位线的存储值的误读出。

此外，由于将非选择位线保持为GND电平，所以可以减少在非选择位线上的电流消耗。

附图说明

图1是概略表示作为第1实施方式的半导体存储装置的掩模型ROM的结构的电路图。

图2是用于说明在与第1实施方式相关的半导体存储装置上的工作的图。

图3是概略表示作为第2实施方式的半导体存储装置的掩模型ROM的结构的电路图。

图4是用于说明在与第2实施方式相关的半导体存储装置上的工作的图。

图5是概略表示作为第3实施方式的半导体存储装置的掩模型ROM的结构的电路图。

图6是概略表示作为第4实施方式的半导体存储装置的掩模型ROM的结构的电路图。

图7是概略表示作为第5实施方式的半导体存储装置的掩模型ROM的结构的电路图。

图8是用于说明在与第5实施方式相关的半导体存储装置上的工作的图。

图9是概略表示作为第6实施方式的半导体存储装置的掩模型ROM的结构的电路图。

图10是概略表示作为第7实施方式的半导体存储装置的掩模型ROM的结构的电路图。

图11是概略表示作为第8实施方式的半导体存储装置的掩模型ROM的结构的电路图。

图12是概略表示作为第9实施方式的半导体存储装置的掩模型ROM的结构的电路图。

图13是概略表示作为第10实施方式的半导体存储装置的掩模型ROM的结构的电路图。

图14是概略表示现有的半导体存储装置的结构的电路图。

图15是用于说明现有的半导体存储装置的工作的图。

具体实施方式

下面，参照附图对本发明的实施方式进行说明，但是对于各个构成要素的结构和配置关系只概略地表示为能够理解本发明程度。此外，以下对本发明的优选的结构例进行说明，但是只不过单单是优选例，因此本发明不限于以下的实施方式。

(第1实施方式的结构以及各部分的基本工作)

图1是概略表示作为第1实施方式的半导体存储装置的掩模型ROM的结构的电路图。

掩模型ROM具备：存储单元阵列100、m条字线WL1～WLm、n条位线BL1～BLn、1条数据线DL、n个选择电路10-1～n、n个预充电电路30-1～n和n个下拉电路50-1～n。其中，m和n都是大于等于2的自然数。

存储单元阵列100具备配置成矩阵状的m×n个存储单元晶体管T11～Tmn。这里，作为存储单元晶体管T11～Tmn，使用nMOS晶体管(以下也称为nMOS)。

在制造阶段，根据作为第1主电极的源极是否与作为接地电位(也称为GND电平。下同。)的第1电源线相连接、即对应于源极与第1电源线之间连接的有无，在存储单元晶体管T11～Tmn中写入存储值。

当存储单元晶体管T11～Tmn的源极与作为GND电平的第1电源线相连接、即源极接地时，该存储单元晶体管的读出电位变为低电平。此外，当源极未与第1电源线连接、即源极为浮置状态(图中以符号F表示)时，该存储单元晶体管的读出电位变为高电平。这里，存储单元晶体管T12、T1n、T21、Tm1以及Tmn被设定为低电平读出，此外，存储单元晶体管T11、T22、T2n以及Tm2被设定为高电平读出。

m条字线WL1～WLm被设置在存储单元阵列100的每一行上。字线WL1～WLm的各条分别连接到对应行的存储单元晶体管T11～Tmn的控制电极即栅极上。此外，n条位线BL1～BLn设置在存储单元阵列100的每列上。位线BL1～BLn的各条分别连接到对应列的存储单元晶体管T11～Tmn的第2主电极即漏极上。

在各条位线BL1～BLn与数据线DL之间一个个地设置选择电路10-1～n。对各选择电路10-1～n输入具有选择电平与非选择电平两种电位电平、即能取得的选择信号S1-1～n的一个。当该选择信号S1-1～n的电位为选择电平时，将各条位线BL1～BLn与数据线DL之间电连接，另一方面，当为非选择电平时，将各条位线BL1～BLn与数据线DL之间电切断。与数据线电连接的位线是选择位线，此外，与数据线电切断的位线是非选择位线。这里，作为n个选择电路10-1～n使用nMOS22-1～n。nMOS22-1～n的漏极分别连接到位线BL1～BLn上，此外，源极连接到数据线DL上。对nMOS22-1～n的栅极分别输入选择信号S1-1～n。这里，使选择信号S1-1～n的选择电平成为高电平(H)、例如处于与晶体管的驱动电压(VDD)相等的电平，使非选择电平成为低电平(L)、例如处于GND电平。

在向各选择电路10-1～n输入的选择信号S1-1～n中，当使一个选择信号例如选择信号S1-2成为高电平、剩余的选择信号S1-1、S1-3～n设为低电平时，数据线DL的电位变得与位线BL2的电位相等。此时，数据线DL能够输出位线BL2的电位。当将一个选择信号作为选择电平并且将剩余的选择信号作为非选择电平时，数据线DL有选择地输出从n条位线BL1～BLn中选出的1个位线的电位。

在以下的说明中，当选择电路10-1～n各自具备的nMOS22-1～n处于导通状态时，使选择电路10-1～n处于导通状态，此外，当nMOS22-1～n处于截止状态时，使选择电路10-1～n处于截止状态。

预充电电路30-1～n以1对1的关系连接到位线BL1～BLn的各条上。预充电电路30-1～n连接到第1输入信号线71上，该第1输入信号线71上传播具有第1工作电平和第1非工作电平的任何一个电位的第1输入信号(图中以箭头S2表示。)。预充电电路30-1～n能够使连接的BL1～BLn的电位预充电即成为预先设定的设定电位。

下拉电路50-1～n以1对1的关系连接到位线BL1～BLn的各条上。下拉电路50-1～n连接到第2输入信号线73上，该第2输入信号线73上传播具有第2工作电平和第2非工作电平的任何一个电位的第2输入信号(图中以箭头S3表示。)。下拉电路50-1～n能够使连接的BL1～BLn的电位下拉即成为GND电平。

另外，第1输入信号S2共用地输入到所有的预充电电路30-1～n。此外，第2输入信号S3共用地输入到所有的下拉电路50-1～n。共用的选择信号S1-1～n分别输入到连接在同一条位线BL1～BLn上的选择电路10-1～n、预充电电路30-1～n以及下拉电路50-1～n中。

这里，作为预充电电路30-1～n使用pMOS 42-1～n、逻辑积电路(“与”电路)44-1～n以及反相电路46-1～n。此时，使第1输入信号S2的第1工作电平处于高电平(H)、例如与VDD相等的电压电平，此外，使第1非工作电平处于低电平(L)、例如GND电平。

选择信号S1-1～n与第1输入信号S2被输入到“与”电路44-1～n。从“与”电路44-1～n输出的信号经过反相电路46-1～n被输入到pMOS42-1～n的栅极。pMOS42-1～n的源极连接到电位为VDD的第2电源线，漏极连接到位线BL1～n。

当选择信号S1-1～n的电位处于选择电平并且第1输入信号S2的电位处于第1工作电平时、即当选择信号S1-1～n和第1输入信号S2的电位都处于高电平时，“与”电路44-1～n输出高电平信号。从“与”电路44-1～n输出的高电平信号在反相电路46-1～n处被反相成为低电平信号，使pMOS42-1～n成为导通状态。通过使pMOS42-1～n变为导通状态，电荷从第2电源线供给到位线BL1～BLn。结果，当位线BL1～BLn为浮置状态时，位线BL1～BLn的电位成为与作为设定电位的第2电源线的电位相等的电位即VDD。

另一方面，当选择信号S1-1～n的电位处于非选择电平、或者第1输入信号S2的电位处于第1非工作电平时，即当选择信号S1-1～n和第1输入信号S2的电位的任何一方或双方处于低电平时，“与”电路44-1～n输出低电平信号，使pMOS42-1～n成为截止状态。

在以下的说明中，当预充电电路30-1～n具备的pMOS42-1～n处于导通状态时，使预充电电路30-1～n处于导通状态，此外，当pMOS42-1～n处于截止状态时，使预充电电路30-1～n处于截止状态。

作为下拉电路50-1～n使用nMOS62-1～n和逻辑积电路(“与”电路)64-1～n。此时，使第2输入信号S3的第2工作电平处于高电平(H)、例如与VDD相等的电压电平，此外，使第2非工作电平处于低电平(L)、例如GND电平。

选择信号S1-1～n与第2输入信号S3输入到“与”电路64-1～n。来自“与”电路64-1～n的输出信号输入到nMOS62-1～n的栅极。nMOS62-1～n的源极接地，漏极连接到位线BL1～BLn。

当选择信号S1-1～n的电位处于选择电平并且第2输入信号S3的电位处于第2工作电平时，即当选择信号S1-1～n和第2输入信号S3的电位都处于高电平时，“与”电路64-1～n输出高电平信号。从“与”电路64-1～n输出的高电平信号使nMOS62-1～n成为导通状态。通过nMOS62-1～n变为导通状态，位线BL1～BLn成为接地状态，位线BL1～BLn的电位成为GND电平。

另一方面，当选择信号S1-1～n的电位处于非选择电平或者第2输入信号S3的电位处于第2非工作电平时，即当选择信号S1-1～n和第2输入信号S3的电位的任何一方或双方为低电平时，“与”电路64-1～n输出低电平信号，使nMOS62-1～n成为截止状态。

在以下说明中，当下拉电路50-1～n具备的nMOS62-1～n处于导通状态时，使下拉电路50-1～n处于导通状态，此外，当nMOS62-1～n处于截止状态时，使下拉电路50-1～n处于截止状态。

(第1实施方式的工作)

参照图1和图2(A)、(B)以及(C)，对第1实施方式的半导体存储装置的工作进行说明。图2(A)、(B)以及(C)是用于说明作为第1实施方式的半导体存储装置的掩模型ROM的工作的图。在图2(A)、(B)以及(C)中，取时间轴为横轴，取位线的电位为纵轴。

图2(A)是用于说明在对存储单元晶体管T11进行读出的情况下的工作例的图。在此工作例中，存储单元晶体管T11的源极为浮置状态，即，存储单元晶体管T11被设定为高电平读出。

在各读出周期的初始状态中，所有的位线BL1～BLn的电位成为GND电平。为了使所有的位线BL1～BLn的电位成为GND电平，比如可以使第2输入信号S3的电位成为第2工作电平，使所有的选择信号S1-1～n的电位成为选择电平。此外，使所有的字线WL1～WLn的电位成为GND电平。

在时刻t1，使选择信号S1-1的电位成为选择电平，使其他的选择信号S1-2～n的电位成为非选择电平。结果，位线BL1与数据线DL被电连接。

在时刻t2，使第1输入信号S2的电位成为第1工作电平。这里，连接到位线BL1上的预充电电路30-1成为导通状态，位线BL1的电位成为VDD。另一方面，由于选择信号S1-2～n的电位处于非选择电平，所以连接到位线BL1以外的位线BL2～BLn上的预充电电路30-2～n保持截止状态不变。

位线BL1的电位成为VDD后，在时刻t3，使第1输入信号S2的电位成为第1非工作电平。结果，预充电电路30-1成为截止状态。此外，在同一时刻t3，使字线WL1的电位作为VDD，使存储单元晶体管T11成为导通状态。此时，栅极连接在同一字线WL1上的存储单元晶体管T12～T1n也成为导通状态。另一方面，连接在字线WL1以外的字线WL2～WLm上的存储单元晶体管T21～Tmn保持截止状态不变。

由于存储单元晶体管T11的源极为浮置状态，所以即使存储单元晶体管T11成为导通状态，连接在漏极上的位线BL1也处于浮置状态，位线BL1的电位保持VDD。因此，该位线BL1的电位作为高电平读出，经过电连接的数据线DL被读出。

位线BL1的电位的读出期间过后，在时刻t4，使第2输入信号S3的电位成为工作电平。结果，由于选择信号S1-1的电位处于选择电平，所以连接到位线BL1的下拉电路50-1成为导通状态，位线BL1的电位下降为GND电平。另一方面，由于选择信号S1-2～n的电位处于非选择电平，所以连接到位线BL1以外的位线BL2～BLn上的下拉电路50-2～n保持截止状态不变。

位线BL1的电位成为GND电平后，在时刻t5，选择信号S1-1的电位成为非选择电平，成为下一读出周期的初始状态。此外，字线WL1的电平也成为GND电平，栅极连接在字线WL1上的存储单元晶体管T11～T1n成为截止状态。另外，使第2输入信号的电位成为第2非工作电平的时刻可以是在下一读出周期中预充电电路成为导通状态、即第1输入信号S2的电位成为第1工作电平的时刻t2为止的任一时刻。这里，在时刻t2，使第2输入信号的电位成为第2非工作电平。

图2(B)是用于说明在对存储单元晶体管T21进行读出的情况下的工作例的图。在此工作例中，存储单元晶体管T21的源极为接地状态、即存储单元晶体管T21被设定为低电平读出。在读出周期的初始状态中，使所有的位线BL1～BLn的电位处于GND电平。此外，使所有的字线WL1～WLm的电位也处于GND电平。

在时刻t1，使选择信号S1-1的电位处于选择电平，使其他的选择信号S1-2～n的电位处于非选择电平。结果，位线BL1与数据线DL被电连接。

在时刻t2，使第1输入信号S2的电位成为第1工作电平。这里，连接到位线BL1的预充电电路30-1成为导通状态，位线BL1的电位成为VDD。另一方面，由于选择信号S1-2～n的电位处于非选择电平，所以连接到位线BL1以外的位线BL2～BLn上的预充电电路30-2～n保持截止状态不变。

位线BL1的电位成为VDD后，在时刻t3，使第1输入信号S2的电位成为第1非工作电平，结果，预充电电路30-1成为截止状态。此外，在同一时刻t3，使字线WL2的电位成为VDD，使存储单元晶体管T21成为导通状态。此时，栅极连接在同一字线WL2上的存储单元晶体管T22～T2n也成为导通状态。另一方面，由于选择信号S1-2～n的电位处于非选择电平，所以连接到位线BL1以外的位线BL2～BLn上的下拉电路50-2～n保持截止状态不变。

由于存储单元晶体管T21的源极为接地状态，所以当存储单元晶体管T21成为导通状态时，位线BL1的电位从VDD下降。此位线BL1的电位作为低电平读出，经过电连接的数据线DL被读出。

位线BL1的电位的读出期间过后，在时刻t4，使第2输入信号S3成为工作电平。结果，连接到位线BL1的下拉电路50-1成为导通状态，位线BL1的电位成为GND电平。另一方面，由于选择信号S1-2～n的电位处于非选择电平，所以连接到位线BL1以外的位线BL2～BLn上的下拉电路50-2～n保持截止状态不变。

位线BL1的电位成为GND电平后，在时刻t5，选择信号S1-1的电位成为非选择电平，成为下一读出周期的初始状态。此外，字线WL2的电平也成为GND电平，栅极连接在WL2上的存储单元晶体管T21～T2n成为截止状态。

图2(C)是用于说明在上述读出周期中对存储单元晶体管T11进行读出时的非选择位线的电位的图。这里，以位线BL2为例进行说明。

在初始状态下，位线BL2的电位处于GND电平。

在时刻t1，当位线BL1被选择时，由于位线BL2为非选择，所以选择信号S1-2的电位处于非选择电平。

在时刻t2，虽然第1输入信号S2的电位成为工作电平，但是由于选择信号S1-2的电位为非选择电平，所以预充电电路30-2处于截止状态，因此位线BL2的电位保持GND电平不变。

由于位线BL2的电位处于GND电平，所以在时刻t3字线WL1的电位成为VDD，结果，即使低电平读出的存储单元晶体管T12成为导通状态，位线BL2也保持GND电平不变化。另外，即使存储单元晶体管T12为高电平读出，同样地，位线BL2的电位也保持GND电平不变化。

在时刻t4，虽然第2输入信号S3的电位成为第2工作电平，但是由于选择信号S1-2的电位处于非选择电平，所以下拉电路50-2处于截止状态。但是，当第2输入信号S3的电位转变为工作电平时，由于位线BL2的电位已经处于GND电平，所以位线BL2继续保持GND电平的电位。

第1实施方式的半导体存储装置具备下拉电路，当使选择的位线的电位成为VDD后，从数据线读出该位线的电位，之后，通过下拉电路成为GND电平。因此，未被选择的位线的电位能够保持在GND电平。由于未被选择的位线的电位没有从GND电平发生变动，所以并不会引起通过未被选择的位线和被选择的位线之间的耦合电容的作用而产生的被选择的位线电位的降低。即，能够防止存储值的误读出。

此外，由于未被选择的位线保持在GND电平，所以可减少在未被选择的位线上的电流消耗。

(第2实施方式的结构以及各部分的基本工作)

图3是概略表示作为第2实施方式的半导体存储装置的掩模型ROM的结构的电路图。由于第2实施方式的电路结构除了下拉电路52-1～52-n的结构不同之外，其他的结构与参照图1说明的第1实施方式完全相同，所以省略重复的说明。

作为下拉电路52-1～n使用nMOS62-1～n、逻辑和电路(“或”电路)66-1～n和反相电路68-1～n。

选择信号S1-1～n在反相电路68-1～n处反相的反相选择信号S1a-1～n、以及第2输入信号S3输入到“或”电路66-1～n。从“或”电路66-1～n输出的输出信号输入到nMOS62-1～n的栅极。nMOS62-1～n的源极连接到处于GND电平的第1电源线。nMOS62-1～n的漏极连接到位线BL1～BLn。

当选择信号S1-1～n的电位处于非选择电平、或者第2输入信号S3的电位处于第2工作电平时，即当反相选择信号S1a-1～n和第2输入信号S3的电位的任何一方或双方处于高电平时，“或”电路66-1～n输出高电平的信号。从“或”电路66-1～n输出的高电平的信号使nMOS62-1～n成为导通状态。由于nMOS62-1～n成为导通状态，位线BL1～BLn的电位成为GND电平。

另一方面，当选择信号S1-1～n的电位处于选择电平并且第2输入信号S3的电位处于第2非工作电平时，即当反相选择信号S1a-1～n和第2输入信号S3的电位都为低电平时，“或”电路66-1～n输出低电平信号，使nMOS62-1～n成为截止状态。

在以下的说明中，当下拉电路52-1～n具备的nMOS62-1～n处于导通状态时，使下拉电路52-1～n处于导通状态，此外，当nMOS62-1～n处于截止状态时，使下拉电路52-1～n处于截止状态。

(第2实施方式的工作)

参照图4(A)、(B)、(C)以及(D)对第2实施方式的半导体存储装置的工作进行说明。图4(A)、(B)、(C)以及(D)是用于说明作为第2实施方式的半导体存储装置的掩模型ROM的工作的图。图4(A)、(B)、(C)以及(D)中取时间轴为横轴，取控制信号的电位为纵轴。这里，说明对存储单元晶体管T11进行读出的情况。图4(A)表示对选择位线BL1的选择信号S1-1的电压电平。图4(B)表示对非选择位线BL2～BLn的选择信号S1-2～n的电压电平。图4(C)表示第1输入信号S2的电压电平。图4(D)表示第2输入信号S3的电压电平。

在时刻t1，相对于选择位线BL1的选择信号S1-1的电位成为选择电平，在时刻t5，成为非选择电平(图4(A))。此外，相对于非选择位线BL2～n的选择信号S1-2～n一直处于非选择电平(图4(B))。

在时刻t2，第1输入信号S2的电位成为第1工作电平，在时刻t3，成为第1非工作电平。因此，连接到选择位线BL1的预充电电路30-1在从时刻t2到t3之间工作(图4(C))。

在时刻t4，第2输入信号S3的电位成为第2工作电平，之后，在时刻t5以后到下一个读出周期的时刻t2为止的时间段成为第2非工作电平。这里，对于在时刻t2成为第2非工作电平进行说明(图4(D))。

这里，下拉电路52-1～n在选择信号S1-1～n的电位处于非选择电平、或者第2输入信号S3的电位处于第2工作电平时，成为导通状态。因此，由于选择信号S1-1～n的电位处于非选择电平，所以连接到非选择位线BL2～BLn的下拉电路52-2～n一直成为导通状态，非选择位线BL2～BLn的电位保持在GND电平。此外，在时刻t4，由于第2输入信号S3的电位成为第2工作电平，所以连接到位线BL1的下拉电路52-1在从时刻t4开始到时刻t5为止的时间段成为导通状态。

因此，各位线BL1～BLn的电位变化变为与参照图2说明的第1实施方式相同。

根据此第2实施方式的结构，由于非选择位线一直为接地状态，所以很难引起非选择位线的电位变动，结果，能够进一步有效地减少影响选择位线读出的可能性。

(第3实施方式的结构及各部分的基本工作)

图5是概略表示作为第3实施方式的半导体存储装置的掩模型ROM的结构的电路图。由于第3实施方式的电路结构除了下拉电路54-1～n的结构不同之外，其他的结构与参照图1说明的第1实施方式完全相同，所以省略重复的说明。

作为下拉电路54-1～n使用nMOS62-1～n。第2输入信号S3被输入到下拉电路54-1～n的nMOS62-1～n的栅极。nMOS62-1～n的源极接地，另一方面，nMOS62-1～n的漏极与位线相连接。

当第2输入信号S3的电位为第2工作电平即高电平时，nMOS62-1～n成为导通状态。由于nMOS62-1～n成为导通状态，位线BL1～BLn的电位成为GND电平。

另一方面，当第2输入信号S3的电位为第2非工作电平即低电平时，nMOS62-1～n成为截止状态。

(第3实施方式的工作)

对于预充电来说，与第1实施方式相同。对于下拉来说，由于没有选择信号S1-1～n的输入，所以连接到非选择位线和选择位线的任何一条的下拉电路54-1～n也进行相同的工作。即，从时刻t2到t4之间的时间内，下拉电路成为截止状态，从时刻t4到下一读出周期的t2之间的时间内，下拉电路成为导通状态。

因此，各选择位线的电位的变化变为与参照图2说明的第1实施方式相同。此外，对于非选择位线来说，因为不管是下拉电路的导通状态或截止状态的哪一个均处于GND电平，所以变为与参照图2说明的第1实施方式相同。

在第3实施方式的结构中，下拉电路能够以1个nMOS实现，具有削减面积的效果。

(第4实施方式的构成及各部分的基本工作)

图6是概略表示作为第4实施方式的半导体存储装置的掩模型ROM的结构的电路图。第4实施方式的电路结构在下拉电路56连接到数据线DL而不是分别连接到各条位线BL1～BLn上的方面与第1实施方式不同。由于除此之外的结构与参照图1说明的第1实施方式相同，所以省略重复的说明。

作为下拉电路56使用nMOS63。

第2输入信号S3a被输入到下拉电路56的nMOS63的栅极。nMOS63的源极接地，另一方面，漏极连接到数据线DL。

当第2输入信号S3a的电位为第2工作电平即高电平时，nMOS63成为导通状态。由于nMOS63成为导通状态，所以数据线DL成为接地状态，与数据线DL电连接的位线BL1～BLn的电位也变为GND电平。另一方面，当第2输入信号S3a的电位为第2非工作电平即低电平时，nMOS63成为截止状态。

(第4实施方式的工作)

对于预充电来说，与第1实施方式相同。对于下拉来说，由于没有选择信号的输入，所以下拉电路56进行于第2输入信号S3a相同的工作。即，从时刻t2到t4之间的时间内，下拉电路56成为截止状态，从时刻t4到下一读出周期的时刻t2之间的时间内，下拉电路56成为导通状态。

选择电路10-1～n成为导通状态，当下拉电路56为导通状态时，与数据线相连的位线的电位成为GND电平。即，对于被选择的位线来说，在从时刻t4到时刻t5之间的时间内，数据线接地，被选择的位线与数据线之间成为电连接状态。

因此，各选择位线BL1～BLn的电位的变化变为与参照图2说明的第1实施方式相同。

在第4实施方式的结构中，由于只在数据线DL上连接一个下拉电路，所以具有比第3实施方式进一步削减面积的效果。

(第5实施方式的结构以及各部分的基本工作)

图7是概略表示作为第5实施方式的半导体存储装置的掩模型ROM的结构的电路图。由于第5实施方式的电路结构除了预充电电路32-1～32-n的结构不同之外，其他的结构与参照图1说明的第1实施方式相同，所以省略重复的说明。

作为预充电电路32-1～n使用pMOS42-1～n、第1“与”电路45-1～n、第2“与”电路48-1～n、第1反相电路47-1～n以及第2反相电路49-1～n。

选择信号S1-1～n和第1输入信号S2被输入到第1“与”电路45-1～n。从第1“与”电路45-1～n输出的信号被输入到第2“与”电路48-1～n。此外，位线BL1～BLn的电位经过第2反相电路49-1～n输入到第2“与”电路48-1～n。从第2“与”电路48-1～n输出的输出信号经过第1反相电路47-1～n被输入到pMOS42-1～n的栅极。pMOS42-1～n的源极连接到电位为VDD的第2电源线。pMOS42-1～n的漏极连接到位线BL1～BLn。若使第2反相电路49-1～n的阈值电压成为VDD/2，当位线BL1～BLn的电位小于VDD/2时，第2反相电路49-1～n输出高电平的信号，此外，当位线BL1～BLn的电位大于等于VDD/2时，输出低电平信号。

下面，对使位线BL1～BLn的电位处于GND电平时的情况进行说明。

当选择信号S1-1～n处于选择电平并且第1输入信号S2处于第1工作电平时，即当选择信号S1-1～n和第1输入信号S2均为高电平时，第1“与”电路45-1～n输出高电平的信号。从第1“与”电路45-1～n输出的高电平的信号被输入到第2“与”电路48-1～n。

此时，位线BL1～BLn的电位处于GND电平，由于小于VDD/2，所以第2反相电路49-1～n的输出成为高电平，并被输入到第2“与”电路48-1～n。由于被输入到第2“与”电路48-1～n的两个信号均处于高电平，所以第2“与”电路48-1～n的输出也成为高电平。此高电平信号在第1反相电路47-1～n处反相后成为低电平信号，使pMOS42-1～n成为导通状态。

由于pMOS42-1～n成为导通状态，电荷从第2电源线被供给到位线。在位线BL1～BLn为浮置状态的情况下，通过pMOS42-1～n的贯通电流，使位线BL1～BLn的电位上升。电位上升的结果是：当位线BL1～BLn的电位大于等于作为第2反相电路49-1～n的阈值的VDD/2时，第2反相电路49-1～n的输出变为低电平。由于第2“与”电路48-1～n的输入一方为低电平，所以第2“与”电路48-1～n的输出变为低电平。结果，pMOS42-1～n成为截止状态，并停止向位线的电流供给。这样，在预充电过程中，位线BL1～BLn的电位不是上升到VDD，而是停止于VDD/2。

如上所述，此预充电电路32-1～n通过预先使第2反相电路49-1～n的阈值电压成为小于VDD的低设定电位，从而能够使位线BL1～BLn的电位成为低设定电位。

(第5实施方式的工作)

参照图8，对第5实施方式的半导体存储装置的工作进行说明。图8是用于说明作为第5实施方式的半导体存储装置的掩模型ROM的工作的图。在图8中，取时间轴为横轴，取为位线的电位为纵轴。

图8(A)表示读出被设定为高电平读出的存储单元晶体管的存储值时的、选择位线的电位。图8(B)表示读出被设定为低电平读出的存储单元晶体管的存储值时的、选择位线的电位。图8(C)表示非选择位线的电位。

在第5实施方式中，由于除了位线的电位为低设定电位、这里不能为大于等于VDD/2之外，其他与参照图2说明的第1实施方式的工作相同，所以省略详细的说明。

通过使位线的电位成为小于等于VDD，第5实施方式的预充电电路可以降低电流消耗。

此外，第5实施方式的预充电电路不仅对于第1实施方式的电路，对于第2到第4实施方式的电路也同样适用。通过将第5实施方式的预充电电路应用于第2到第4实施方式，除了在各实施方式上得到的效果之外，还能够通过使位线电位成为小于等于VDD/2，来降低电流消耗。

(第6实施方式的结构以及各部分的基本工作)

图9是概略表示作为第6实施方式的半导体存储装置的掩模型ROM的结构的电路图。第6实施方式的电路结构在预充电电路34连接到数据线DL而没有分别连接到各条位线的方面与第1实施方式不同。除此之外的结构与参照图1说明的第1实施方式相同，所以省略重复的说明。

作为预充电电路34使用pMOS41和反相电路43。

第1输入信号S2a被输入到预充电电路34的pMOS41的栅极。pMOS41的源极连接到第2电源线，另一方面，漏极连接到数据线DL。

当第1输入信号S2a的电位处于第1工作电平即处于高电平时，反相电路43的输出成为低电平，pMOS41成为导通状态。由于pMOS41成为导通状态，数据线DL成为与第2电源线电连接的状态，数据线DL的电位成为VDD。另一方面，当第1输入信号S2a的电位为第1非工作电平即处于低电平时，pMOS41成为截止状态。

(第6实施方式的工作)

对于下拉，与第1实施方式相同。

对于预充电，由于没有选择信号S1-1～n的输入，所以在从时刻t2开始到t3为止的时间内，预充电电路34成为导通状态，在从时刻t3开始到下一读出周期的t2为止的时间内，预充电电路34成为截止状态。

当预充电电路34为导通状态时，选择电路10-1～n成为导通状态，与数据线DL相连的位线BL1～BLn的电位成为VDD。

因此，各条位线BL1～BLn的电位的变化与参照图2进行说明的第1实施方式相同。

在第6实施方式中，由于在数据线DL上只连接1个预充电电路34，所以与第1实施方式的结构相比，面积被削减了。

(第7实施方式)

图10是概略表示作为第7实施方式的半导体存储装置的掩模型ROM的结构的电路图。由于第7实施方式的电路结构在下拉电路52-1～52-n的结构上不同，除此之外的结构与参照图9进行说明的第6实施方式相同，所以省略重复的说明。

作为下拉电路52-1～52-n使用nMOS62-1～62-n、逻辑和电路(“或”电路)66-1～66-n、反相电路68-1～68-n。由于下拉电路52-1～52-n的结构以及基本工作与参照图3进行说明的第2实施方式的下拉电路相同，所以省略说明。

根据此第7实施方式的结构，由于在数据线DL上只连接1个预充电电路34，所以与第1实施方式的结构相比，面积被削减，同时由于非选择位线BL2～BLn一直为接地状态，所以不容易引起非选择位线BL2～BLn的电位变动，结果，能够进一步有效地减少影响选择位线BL1的读出的可能性。

(第8实施方式)

图11是概略表示作为第8实施方式的半导体存储装置的掩模型ROM的结构的电路图。由于第8实施方式的电路结构除了下拉电路54-1～54-n的结构不同之外，其他的结构与参照图9进行说明的第6实施方式相同，所以省略重复的说明。

此外，下拉电路54-1～54-n的结构以及基本工作与参照图5进行说明的第3实施方式完全相同，所以省略说明。

根据此第8实施方式的结构，由于在数据线DL上只连接1个预充电电路34，此外，下拉电路能够以一个nMOS实现，所以在面积削减方面很出色。

(第9实施方式)

图12是概略表示作为第9实施方式的半导体存储装置的掩模型ROM的结构的电路图。由于第9实施方式的电路结构在下拉电路56连接到数据线DL而没有分别连接到各条位线的方面与第6实施方式不同。除此之外的结构与参照图9说明的第6实施方式相同，所以省略重复的说明。

此外，下拉电路56的结构与参照图6进行说明的第4实施方式相同，所以省略详细地说明。

在第9实施方式中，由于在数据线DL上只分别连接1个下拉电路和预充电电路，所以比第4实施方式或第8实施方式的结构更加具有面积削减的效果。

(第10实施方式)

图13是概略表示作为第10实施方式的半导体存储装置的掩模型ROM的结构的电路图。由于第10实施方式的电路结构除了预充电电路36的结构之外，其他的结构与参照图12说明的第9实施方式相同，所以省略重复的说明。

作为预充电电路36使用pMOS41、“与”电路38、第1反相电路37和第2反相电路39。

第1输入信号S2a被输入“与”电路38。此外，数据线DL的电位经过第2反相电路39被输入到“与”电路38。来自“与”电路38的输出信号经过第1反相电路37被输入到pMOS41的栅极。pMOS41的源极连接到电位为VDD的第2电源线上，另一方面，漏极连接到数据线DL。如果使第2反相电路39的阈值电压成为VDD/2，当数据线DL的电位小于VDD/2时，第2反相电路39输出高电平信号，此外，当数据线DL的电位大于等于VDD/2时，输出低电平信号。

以下，对数据线DL的电位处于GND电平的情况进行说明。

使第1输入信号S2a处于工作电平。此外，由于数据线DL的电位为接地电位即小于VDD/2，所以第2反相电路39的输出成为高电平，并被输入到“与”电路38。由于输入“与”电路38的两个信号都为高电平，所以“与”电路38的输出也为高电平。此高电平信号在第1反相电路37被反相后成为低电平信号，使pMOS41成为导通状态。

由于pMOS41成为导通状态，电荷从第2电源线被供给到数据线DL。在数据线DL为浮置状态的情况下，通过预充电电路36，使数据线DL的电位上升。电位上升的结果是：当数据线DL的电位大于等于VDD/2时，第2反相电路39的输出变为低电平，“与”电路38的输出变为低电平。结果，pMOS41成为截止状态，并停止向数据线DL的电流供给。这样，在预充电过程中，数据线DL的电位并非上升到VDD，而是停止于VDD/2。

如上所述，此预充电电路36通过使第2反相电路39的阈值电压预先成为比VDD小的低设定电位，能够使数据线DL的电位成为低设定电压。

当预充电电路36为导通状态时，选择电路10-1～n成为导通状态，与数据线DL相连的位线BL1～BLn的电位变为VDD/2。

因此，各条位线BL1～BLn的电位的变化与参照图8进行说明的第5实施方式相同。

第10实施方式的预充电电路通过使数据线的电位成为小于等于VDD，能够降低电流消耗。

第10实施方式的预充电电路36不仅适用于第9实施方式，也适用于第6到第8实施方式的电路。通过将第10实施方式的预充电电路36应用于第6到第8实施方式，除了在各实施方式得到的效果之外，通过使数据线的电位成为小于等于VDD/2，能够降低电流消耗。

在上述各实施方式中，说明了使选择信号的选择电平成为高电平以及使非选择电平成为低电平，此外，使第1和第2输入信号的工作电平成为高电平以及使非工作电平成为低电平的情况。

根据设计能够选择使选择信号的选择电平和非选择电平的任一个成为高电平。例如，如果改变选择电路10-1～n中使用的nMOS的导电类型、成为pMOS的情况下或者是使选择信号经由反相电路输入到nMOS的栅极的结构，就能够使选择电平成为低电平，使非选择电平成为高电平。此外，各选择电路、预充电电路以及下拉电路的结构并不限于上述实施方式的结构。

Claims (11)

1.一种半导体存储装置，其特征在于，具备：

存储单元阵列，其具有多个存储单元晶体管，该多个存储单元晶体管配置成矩阵状，根据第1主电极与第1电源线之间连接的有无来写入存储值；

多条字线，分别连接到对应行的上述存储单元晶体管的控制电极上；

多条位线，分别连接到对应列的上述存储单元晶体管的第2主电极上；

数据线，有选择地输出该多条位线的电位；

多个选择电路，设置于上述各条位线与上述数据线之间，当输入的选择信号的电位为选择电平时使上述位线和上述数据线之间电连接，而且，当为非选择电平时使上述位线和上述数据线之间电切断；

多个预充电电路，共同连接到第1输入信号线上，使上述位线的电位成为预先设定的、与上述第1电源线的电位不同的设定电位，其中上述第1输入信号线上传播具有第1工作电平和第1非工作电平的任何一方的电位的、共用的第1输入信号；以及

多个下拉电路，共同连接到第2输入信号线上，使上述位线的电位成为上述第1电源线的电位，其中上述第2输入信号线上传播具有第2工作电平和第2非工作电平的任何一方的电位的、共用的第2输入信号。

2.如权利要求1所述的半导体存储装置，其特征在于：

上述预充电电路和上述下拉电路连接到上述多条位线的各条上，而且，在上述预充电电路和上述下拉电路中输入与连接在同一条位线上的选择电路共用的选择信号，

当上述第1输入信号的电位处于第1工作电平并且上述选择信号的电位处于选择电平时，上述预充电电路成为导通状态，使上述位线的电位成为与第2电源线的电位相等的设定电位，

当上述第2输入信号的电位处于第2工作电平并且上述选择信号的电位处于选择电平时，上述下拉电路成为导通状态，使上述位线的电位成为上述第1电源线的电位。

3.如权利要求1所述的半导体存储装置，其特征在于：

上述预充电电路和上述下拉电路连接到上述多条位线的各条上，而且，在上述预充电电路和上述下拉电路中输入与连接在同一条位线上的选择电路共用的选择信号，

当上述第1输入信号的电位处于第1工作电平而且上述选择信号的电位处于选择电平时，上述预充电电路成为导通状态，使上述位线的电位成为与第2电源线的电位相等的设定电位，

当上述第2输入信号的电位处于第2工作电平或者上述选择信号的电位处于非选择电平时，上述下拉电路成为导通状态，使上述位线的电位成为上述第1电源线的电位。

4.如权利要求1所述的半导体存储装置，其特征在于：

上述预充电电路和上述下拉电路连接到上述多条位线的各条上，而且，在上述预充电电路中输入与连接在同一条位线上的选择电路共用的选择信号，

当上述第1输入信号的电位处于第1作电平并且上述选择信号的电位处于选择电平时，上述预充电电路成为导通状态，使上述位线的电位成为与第2电源线的电位相等的设定电位，

当上述第2输入信号的电位处于第2工作电平时，上述下拉电路成为导通状态，使上述位线的电位成为上述第1电源线的电位。

5.如权利要求1所述的半导体存储装置，其特征在于：

上述预充电电路连接到上述多条位线的各条上，而且，在上述预充电电路中输入与连接在同一条位线上的选择电路共用的选择信号，

上述下拉电路连接到上述数据线上，

当上述第1输入信号的电位处于第1工作电平并且上述选择信号的电位处于选择电平时，上述预充电电路成为导通状态，使上述位线的电位成为与第2电源线的电位相等的设定电位，

当上述第2输入信号的电位处于第2工作电平时，上述下拉电路成为导通状态，使上述数据线以及与该数据线电连接的位线的电位成为上述第1电源线的电位。

6.如权利要求2～5的任何一项所述的半导体存储装置，其特征在于：

只有当上述第1输入信号处于第1工作电平并且上述选择信号处于选择电平、上述位线的电位小于设定为第2电源线的电位以下的设定电位时，上述预充电电路才成为导通状态，使上述位线的电位成为上述设定电位。

7.如权利要求1所述的半导体存储装置，其特征在于：

上述预充电电路连接到上述数据线上，

上述下拉电路连接到上述多条位线的各条上，而且，在上述下拉电路中输入与连接在同一条位线上的选择电路共用的选择信号，

当上述第1输入信号的电位处于第1工作电平时上述预充电电路成为导通状态，使上述数据线以及与该数据线电连接的位线的电位成为与第2电源线的电位相等的设定电位，

当上述第2输入信号的电位处于第2工作电平并且上述选择信号的电位处于非选择电平时，上述下拉电路成为导通状态，使上述位线的电位成为上述第1电源线的电位。

8.如权利要求1所述的半导体存储装置，其特征在于：

上述预充电电路连接到上述数据线上，

上述下拉电路连接到上述多条位线的各条上，而且，在上述下拉电路中输入与连接在同一条位线上的选择电路共用的选择信号，

当上述第1输入信号的电位处于第1工作电平时上述预充电电路成为导通状态，使上述数据线以及与该数据线电连接的位线的电位成为与第2电源线的电位相等的设定电位，

当上述第2输入信号的电位处于第2工作电平或者上述选择信号的电位处于非选择电平时，上述下拉电路成为导通状态，使上述位线的电位成为上述第1电源线的电位。

9.如权利要求1所述的半导体存储装置，其特征在于：

上述预充电电路连接到上述数据线上，

上述下拉电路连接到上述多条位线的各条上，

当上述第1输入信号的电位处于第1工作电平时上述预充电电路成为导通状态，使上述数据线以及与该数据线电连接的位线的电位成为与第2电源线的电位相等的设定电位，

当上述第2输入信号的电位处于第2工作电平时上述下拉电路成为导通状态，使上述位线的电位成为上述第1电源线的电位。

10.如权利要求1所述的半导体存储装置，其特征在于：

上述预充电电路和上述下拉电路连接到上述数据线上，

当上述第1输入信号的电位处于第1工作电平时上述预充电电路成为导通状态，使上述数据线以及与该数据线电连接的位线的电位成为与第2电源线的电位相等的设定电位，

当上述第2输入信号的电位处于第2工作电平时上述下拉电路成为导通状态，使上述数据线以及与该数据线电连接的位线的电位成为上述第1电源线的电位。

11.如权利要求7～10的任何一项所述的半导体存储装置，其特征在于：

只有当上述第1输入信号处于第1工作电平、上述数据线的电位小于设定为第2电源线的电位以下的设定电位时，上述预充电电路才成为导通状态，使上述数据线以及与该数据线电连接的位线的电位成为上述设定电位。

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