JP2683176B2 - 読出し専用記憶装置 - Google Patents
読出し専用記憶装置Info
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- 230000007257 malfunction Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
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- 239000004065 semiconductor Substances 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、ビットデータのアドレ
スに対応するビット線とワード線との交点のトランジス
タの有無等により、それぞれのビットデータを記憶する
読出し専用記憶装置に係り、特に、比較的簡単な回路構
成で、ビット線の論理状態の不安定状態を改善して誤動
作を防止することができる読出し専用記憶装置に関す
る。
スに対応するビット線とワード線との交点のトランジス
タの有無等により、それぞれのビットデータを記憶する
読出し専用記憶装置に係り、特に、比較的簡単な回路構
成で、ビット線の論理状態の不安定状態を改善して誤動
作を防止することができる読出し専用記憶装置に関す
る。
【０００２】
【従来の技術】一般的なＲＡＭ（random access memor
y）の情報保持が揮発性であるのに対して、読出し専用
記憶装置（read only memory。以降、ＲＯＭと呼ぶ。）
は不揮発性という特徴をもっている。
y）の情報保持が揮発性であるのに対して、読出し専用
記憶装置（read only memory。以降、ＲＯＭと呼ぶ。）
は不揮発性という特徴をもっている。
【０００３】又、このようなＲＯＭの一種として、マス
クＲＯＭがある。このマスクＲＯＭは、集積回路の製造
工程でデータの書き込みが行われる。例えば、マスクＲ
ＯＭは、その製造工程で使用されるマスクにより、記憶
するビットデータのアドレスに対応するビット線とワー
ド線との交点のトランジスタの「有」・「無」あるいは
「オン」・「オフ」等の状態を製造段階で固定し、それ
ぞれのビットデータを書き込む。このため、同様にＲＯ
Ｍの一種であるＰＲＯＭ（programmable ＲＯＭ）に比
べて、書き込まれたビットデータの状態等の信頼性が高
くなっている。
クＲＯＭがある。このマスクＲＯＭは、集積回路の製造
工程でデータの書き込みが行われる。例えば、マスクＲ
ＯＭは、その製造工程で使用されるマスクにより、記憶
するビットデータのアドレスに対応するビット線とワー
ド線との交点のトランジスタの「有」・「無」あるいは
「オン」・「オフ」等の状態を製造段階で固定し、それ
ぞれのビットデータを書き込む。このため、同様にＲＯ
Ｍの一種であるＰＲＯＭ（programmable ＲＯＭ）に比
べて、書き込まれたビットデータの状態等の信頼性が高
くなっている。
【０００４】図３は、第１従来例のＣＭＯＳマスクＲＯ
Ｍの回路図である。
Ｍの回路図である。
【０００５】この図３においては、相補型ＭＯＳ（comp
lementaly metal-oxide-semiconductor ）のマスクＲＯ
Ｍの、特にビットデータが記憶されている部分の付近が
示されている。
lementaly metal-oxide-semiconductor ）のマスクＲＯ
Ｍの、特にビットデータが記憶されている部分の付近が
示されている。
【０００６】この図３において、符号ＷＬ０〜ＷＬ３は
ワード線であり、符号ＢＬ０、ＢＬ１は、ビット線であ
る。又、符号ＰＣＨＧバーは、プリチャージ線であり、
前記ワード線ＷＬ０〜ＷＬ３のいずれかがＨ状態となっ
てビットデータの読み出しが行われる前に、プリチャー
ジ動作を行うために所定期間だけＬ状態となる。
ワード線であり、符号ＢＬ０、ＢＬ１は、ビット線であ
る。又、符号ＰＣＨＧバーは、プリチャージ線であり、
前記ワード線ＷＬ０〜ＷＬ３のいずれかがＨ状態となっ
てビットデータの読み出しが行われる前に、プリチャー
ジ動作を行うために所定期間だけＬ状態となる。
【０００７】マスクＲＯＭでは、集積度を向上させるた
めに利用するトランジスタ数の低減が図られている。こ
のため、ビットデータを記憶させる際には、通常、記憶
するビットデータのアドレスに対応するビット線とワー
ド線との交点の、トランジスタ（以降、メモリセルトラ
ンジスタとも呼ぶ）の単なる有無によりビットデータを
書き込んでいる。即ち、電源に接続するトランジスタか
グランドに接続するトランジスタか、いずれか一方の有
という選択により、ビットデータを書き込むというもの
ではない。
めに利用するトランジスタ数の低減が図られている。こ
のため、ビットデータを記憶させる際には、通常、記憶
するビットデータのアドレスに対応するビット線とワー
ド線との交点の、トランジスタ（以降、メモリセルトラ
ンジスタとも呼ぶ）の単なる有無によりビットデータを
書き込んでいる。即ち、電源に接続するトランジスタか
グランドに接続するトランジスタか、いずれか一方の有
という選択により、ビットデータを書き込むというもの
ではない。
【０００８】従って、このようなマスクＲＯＭでは読み
出しアクセスに当ってまずプリチャージ動作を行う。こ
のプリチャージ動作は、予めビット線を電源レベルに充
電しておくものである。又、読み出しアクセス中の時に
は、この時に有効となるワード線との交点にメモリセル
トランジスタのあるビット線は、プリチャージによる電
荷が放電され、グランドレベルになる。一方、この時、
有効となるワード線との交点にメモリセルトランジスタ
のないビット線は、電源レベルのままである。
出しアクセスに当ってまずプリチャージ動作を行う。こ
のプリチャージ動作は、予めビット線を電源レベルに充
電しておくものである。又、読み出しアクセス中の時に
は、この時に有効となるワード線との交点にメモリセル
トランジスタのあるビット線は、プリチャージによる電
荷が放電され、グランドレベルになる。一方、この時、
有効となるワード線との交点にメモリセルトランジスタ
のないビット線は、電源レベルのままである。
【０００９】この図３において、各ビット線ＢＬ０、Ｂ
Ｌ１の左端は、それぞれ、ドレインが電源ＶＣＣに接続
されているＰチャネルＭＯＳトランジスタＴＰ０あるい
はＴＰ１のソースが接続されている。又、メモリセルト
ランジスタであるＮチャネルＭＯＳトランジスタＴＮ
１、ＴＮ２の有無により、それぞれのビットデータが書
き込まれている。
Ｌ１の左端は、それぞれ、ドレインが電源ＶＣＣに接続
されているＰチャネルＭＯＳトランジスタＴＰ０あるい
はＴＰ１のソースが接続されている。又、メモリセルト
ランジスタであるＮチャネルＭＯＳトランジスタＴＮ
１、ＴＮ２の有無により、それぞれのビットデータが書
き込まれている。
【００１０】前記ワード線ＷＬ０〜ＷＬ３のいずれかが
Ｈ状態となったときの前記ビット線ＢＬ１、ＢＬ２の状
態は、それぞれ、センスアンプであるインバータＧ０あ
るいはＧ１により、ビットデータ線ＢＤ０あるいＢＤ１
へとビットデータとして読み出される。
Ｈ状態となったときの前記ビット線ＢＬ１、ＢＬ２の状
態は、それぞれ、センスアンプであるインバータＧ０あ
るいはＧ１により、ビットデータ線ＢＤ０あるいＢＤ１
へとビットデータとして読み出される。
【００１１】なお、書き込まれているビットデータの状
態を決定するビット線とワード線との交点のメモリセル
トランジスタの有無や接続状態の固定方法には、メモリ
セルトランジスタのソース・ドレインに相当する拡散層
領域の有無（拡散層コードマスク方式）によるものがあ
る。又、イオン注入によりメモリセルトランジスタの閾
値を変化させ、該トランジスタのオン・オフを切換えた
り（イオン注入コードマスク方式）、コンタクトマスク
によりメモリセルトランジスタとビット線あるいはメモ
リセルトランジスタとワード線との接続のコンタクトの
有無を切換えることによるもの等がある（コンタクトコ
ードマスク方式）。
態を決定するビット線とワード線との交点のメモリセル
トランジスタの有無や接続状態の固定方法には、メモリ
セルトランジスタのソース・ドレインに相当する拡散層
領域の有無（拡散層コードマスク方式）によるものがあ
る。又、イオン注入によりメモリセルトランジスタの閾
値を変化させ、該トランジスタのオン・オフを切換えた
り（イオン注入コードマスク方式）、コンタクトマスク
によりメモリセルトランジスタとビット線あるいはメモ
リセルトランジスタとワード線との接続のコンタクトの
有無を切換えることによるもの等がある（コンタクトコ
ードマスク方式）。
【００１２】なお、図４は、前記第１従来例の書き込ま
れたビットデータを示す線図である。
れたビットデータを示す線図である。
【００１３】この図４において、ワードアドレス“０”
〜“３”は、それぞれ、前記ワード線ＷＬ０〜ＷＬ３の
いずれかがＨ状態となることに対応する。又、この図４
のビットアドレス“０”、“１”、・・・は、前記図３
のビット線ＢＬ０やＢＬ１に対応する。
〜“３”は、それぞれ、前記ワード線ＷＬ０〜ＷＬ３の
いずれかがＨ状態となることに対応する。又、この図４
のビットアドレス“０”、“１”、・・・は、前記図３
のビット線ＢＬ０やＢＬ１に対応する。
【００１４】又、メモリセルトランジスタである前記Ｎ
チャネルＭＯＳトランジスタＴＮ１が接続されているワ
ード線ＷＬ０とビット線ＢＬ０に対応する、この図４の
ワードアドレス“０”とビットアドレス“０”のビット
データは、“１”（Ｈ状態）となっている。又、メモリ
セルトランジスタである前記ＮチャネルＭＯＳトランジ
スタＴＮ２が接続されているワード線ＷＬ３とビット線
ＢＬ０とに対応する、この図４のワードアドレス“３”
とビットアドレス“０”とのビットデータは、“１”
（Ｈ状態）となっている。この図４の線図に書き込まれ
ている範囲では、他のビットデータの値は全て“０”
（Ｌ状態）となっている。
チャネルＭＯＳトランジスタＴＮ１が接続されているワ
ード線ＷＬ０とビット線ＢＬ０に対応する、この図４の
ワードアドレス“０”とビットアドレス“０”のビット
データは、“１”（Ｈ状態）となっている。又、メモリ
セルトランジスタである前記ＮチャネルＭＯＳトランジ
スタＴＮ２が接続されているワード線ＷＬ３とビット線
ＢＬ０とに対応する、この図４のワードアドレス“３”
とビットアドレス“０”とのビットデータは、“１”
（Ｈ状態）となっている。この図４の線図に書き込まれ
ている範囲では、他のビットデータの値は全て“０”
（Ｌ状態）となっている。
【００１５】図５は、第２従来例のＣＭＯＳマスクＲＯ
Ｍの回路図である。
Ｍの回路図である。
【００１６】この図５において、ＴＰ０、ＴＰ１、ＴＮ
１、ＴＮ２、Ｇ０、Ｇ１、ＷＬ０〜ＷＬ３、ＢＬ０、Ｂ
Ｌ１、ＢＤ０、ＢＤ１、ＰＣＨＧバー、ＶＣＣ、ＧＮＤ
は、前述の図３の同符号のものと同一のものである。
又、該第２従来例で書き込まれているビットデータも、
前記図４のとおりである。
１、ＴＮ２、Ｇ０、Ｇ１、ＷＬ０〜ＷＬ３、ＢＬ０、Ｂ
Ｌ１、ＢＤ０、ＢＤ１、ＰＣＨＧバー、ＶＣＣ、ＧＮＤ
は、前述の図３の同符号のものと同一のものである。
又、該第２従来例で書き込まれているビットデータも、
前記図４のとおりである。
【００１７】この第２従来例では、それぞれのインバー
タＧ０、Ｇ１の出力がＬ状態となると、それぞれのイン
バータに対応して設けられているＰチャネルＭＯＳトラ
ンジスタＴＰ１０、ＴＰ１１がオン状態となり、これら
それぞれのインバータＧ０、Ｇ１の入力がＨ状態に保持
されるようになっている。
タＧ０、Ｇ１の出力がＬ状態となると、それぞれのイン
バータに対応して設けられているＰチャネルＭＯＳトラ
ンジスタＴＰ１０、ＴＰ１１がオン状態となり、これら
それぞれのインバータＧ０、Ｇ１の入力がＨ状態に保持
されるようになっている。
【００１８】なお、この第２従来例に書き込まれたデー
タも、前述の図４の線図に示される通りである。
タも、前述の図４の線図に示される通りである。
【００１９】
【発明が達成しようとする課題】しかしながら、前記第
１従来例では、Ｌ状態（“０”に対応）のビットデータ
を読み出している際に、ビット線の論理状態は不安定、
即ち電源ＶＣＣ側にもグランドＧＮＤ側にも未接続状態
であるフローティング状態となってしまい、この読み出
されているビットデータがＨ状態（“１”に対応）に化
けてしまう恐れがある。これは、Ｌ状態のビットデータ
を読み出しているときの、これに対応するビット線の論
理状態は、プリチャージ動作時にチャージされた電荷の
みに依存しているためである。
１従来例では、Ｌ状態（“０”に対応）のビットデータ
を読み出している際に、ビット線の論理状態は不安定、
即ち電源ＶＣＣ側にもグランドＧＮＤ側にも未接続状態
であるフローティング状態となってしまい、この読み出
されているビットデータがＨ状態（“１”に対応）に化
けてしまう恐れがある。これは、Ｌ状態のビットデータ
を読み出しているときの、これに対応するビット線の論
理状態は、プリチャージ動作時にチャージされた電荷の
みに依存しているためである。
【００２０】図６は、前記第１従来例のビットデータ読
出し時のタイムチャートである。
出し時のタイムチャートである。
【００２１】この図６において、符号ＰＣＨＧバーは、
前記図３の同符号のプリチャージ線ＰＣＨＧバーの論理
状態のタイミングを示す。この図６の符号ＷＬは、前記
図３のワード線ＷＬ０〜ＷＬ３のいずれかの論理状態の
タイミングを示す。この図６の符号ＢＬ（Ｌ）は、前記
図３のビット線ＢＬ０又はＢＬ１のＬ状態が読み出され
たときの論理状態のタイミングを示す。この図６の符号
ＢＬ（Ｈ）は、前記図３のビット線ＢＬ０あるいはＢＬ
１のＨ状態となっているときの論理状態のタイミングを
示す。
前記図３の同符号のプリチャージ線ＰＣＨＧバーの論理
状態のタイミングを示す。この図６の符号ＷＬは、前記
図３のワード線ＷＬ０〜ＷＬ３のいずれかの論理状態の
タイミングを示す。この図６の符号ＢＬ（Ｌ）は、前記
図３のビット線ＢＬ０又はＢＬ１のＬ状態が読み出され
たときの論理状態のタイミングを示す。この図６の符号
ＢＬ（Ｈ）は、前記図３のビット線ＢＬ０あるいはＢＬ
１のＨ状態となっているときの論理状態のタイミングを
示す。
【００２２】この図６において、時刻 t1 以前は、プリ
チャージ期間であり、ＰＣＨＧバーがＬ状態となる。
チャージ期間であり、ＰＣＨＧバーがＬ状態となる。
【００２３】一方、該時刻 t1 以降には、アクセス状態
期間として、ＰＣＨＧバーがＨ状態となる。又、ＷＬが
時刻 t2 でＨ状態となる。
期間として、ＰＣＨＧバーがＨ状態となる。又、ＷＬが
時刻 t2 でＨ状態となる。
【００２４】ビット線がＬ状態となってＨ状態のビット
データを読み出す際には、このＷＬのＨ状態に従って、
ＢＬ（Ｌ）が時刻 t3 でＬ状態となる。あるいは、ビッ
ト線がＨ状態となってＬ状態のビットデータが読み出さ
れる際には、アクセス状態期間開始後ＷＬがＨ状態とな
っても、プリチャージ期間にチャージされた電荷に従っ
てＢＬ（Ｈ）はＨ状態を保持する。しかしながら、この
ＢＬ（Ｈ）のＨ状態は、チャージされている電荷量に依
存しているため、該電荷の放電に従って電圧が低下して
しまう。
データを読み出す際には、このＷＬのＨ状態に従って、
ＢＬ（Ｌ）が時刻 t3 でＬ状態となる。あるいは、ビッ
ト線がＨ状態となってＬ状態のビットデータが読み出さ
れる際には、アクセス状態期間開始後ＷＬがＨ状態とな
っても、プリチャージ期間にチャージされた電荷に従っ
てＢＬ（Ｈ）はＨ状態を保持する。しかしながら、この
ＢＬ（Ｈ）のＨ状態は、チャージされている電荷量に依
存しているため、該電荷の放電に従って電圧が低下して
しまう。
【００２５】この図６では、時刻 t4 で閾値Ｖswよりも
低下してしまい、このため該ビット線の論理状態はＬ状
態となってしまい、前記図３のインバータＧ０あるいは
Ｇ１のＬ状態の出力はＨ状態に化けてしまう。
低下してしまい、このため該ビット線の論理状態はＬ状
態となってしまい、前記図３のインバータＧ０あるいは
Ｇ１のＬ状態の出力はＨ状態に化けてしまう。
【００２６】一方、前述の第２従来例では、プリチャー
ジ動作を行い、ビット線がＨ状態になった後に、該ビッ
ト線がＬ状態となってＨ状態であるビットデータを読み
出す際に、プリチャージに用いるＰチャネルＭＯＳトラ
ンジスタと、今回の読み出し時にオンとなるメモリセル
トランジスタ（ＮチャネルＭＯＳトランジスタ）とを経
由して貫通電流が流れてしまい、消費電力が増加してし
まうという問題がある。
ジ動作を行い、ビット線がＨ状態になった後に、該ビッ
ト線がＬ状態となってＨ状態であるビットデータを読み
出す際に、プリチャージに用いるＰチャネルＭＯＳトラ
ンジスタと、今回の読み出し時にオンとなるメモリセル
トランジスタ（ＮチャネルＭＯＳトランジスタ）とを経
由して貫通電流が流れてしまい、消費電力が増加してし
まうという問題がある。
【００２７】例えば、前記図５で、まず、プリチャージ
を行うと、インバータＧ０、Ｇ１の出力がＬ状態となっ
た後にはＰチャネルＭＯＳトランジスタＴＰ１０、ＴＰ
１１がオンとなる。この後、ワード線ＷＬ０とビット線
ＢＬ０とに対応するビットデータの読み出しを行うと、
インバータＧ０の出力がＨ状態となるまでの期間は、Ｐ
チャネルＭＯＳトランジスタＴＰ１０とＮチャネルＭＯ
ＳトランジスタＴＮ１とは共にオン状態となり、これら
２つのトランジスタを経由して電源ＶＣＣからグランド
ＧＮＤへと貫通電流が流れてしまい、消費電力が増加し
てしまう。
を行うと、インバータＧ０、Ｇ１の出力がＬ状態となっ
た後にはＰチャネルＭＯＳトランジスタＴＰ１０、ＴＰ
１１がオンとなる。この後、ワード線ＷＬ０とビット線
ＢＬ０とに対応するビットデータの読み出しを行うと、
インバータＧ０の出力がＨ状態となるまでの期間は、Ｐ
チャネルＭＯＳトランジスタＴＰ１０とＮチャネルＭＯ
ＳトランジスタＴＮ１とは共にオン状態となり、これら
２つのトランジスタを経由して電源ＶＣＣからグランド
ＧＮＤへと貫通電流が流れてしまい、消費電力が増加し
てしまう。
【００２８】本発明は、前記従来の問題点を解決するべ
くなされたもので、比較的簡単な回路構成で、消費電力
の増加を避けながら、ビット線の論理状態の不安定状態
を改善して誤動作を防止することができる読出し専用記
憶装置を提供することを目的とする。
くなされたもので、比較的簡単な回路構成で、消費電力
の増加を避けながら、ビット線の論理状態の不安定状態
を改善して誤動作を防止することができる読出し専用記
憶装置を提供することを目的とする。
【００２９】
【課題を達成するための手段】本発明は、ビットデータ
のアドレスに対応するビット線とワード線との交点のメ
モリセルトランジスタの有無等により、それぞれのビッ
トデータを記憶する読出し専用記憶装置において、対象
となる全ての前記メモリセルトランジスタが、電源に接
続するトランジスタか、グランドに接続するトランジス
タかのいずれか一方であって、読み出されるアドレスに
対応する前記メモリセルトランジスタがビット線に未接
続になる場合には、メモリセルトランジスタで接続され
る電源あるいはグランドとは逆の、グランドあるいは電
源に該ビット線を接続することで、読み出しているビッ
ト線の論理状態を保持し、これによって、前記メモリセ
ルトランジスタの未接続により該ビット線の論理状態が
不安定になることを防止すると共に、一方、読み出され
るアドレスに対応する前記メモリセルトランジスタがビ
ット線に接続になる場合には前記保持を行わないように
するビットデータ保持手段と、ワード線の選択前に、前
記保持を維持する経路を遮断することで、該保持をリセ
ットするリセット手段とを備えたことにより、前記課題
を達成したものである。
のアドレスに対応するビット線とワード線との交点のメ
モリセルトランジスタの有無等により、それぞれのビッ
トデータを記憶する読出し専用記憶装置において、対象
となる全ての前記メモリセルトランジスタが、電源に接
続するトランジスタか、グランドに接続するトランジス
タかのいずれか一方であって、読み出されるアドレスに
対応する前記メモリセルトランジスタがビット線に未接
続になる場合には、メモリセルトランジスタで接続され
る電源あるいはグランドとは逆の、グランドあるいは電
源に該ビット線を接続することで、読み出しているビッ
ト線の論理状態を保持し、これによって、前記メモリセ
ルトランジスタの未接続により該ビット線の論理状態が
不安定になることを防止すると共に、一方、読み出され
るアドレスに対応する前記メモリセルトランジスタがビ
ット線に接続になる場合には前記保持を行わないように
するビットデータ保持手段と、ワード線の選択前に、前
記保持を維持する経路を遮断することで、該保持をリセ
ットするリセット手段とを備えたことにより、前記課題
を達成したものである。
【００３０】
【作用】本発明の基本的な考え方を作用として説明す
る。マスクＲＯＭでは、集積度を向上させるために利用
するトランジスタ数の低減が図られている。このため、
ビットデータを記憶させる際、ビットデータのアドレス
に対応するビット線とワード線との交点には、電源に接
続するトランジスタかグランドに接続するトランジスタ
か、いずれか一方の有の選択によりビットデータを書き
込むというものではなく、通常は、単なるメモリセルト
ランジスタの有無によりビットデータを書き込んでい
る。
る。マスクＲＯＭでは、集積度を向上させるために利用
するトランジスタ数の低減が図られている。このため、
ビットデータを記憶させる際、ビットデータのアドレス
に対応するビット線とワード線との交点には、電源に接
続するトランジスタかグランドに接続するトランジスタ
か、いずれか一方の有の選択によりビットデータを書き
込むというものではなく、通常は、単なるメモリセルト
ランジスタの有無によりビットデータを書き込んでい
る。
【００３１】従って、このようなマスクＲＯＭにおいて
は、書き込まれているビットデータの状態によって、ビ
ット線がフローティング状態（電源へもグランドへも未
接続の状態）となってしまう。即ち、メモリセルトラン
ジスタのないアドレスの読み出し時には、ビット数がフ
ローティング状態となってしまう。このようなフローテ
ィング状態となると、ビット線の論理状態は不安定にな
り、読み出されているビットデータに誤りが生じてしま
う恐れがある。
は、書き込まれているビットデータの状態によって、ビ
ット線がフローティング状態（電源へもグランドへも未
接続の状態）となってしまう。即ち、メモリセルトラン
ジスタのないアドレスの読み出し時には、ビット数がフ
ローティング状態となってしまう。このようなフローテ
ィング状態となると、ビット線の論理状態は不安定にな
り、読み出されているビットデータに誤りが生じてしま
う恐れがある。
【００３２】このため、このようなビット線のフローテ
ィング状態とならないようにビット線の論理状態を保持
させる必要がある。しかしながら、前述の第２従来例の
如く、貫通電流による消費電力の増加の問題を生じてし
まう恐れがある。
ィング状態とならないようにビット線の論理状態を保持
させる必要がある。しかしながら、前述の第２従来例の
如く、貫通電流による消費電力の増加の問題を生じてし
まう恐れがある。
【００３３】本発明は、この貫通電流の原因を調べ、こ
れを防止するようにしたものである。
れを防止するようにしたものである。
【００３４】第２従来例等、ビット線の論理状態を保持
するようにされた読出し専用記憶装置では、プリチャー
ジしたときや、トランジスタが接続されているメモリセ
ルのビットデータを読み出そうとしたときに貫通電流が
流れてしまう。
するようにされた読出し専用記憶装置では、プリチャー
ジしたときや、トランジスタが接続されているメモリセ
ルのビットデータを読み出そうとしたときに貫通電流が
流れてしまう。
【００３５】このような貫通電流を防止するために、本
発明では、特に、ビット線の論理状態の保持をリセット
するリセット手段を備えるようにしている。又、このリ
セット手段のリセット動作は、プリチャージ動作時に行
われる。
発明では、特に、ビット線の論理状態の保持をリセット
するリセット手段を備えるようにしている。又、このリ
セット手段のリセット動作は、プリチャージ動作時に行
われる。
【００３６】図１は、本発明の要旨を示すブロック図で
ある。
ある。
【００３７】この図１において、センスアンプ３０は、
ビット線ＢＬの状態に従ってビットデータを読み出す。
このビット線ＢＬは、Ｈ状態の論理状態がプリチャージ
動作でチャージされた電荷のみに依存し、Ｌ状態時には
グランドに接続される。
ビット線ＢＬの状態に従ってビットデータを読み出す。
このビット線ＢＬは、Ｈ状態の論理状態がプリチャージ
動作でチャージされた電荷のみに依存し、Ｌ状態時には
グランドに接続される。
【００３８】ビットデータ保持手段１０は、このような
ビット線ＢＬのフローティング状態を解消するために、
その論理状態を保持する。
ビット線ＢＬのフローティング状態を解消するために、
その論理状態を保持する。
【００３９】又、本発明では、特にリセット手段２０が
設けられている。このリセット手段２０は、プリチャー
ジ動作時に前記ビットデータ保持手段１０の保持をリセ
ットするものである。
設けられている。このリセット手段２０は、プリチャー
ジ動作時に前記ビットデータ保持手段１０の保持をリセ
ットするものである。
【００４０】従って、本発明によれば、ビット線ＢＬの
フローティング状態を防止して論理状態の不安定状態を
改善し、誤動作を防止することができる。又、センスア
ンプ３０から読み出されるビットデータの論理状態が、
メモリセルトランジスタによつて変化したとしても、こ
の際の貫通電流を防止して消費電力の増加を避けること
ができる。特に、この貫通電流低減効果は、ゲートアレ
イ方式集積回路等で予め用意されたメモリセルトランジ
スタを用いてＲＯＭを構成した場合には有効である。こ
れは、予め用意されたトランジスタを用いるので、図５
のＰチャネルＭＯＳトランジスタＴＰ１０、ＴＰ１１の
サイズを小さくして、オン時の電流を減少できないから
である。なお、本発明についてはより簡単になるような
配慮がなされた構成を有しており、その主旨は、後述す
る実施例にも示される。
フローティング状態を防止して論理状態の不安定状態を
改善し、誤動作を防止することができる。又、センスア
ンプ３０から読み出されるビットデータの論理状態が、
メモリセルトランジスタによつて変化したとしても、こ
の際の貫通電流を防止して消費電力の増加を避けること
ができる。特に、この貫通電流低減効果は、ゲートアレ
イ方式集積回路等で予め用意されたメモリセルトランジ
スタを用いてＲＯＭを構成した場合には有効である。こ
れは、予め用意されたトランジスタを用いるので、図５
のＰチャネルＭＯＳトランジスタＴＰ１０、ＴＰ１１の
サイズを小さくして、オン時の電流を減少できないから
である。なお、本発明についてはより簡単になるような
配慮がなされた構成を有しており、その主旨は、後述す
る実施例にも示される。
【００４１】
【実施例】以下、図を用いて本発明の実施例を詳細に説
明する。
明する。
【００４２】この図２においては、本発明の実施例のＣ
ＭＯＳマスクＲＯＭの、特にビットデータが記憶されて
いる部分の付近が示されている。
ＭＯＳマスクＲＯＭの、特にビットデータが記憶されて
いる部分の付近が示されている。
【００４３】この図２において、符号ＴＰ０、ＴＰ１、
ＴＰ１０、ＴＰ１１、ＴＮ１、ＴＮ２、Ｇ０、Ｇ１、Ｗ
Ｌ０〜ＷＬ３、ＢＬ０、ＢＬ１、ＢＤ０、ＢＤ１、ＰＣ
ＨＧバー、ＶＣＣ、ＧＮＤは、前述の図５の同符号のも
のと同一のものである。又、本実施例で書き込まれてい
るビットデータは、前記図４のとおりである。
ＴＰ１０、ＴＰ１１、ＴＮ１、ＴＮ２、Ｇ０、Ｇ１、Ｗ
Ｌ０〜ＷＬ３、ＢＬ０、ＢＬ１、ＢＤ０、ＢＤ１、ＰＣ
ＨＧバー、ＶＣＣ、ＧＮＤは、前述の図５の同符号のも
のと同一のものである。又、本実施例で書き込まれてい
るビットデータは、前記図４のとおりである。
【００４４】本実施例の読出し専用記憶装置では、プリ
チャージ動作を行った後、ビットデータ線ＢＤ０、ＢＤ
１からＬ状態のビットデータを読み出す際に、該ビット
線ＢＬ０、ＢＬ１がフローティング状態（メモリセルト
ランジスタが未接続）となってしまう。従って、本実施
例では、ＰチャネルＭＯＳトランジスタＴＰ１０あるい
はＴＰ１１であるビットデータ保持手段を有している。
このＰチャネルＭＯＳトランジスタＴＰ１０あるいはＴ
Ｐ１１は、それぞれインバータＧ０あるいはＧ１に対応
して設けられている。
チャージ動作を行った後、ビットデータ線ＢＤ０、ＢＤ
１からＬ状態のビットデータを読み出す際に、該ビット
線ＢＬ０、ＢＬ１がフローティング状態（メモリセルト
ランジスタが未接続）となってしまう。従って、本実施
例では、ＰチャネルＭＯＳトランジスタＴＰ１０あるい
はＴＰ１１であるビットデータ保持手段を有している。
このＰチャネルＭＯＳトランジスタＴＰ１０あるいはＴ
Ｐ１１は、それぞれインバータＧ０あるいはＧ１に対応
して設けられている。
【００４５】ビット線ＢＬ０又はＢＬ１がフローティン
グ状態（メモリセルトランジスタが未接続）になるＨ状
態となって、インバータＧ０あるいはＧ１の出力がＬ状
態となると、これらＰチャネルＭＯＳトランジスタＴＰ
１０あるいはＴＰ１１はオン状態となって、ビット線Ｂ
Ｌ０あるいはＢＬ１の電荷が放電してしまって論理状態
が不安定になる以前に、これを電源ＶＣＣに接続状態に
することができる。
グ状態（メモリセルトランジスタが未接続）になるＨ状
態となって、インバータＧ０あるいはＧ１の出力がＬ状
態となると、これらＰチャネルＭＯＳトランジスタＴＰ
１０あるいはＴＰ１１はオン状態となって、ビット線Ｂ
Ｌ０あるいはＢＬ１の電荷が放電してしまって論理状態
が不安定になる以前に、これを電源ＶＣＣに接続状態に
することができる。
【００４６】又、本実施例では、ＰチャネルＭＯＳトラ
ンジスタＴＰ２２とＮチャネルＭＯＳトランジスタＴＮ
２０〜２３と、それぞれのビット線ＢＬ０あるいはＢＬ
１に対応して設けられているＰチャネルＭＯＳトランジ
スタＴＰ２０あるいはＴＰ２１とにより構成されるリセ
ット手段を有している。
ンジスタＴＰ２２とＮチャネルＭＯＳトランジスタＴＮ
２０〜２３と、それぞれのビット線ＢＬ０あるいはＢＬ
１に対応して設けられているＰチャネルＭＯＳトランジ
スタＴＰ２０あるいはＴＰ２１とにより構成されるリセ
ット手段を有している。
【００４７】このリセット手段は、アクセス状態に先立
ったプリチャージ期間時には、プリチャージ線ＰＣＨＧ
バーがＬ状態となってＰチャネルＭＯＳトランジスタＴ
Ｐ２２がオン状態となることにより、信号Ｓr がＨ状態
となる。従って、各ビット線ＢＬ０あるいはＢＬ１に対
応して設けられているＰチャネルＭＯＳトランジスタＴ
Ｐ２０及びＴＰ２１がオフ状態となり、これにより、Ｐ
チャネルＭＯＳトランジスタＴＰ１０やＴＰ１１でのビ
ット線の保持がリセットされる。
ったプリチャージ期間時には、プリチャージ線ＰＣＨＧ
バーがＬ状態となってＰチャネルＭＯＳトランジスタＴ
Ｐ２２がオン状態となることにより、信号Ｓr がＨ状態
となる。従って、各ビット線ＢＬ０あるいはＢＬ１に対
応して設けられているＰチャネルＭＯＳトランジスタＴ
Ｐ２０及びＴＰ２１がオフ状態となり、これにより、Ｐ
チャネルＭＯＳトランジスタＴＰ１０やＴＰ１１でのビ
ット線の保持がリセットされる。
【００４８】一方、アクセス状態期間、即ちワード線Ｗ
Ｌ０〜ＷＬ３のいずれか１つがＨ状態である期間には、
ＮチャネルＭＯＳトランジスタＴＮ２０〜ＴＮ２３のい
ずれか１つがオンとなり、信号Ｓr がＬ状態となる。従
って、このようなアクセス状態期間には、各ビット線Ｂ
Ｌ０あるいはＢＬ１に対応したＰチャネルＭＯＳトラン
ジスタＴＰ２０及びＴＰ２１もオン状態となり、各ビッ
ト線に対応したＰチャネルＭＯＳトランジスタＴＰ１０
やＴＰ１１のビットデータの保持動作が可能となる。
Ｌ０〜ＷＬ３のいずれか１つがＨ状態である期間には、
ＮチャネルＭＯＳトランジスタＴＮ２０〜ＴＮ２３のい
ずれか１つがオンとなり、信号Ｓr がＬ状態となる。従
って、このようなアクセス状態期間には、各ビット線Ｂ
Ｌ０あるいはＢＬ１に対応したＰチャネルＭＯＳトラン
ジスタＴＰ２０及びＴＰ２１もオン状態となり、各ビッ
ト線に対応したＰチャネルＭＯＳトランジスタＴＰ１０
やＴＰ１１のビットデータの保持動作が可能となる。
【００４９】このように、本実施例によれば、ビット線
がフローティング状態となってしまって、論理状態が不
安定状態となってしまうことを防止することができる。
又、本発明では、ビット線の論理状態を保持するように
しているが、次のビットデータの読出しにあたって、プ
リチャージ動作時にはこの保持をリセットするようにし
ているので、この保持を原因とする貫通電流を防ぎ、消
費電力の増加を避けることができる。
がフローティング状態となってしまって、論理状態が不
安定状態となってしまうことを防止することができる。
又、本発明では、ビット線の論理状態を保持するように
しているが、次のビットデータの読出しにあたって、プ
リチャージ動作時にはこの保持をリセットするようにし
ているので、この保持を原因とする貫通電流を防ぎ、消
費電力の増加を避けることができる。
【００５０】
【発明の効果】以上説明した通り、本発明によれば、消
費電力の増加を避けながら、ビット線の論理状態の不安
定状態を改善して誤動作を防止することができるという
優れた効果を得ることができる。
費電力の増加を避けながら、ビット線の論理状態の不安
定状態を改善して誤動作を防止することができるという
優れた効果を得ることができる。
【図面の簡単な説明】
【図１】図１は、本発明の要旨を示すブロック図であ
る。
る。
【図２】図２は、本発明の実施例の回路図である。
【図３】図３は、第１従来例のＣＭＯＳマスクＲＯＭの
回路図である。
回路図である。
【図４】図４は、前記第１従来例の書き込まれたビット
データを示す線図である。
データを示す線図である。
【図５】図５は、第２従来例のＣＭＯＳマスクＲＯＭの
回路図である。
回路図である。
【図６】図６は、前記第１従来例のビットデータ読出し
時のタイムチャートである。
時のタイムチャートである。
１０…ビットデータ保持手段、 ２０…リセット手段、 ３０…センスアンプ、 ＷＬ０〜ＷＬ３…ワード線、 ＢＬ、ＢＬ０、ＢＬ１…ビット線、 ＰＣＨＧバー…プリチャージ線、 ＢＤ０、ＢＤ１…ビットデータ線、 Ｇ０、Ｇ１…インバータ、 ＴＰ０、ＴＰ１、ＴＰ１０、ＴＰ１１、ＴＰ２０〜ＴＰ
２２…ＰチャネルＭＯＳトランジスタ、 ＴＮ１、ＴＮ２、ＴＮ２０〜ＴＮ２３…ＮチャネルＭＯ
Ｓトランジスタ、 t1 〜 t4 …時刻、 Ｖsw…Ｈ状態と判定するための閾値。
２２…ＰチャネルＭＯＳトランジスタ、 ＴＮ１、ＴＮ２、ＴＮ２０〜ＴＮ２３…ＮチャネルＭＯ
Ｓトランジスタ、 t1 〜 t4 …時刻、 Ｖsw…Ｈ状態と判定するための閾値。
Claims (1)
- 【請求項１】ビットデータのアドレスに対応するビット
線とワード線との交点のメモリセルトランジスタの有無
等により、それぞれのビットデータを記憶する読出し専
用記憶装置において、対象となる全ての前記メモリセルトランジスタが、電源
に接続するトランジスタか、グランドに接続するトラン
ジスタかのいずれか一方であって、 読み出されるアドレスに対応する前記メモリセルトラン
ジスタがビット線に未接続になる場合には、メモリセル
トランジスタで接続される電源あるいはグランドとは逆
の、グランドあるいは電源に該ビット線を接続すること
で、読み出しているビット線の論理状態を保持し、これ
によって、前記メモリセルトランジスタの未接続により
該ビット線の論理状態が不安定になることを防止すると
共に、一方、読み出されるアドレスに対応する前記メモ
リセルトランジスタがビット線に接続になる場合には前
記保持を行わないようにするビットデータ保持手段と、 ワード線の選択前に、前記保持を維持する経路を遮断す
ることで、該保持をリセットするリセット手段とを備え
たことを特徴とする読出し専用記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31191891A JP2683176B2 (ja) | 1991-10-30 | 1991-10-30 | 読出し専用記憶装置 |
| US07/965,421 US5303194A (en) | 1991-10-30 | 1992-10-23 | Read only memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31191891A JP2683176B2 (ja) | 1991-10-30 | 1991-10-30 | 読出し専用記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05128885A JPH05128885A (ja) | 1993-05-25 |
| JP2683176B2 true JP2683176B2 (ja) | 1997-11-26 |
Family
ID=18022991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31191891A Expired - Fee Related JP2683176B2 (ja) | 1991-10-30 | 1991-10-30 | 読出し専用記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5303194A (ja) |
| JP (1) | JP2683176B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2723015B2 (ja) * | 1993-12-01 | 1998-03-09 | 日本電気株式会社 | 半導体記憶装置 |
| US5528534A (en) * | 1995-03-21 | 1996-06-18 | At&T Corp. | High-density read-only memory employing multiple bit-line interconnection |
| US7177212B2 (en) * | 2004-01-23 | 2007-02-13 | Agere Systems Inc. | Method and apparatus for reducing leakage current in a read only memory device using shortened precharge phase |
| JP2006216184A (ja) * | 2005-02-04 | 2006-08-17 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| JP2007172814A (ja) * | 2005-11-25 | 2007-07-05 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその動作方法 |
| WO2007060904A1 (en) * | 2005-11-25 | 2007-05-31 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and operating method thereof |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0125699A3 (en) * | 1983-05-17 | 1986-10-08 | Kabushiki Kaisha Toshiba | Data output circuit for dynamic memory device |
| JPS6196271A (ja) * | 1984-10-16 | 1986-05-14 | Kubota Ltd | 玉形弁 |
| JPS6238595A (ja) * | 1985-08-14 | 1987-02-19 | Oki Electric Ind Co Ltd | Ｍｏｓ半導体記憶回路 |
-
1991
- 1991-10-30 JP JP31191891A patent/JP2683176B2/ja not_active Expired - Fee Related
-
1992
- 1992-10-23 US US07/965,421 patent/US5303194A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05128885A (ja) | 1993-05-25 |
| US5303194A (en) | 1994-04-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |