KR100447790B1 - 비파괴 판독형 비휘발성 강유전체 메모리의 쓰기 신호오류 방지 회로 및 방지 방법 - Google Patents

비파괴 판독형 비휘발성 강유전체 메모리의 쓰기 신호오류 방지 회로 및 방지 방법 Download PDF

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Abstract

본 발명은 비파괴 판독형 비휘발성 강유전체 메모리(Non Destructive Readout Ferroelectric Random Access Memory: 이하, "NDRO-FRAM"라 함)의 쓰기 신호 오류 방지 회로 및 방지 방법에 관한 것으로서, 특히 어드레스 신호의 변화에 따라 비파괴 판독형 비휘발성 강유전체 메모리의 게이트에 연결된 쓰기 비트 선에 인가된 전압을 방전시키는 방전 nMOSFET를 구비함으로써 메모리의 쓰기 오류를 제거하는 비파괴 판독형 비휘발성 강유전체 메모리의 읽기/쓰기 신호 오류 방지 회로 및 방지 방법에 관한 것이다.
본 발명인 비파괴 판독형 비휘발성 강유전체 메모리의 쓰기 신호 오류 방지 회로는 어드레스 신호를 입력받아 상이한 전압들을 출력시키는 스위치 및; 상기 전압에 따라 쓰기 비트 선의 전하를 방전시키는 방전 nMOSFET으로 구성된다

Description

비파괴 판독형 비휘발성 강유전체 메모리의 쓰기 신호 오류 방지 회로 및 방지 방법{ERROR PROTECTION CIRCUIT IN WRITE SIGNAL OF NON DESTRUCTIVE READOUT FERROELECTRIC RANDOM ACCESS MEMORY DEVICE AND ITS APPLICATION TO THE METHOD}
본 발명은 비파괴 판독형 비휘발성 강유전체 메모리(Non Destructive Readout Ferroelectric Random Access Memory: 이하, "NDRO-FRAM"라 함)의 쓰기 신호 오류 방지 회로 및 방지 방법에 관한 것으로서, 특히 어드레스 신호의 변화에 따라 비파괴 판독형 비휘발성 강유전체 메모리의 게이트에 연결된 쓰기 비트 선에 인가된 전압을 방전시키는 방전 nMOSFET를 구비함으로써 메모리의 쓰기 오류를 제거하는 비파괴 판독형 비휘발성 강유전체 메모리의 쓰기 신호 오류 방지 회로 및 방지 방법에 관한 것이다.
도 1은 1 트랜지스터형의 NDRO-FRAM 셀의 기호를 도시한 것이다. 하기의 표1은 상기 NDRO-FRAM 셀의 동작 특성을 나타낸다.
게이트(WBL) 드레인(RWL) 소스(RBL) 벌크(WWL)
읽기 플루오팅 Vdd GND 플루오팅
쓰기('1'/'0') +Vdd/-Vdd 플루오팅 플루오팅 GND
대기 상태 플루오팅 플루오팅 플루오팅 플루오팅
상기 게이트는 쓰기 비트선(Write Bit Line: WBL)에 연결되고, 상기 드레인은 읽기 워드선(Read Word Line:RWL)에 연결되고, 상기 소스는 읽기 비트선(Read Bit Line: RBL)에 연결되고, 상기 벌크는 쓰기 워드선(Write Word Line: WWL)에 연결된다. 대기 상태는 모든 단자가 플루오팅(floating)이고, 쓰기 신호에 있어서는 선택된 셀의 비트선은 +Vdd또는 -Vdd이고, 벌크는 접지(Ground: GND)이다. 비선택된 셀의 벌크는 플루오팅 상태를 유지하고 있다.
도 2a는 1 트랜지스터형의 NDRO-FRAM 구동장치의 회로도를 도시한 것으로서,읽기/쓰기 워드선을 제어하는 워드선 제어 회로(20)와, 쓰기 비트선을 제어하는 비트선 제어 회로(21) 및, 상기 각 셀들의 신호를 감지하는 감지 회로(22)를 구비한다. 상기 워드선 제어 회로(20)와, 비트선 제어회로(21)는 외부로부터의 열/행 어드레스 신호를 수신하여 소정의 쓰기 드라이버(도시되지 않음)를 통하여 특정 위치의 셀에 데이터(0 또는 1)의 쓰기를 수행하고, 상기 감지 회로(22)를 통하여 특정 위치의 셀상에 기록된 데이터의 읽기 동작을 수행한다.
도 2b는 1 트랜지스터형의 NDRO-FRAM 셀 어레이의 회로도를 도시한 것으로서, 상기 회로도에서 발생하는 오류를 설명하고자 한다. 일단 상기 셀(2,2)에 데이터 '0'이 기록되어 있다고 가정한다. 이 상태에서 셀(3,2)에 데이터 '1'을 기록한다. 상기 데이터 '1'이 쓰여진 다음에 상기 WBL2는 양의 값인 하이(high) 전압(+Vdd)으로 충전된 채 플루오팅 상태로 된다. 상기 충전된 전압이 방전되기 이전에 셀(2,3)에 쓰기 동작이 진행되면, 셀(2,2)의 단자에 인가된 전압이 '1'을 쓸때와 동일한 상태가 된다. 즉, 상기 WBL2가 하이가 되고 벌크는 접지가 되므로, 셀(2,2)에 이전에 쓰여진 데이터 '0'을 '1'로 변경시키게 된다.
이와 같이, 종래의 셀 어레이의 회로는 일단 비트라인에 충전된 전압을 방전시키는 수단 및 방법을 구비하지 못함으로써, 다른 셀의 데이터 값을 변경시키는 오류를 발생시키게 된다.
본 발명은 상기의 문제점을 해결하기 위해 안출된 것으로서, 1 트랜지스터형의 강유전체 메모리 셀 어레이에 쓰기 동작을 수행함에 있어서 일반 메모리의 구동과는 다르게, 플루오팅 상태에서 신호가 인가되어야 하기 때문에, 상기 쓰기 동작 이전의 쓰기 동작에 의해 충전된 비트선에 의한 쓰기 오류를 효과적으로 제거하는 회로 및 방법을 제공하는 것을 목적으로 한다. 특히, 동일한 쓰기 비트선에 연결된 메모리 셀들에 서로 다른 데이터값(0 또는 1)을 각각 쓰는 경우에, 특정의 메모리 셀의 데이터 값이, 이와 다른 데이터값을 쓰는 다른 메모리 셀의 데이터값의 쓰기 동작에 의해 변경되는 점을 방지하는 회로 및 방법을 제공하는 것을 목적으로 한다.
도 1은 1 트랜지스터형의 NDRO-FRAM 셀의 기호.
도 2a는 1 트랜지스터형의 NDRO-FRAM 셀 구동장치의 회로도.
도 2b는 1 트랜지스터형의 NDRO-FRAM 셀 어레이의 회로도.
도 3은 본 발명에 따른 NDRO-FRAM 셀 어레이의 쓰기 신호 오류 방지 회로 구성도.
도 4a는 도 3에서의 스위치의 일부분인 펄스 생성 회로의 일실시예의 회도로.
도 4b는 도 3에서의 스위치의 일부분인 레벨 쉬프터의 일실시예의 회로도.
도 5a는 본 발명에 따른 신호 오류 방지 회로의 동작 결과의 일실시예를 나타낸 그래프.
도 5b는 본 발명에 따른 신호 오류 방지 회로의 동작 결과의 다른 실시예를 나타낸 그래프.
본 발명인 비파괴 판독형 비휘발성 강유전체 메모리의 쓰기 신호 오류 방지 회로는 어드레스 신호의 변화에 따라 비파괴 판독형 비휘발성 강유전체 메모리의 게이트에 연결된 쓰기 비트선에 인가된 전압을 방전시키는 것으로서, 어드레스 신호의 입력에 응답하여 상이한 전압을 출력시키는 스위치 및; 상기 전압에 따라 쓰기 비트 선의 전하를 방전시키는 방전 nMOSFET으로 구성된다
본 발명인 비파괴 판독형 비휘발성 강유전체 메모리의 쓰기 신호 오류 방지 방법은 어드레스 신호의 변화에 따라 비파괴 판독형 비휘발성 강유전체 메모리의 게이트에 연결된 쓰기 비트선에 인가된 전압을 방전시키는 방법으로서, 어드레스 신호에 따라 상이한 전압들을 출력하는 단계 및; 상기 전압에 따라 쓰기 비트 선의 전하를 방전시키는 단계를 포함한다.
도 3은 본 발명에 따른 NDRO-FRAM 셀 어레이의 쓰기 신호 오류 방지 회로 구성도를 도시한 것으로서, 외부로부터 어드레스 신호를 입력받는 스위치(30)와, 상기 스위치에 의해 온(on)/오프(off)되는 방전 nMOSFET(31)으로 구성된다. 상기 스위치(30)는 상기 어드레스 신호를 입력받아 상기 방전 nMOSFET(31)에 소정의 전압들(+Vdd/-Vdd)를 인가하게 된다. 즉, 상기 어드레스 신호에 따라 상기 스위치(30)는 상기 방전 nMOSFET(31)의 게이트에 -Vdd를 인가하여, 상기 방전 nMOSFET(31)을 오프시키므로, 상기 WBL에 어떠한 영향도 미치지 않는다. 또는, 상기 어드레스 신호에 따라 상기 스위치(30)는 상기 방전 nMOSFET(31)의 게이트에 +Vdd를 인가하여 상기 nMOSFET(31)를 온시키므로, 상기 방전 nMOSFET(31)의 소스에 연결된 WBL의 전압을 접지(GND)시키게 된다. 그러므로, 상기 WBL의 인가된 전압을 방전시키게 된다. 상기 스위치(30)는 특히, 상기 어드레스 신호의 변화가 있을 때, 즉 로우 신호에서 하이 신호로, 또는 하이 신호에서 로우 신호로 변화가 있는 경우에 소정의 스위치로 작동할 수 있다.
도 4a는 도 3에서의 신호 오류 방지 회로의 펄스 생성 회로의 일실시예의 회도로를 도시한 것으로서, 반전기들(410) 내지 (413) 및 (415)과, NAND 게이트(414)로 이루어진다. 상기 펄스 생성 회로(41)는 쓰기가 선택된 어드레스에 쓰기 동작이 완료되면, 상기 NAND 게이트(414)에 지연된 어드레스 신호와 지연되지 않은 신호를 인가하여 그 지연된 시간에 해당하는 시간만큼의 짧은 펄스를 생성하는 것이다. 자세히 살펴보면, 상기 어드레스 신호는 반전기(410)에 인가되어, 반전된 어드레스 신호는 지연없이 NAND 게이트(414)의 일 단자에 입력되고, 또한 반전된 어드레스 신호는 반전기(411) 내지 (413)에 인가되어 소정의 시간만큼 지연되어 상기 NAND 게이트(414)의 타단자에 입력된다. 상기 어드레스 신호가 동일한 신호인 때(하이또는 로우), 상기 NAND 게이트(414)에는 동일한 신호(하이 또는 로우)가 입력되어 그 출력은 일정한 신호(하이 또는 로우)가 출력된다. 그러나, 상기 어드레스 신호가 하이에서 로우로 변화되는 때, 즉 쓰기 동작이 종료되는 순간에는 상기 NAND 게이트(414)의 일단자에 바로 하이가 입력되고, 타단자에는 하이가 입력되다가 소정의 시간이 지연된 후에 로우가 입력된다. 그래서, 상기 NAND 게이트(414)의 출력은 상기 소정의 시간만큼만이 로우인 신호가 출력되고, 상기 반전기(415)에 의해 상기 소정의 시간만큼만이 하이인 신호, 즉 펄스가 생성된다. 또한, 양단의 신호가 모두 하이일 동안, 상기 NAND 게이트(414)의 출력은 로우가 되었다가, 상기 반전기(415)를 거쳐 하이가 된다. 상기 반전기(411) 내지 (413)의 전체 개수가 홀수이면, 본 발명에 따른 구성을 만족한다. 또는, 상기 펄스 생성 회로(41)는 하이 신호에서 로우 신호로 변화하는 어드레스 신호뿐만 아니라, 적절한 변형에 의하여 로우 신호에서 하이 신호로 변화하는 어드레스 신호에 의해서도 소정의 펄스를 생성할 수 있도록 이루어지는 것을 본 발명의 속하는 기술 분야에 숙련된 사람에게는 극히 용이하다.
도 4b는 도 3에서의 신호 오류 방지 회로의 레벨 쉬프터의 일실시예의 회로도를 도시한 것으로서, 펄스를 입력받고, 드레인은 +Vdd에 연결되는 제 1 pMOS(421A)와; 상기 펄스를 반전시키는 제 3 반전기(420)와; 게이트가 상기 제 3 반전기(420)의 출력에 연결되고, 드레인은 +Vdd에 연결된 제 2 pMOS(421B)와; 소스는 상기 제 1 pMOS(421A)의 소스에 연결되고, 게이트는 상기 제 2 pMOS(421B)에 연결되고, 벌크와 드레인은 -Vdd에 연결된 제 1 nMOSFET(422A) 및; 소스는 상기 제 2pMOS(421B)에 연결되고, 게이트는 상기 제 1pMOS(421A)의 소스에 연결되고, 벌크와 드레인은 -Vdd에 연결된 제 2 nMOSFET(422B)으로 구성된다.
또한, 방전 nMOSFET(43)의 게이트는 상기 제 2 pMOS(421B)의 소스에 연결되고, 드레인은 접지되고, 벌크는 -Vdd에 연결되고, 소스는 특정 쓰기 비트선(WBL)에 연결된다. 일반적으로 WBL은 상기 메모리 셀의 동작 조건에 의해 +Vdd와 -Vdd가 모두 인가되어야 하며, 이경우 방전을 위해 벌크가 접지(GND)로 소스와 함께연결된 일반적인 nMOSFET를 사용하면 -Vdd가 인가되었을 경우 WBL이 -Vdd가 되지 못하고 GND로 떨어지는 현상이 생겨나게 된다. 이를 방지하기 위해 상기 방전 nMOSFET(43)의 벌크를 소스와 분리시켜 -Vdd로 연결하여 준다.
상기 레벨 쉬프터(42)의 동작을 살펴보면, 먼저 상기 펄스 생성 회로(41)로부터의 출력이 하이(+Vdd)인 경우, 상기 제 1 pMOS(421A)의 게이트에 +Vdd가 입력되어오프가 되고, 상기 제 2 pMOS(421B)의 게이트에는 상기 반전기(420)에 의해 신호가 반전됨으로써, 로우(-Vdd) 신호가 입력되어 온된다. 그러므로, 상기 제 1 nMOSFET(422A)의 게이트에 하이 신호가 입력되어 온되고, 상기 제 1 nMOSFET(422A)의 드레인이 -Vdd에 연결되어 있으므로, 상기 제 2 nMOSFET(422B)의 게이트에 -Vdd가 인가되어 오프된다. 따라서, 상기 방전 nMOSFET(43)의 게이트에 +Vdd가 인가된다.
이와 같이, 상기 어드레스 신호에 의해 선택된 메모리 셀에 '0' 또는 '1'의 쓰기 동작을 수행한 후, 상기 어드레스 신호가 로우로 떨어지는 순간에 상기 방전 nMOSFET(43)의 게이트의 입력이 -Vdd에서 +Vdd로 변화됨으로써, 상기 방전nMOSFET(43)는 상기 펄스의 소정의 시간만큼 온되어 WBL의 전하를 방전시킨다.
상기 펄스 생성기(41)로부터의 출력이 로우(-Vdd)인 경우, 상기 제 1 pMOS(421A)의 게이트에 로우 신호가 입력되어 온되고, 상기 제 2 pMOS(422B)의 게이트에는 상기 반전기(420)에 의해 신호가 반전됨으로써, 하이 신호가 입력되어 오프된다. 상기 제 1 pMOS(421A)의 드레인이 +Vdd에 연결되어 상기 제 2 nMOSFET(422B)의 드레인에 +Vdd가 입력되어 온되며, 상기 제 2 nMOSFET(422B)의 게이트에 -Vdd에 연결되어, 상기 제 1 nMOSFET(422A)의 게이트에 -Vdd가 인가되어 상기 제 1 nMOSFET(422A)는 오프된다. 따라서, 상기 방전 nMOSFET(43)의 게이트에 -Vdd가 인가된다.
이와 같이, 펄스가 로우인 상태에서는 상기 방전 nMOSFET(43)가 오프 상태로 유지됨으로써, 쓰기를 위해 입력 신호(+Vdd 또는 -Vdd)가 상기 WBL에 인가되어도, 상기 입력 신호를 그대로 소정의 선택된 메모리 셀로 인가하도록 한다. 또한, 대기 상태에서도 상기 방전 nMOSFET(43)는 항상 오프 상태를 유지하여 상기 WBL이 플루오팅 상태를 유지할 수 있도록 한다.
도 5a는 본 발명에 따른 신호 오류 방지 회로의 동작 결과의 일실시예를 나타낸 그래프를 도시한 것이다. 도 5a의 상단 그래프는 종래의 메모리 셀 어레이의동작을 나타내는 것이고, 도 5a의 하단 그래프는 셀(2,2)에 '0'을 쓰는 경우의 본 발명에 따른 신호 오류 방지 회로의 동작 결과를 나타낸다. 상단 그래프에 대해서 설명하면, 구간(A)는 셀(2,2)에 '0'을 쓰는 동작으로서, RWL2는 플루오팅, WWL2는 접지, WBL2는 -Vdd가 인가된다. 구간(B)는 셀(3,2)에 '1'을 쓰는 동작으로, WBL2에+Vdd가 인가됨을 나타낸다. 또한, 상기 셀(3,2)를 쓴 뒤에 WBL2가 하이의 상태로 플루오팅되는 것을 나타낸다. 구간(C)은 셀(2,3)에 '1'을 쓰는 동작으로, RWL2가 플루오팅이고, WWL2가 접지되고, WBL2가 하이로 충전된 상태가 유지되며, 이때 셀(2,2)에 '1'을 쓰는 조건이 성립되어 이전에 쓰여진 '0'의 정보를 '1'로 변경시키는 오류가 발생함을 나타낸다. 다음으로 하단 그래프에 대해서 설명하면, 구간(A)는 상기 상단 그래프와 동일하고, 구간(B)에서, 셀(3,2)에 '1' 쓰기 동작을 수행한 후 (230ns 부근), 상기 스위치(30)을 통하여 펄스가 생성되고, 이때, 상기 방전 nMOSFET(31)을 온시켜서 상기 WBL2에 존재하는 전하들을 모두 방전시키게 되며, 이후의 남은 구간(B)와 구간(C)에서 상기 WBL2는 계속적으로 0볼트로 플루오팅되어 있게 된다. 즉, 구간(C)에서 셀(2,2)은 RWL2가 플루오팅, WWL2가 접지되고, 또한 WBL2가 방전된 상태에서 플루오팅되어 이전에 쓰여진 '0'의 정보에 영향을 미치지 않는다.
도 5b는 본 발명에 따른 신호 오류 방지 회로의 동작 결과의 다른 실시예를 나타낸 그래프를 도시한 것이다. 도 5b의 상단 그래프는 종래의 메모리 셀 어레이의 동작을 나타내는 것이고, 도 5b의 하단 그래프는 셀(2,2)에 '1'을 쓰는 경우의 본 발명에 따른 신호 오류 방지 회로의 동작 결과를 나타낸다. 먼저 상단 그래프에 대해서 설명하면, 구간(A)는 셀(2,2)에 '1'을 쓰는 동작으로서, RWL2는 플루오팅, WWL2는 접지, WBL2는 +Vdd가 인가된다. 구간(B)는 셀(3,2)에 '0'을 쓰는 동작으로, WBL2에 +Vdd가 인가됨을 나타낸다. 또한, 상기 셀(3,2)를 쓴 뒤에 WBL2가 로우 상태로 플루오팅되는 것을 나타낸다. 구간(C)은 셀(2,3)에 '0'을 쓰는 동작으로,RWL2가 플루오팅이고, WWL2가 접지되고, WBL2가 로우로 충전된 상태가 유지되며, 이때 셀(2,2)에 '0'을 쓰는 조건이 성립되어 이전에 쓰여진 '1'의 정보를 '0'로 변경시키는 오류가 발생함을 나타낸다. 다음으로 하단 그래프에 대해서 설명하면, 구간(A)는 상기 상단 그래프와 동일하고, 구간(B)에서, 셀(3,2)에 '0' 쓰기 동작을 수행한 후 (230ns 부근), 상기 스위치(30)을 통하여 펄스가 생성되고, 이때, 상기 방전 nMOSFET(31)을 온시켜서 상기 WBL2에 존재하는 전하들을 모두 방전시키게 되며, 이후의 남은 구간(B)와 구간(C)에서 상기 WBL2는 계속적으로 0볼트로 플루오팅되어 있게 된다. 즉, 구간(C)에서 셀(2,2)은 RWL2가 플루오팅, WWL2가 접지되고, 또한 WBL2가 방전된 상태에서 플루오팅되어 이전에 쓰여진 '1'의 정보에 영향을 미치지 않는다.
상기한 본 발명의 구성을 통하여, 1 트랜지스터형의 강유전체 메모리 셀 어레이에 쓰기 동작을 수행함에 있어서 일반 메모리의 구동과는 다르게, 플루오팅 상태에서 신호가 인가되어야 하기 때문에, 상기 쓰기 동작 이전의 쓰기 동작에 의해 충전된 비트선에 의한 쓰기 오류를 어드레스 신호의 변화를 이용하여 효과적으로 제거하는 효과가 있다. 특히, 본 발명은 동일한 쓰기 비트선에 연결된 메모리 셀들에 서로 다른 데이터값(0 또는 1)을 각각 쓰는 경우에, 특정의 메모리 셀의 데이터 값이, 이와 다른 데이터값을 쓰는 다른 메모리 셀의 데이터값의 쓰기 동작에 의해 변경되는 점, 즉 메모리 셀 간의 간섭을 방지하는 효과가 있다.

Claims (12)

  1. 어드레스 신호의 입력에 응답하여 상이한 전압을 출력시키는 스위치 및; 상기 전압에 따라 쓰기 비트 선의 전하를 방전시키는 방전 nMOSFET으로 구성되고,
    상기 스위치는 상기 어드레스 신호에 따라 펄스를 생성하여 출력하는 펄스 생성 회로와, 상기 펄스의 값에 따라 상이한 전압들을 출력하는 레벨쉬프터로 이루어지며,
    상기 방전 nMOSFET의 게이트는 상기 레벨쉬프터의 출력에 연결되고, 드레인은 접지되고, 벌크는 -Vdd에 연결되고, 소스는 상기 쓰기 비트선에 연결되는 것을 특징으로 하는 비파괴 판독형 비휘발성 강유전체 메모리의 쓰기 신호 오류 방지 회로.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 어드레스 신호의 변화에 따라 쓰기 비트선을 방전시키는 방전 회로를 구비하는 비파괴 판독형 비휘발성 강유전체 메모리의 쓰기 신호 오류 방지 회로로서,
    상기 방전 회로는 어드레스 신호의 변화에 따라 소정의 전압을 출력하는 스위치와, 상기 스위치에 게이트가 연결되고, 드레인은 접지 되고, 벌크는 -Vdd에 연결되고, 소스는 상기 쓰기 비트선에 연결되는 것을 특징으로 하는 비파괴 판독형 비휘발성 강유전체 메모리의 쓰기 신호 오류 방지 회로.
  6. 삭제
  7. 어드레스 신호에 따라 상이한 전압들을 출력하는 단계 및;
    상기 전압에 따라 쓰기 비트 선의 전하를 방전시키는 단계를 포함하는 것을 특징으로 하는 비파괴 판독형 비휘발성 강유전체 메모리의 쓰기 신호 오류 방지 방법.
  8. 제 7 항에 있어서, 상기 출력하는 단계는 상기 어드레스에 따라 펄스를 생성하는 단계 및; 상기 펄스의 값에 따라 상이한 전압들을 출력하는 단계를 포함하는 것을 특징으로 하는 비파괴 판독형 비휘발성 강유전체 메모리의 쓰기 신호 오류 방지 방법.
  9. 제 7 항 또는 제 8 항에 있어서, 상기 출력하는 단계는 상기 어드레스 신호의 변화에 따라 상이한 전압들을 출력하는 것을 특징으로 하는 비파괴 판독형 비휘발성 강유전체 메모리의 쓰기 신호 오류 방지 방법.
  10. 제 7 항 또는 제 8 항에 있어서, 상기 방전 단계는 게이트는 상기 상이한 전압들을 입력받고, 드레인은 접지되고, 벌크는 -Vdd에 연결되고, 소스는 특정 쓰기 비트선에 연결된 방전 nMOSFET에 의해 수행되고, 상기 상이한 전압이 +Vdd이면 상기 nMOSFET이 온되어 상기 쓰기 비트선의 전하를 방전시키고, 상기 상이한 전압이 -Vdd이면 상기 nMOSFET이 오프되어 방전 작용을 정지하는 것을 특징으로 하는 비파괴 판독형 비휘발성 강유전체 메모리의 쓰기 신호 오류 방지 방법.
  11. 1개의 방전 소자를 메모리 어레이의 셀소자로 구성시키는 때, 어드레스 신호의 변화에 따라 쓰기 비트선을 방전시키는 단계를 포함하는 것을 특징으로 하는 비파괴 판독형 비휘발성 강유전체 메모리의 쓰기 신호 오류 방지 방법.
  12. 제 11 항에 있어서, 상기 방전 단계는 어드레스 신호의 변화에 따라 소정의 전압을 출력하는 단계와, 상기 출력된 전압에 게이트가 연결되고, 드레인은 접지 되고, 벌크는 -Vdd에 연결되고, 소스는 상기 쓰기 비트선에 연결된 방전 소자에 의해 수행되는 것을 특징으로 하는 비파괴 판독형 비휘발성 강유전체 메모리의 쓰기 신호 오류 방지 방법.
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