KR100268947B1 - 비휘발성 강유전체 메모리 및 그의 제어회로 - Google Patents

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Abstract

본 발명은 회로 구조를 단순화하고 억세스 시간(access time)이 빠르며 비 파괴 리드 모드(Non-Destructive Read Mode)가 가능한 비휘발성 강유전체 메모리 및 제어회로에 관한 것으로, 본 발명의 비휘발성 강유전체 메모리는 구동신호를 인가하기 위한 워드라인과, 데이터 신호를 인가하기 위한 비트 라인 및 비트 바 라인과, 데이터를 저장하는 강유전체 커패시터와, 상기 워드라인의 제어신호에 의해 상기 강유전체 커패시터의 양단과 비트 라인 및 비트 바 라인 사이를 각각 스위칭하는 제 1, 제 2 스위칭 소자와, 상기 커패시터의 양단 전압의 전압 차를 증폭시키는 증폭부를 포함하여 구성된 것이다.

Description

비휘발성 강유전체 메모리 및 그의 제어회로
본 발명은 강유전체 메모리에 관한 것으로, 특히 회로 구조를 단순화하고 억세스 시간(access time)이 빠르며 비 파괴 리드 모드(Non-Destructive Read Mode)가 가능한 비휘발성 강유전체 메모리 및 그의 제어회로에 관한 것이다.
일반적으로(background art) 비휘발성 강유전체 메모리는 강유전체 커패시터(Ferroelectric Capacitor) 양단인 비트라인(Bit Line)과 비트 바 라인에 반대 극성을 가지는 전압을 가하여 데이터를 기록(write)하고, 저장된 데이터를 읽어내기 위해서는 임의의 특정 전압을 상기 강유전체 커패시터 양단에 가하여 강유전체 커패시터의 극성이 반전되는가 아닌가를 감지함으로써 저장된 데이터를 읽어낸다. 이 때 저장되어 있던 데이터가 지워지므로 원래의 극성을 유직시키기 위해서 읽어내 후 저장되어 있던 데이터를 강유전체 커패시터 양단에 다시 기록해 주어야 한다.
이와 같은 비휘발성 강유전체 메모리를 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 1은 종래의 비휘발성 강유전체 메모리의 회로 구성도이고, 도 2는 데이터 기록시의 커패시터 극성 설명도이며, 도 3은 전압과 분극량을 나타낸 Hysteresis loop이다.
종래의 비휘발성 강유전체 메모리는 하나의 커패시터(1)와 2개의 트랜지스터(2,3)으로 구성된다. 즉, 워드라인(W/L) 및 비트 라인(BIT), 비트 바 라인(BITB)과, 데이터를 저장하는 강유전체 커패시터(1)와, 상기 워드라인(W/L)의 제어신호에 의해 상기 강유전체 커패시터(1)의 양단중 일측단과 비트라인(BIT) 사이를 스위칭하는 제 1 트랜지스터(2)와, 상기 워드라인(W/L)의 제어신호에 의해 상기 강유전체 커패시터(1)의 타측단과 비트 바 라인(BITB) 사이를 스위칭하는 제 2 트랜지스터(3)로 구성된다. 여기서, 제 1, 제 2 트랜지스터(2,3)의 소오스 드레인 전극은 각각 비트라인(또는 비트 바 라인)과 커패시터(1)에 연결되고, 제 1, 제 2 트랜지스터(2,3)의 게이트 전극은 워드라인(W/L)에 연결되어 있다.
이와 같이 구성된 종래의 비휘발성 강유전체 메모리의 동작은 다음과 같다.
먼저, 데이터를 기록하는 동작에 대하여 설명한다.
기록하고자하는 셀을 선택하여 해당 셀의 워드라인(W/L)에 "하이"신호를 인가하면 제 1, 제 2 트랜지스터(2,3)가 턴온된다. 그리고, 강유전체 커패시터(1) 양단인 비트라인(BIT) 및 비트 바 라인(BITB)에 각각 반대 극성을 가지는 전압을 가하면 강유전체에는 임의의 특정 극성을 갖게된다. 이와 같이 강유전체가 극성을 갖게되면 데이터가 기록된 것이다.
즉, 도 2와 같이, 2개의 전극(24,26) 사이에 강유전체막(25)이 형성되어 커패시터가 구성된다.
여기서, 도 2(a)와 같이, 제 1 전극(24)(BIT)에 5V의 전압을 인가하고 제 2 전극(26)(BITB)에 0V의 전압을 인가하면 제 1 전극(24)은 (+)극성을 갖고 제 2 전극(26)은 (-)극성을 갖게된다. 그리고, 강유전체막(25)은 상기 제 1 전극(24)과 제 2 전극(26)에 대향되는 면에서 각각 제 1 전극(24)과 제 2 전극(26)의 극성과 반대의 극성을 갖는다.
반대로, 도 2(b)와 같이, 제 1 전극(24)(BIT)에 0V의 전압을 인가하고 제 2 전극(26)(BITB)에 5V의 전압을 인가하면 제 1 전극(24)은 (-)극성을 갖고 제 2 전극(26)은 (+)극성을 갖게된다. 그리고, 강유전체막(25)은 상기 제 1 전극(24)과 제 2 전극(26)에 대향되는 면에서 각각 제 1 전극(24)과 제 2 전극(26)의 극성과 반대의 극성을 갖는다.
이와 같은 강유전체막(26)의 극성은 인가된 전압이 차단되어도 유지되어 데이터를 저장하게 된다.
다음, 데이터를 읽어내는 방법에 대하여 설명하면 다음과 같다.
데이터를 읽어내기 위해서 임의의 특정 전압을 강유전체 커패시터(1)의 양단에 인가하면, 커패시터(1)의 극성이 반전되던가 반전되지 않을 것이다. 이와 같이 특정 전압을 인가하여 극성이 반전될 때 생기는 전류 흐름을 감지하여 메모리된 극성을 읽을 수 있으므로 데이터를 읽어낸다.
즉, 강유전체막(25)이 도 2(a)와 같은 극성을 갖고 있을 때, 다시 제 1 전극(24)에 5V의 전압을 인가하고 제 2 전극(26)에 0V의 전압을 인가하면, 도 3의 hysteresis loop에서 알 수 있는 바와 같이, ΔP1 만큼의 분극량 차이가 발생된다. 그리고 강유전체막(25)이 도 2(a)와 같은 극성을 갖고 있을 때, 제 1 전극(24)에 0V의 전압을 인가하고, 제 2 전극(26)에 5V의 전압을 인가하면, 도 3의 hysteresis loop에서 알 수 있는 바와 같이, ΔP2 만큼의 분극량 차이가 발생되고 강유전체막의 극성은 도 2(b)와 같이 된다.
이와 같이 데이터를 읽어내고, 데이터를 읽기 위해 강유전체막(25)의 극성이 반전되었으므로 읽고난 후에는 반드시 커패시터(1)가 원래의 극성을 갖도록 데이터를 다시 써주어야한다.
상기에서 설명한 바와 같은 종래의 비휘발성 강유전체 메모리에 있어서는 다음과 같은 문제점이 있었다.
첫째, 강유전체 커패시터에 저장된 데이터를 읽어낼 때 커패시터가 파괴적인 모드(Destructive mode)로 동작하므로써 강유전체막의 피로(Ferrielectric Meterial Fatigue) 현상이 취약하다.
둘째, 커패시터에 저장된 데이터를 읽고난 후에는 반드시 원래의 데이터를 써주어야하므로 제어(control)의 복잡성과 억세스 시간(Access Time)의 지연 요소가 된다.
본 발명은 이와 같은 문제점을 해결하기 위하여 안출한 것으로, 억세스 시간이 빠르고 비파괴적인 읽기 모드가 가능케하여 강유전체막의 피로 현상을 방지할 수 있는 비휘발성 강유전체 메모리를 제공하는데 그 목적이 있다.
도 1은 종래의 비휘발성 강유전체 메모리 회로 구성도
도 2a 및 도 2b는 일반적인 강유전체 메모리의 데이터 저장을 설명하기 위한 개략도
도 3은 일반적인 Hysteresis loop
도 4는 본 발명의 비휘발성 강유전체 메모리 회로 구성도
도 5는 본 발명의 비휘발성 강유전체 메모리를 구동하기 위한 제어회로 구성도
도 6은 본 발명의 제어회로를 설명하기 위한 강유전체 커패시터 양단 전압 차 그래프
도 7은 본 발명 비휘발성 강유전체 메모리의 일기 모드시의 타이밍도
도면의 주요 부분에 대한 부호의 설명
1 : 강유전체 커패시터
2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 16 : 트랜지스터
17, 18 : 전송 게이트 19 : 인버터
20 : 제 1 스위칭부 30 : 이퀄라이저부
40 : 제 2 스위칭부 50, 60 : 증폭부
상기와 같은 목적을 달성하기 위한 본 발명의 비휘발성 강유전체 메모리는 구동신호를 인가하기 위한 워드라인과, 데이터 신호를 인가하기 위한 비트 라인 및 비트 바 라인과, 데이터를 저장하는 강유전체 커패시터와, 상기 워드라인의 제어신호에 의해 상기 강유전체 커패시터의 양단과 비트 라인 및 비트 바 라인 사이를 각각 스위칭하는 제 1, 제 2 스위칭 소자와, 상기 커패시터의 양단 전압의 전압 차를 증폭시키는 증폭부를 포함하여 구성됨에 그 특징이 있다.
또한, 이와 같은 목적을 달성하기 위한 본 발명의 비휘발성 강유전체 메모리의 제어회로는 비트 라인, 비트 바 라인 및 워드 라인을 구비한 강유전체 메모리와, 외부의 신호에 의해 상기 비트 라인 및 비트 바 라인에 각각 정전압을 공급하기 위한 제 1 스위칭부와, 외부의 신호에 의해 상기 비트 라인 및 비트 바 라인을 접지전압으로 등전위를 시키기 위한 이퀄라이저부와, 외부의 신호들에 의해 기록시 데이터 신호를 상기 비트 라인 및 비트 바 라인에 인가하기 위한 제 2 스위칭부와, 외부의 제어신호들에 의해 상기 비트 라인 및 비트 바 라인의 신호를 증폭하고 비트 라인 및 비트 바 라인에 피드백하여 센스엠프가 센싱할 수 있도록 증폭하는 증폭부를 포함하여 구성됨에 그 특징이 있다.
이와 같은 본 발명의 비휘발성 강유전체 메모리 소자를 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
도 4는 본 발명의 비휘발성 강유전체 메모리 소자의 회로적 구성도이고, 도 5는 본 발명의 비휘발성 강유전체 메모리를 구동하기 위한 제어회로 구성도이며, 도 6은 본 발명의 제어회로를 설명하기 위한 강유전체 커패시터 양단 전압 차 그래프이고, 도 7은 본 발명 비휘발성 강유전체 메모리의 일기 모드시의 타이밍도이다.
본 발명의 비휘발성 강유전체 메모리는 4개의 트랜지스터와 1개의 강유전체 커패시터로 구성된다.
즉, 즉, 구동신호를 인가하기 위한 워드라인(W/L)과, 데이터 신호를 인가하기 위한 비트 라인(BIT) 및 비트 바 라인(BITB)과, 데이터를 저장하는 강유전체 커패시터(1)와, 상기 워드라인(W/L)의 제어신호에 의해 상기 강유전체 커패시터(1)의 양단 전극중 제 1 전극과 비트라인(BIT) 사이를 스위칭하는 제 1 트랜지스터(2)와, 상기 워드라인(W/L)의 제어신호에 의해 상기 강유전체 커패시터(1)의 제 2 전극과 비트 바 라인(BITB) 사이를 스위칭하는 제 2 트랜지스터(3)와, 상기 강유전체 커패시터(1)의 양단 전압 차를 증폭시키는 증폭부(60)로 구성된다.
여기서, 증폭부(60)는 상기 제 1 트랜지스터(2)와 커패시터 제 1 전극의 접점(A)에 게이트 전극이 연결되어 상기 제 2 트랜지스터(3)와 커패시터 제 2 전극의 접점(B)과 접지단을 스위칭하는 제 3 트랜지스터(4)와, 상기 제 2 트랜지스터(3)와 커패시터 제 2 전극의 접점(B)에 게이트 전극이 연결되어 상기 제 1 트랜지스터(2)와 커패시터 제 1 전극의 접점(A)과 접지단을 스위칭하는 제 4 트랜지스터(5)를 구비하여 구성된다. 상기 제 1, 제 2 트랜지스터(2,3)의 소오스 및 드레인 전극은 각각 비트라인(또는 비트 바 라인)과 커패시터(1)에 연결되고, 제 1, 제 2 트랜지스터(2,3)의 게이트 전극은 워드라인(W/L)에 연결되어 있다. 그리고, 모든 트랜지스터(2,3,4,5)는 NMOS 트랜지스터이다.
이와 같이 구성되는 본 발명 비휘발성 강유전체 메모리를 구동하기 위한 제어회로 구성은 도 5와 같다.
즉, 복수개의 트랜지스터(6,7)로 이루어져 외부의 신호(PU)에 의해 상기 비트 라인(BIT) 및 비트 바 라인(BITB)에 각각 정전압(Vcc)을 공급하는 제 1 스위칭부(20)와, 복수개의 트랜지스터(8,9,10)으로 이루어져 외부의 신호(EQ)에 의해 상기 비트 라인(BIT) 및 비트 바 라인(BITB)을 접지전압(Vss)으로 등전위를 만드는 이퀄라이저부(30)와, 복수개의 전송게이트(17,18) 및 인버더(19) 등으로 이루어져 외부의 신호(WP,WN)에 의해 기록시 데이터 신호를 상기 비트 라인(BIT) 및 비트 바 라인(BITB)에 인가하기 위한 제 2 스위칭부(40)와, 복수개의 트랜지스터(11-16)로 이루어져 외부의 제어신호(SP,SN)에 의해 비트 라인(BIT) 및 비트 바 라인(BITB)의 신호를 증폭하고 비트 라인 및 비트 바 라인에 피드백하여 센스엠프가 센싱할 수 있도록 하는 증폭부(50)로 구성된다.
이와 같이 구성된 본 발명의 비휘발성 강유전체 메모리 및 제어회로의 동작은 다음과 같다.
기록 모드(Writing Mode)
도 5의 제 1 스위칭부(20), 이퀄라이저부(30) 및 센싱엠프부(50)의 트랜지스터들을 모두 "오프" 시키고 제 2 스위칭부(40)의 전송 게이트(17,18)를 "온" 시킨다. 이 상태에서, 도 4의 워드라인(W/L)에 "하이"신호를 인가하여 트랜지스터(2,3)을 "온" 시키고 데이터 신호를 인가하여 비트 라인(BIT)과 비트 바 라인(BITB)에 반대극성을 갖는 일정 전압을 인가한다.
그러면, 상기 도 2에서 설명한 바와 같이, 비트 라인(BIT)과 비트 바 라인(BITB)에 인가된 특정 전압에 의해서 강유전체 커패시터의 강유전체막은 극성을 갖는다. 이와 같이 강유전체막이 충분한 극성을 가졌다고 가정될 때, 워드 라인(W/L)에 "로우"신호를 인가하여 상기 트랜지스터(2,3)를 "오프"시키면 강유전체 커패시터(1)에는 데이터가 기록된다.
읽기 모드(Reading Mode)
도 4 내지 도 7을 참조하여 설명하면 다음과 같다.
도 5에서 제 2 스위칭부(40)를 "오프"시키고, 비트 라인(BIT)과 비트 바 라인(BITB)을 로우 레벨로 다운시키고 등전위를 만들기 위해 이퀄라이저부(30)의 신호(EQ)를 일정 시간 동안 "하이" 레벨로 천이시킨다.
그리고 신호(EQ)의 "하이" 펄스가 끝나면, 도 5에서 신호(SP)를 "하이", 신호(SN)를 "로우"로 천이시킨 상태에서, 도 2의 워드라인(W/L)을 "하이"로 천이시켜 트랜지스터(2,3)를 턴온시키고 외부 신호(PU)를 "하이"로 천이시켜 제 1 스위칭부(20)를 "온" 시켜, 비트 라인(BIT)과 비트 바 라인(BITB)을 하이 레벨로 서서히 상승시킨다.
이 때, 강유전체 커패시터(1) 양단에는 커패시터(1)의 극성에 따라 전압 차가 발생한다. 그리고 트랜지스터(4,5)의 증폭에 의해 그 전압 차는 더 크게 증폭되고 이 증폭된 레벨은 비트 라인(BIT)와 비트 바 라인(BITB)에 전달된다.
이와 같이 비트 라인(BIT)과 비트 바 라인(BITB)의 레벨이 충분히 벌어지면 외부 신호(SN)를 "하이"로 천이되고 신호(SP)를 "로우"로 천이 시킴으로써 센스엠프를 동작시킨다.
즉, 도 6을 참조하여 설명하면 다음과 같다.
비트 라인(BIT)과 비트 바 라인(BITB)에 정전압(Vcc)이 공급되기 전에는 커패시터 양단에 전압 차가 발생되지 않았지만, 비트 라인(BIT)과 비트 바 라인(BITB)에 정전압이 공급되는 순간, 커패시터(1)의 극성에 따라 커패시터(1) 양단(A,B)의 전압 차가 미세하게 발생한다. 예를 들어 A단이 (+)극성을 갖고 B단이 (-)극성을 갖고 있다고 가정하면,A단의 전압이 B단의 전압보다 미세하게 높다. 그리고 상술한 바와 같이 트랜지스터(4,5)의 증폭에 의해 전압 차는 더 크게 벌어지게 된다.
이와 같이, 전압 차가 충분히 커질때, 신호(SN)를 "하이", 신호(SP)를 "로우"로 천이시키면 센스 엠프가 동작한다. 즉, 트랜지스터(11)과 트랜지스터(16)이 턴온되면, 센싱엠프의 입력신호인 비트 라인(BIT)과 비트 바 라인(BITB)의 전압 차를 트랜지스터(12-15)가 증폭하여 비트 라인(BIT)과 비트 바 라인(BIT)에 피드 백(Feed Back) 해주므로 센스 엠프(도면에는 도시되지 않았지만 비트 라인 및 비트 바 라인의 끝단에 연결되어 있음)가 센싱하게 된다. 따라서 강유전체 커패시터(1)에 저장된 데이터가 읽켜진다.
이상에서 설명한 바와 같은 본 발명의 비휘발성 강유전체 메모리 및 제어회로에 있어서는 다음과 같은 효과가 있다.
첫째, 비휘발성 메모리이기 때문에 전압 보상회로와 전압 보상 주기(CYCLE)이 필요 없다.
둘째, 일반적인 비 구동 셀 플레이드 라인(Non-driven Cell Plate Line) 방식의 메모리 셀 억세스가 가능하므로 회로 구조를 간단히 할 수 있으며, 빠른 억세스 시간 구현이 가능하다.
셋째, 비 파괴읽기 모드(읽기 모드 후 다시 데이터를 기록하는 모드가 아님)가 가능하므로 강유전체막의 피로를 방지하여 신뢰성을 향상시킬 수 있다.

Claims (4)

  1. 구동신호를 인가하기 위한 워드라인과,
    데이터 신호를 인가하기 위한 비트 라인 및 비트 바 라인과,
    데이터를 저장하는 강유전체 커패시터와,
    상기 워드라인의 제어신호에 의해 상기 강유전체 커패시터의 양단과 비트 라인 및 비트 바 라인 사이를 각각 스위칭하는 제 1, 제 2 스위칭 소자와,
    상기 커패시터의 양단 전압의 전압 차를 증폭시키는 증폭부를 포함하여 구성됨을 특징으로 비휘발성 강유전체 메모리.
  2. 제 1 항에 있어서,
    상기 증폭부는 제 1 스위칭 소자와 커패시터의 접점에 게이트 전극이 연결되어 상기 제 2 스위칭 소자와 상기 커패시터의 접점(B) 및 접지단을 스위칭하는 제 1 트랜지스터와,
    상기 제 2 스위칭 소자와 커패시터의 접점에 게이트 전극이 연결되어 상기 제 1 스위칭 소자와 상기 커패시터의 접점 및 접지단을 스위칭하는 제 2 트랜지스터로 구성됨을 특징으로 하는 비휘발성 강유전체 메모리.
  3. 비트 라인, 비트 바 라인 및 워드 라인을 구비한 강유전체 메모리와,
    외부의 신호에 의해 상기 비트 라인 및 비트 바 라인에 각각 정전압을 공급하기 위한 제 1 스위칭부와,
    외부의 신호에 의해 상기 비트 라인 및 비트 바 라인을 접지전압으로 등전위를 시키기 위한 이퀄라이저부와,
    외부의 신호들에 의해 기록시 데이터 신호를 상기 비트 라인 및 비트 바 라인에 인가하기 위한 제 2 스위칭부와,
    외부의 제어신호들에 의해 상기 비트 라인 및 비트 바 라인의 신호를 증폭하고 비트 라인 및 비트 바 라인에 피드백하여 센스엠프가 센싱할 수 있도록 증폭하는 증폭부를 포함하여 구성됨을 특징으로 하는 비휘발성 강유전체 메모리의 제어회로.
  4. 구동신호를 인가하기 위한 워드라인과,
    데이터 신호를 인가하기 위한 비트 라인 및 비트 바 라인과,
    데이터를 저장하는 강유전체 커패시터와,
    상기 워드라인의 제어신호에 의해 상기 강유전체 커패시터의 양단과 비트 라인 및 비트 바 라인 사이를 각각 스위칭하는 제 1 스위칭부와,
    상기 커패시터의 양단 전압의 전압 차를 증폭시키는 제 1 증폭부와,
    외부의 신호에 의해 상기 비트 라인 및 비트 바 라인에 각각 정전압을 공급하기 위한 제 2 스위칭부와,
    외부의 신호에 의해 상기 비트 라인 및 비트 바 라인을 접지전압으로 등전위를 시키기 위한 이퀄라이저부와,
    외부의 신호들에 의해 기록시 데이터 신호를 상기 비트 라인 및 비트 바 라인에 인가하기 위한 제 3 스위칭부와,
    외부의 제어신호들에 의해 상기 비트 라인 및 비트 바 라인의 신호를 증폭하고 상기 비트 라인 및 비트 바 라인에 피드백하여 센스엠프가 센싱할 수 있도록 증폭하는 제 2 증폭부를 포함하여 구성됨을 특징으로 하는 비휘발성 강유전체 메모리.
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