JPH11297076A - 不揮発性強誘電体メモリ及びその制御回路 - Google Patents
不揮発性強誘電体メモリ及びその制御回路Info
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- JPH11297076A JPH11297076A JP10348289A JP34828998A JPH11297076A JP H11297076 A JPH11297076 A JP H11297076A JP 10348289 A JP10348289 A JP 10348289A JP 34828998 A JP34828998 A JP 34828998A JP H11297076 A JPH11297076 A JP H11297076A
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- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
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Abstract
(57)【要約】
【課題】 回路構造を単純化し、アクセス時間が速く、
非破壊読出しモードが可能な不揮発性強誘電体メモリ及
びその制御回路を提供する。 【解決手段】 不揮発性強誘電体メモリは、駆動信号を
印加するためのワードラインと、データ信号を印加する
ためのビットライン及びビットバーラインと、データを
格納する強誘電体キャパシタと、ワードラインへの制御
信号により強誘電体キャパシタの両端とビットライン／
ビットバーラインとの間をそれぞれスイッチングする第
１、第２スイッチング素子と、キャパシタの両端電圧の
電圧差を増幅させる増幅部とを備えることを特徴とす
る。
非破壊読出しモードが可能な不揮発性強誘電体メモリ及
びその制御回路を提供する。 【解決手段】 不揮発性強誘電体メモリは、駆動信号を
印加するためのワードラインと、データ信号を印加する
ためのビットライン及びビットバーラインと、データを
格納する強誘電体キャパシタと、ワードラインへの制御
信号により強誘電体キャパシタの両端とビットライン／
ビットバーラインとの間をそれぞれスイッチングする第
１、第２スイッチング素子と、キャパシタの両端電圧の
電圧差を増幅させる増幅部とを備えることを特徴とす
る。
Description
【０００１】
【発明の属する技術分野】本発明は強誘電体メモリに係
り、特に回路構造が単純で、アクセス時間が速く、非破
壊読出しモードが可能な不揮発性強誘電体メモリ及びそ
の制御回路に関するものである。
り、特に回路構造が単純で、アクセス時間が速く、非破
壊読出しモードが可能な不揮発性強誘電体メモリ及びそ
の制御回路に関するものである。
【０００２】
【従来の技術】一般に、不揮発性強誘電体メモリは、強
誘電体キャパシタの両端のビットラインとビットバーラ
インに反対極性の電圧を加えてデータを書き込み、任意
の特定電圧を強誘電体キャパシタの両端に加えて強誘電
体キャパシタの極性が反転されたか否かを感知して格納
されたデータを読み出す。データを読み出す際、格納さ
れていたデータ（極性）が切り換えられるため、元の極
性を維持するためには格納されていたデータを強誘電体
キャパシタに再び書き込まなければならない。
誘電体キャパシタの両端のビットラインとビットバーラ
インに反対極性の電圧を加えてデータを書き込み、任意
の特定電圧を強誘電体キャパシタの両端に加えて強誘電
体キャパシタの極性が反転されたか否かを感知して格納
されたデータを読み出す。データを読み出す際、格納さ
れていたデータ（極性）が切り換えられるため、元の極
性を維持するためには格納されていたデータを強誘電体
キャパシタに再び書き込まなければならない。
【０００３】以下に、かかる不揮発性強誘電体メモリを
添付図面に基づいて説明する。図１は従来の不揮発性強
誘電体メモリの回路構成図であり、図２はデータ書込時
のキャパシタの極性説明図であり、図３は電圧及び分極
量を示すヒステリシスループである。従来の不揮発性強
誘電体メモリは、図１に示すように、ワードライン（Ｗ
／Ｌ）、ビットライン（ＢＩＴ）、ビットバーライン
（ＢＩＴＢ）と、データを格納する強誘電体キャパシタ
１と、ワードライン（Ｗ／Ｌ）への制御信号により強誘
電体キャパシタ１の一端とビットライン（ＢＩＴ）との
間をスイッチングする第１トランジスタ２と、ワードラ
イン（Ｗ／Ｌ）への制御信号により強誘電体キャパシタ
１の他端とビットバーライン（ＢＩＴＢ）との間をスイ
ッチングする第２トランジスタ３とから構成される。こ
こで、第１、第２トランジスタ２、３のソース電極とド
レイン電極はそれぞれビットライン（またはビットバー
ライン）とキャパシタ１に連結され、第１、第２トラン
ジスタ２、３のゲート電極はワードライン（Ｗ／Ｌ）に
連結されている。
添付図面に基づいて説明する。図１は従来の不揮発性強
誘電体メモリの回路構成図であり、図２はデータ書込時
のキャパシタの極性説明図であり、図３は電圧及び分極
量を示すヒステリシスループである。従来の不揮発性強
誘電体メモリは、図１に示すように、ワードライン（Ｗ
／Ｌ）、ビットライン（ＢＩＴ）、ビットバーライン
（ＢＩＴＢ）と、データを格納する強誘電体キャパシタ
１と、ワードライン（Ｗ／Ｌ）への制御信号により強誘
電体キャパシタ１の一端とビットライン（ＢＩＴ）との
間をスイッチングする第１トランジスタ２と、ワードラ
イン（Ｗ／Ｌ）への制御信号により強誘電体キャパシタ
１の他端とビットバーライン（ＢＩＴＢ）との間をスイ
ッチングする第２トランジスタ３とから構成される。こ
こで、第１、第２トランジスタ２、３のソース電極とド
レイン電極はそれぞれビットライン（またはビットバー
ライン）とキャパシタ１に連結され、第１、第２トラン
ジスタ２、３のゲート電極はワードライン（Ｗ／Ｌ）に
連結されている。
【０００４】このように構成された従来の不揮発性強誘
電体メモリの動作は以下の通りである。まず、データを
書き込む動作について説明する。書き込もうとするセル
を選択して該当セルのワードライン（Ｗ／Ｌ）に「ハ
イ」信号を印加すると、第１、第２トランジスタ２、３
がターンオンする。そして、強誘電体キャパシタ１の両
端のビットライン（ＢＩＴ）及びビットバーライン（Ｂ
ＩＴＢ）へそれぞれ反対極性を持つ電圧を加えると、強
誘電体は特定の極性を持つようになる。このように、強
誘電体が極性を持つことは、データが書き込まれたこと
である。
電体メモリの動作は以下の通りである。まず、データを
書き込む動作について説明する。書き込もうとするセル
を選択して該当セルのワードライン（Ｗ／Ｌ）に「ハ
イ」信号を印加すると、第１、第２トランジスタ２、３
がターンオンする。そして、強誘電体キャパシタ１の両
端のビットライン（ＢＩＴ）及びビットバーライン（Ｂ
ＩＴＢ）へそれぞれ反対極性を持つ電圧を加えると、強
誘電体は特定の極性を持つようになる。このように、強
誘電体が極性を持つことは、データが書き込まれたこと
である。
【０００５】キャパシタは、図２のように、２つの電極
２４、２６の間に強誘電体膜２５が形成されている。こ
こで、図２ａに示すように、第１電極２４（ＢＩＴ）に
５Ｖの電圧を印加し、第２電極２６（ＢＩＴＢ）に０Ｖ
の電圧を印加すると、第１電極２４は（＋）極性を有
し、第２電極２６は（−）極性を有する。そして、強誘
電体膜２５は、第１、第２電極２４、２６に対向する面
にそれぞれ第１、第２電極２４、２６の極性とは反対極
性の電荷が集中する。逆に、図２ｂに示すように、第１
電極２４（ＢＩＴ）に０Ｖの電圧を印加し、第２電極２
６（ＢＩＴＢ）に５Ｖの電圧を印加すると、第１電極２
４は（−）極性を有し且つ第２電極２６は（＋）極性を
有する。そして、強誘電体膜２５は、第１、第２電極２
４、２６に対向する面にそれぞれ第１、第２電極２４、
２６の極性とは反対極性を示す。このような強誘電体膜
２６の極性は、印加された電圧が遮断されても維持され
てデータを保持している。
２４、２６の間に強誘電体膜２５が形成されている。こ
こで、図２ａに示すように、第１電極２４（ＢＩＴ）に
５Ｖの電圧を印加し、第２電極２６（ＢＩＴＢ）に０Ｖ
の電圧を印加すると、第１電極２４は（＋）極性を有
し、第２電極２６は（−）極性を有する。そして、強誘
電体膜２５は、第１、第２電極２４、２６に対向する面
にそれぞれ第１、第２電極２４、２６の極性とは反対極
性の電荷が集中する。逆に、図２ｂに示すように、第１
電極２４（ＢＩＴ）に０Ｖの電圧を印加し、第２電極２
６（ＢＩＴＢ）に５Ｖの電圧を印加すると、第１電極２
４は（−）極性を有し且つ第２電極２６は（＋）極性を
有する。そして、強誘電体膜２５は、第１、第２電極２
４、２６に対向する面にそれぞれ第１、第２電極２４、
２６の極性とは反対極性を示す。このような強誘電体膜
２６の極性は、印加された電圧が遮断されても維持され
てデータを保持している。
【０００６】次に、データを読み出す方法について説明
する。データを読み出すために特定の電圧を強誘電体キ
ャパシタ１の両端に印加すると、誘電体膜２５の分極の
状態に応じてキャパシタ１の極性が反転されたり反転さ
れなかったりする。特定の電圧を印加したときにキャパ
シタの極性が反転されるときに生じる電流の流れを感知
して格納された極性を読み出すことができ、これにより
データを読み出す。すなわち、強誘電体膜２５が、図２
ａに示すような極性を有しているとき、再び第１電極２
４に５Ｖの電圧を印加し、第２電極２６に０Ｖの電圧を
印加すると、図３のヒステリシスループから明らかなよ
うにΔＰ１だけの分極量の違いが発生するだけである。
そして、強誘電体膜２５が図２ａに示すような極性を有
しているとき、第１電極２４に０Ｖの電圧を印加し、第
２電極２６に５Ｖの電圧を印加すると、図３のヒステリ
シスループから明らかなようにΔＰ２だけの分極量の違
いが発生し、強誘電体の極性は図２ｂのようになる。こ
の分極量の違いを検出してデータを読み出す。そして、
データを読み出すために強誘電体膜２５の極性が反転さ
れたら、データが破壊されたことになるので、読み出し
た後には必ずキャパシタ１が元の極性を有するようにデ
ータを再び書き込まなければならない。
する。データを読み出すために特定の電圧を強誘電体キ
ャパシタ１の両端に印加すると、誘電体膜２５の分極の
状態に応じてキャパシタ１の極性が反転されたり反転さ
れなかったりする。特定の電圧を印加したときにキャパ
シタの極性が反転されるときに生じる電流の流れを感知
して格納された極性を読み出すことができ、これにより
データを読み出す。すなわち、強誘電体膜２５が、図２
ａに示すような極性を有しているとき、再び第１電極２
４に５Ｖの電圧を印加し、第２電極２６に０Ｖの電圧を
印加すると、図３のヒステリシスループから明らかなよ
うにΔＰ１だけの分極量の違いが発生するだけである。
そして、強誘電体膜２５が図２ａに示すような極性を有
しているとき、第１電極２４に０Ｖの電圧を印加し、第
２電極２６に５Ｖの電圧を印加すると、図３のヒステリ
シスループから明らかなようにΔＰ２だけの分極量の違
いが発生し、強誘電体の極性は図２ｂのようになる。こ
の分極量の違いを検出してデータを読み出す。そして、
データを読み出すために強誘電体膜２５の極性が反転さ
れたら、データが破壊されたことになるので、読み出し
た後には必ずキャパシタ１が元の極性を有するようにデ
ータを再び書き込まなければならない。
【０００７】
【発明が解決しようとする課題】上述した従来の不揮発
性強誘電体メモリにおいては以下のような問題点があっ
た。第１に、強誘電体キャパシタに格納されたデータを
読み出すとき、キャパシタの極性を逆転させる破壊的モ
ードで動作するため、強誘電体膜の疲労現象がひどくな
る。第２に、キャパシタに格納されたデータを読み出し
た後には、必ず元のデータを書き込まなければならない
ため、制御の複雑性及びアクセス時間の遅延の要素とな
る。また、ビットラインとビットバーラインとに異なる
電圧を加えた後、キャパシタの分極状態に基づいて流れ
る微少電流を感知してその信号をセンスアンプで増幅す
るため、ビットラインへの電圧印加からセンスアンプが
動作するまでかなりの時間がかかる。このように従来の
強誘電体メモリはアクセス時間が遅いという欠点があ
る。本発明はかかる問題点を解決するためになされたも
のであり、アクセス時間が速く、かつ非破壊的読出しモ
ードが可能であって強誘電体膜の疲労現象を防止するこ
とのできる不揮発性強誘電体メモリを提供することが目
的である。
性強誘電体メモリにおいては以下のような問題点があっ
た。第１に、強誘電体キャパシタに格納されたデータを
読み出すとき、キャパシタの極性を逆転させる破壊的モ
ードで動作するため、強誘電体膜の疲労現象がひどくな
る。第２に、キャパシタに格納されたデータを読み出し
た後には、必ず元のデータを書き込まなければならない
ため、制御の複雑性及びアクセス時間の遅延の要素とな
る。また、ビットラインとビットバーラインとに異なる
電圧を加えた後、キャパシタの分極状態に基づいて流れ
る微少電流を感知してその信号をセンスアンプで増幅す
るため、ビットラインへの電圧印加からセンスアンプが
動作するまでかなりの時間がかかる。このように従来の
強誘電体メモリはアクセス時間が遅いという欠点があ
る。本発明はかかる問題点を解決するためになされたも
のであり、アクセス時間が速く、かつ非破壊的読出しモ
ードが可能であって強誘電体膜の疲労現象を防止するこ
とのできる不揮発性強誘電体メモリを提供することが目
的である。
【０００８】
【課題を解決するための手段】上記目的を達成するため
の本発明の不揮発性強誘電体メモリは、駆動信号印加す
るためのワードラインと、データ信号を印加するための
ビットライン及びビットバーラインと、データを格納す
る強誘電体キャパシタと、ワードラインの制御信号によ
り強誘電体キャパシタの両端とビットライン／ビットバ
ーラインとの間をそれぞれスイッチングする第１、第２
スイッチング素子と、キャパシタの両端電圧の電圧差を
増幅させる増幅部とを備えることを特徴とする。
の本発明の不揮発性強誘電体メモリは、駆動信号印加す
るためのワードラインと、データ信号を印加するための
ビットライン及びビットバーラインと、データを格納す
る強誘電体キャパシタと、ワードラインの制御信号によ
り強誘電体キャパシタの両端とビットライン／ビットバ
ーラインとの間をそれぞれスイッチングする第１、第２
スイッチング素子と、キャパシタの両端電圧の電圧差を
増幅させる増幅部とを備えることを特徴とする。
【０００９】また、上記目的を達成するための本発明の
不揮発性強誘電体メモリの制御回路は、ビットライン、
ビットバーライン、及びワードラインを含む強誘電体メ
モリと、外部の信号によりビットライン及びビットバー
ラインにそれぞれ静電圧を供給するための第１スイッチ
ング部と、外部の信号によりビットライン及びビットバ
ーラインを接地電圧として等電位化させるための等化器
部と、外部の信号により書き込み時にデータ信号をビッ
トライン及びビットバーラインに印加するための第２ス
イッチング部と、外部の制御信号によりビットライン及
びビットバーラインの信号を増幅してビットライン及び
ビットバーラインにフィードバックしてセンスアンプが
センシング可能なように増幅する増幅部とを備えること
を特徴とする。
不揮発性強誘電体メモリの制御回路は、ビットライン、
ビットバーライン、及びワードラインを含む強誘電体メ
モリと、外部の信号によりビットライン及びビットバー
ラインにそれぞれ静電圧を供給するための第１スイッチ
ング部と、外部の信号によりビットライン及びビットバ
ーラインを接地電圧として等電位化させるための等化器
部と、外部の信号により書き込み時にデータ信号をビッ
トライン及びビットバーラインに印加するための第２ス
イッチング部と、外部の制御信号によりビットライン及
びビットバーラインの信号を増幅してビットライン及び
ビットバーラインにフィードバックしてセンスアンプが
センシング可能なように増幅する増幅部とを備えること
を特徴とする。
【００１０】
【発明の実施の形態】以下、本発明の不揮発性強誘電体
メモリデバイスを実施形態を表した添付図面に基づいて
詳細に説明する。図４は本実施形態の不揮発性強誘電体
メモリデバイスの回路的構成図であり、図５はそれを駆
動するための制御回路構成図であり、図６は本実施形態
の制御回路を説明するための強誘電体キャパシタの両端
の電圧差のグラフであり、図７は本実施形態の不揮発性
強誘電体メモリにおける読出しモード時のタイミング図
である。本実施形態の不揮発性強誘電体メモリは４トラ
ンジスタと１強誘電体キャパシタとで構成される。すな
わち、駆動信号を印加するためのワードライン（Ｗ／
Ｌ）と、データ信号を印加するためのビットライン（Ｂ
ＩＴ）及びビットバーライン（ＢＩＴＢ）と、データを
格納する強誘電体キャパシタ１と、ワードライン（Ｗ／
Ｌ）の制御信号により前記強誘電体キャパシタ１の第１
電極とビットライン（ＢＩＴ）との間をスイッチングす
る第１トランジスタ２と、ワードライン（Ｗ／Ｌ）の制
御信号により強誘電体キャパシタ１の第２電極とビット
バーライン（ＢＩＴＢ）との間をスイッチングする第２
トランジスタ３とを有する構成自体は従来同様である。
本実施形態はさらに強誘電体キャパシタ１の両端の電圧
差を増幅させる増幅部６０を備えている。
メモリデバイスを実施形態を表した添付図面に基づいて
詳細に説明する。図４は本実施形態の不揮発性強誘電体
メモリデバイスの回路的構成図であり、図５はそれを駆
動するための制御回路構成図であり、図６は本実施形態
の制御回路を説明するための強誘電体キャパシタの両端
の電圧差のグラフであり、図７は本実施形態の不揮発性
強誘電体メモリにおける読出しモード時のタイミング図
である。本実施形態の不揮発性強誘電体メモリは４トラ
ンジスタと１強誘電体キャパシタとで構成される。すな
わち、駆動信号を印加するためのワードライン（Ｗ／
Ｌ）と、データ信号を印加するためのビットライン（Ｂ
ＩＴ）及びビットバーライン（ＢＩＴＢ）と、データを
格納する強誘電体キャパシタ１と、ワードライン（Ｗ／
Ｌ）の制御信号により前記強誘電体キャパシタ１の第１
電極とビットライン（ＢＩＴ）との間をスイッチングす
る第１トランジスタ２と、ワードライン（Ｗ／Ｌ）の制
御信号により強誘電体キャパシタ１の第２電極とビット
バーライン（ＢＩＴＢ）との間をスイッチングする第２
トランジスタ３とを有する構成自体は従来同様である。
本実施形態はさらに強誘電体キャパシタ１の両端の電圧
差を増幅させる増幅部６０を備えている。
【００１１】増幅部６０は、第１トランジスタ２とキャ
パシタの第１電極との接点（Ａ）にゲート電極が連結さ
れ、第２トランジスタ３とキャパシタの第２電極との接
点（Ｂ）と接地端との間をスイッチングする第３トラン
ジスタ４と、第２トランジスタ３とキャパシタの第２電
極との接点（Ｂ）にゲート電極が連結され、第１トラン
ジスタ２とキャパシタの第１電極との接点（Ａ）と接地
端との間をスイッチングする第４トランジスタ５とを備
える。第１、第２トランジスタ２、３のソース電極とド
レイン電極はそれぞれビットライン（またはビットバー
ライン）及びキャパシタ１に連結され、第１、第２トラ
ンジスタ２、３のゲート電極はワードライン（Ｗ／Ｌ）
に連結されている。そして、全てのトランジスタ２、
３、４、５はＮＭＯＳトランジスタである。
パシタの第１電極との接点（Ａ）にゲート電極が連結さ
れ、第２トランジスタ３とキャパシタの第２電極との接
点（Ｂ）と接地端との間をスイッチングする第３トラン
ジスタ４と、第２トランジスタ３とキャパシタの第２電
極との接点（Ｂ）にゲート電極が連結され、第１トラン
ジスタ２とキャパシタの第１電極との接点（Ａ）と接地
端との間をスイッチングする第４トランジスタ５とを備
える。第１、第２トランジスタ２、３のソース電極とド
レイン電極はそれぞれビットライン（またはビットバー
ライン）及びキャパシタ１に連結され、第１、第２トラ
ンジスタ２、３のゲート電極はワードライン（Ｗ／Ｌ）
に連結されている。そして、全てのトランジスタ２、
３、４、５はＮＭＯＳトランジスタである。
【００１２】このように構成される本発明の不揮発性強
誘電体メモリを駆動するための制御回路の構成は図５に
示してある。この制御回路は、第１スイッチング部２０
と、等化器部３０と、第２スイッチング部４０と、増幅
部５０とから構成される。第１スイッチング部２０は、
直列に接続され、ビットライン（ＢＩＴ）とビットバー
ライン（ＢＩＴＢ）との間に接続されると共に、双方の
接続点が電源Ｖｃｃに接続されたトランジスタ６、７を
有し、それらのゲートに共通に接続された端子へ外部の
信号（ＰＵ）が加えられることによって、ビットライン
（ＢＩＴ）及びビットバーライン（ＢＩＴＢ）にそれぞ
れ電圧（Ｖｃｃ）を供給する。トランジスタ６、７はＮ
ＭＯＳトランジスタである。等化器部３０は、ビットラ
イン（ＢＩＴ）とビットバーライン（ＢＩＴＢ）との間
に直列に接続されたトランジスタ９、１０とこれらのト
ランジスタと並列に接続されたトランジスタ８を有し、
これらのトランジスタのゲートが共通に接続され、かつ
トランジスタ９、１０の接続点が接地電位Ｖｓｓに接続
され、共通に接続されている端子に加えられる外部の信
号（ＥＱ）によりビットライン（ＢＩＴ）とビットバー
ライン（ＢＩＴＢ）を接地電圧（Ｖｓｓ）に接続して双
方のラインを等電位とする。トランジスタ８〜１０はＮ
ＭＯＳトランジスタである。第２スイッチング４０は、
２つの伝送ゲート１７、１８とその間に接続されたイン
バーター１９の直列回路がビットラインとビットバーラ
インとの間に接続され、外部から伝送ゲートに加えられ
信号（ＷＰ、ＷＮ）により書き込み時にデータ信号をビ
ットライン（ＢＩＴ）とビットバーライン（ＢＩＴＢ）
に印加する。増幅部５０はトランジスタ１１〜１６から
なる。トランジスタ１１はソースが電源Ｖｃｃに接続さ
れ、ゲートが外部から信号（ＳＰ）が加えられる端子に
接続されたＰＭＯＳトランジスタである。そのドレイン
は２つのＰＭＯＳトランジスタ１２、１３のソースに共
通に接続されている。トランジスタ１２のドレインはＮ
ＭＯＳトランジスタ１５のドレインに接続されている。
この２つのトランジスタ１２、１５はゲートが共通に接
続されてビットバーライン（ＢＩＴＢ）に接続されてい
る。一方ＰＭＯＳトランジスタ１３のドレインもＮＭＯ
Ｓトランジスタ１４のドレインに接続されている。そし
て、その２つのトランジスタ１３、１４のゲートが共通
に接続されてビットライン（ＢＩＴ）に接続されてい
る。トランジスタ１２、１５の共通ゲートはトランジス
タ１３、１４のドレインの接続点に接続されると共に、
トランジスタ１３、１４の共通ゲートはトランジスタ１
２、１５のドレインの接続点に接続されている。トラン
ジスタ１４、１５はＮＭＯＳトランジスタで、そのソー
スは共通に接続されてドレインが接地に接続されたＰＭ
ＯＳトランジスタ１６のソースに接続されている。この
トランジスタ１６のゲートは外部から信号（ＳＮ）が加
えられる端子に接続されている。すなわち、この増幅器
５０は、外部から、トランジスタ１１と１６のゲートに
それぞれ加えられる信号（ＳＰ、ＳＮ）によりビットラ
イン（ＢＩＴ）とビットバーライン（ＢＩＴＢ）の信号
を増幅してビットライン及びビットバーラインにフィー
ドバックしてセンスアンプが感知できるようにする回路
である。
誘電体メモリを駆動するための制御回路の構成は図５に
示してある。この制御回路は、第１スイッチング部２０
と、等化器部３０と、第２スイッチング部４０と、増幅
部５０とから構成される。第１スイッチング部２０は、
直列に接続され、ビットライン（ＢＩＴ）とビットバー
ライン（ＢＩＴＢ）との間に接続されると共に、双方の
接続点が電源Ｖｃｃに接続されたトランジスタ６、７を
有し、それらのゲートに共通に接続された端子へ外部の
信号（ＰＵ）が加えられることによって、ビットライン
（ＢＩＴ）及びビットバーライン（ＢＩＴＢ）にそれぞ
れ電圧（Ｖｃｃ）を供給する。トランジスタ６、７はＮ
ＭＯＳトランジスタである。等化器部３０は、ビットラ
イン（ＢＩＴ）とビットバーライン（ＢＩＴＢ）との間
に直列に接続されたトランジスタ９、１０とこれらのト
ランジスタと並列に接続されたトランジスタ８を有し、
これらのトランジスタのゲートが共通に接続され、かつ
トランジスタ９、１０の接続点が接地電位Ｖｓｓに接続
され、共通に接続されている端子に加えられる外部の信
号（ＥＱ）によりビットライン（ＢＩＴ）とビットバー
ライン（ＢＩＴＢ）を接地電圧（Ｖｓｓ）に接続して双
方のラインを等電位とする。トランジスタ８〜１０はＮ
ＭＯＳトランジスタである。第２スイッチング４０は、
２つの伝送ゲート１７、１８とその間に接続されたイン
バーター１９の直列回路がビットラインとビットバーラ
インとの間に接続され、外部から伝送ゲートに加えられ
信号（ＷＰ、ＷＮ）により書き込み時にデータ信号をビ
ットライン（ＢＩＴ）とビットバーライン（ＢＩＴＢ）
に印加する。増幅部５０はトランジスタ１１〜１６から
なる。トランジスタ１１はソースが電源Ｖｃｃに接続さ
れ、ゲートが外部から信号（ＳＰ）が加えられる端子に
接続されたＰＭＯＳトランジスタである。そのドレイン
は２つのＰＭＯＳトランジスタ１２、１３のソースに共
通に接続されている。トランジスタ１２のドレインはＮ
ＭＯＳトランジスタ１５のドレインに接続されている。
この２つのトランジスタ１２、１５はゲートが共通に接
続されてビットバーライン（ＢＩＴＢ）に接続されてい
る。一方ＰＭＯＳトランジスタ１３のドレインもＮＭＯ
Ｓトランジスタ１４のドレインに接続されている。そし
て、その２つのトランジスタ１３、１４のゲートが共通
に接続されてビットライン（ＢＩＴ）に接続されてい
る。トランジスタ１２、１５の共通ゲートはトランジス
タ１３、１４のドレインの接続点に接続されると共に、
トランジスタ１３、１４の共通ゲートはトランジスタ１
２、１５のドレインの接続点に接続されている。トラン
ジスタ１４、１５はＮＭＯＳトランジスタで、そのソー
スは共通に接続されてドレインが接地に接続されたＰＭ
ＯＳトランジスタ１６のソースに接続されている。この
トランジスタ１６のゲートは外部から信号（ＳＮ）が加
えられる端子に接続されている。すなわち、この増幅器
５０は、外部から、トランジスタ１１と１６のゲートに
それぞれ加えられる信号（ＳＰ、ＳＮ）によりビットラ
イン（ＢＩＴ）とビットバーライン（ＢＩＴＢ）の信号
を増幅してビットライン及びビットバーラインにフィー
ドバックしてセンスアンプが感知できるようにする回路
である。
【００１３】このように構成された本実施形態の不揮発
性強誘電体メモリ及びその制御回路の動作は以下の通り
である。 書込モード 図５の第１スイッチング部２０、等化器部３０、及びセ
ンスアンプ部５０のトランジスタを全て「オフ」させ、
第２スイッチング部４０の伝送ゲート１７、１８を「オ
ン」させる。この状態で図４のワードライン（Ｗ／Ｌ）
に「ハイ」信号を印加してトランジスタ２、３を「オ
ン」させ、伝送ゲート１７とインバータ１９との間に書
き込もうとするデータを入力させる。伝送ゲート１７、
１８がオンであるので、ビットライン（ＢＩＴ）及びビ
ットバーライン（ＢＩＴＢ）には書き込もうとするデー
タに基づいて反対の極性を持つ一定の電圧が加えられ
る。そうすると、図２で説明したように、ビットライン
（ＢＩＴ）及びビットバーライン（ＢＩＴＢ）に印加さ
れた電圧に応じて強誘電体キャパシタの強誘電体膜は極
性を持つようになる。このように、強誘電体膜が充分な
極性を持ったとき、ワードライン（Ｗ／Ｌ）に「ロー」
信号を印加してトランジスタ２、３を「オフ」させる
と、強誘電体キャパシタ１にはデータが書き込まれる。
性強誘電体メモリ及びその制御回路の動作は以下の通り
である。 書込モード 図５の第１スイッチング部２０、等化器部３０、及びセ
ンスアンプ部５０のトランジスタを全て「オフ」させ、
第２スイッチング部４０の伝送ゲート１７、１８を「オ
ン」させる。この状態で図４のワードライン（Ｗ／Ｌ）
に「ハイ」信号を印加してトランジスタ２、３を「オ
ン」させ、伝送ゲート１７とインバータ１９との間に書
き込もうとするデータを入力させる。伝送ゲート１７、
１８がオンであるので、ビットライン（ＢＩＴ）及びビ
ットバーライン（ＢＩＴＢ）には書き込もうとするデー
タに基づいて反対の極性を持つ一定の電圧が加えられ
る。そうすると、図２で説明したように、ビットライン
（ＢＩＴ）及びビットバーライン（ＢＩＴＢ）に印加さ
れた電圧に応じて強誘電体キャパシタの強誘電体膜は極
性を持つようになる。このように、強誘電体膜が充分な
極性を持ったとき、ワードライン（Ｗ／Ｌ）に「ロー」
信号を印加してトランジスタ２、３を「オフ」させる
と、強誘電体キャパシタ１にはデータが書き込まれる。
【００１４】読出しモード 図４〜図７に基づいて説明する。図５の第２スイッチン
グ部４０を「オフ」させ、等化器部３０の信号（ＥＱ）
を一定の時間の間「ハイ」レベルに遷移させる。したが
って、トランジスタ８〜１０がオンとなってビットライ
ン（ＢＩＴ）及びビットバーライン（ＢＩＴＢ）がロー
レベルにダウンし、等電位となる。信号（ＥＱ）の「ハ
イ」信号が終わると、信号（ＳＰ）を「ハイ」、信号
（ＳＮ）を「ロー」に遷移させた状態で図２のワードラ
イン（Ｗ／Ｌ）を「ハイ」に遷移させてトランジスタ
２、３をターンオンさる。したがって、ビットラインと
ビットバーラインがキャパシタ１に接続される。ここ
で、外部の信号（ＰＵ）を「ハイ」に遷移させて第１ス
イッチング部２０を「オン」させる。これにより等化器
部３０によってローレベルにされたビットライン（ＢＩ
Ｔ）及びビットバーライン（ＢＩＴＢ）をハイレベルに
徐々に上昇させる。この際、強誘電体キャパシタ１の両
端にはキャパシタ１の極性に基づいて電圧差が生じる。
そして、トランジスタ４、５の増幅によりその電圧差は
更に大きく増幅され、この増幅されたレベルがビットラ
イン（ＢＩＴ）、ビットバーライン（ＢＩＴＢ）へ伝達
される。このようにして、ビットライン（ＢＩＴ）とビ
ットバーライン（ＢＩＴＢ）間のレベルの違いが充分に
開いたとき、外部の信号（ＳＮ）を「ハイ」に遷移させ
且つ信号（ＳＰ）を「ロー」に遷移させることによりセ
ンスアンプを動作させる。
グ部４０を「オフ」させ、等化器部３０の信号（ＥＱ）
を一定の時間の間「ハイ」レベルに遷移させる。したが
って、トランジスタ８〜１０がオンとなってビットライ
ン（ＢＩＴ）及びビットバーライン（ＢＩＴＢ）がロー
レベルにダウンし、等電位となる。信号（ＥＱ）の「ハ
イ」信号が終わると、信号（ＳＰ）を「ハイ」、信号
（ＳＮ）を「ロー」に遷移させた状態で図２のワードラ
イン（Ｗ／Ｌ）を「ハイ」に遷移させてトランジスタ
２、３をターンオンさる。したがって、ビットラインと
ビットバーラインがキャパシタ１に接続される。ここ
で、外部の信号（ＰＵ）を「ハイ」に遷移させて第１ス
イッチング部２０を「オン」させる。これにより等化器
部３０によってローレベルにされたビットライン（ＢＩ
Ｔ）及びビットバーライン（ＢＩＴＢ）をハイレベルに
徐々に上昇させる。この際、強誘電体キャパシタ１の両
端にはキャパシタ１の極性に基づいて電圧差が生じる。
そして、トランジスタ４、５の増幅によりその電圧差は
更に大きく増幅され、この増幅されたレベルがビットラ
イン（ＢＩＴ）、ビットバーライン（ＢＩＴＢ）へ伝達
される。このようにして、ビットライン（ＢＩＴ）とビ
ットバーライン（ＢＩＴＢ）間のレベルの違いが充分に
開いたとき、外部の信号（ＳＮ）を「ハイ」に遷移させ
且つ信号（ＳＰ）を「ロー」に遷移させることによりセ
ンスアンプを動作させる。
【００１５】すなわち、図６を参照して以下に説明す
る。ビットライン（ＢＩＴ）及びビットバーライン（Ｂ
ＩＴＢ）に静電圧（Ｖｃｃ）が供給される前にはキャパ
シタの両端に電圧差が生じないが、ビットライン（ＢＩ
Ｔ）及びビットバーライン（ＢＩＴＢ）に静電圧が供給
された瞬間、キャパシタ１の極性に基づいてキャパシタ
１の両端（Ａ、Ｂ）の電圧差がわずかに発生する。例え
ば、Ａ端が（＋）極性を有し、Ｂ端が（−）極性を有す
ると仮定するとき、Ａ端の電圧がＢ端の電圧よりもわず
かに高い。そして、上述したように、トランジスタ４、
５の増幅によりその電圧差が更に大きくなる。
る。ビットライン（ＢＩＴ）及びビットバーライン（Ｂ
ＩＴＢ）に静電圧（Ｖｃｃ）が供給される前にはキャパ
シタの両端に電圧差が生じないが、ビットライン（ＢＩ
Ｔ）及びビットバーライン（ＢＩＴＢ）に静電圧が供給
された瞬間、キャパシタ１の極性に基づいてキャパシタ
１の両端（Ａ、Ｂ）の電圧差がわずかに発生する。例え
ば、Ａ端が（＋）極性を有し、Ｂ端が（−）極性を有す
ると仮定するとき、Ａ端の電圧がＢ端の電圧よりもわず
かに高い。そして、上述したように、トランジスタ４、
５の増幅によりその電圧差が更に大きくなる。
【００１６】この電圧差が充分に大きくなったとき、信
号（ＳＮ）を「ハイ」、信号（ＳＰ）を「ロー」に遷移
させると、センスアンプが動作する。すなわち、トラン
ジスタ１１、トランジスタ１６がターンオンされると、
センスアンプの入力信号であるビットライン（ＢＩＴ）
とビットバーライン（ＢＩＴＢ）との電圧差をトランジ
スタ１２〜１５が増幅してビットライン（ＢＩＴ）及び
ビットバーライン（ＢＩＴＢ）へフィードバックするた
め、センスアンプ（図示せず、ビットライン及びビット
バーラインの先端に連結されている）がセンシングでき
るようになる。これにより、強誘電体キャパシタ１に格
納されたデータが読み出される。以上のように、この実
施形態の読出しモードは、キャパシタ１の分極特に応じ
た電圧差を増幅回路で増幅して、それをセンスする構造
であるので、非破壊読出しモードである。また、この実
施形態においては、ビットラインとビットバーラインと
に同じバイアス条件で電圧を上昇させ、トランジスタ
４、５によって双方の電圧差を増幅させてセンスアンプ
を動作させるのでより早く動作させることができる。す
なわち、アクセス時間が従来より短くなる。なお、本明
細書において第１、第２、第３というのは同じ要素を区
別するために相対的に用いたものにすぎず、各要素の絶
対的な名称を指すものではない。
号（ＳＮ）を「ハイ」、信号（ＳＰ）を「ロー」に遷移
させると、センスアンプが動作する。すなわち、トラン
ジスタ１１、トランジスタ１６がターンオンされると、
センスアンプの入力信号であるビットライン（ＢＩＴ）
とビットバーライン（ＢＩＴＢ）との電圧差をトランジ
スタ１２〜１５が増幅してビットライン（ＢＩＴ）及び
ビットバーライン（ＢＩＴＢ）へフィードバックするた
め、センスアンプ（図示せず、ビットライン及びビット
バーラインの先端に連結されている）がセンシングでき
るようになる。これにより、強誘電体キャパシタ１に格
納されたデータが読み出される。以上のように、この実
施形態の読出しモードは、キャパシタ１の分極特に応じ
た電圧差を増幅回路で増幅して、それをセンスする構造
であるので、非破壊読出しモードである。また、この実
施形態においては、ビットラインとビットバーラインと
に同じバイアス条件で電圧を上昇させ、トランジスタ
４、５によって双方の電圧差を増幅させてセンスアンプ
を動作させるのでより早く動作させることができる。す
なわち、アクセス時間が従来より短くなる。なお、本明
細書において第１、第２、第３というのは同じ要素を区
別するために相対的に用いたものにすぎず、各要素の絶
対的な名称を指すものではない。
【００１７】
【発明の効果】以上説明したように、本発明の不揮発性
強誘電体メモリ及び制御回路においては、非破壊読出し
モード（読み出しモード後、再びデータを書き込むモー
ドでない）が可能なので、強誘電体膜の疲労を防止して
信頼性を向上させることができる。また、請求項３、４
の発明によれば、強誘電体メモリに一般的な非駆動セル
プレートライン方式のメモリセルのアクセスが可能なの
で、回路構造を簡単にすることができ、速いアクセス時
間を具現することができる。
強誘電体メモリ及び制御回路においては、非破壊読出し
モード（読み出しモード後、再びデータを書き込むモー
ドでない）が可能なので、強誘電体膜の疲労を防止して
信頼性を向上させることができる。また、請求項３、４
の発明によれば、強誘電体メモリに一般的な非駆動セル
プレートライン方式のメモリセルのアクセスが可能なの
で、回路構造を簡単にすることができ、速いアクセス時
間を具現することができる。
【図１】 従来の不揮発性強誘電体メモリの回路構成
図。
図。
【図２】 一般的な強誘電体メモリのデータ格納を説明
するための概略図。
するための概略図。
【図３】 強誘電体の一般的なヒステリシスループ。
【図４】 本発明実施形態の不揮発性強誘電体メモリの
回路構成図。
回路構成図。
【図５】 本発明実施形態の不揮発性強誘電体メモリを
駆動するための制御回路構成図。
駆動するための制御回路構成図。
【図６】 本発明の制御回路を説明するための強誘電体
キャパシタの両端の電圧差のグラフ。
キャパシタの両端の電圧差のグラフ。
【図７】 本発明の不揮発性強誘電体メモリにおける読
出しモード時のタイミング図。
出しモード時のタイミング図。
１ 強誘電体キャパシタ ２〜１６ トランジスタ １７、１８ 伝送ゲート １９ インバータ ２０ 第１スイッチング部 ３０ 等化器部 ４０ 第２スイッチング部 ５０、６０ 増幅部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヅ・ヨン・ヤン 大韓民国・チュンチョンブク−ド・チョン ズ−シ・フンドク−ク・カギョン−ドン・ （番地なし）・シラ アパートメント １ −906
Claims (4)
- 【請求項１】 駆動信号を印加するためのワードライン
と、 データ信号を印加するためのビットライン及びビットバ
ーラインと、 データを格納する強誘電体キャパシタと、 ワードラインへの制御信号により強誘電体キャパシタの
両端とビットライン／ビットバーラインとの間をそれぞ
れスイッチングする第１、第２スイッチング素子と、 キャパシタの両端電圧の電圧差を増幅させる増幅部とを
備えることを特徴とする不揮発性強誘電体メモリ。 - 【請求項２】 増幅部は、 第１スイッチング素子とキャパシタとの接点にゲート電
極が連結され、第２スイッチング素子とキャパシタとの
接点及び接地端をスイッチングする第１トランジスタ
と、 第２スイッチング素子とキャパシタとの接点にゲート電
極が連結され、第１スイッチング素子とキャパシタとの
接点及び接地端をスイッチングする第２トランジスタと
から構成されることを特徴とする請求項１に記載の不揮
発性強誘電体メモリ。 - 【請求項３】 ビットライン、ビットバーライン、及び
ワードラインを含む強誘電体メモリと、 外部の信号によりビットライン及びビットバーラインに
それぞれ静電圧を供給する第１スイッチング部と、 外部の信号によりビットライン及びビットバーラインを
接地電圧として等電位化させる等化器部と、 外部の信号により書き込み時にデータ信号をビットライ
ン及びビットバーラインへ印加する第２スイッチング部
と、 外部の制御信号によりビットライン及びビットバーライ
ンの信号を増幅してビットライン及びビットバーライン
にフィードバックしてセンスアンプがセンシング可能な
ように増幅する増幅部とを備えることを特徴とする不揮
発性強誘電体メモリの制御回路。 - 【請求項４】 駆動信号を印加するためのワードライン
と、 データ信号を印加するためのビットライン及びビットバ
ーラインと、 データを格納する強誘電体キャパシタと、 ワードラインへの制御信号により強誘電体キャパシタの
両端とビットライン／ビットバーラインとの間をそれぞ
れスイッチングする第１スイッチング部と、 キャパシタの両端電圧の電圧差を増幅させる第１増幅部
と外部の信号により前記ビットライン及びビットバーラ
インにそれぞれ静電圧を供給する第２スイッチング部
と、 外部の信号によりビットライン及びビットバーラインを
接地電圧として等電位化させる等化器部と、 外部の信号により書き込み時にデータ信号をビットライ
ン及びビットバーラインに印加する第３スイッチング部
と、 外部の制御信号によりビットライン及びビットバーライ
ンの信号を増幅してビットライン及びビットバーライン
にフィードバックしてセンスアンプがセンシング可能な
ように増幅する第２増幅部とを備えることを特徴とする
不揮発性強誘電体メモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980011798A KR100268947B1 (ko) | 1998-04-03 | 1998-04-03 | 비휘발성 강유전체 메모리 및 그의 제어회로 |
| KR11798/1998 | 1998-04-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11297076A true JPH11297076A (ja) | 1999-10-29 |
| JP4351313B2 JP4351313B2 (ja) | 2009-10-28 |
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ID=19535795
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34828998A Expired - Fee Related JP4351313B2 (ja) | 1998-04-03 | 1998-12-08 | 不揮発性強誘電体メモリ及びその制御回路 |
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| Country | Link |
|---|---|
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| JP (1) | JP4351313B2 (ja) |
| KR (1) | KR100268947B1 (ja) |
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|---|---|---|---|---|
| JP2001319472A (ja) | 2000-05-10 | 2001-11-16 | Toshiba Corp | 半導体記憶装置 |
| KR100447790B1 (ko) * | 2001-12-04 | 2004-09-08 | 한국과학기술연구원 | 비파괴 판독형 비휘발성 강유전체 메모리의 쓰기 신호오류 방지 회로 및 방지 방법 |
| JP2003257184A (ja) * | 2002-02-28 | 2003-09-12 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US6809949B2 (en) * | 2002-05-06 | 2004-10-26 | Symetrix Corporation | Ferroelectric memory |
| KR100881823B1 (ko) * | 2007-08-31 | 2009-02-03 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리를 포함하는 ｒｆｉｄ 장치 |
| EP2221825A1 (en) * | 2009-02-05 | 2010-08-25 | Thomson Licensing | Non-volatile storage device with forgery-proof permanent storage option |
| KR102398144B1 (ko) * | 2014-09-26 | 2022-05-13 | 래디언트 테크놀러지즈, 인코포레이티드 | 강유전체 커패시터들을 이용하는 cmos 아날로그 메모리들 |
| WO2016085470A1 (en) * | 2014-11-25 | 2016-06-02 | Hewlett-Packard Development Company, L.P. | Bi-polar memristor |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4433390A (en) * | 1981-07-30 | 1984-02-21 | The Bendix Corporation | Power processing reset system for a microprocessor responding to sudden deregulation of a voltage |
| JPS59116685A (ja) * | 1982-12-23 | 1984-07-05 | セイコーインスツルメンツ株式会社 | 画像表示装置 |
| US4873664A (en) * | 1987-02-12 | 1989-10-10 | Ramtron Corporation | Self restoring ferroelectric memory |
| US4888630A (en) * | 1988-03-21 | 1989-12-19 | Texas Instruments Incorporated | Floating-gate transistor with a non-linear intergate dielectric |
| US4888733A (en) * | 1988-09-12 | 1989-12-19 | Ramtron Corporation | Non-volatile memory cell and sensing method |
| JPH0713877B2 (ja) * | 1988-10-19 | 1995-02-15 | 株式会社東芝 | 半導体メモリ |
| JP3270765B2 (ja) * | 1992-03-03 | 2002-04-02 | ローム株式会社 | 不揮発性記憶素子 |
| US5371699A (en) * | 1992-11-17 | 1994-12-06 | Ramtron International Corporation | Non-volatile ferroelectric memory with folded bit lines and method of making the same |
| US5390143A (en) * | 1993-05-17 | 1995-02-14 | Micron Semiconductor, Inc. | Non-volatile static memory devices and operational methods |
| JP3672954B2 (ja) * | 1994-12-26 | 2005-07-20 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| JPH098247A (ja) * | 1995-06-15 | 1997-01-10 | Hitachi Ltd | 半導体記憶装置 |
| US5680344A (en) * | 1995-09-11 | 1997-10-21 | Micron Technology, Inc. | Circuit and method of operating a ferrolectric memory in a DRAM mode |
| JP3622304B2 (ja) * | 1995-12-27 | 2005-02-23 | 株式会社日立製作所 | 半導体記憶装置 |
| US5684736A (en) * | 1996-06-17 | 1997-11-04 | Nuram Technology, Inc. | Multilevel memory cell sense amplifier system |
-
1998
- 1998-04-03 KR KR1019980011798A patent/KR100268947B1/ko not_active IP Right Cessation
- 1998-08-25 TW TW087113979A patent/TW396339B/zh not_active IP Right Cessation
- 1998-09-09 US US09/150,173 patent/US6031753A/en not_active Expired - Lifetime
- 1998-12-08 JP JP34828998A patent/JP4351313B2/ja not_active Expired - Fee Related
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