KR100881823B1 - 불휘발성 강유전체 메모리를 포함하는 ｒｆｉｄ 장치 - Google Patents

불휘발성 강유전체 메모리를 포함하는 ｒｆｉｄ 장치 Download PDF

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Abstract

본 발명은 불휘발성 강유전체 메모리를 포함하는 RFID 장치에 관한 것으로, 전원 공급이 중단된 상태에서 현재 RFID 태그의 데이터 처리 상태 및 값을 임시로 저장할 수 있는 기술을 개시한다. 이를 위해, 본 발명은 무선 주파수 신호를 입력받아 동작 명령신호를 출력하는 아날로그 블럭과, 동작 명령신호에 따라 어드레스 및 동작 조정신호를 생성하여 출력하고 해당하는 응답신호를 아날로그 블럭에 출력하며, 데이터 처리 상태 및 값에 대응하는 플래그 데이터를 생성하는 디지털 블럭과, 동작 조정신호에 의해 제어되어 불휘발성 강유전체 커패시터 소자에 데이터를 리드/라이트 하는 메모리 블럭을 포함하되, 메모리 블럭은 플래그 데이터를 입력받아 임시 저장하여 디지털 블럭에 출력하는 임시 메모리부를 포함한다.
RFID, 플래그 데이터

Description

불휘발성 강유전체 메모리를 포함하는 ＲＦＩＤ 장치{RFID DEVICE WITH NON-VOLATILE FERROELECTRIC MEMORY}
본 발명은 불휘발성 강유전체 메모리를 포함하는 RFID 장치에 관한 것으로, 특히 전원 공급이 중단된 상태에서 현재 RFID 태그의 데이터 처리 상태 및 값을 임시로 저장할 수 있는 기술이다.
일반적으로 불휘발성 강유전체 메모리 즉, FeRAM(Ferroelectric Random Access Memory)은 디램(DRAM;Dynamic Random Access Memory) 정도의 데이터 처리 속도를 갖고, 전원의 오프시에도 데이타가 보존되는 특성 때문에 차세대 기억 소자로 주목받고 있다.
이러한 FeRAM은 디램과 거의 유사한 구조를 갖는 기억소자로써 캐패시터의 재료로 강유전체를 사용하여 강유전체의 특성인 높은 잔류 분극을 이용한 것이다. 이와 같은 잔류 분극 특성으로 인하여 전계를 제거하더라도 데이터가 지워지지 않는다.
한편, RFID(Radio Frequency Identification) 장치는 무선 주파수를 이용하여 전자 태그를 부착한 객체를 리더가 자동으로 인식하고 정보를 읽는 기술로써 빠 른 인식 속도 및 많은 데이터의 저장 능력 등을 가지므로, 재고관리, 물류의 공급망 관리, 및 공장 자동화 등 다양한 응용분야에서 사용되고 있다.
RFID 장치는 크게 RFID 리더기와 RFID 태그로 구성될 수 있다. RFID 리더기는 내장형 또는 외장형 안테나를 포함하는데, 이러한 안테나는 활성 신호를 발산하여 전자기장, 즉, RF 필드를 형성한다. 그리고, RF 필드 내에 RFID 태그가 진입하면, RFID 태그는 RFID 리더기의 안테나에서 발산된 활성 신호를 수신하고, 수신된 활성 신호를 이용하여 태그 내에 저장되어 있는 정보를 RFID 리더기로 송신한다.
즉, RF 필드 내에 RFID 태그가 들어가게 되면, RFID 태그 내부에 구비된 안테나 코일에 교류의 유도 전압이 발생하는데, 이 유도 전압을 DC 전압으로 정류하여 칩에 필요한 전원으로 사용한다. 그리고, RFID 태그에 구비되는 칩은 일정 전압이 인가되면 작동을 하게 되며, 이때부터 메모리에 저장된 데이터를 RFID 리더기로 전송한다.
하나의 RFID 리더기의 판독범위 내에 복수의 RFID 태그가 존재하는 경우, RFID 리더기는 각 RFID 태그의 데이터 처리 상태를 판단할 필요성이 있다. 그런데, 종래의 RFID 태그는 RF 신호를 입력받아 내부에서 전원을 생성하여 사용하므로, RF 신호 상태에 따라 전원이 갑자기 끊어져서 현재 데이터 처리 상태 및 값이 사라질 수 있다. 따라서, 복수의 RFID 태그 중 어떤 RFID 태그가 RFID 리더기와 교신했는지 여부를 판단할 수 없게 된다.
그리고, RFID 태그는 전원이 다시 공급될 때 초기화되어 다시 데이터를 처리하므로, 데이터 처리 속도가 저하될 수 있으며, 또한, 이전 데이터 처리가 끝나지 못한 상황에서 다른 변경된 데이터가 처리될 수 있다.
본 발명은 다음과 같은 목적이 있다.
첫째, 불휘발성 강유전체 메모리를 포함하는 RFID 장치에서 전원 공급이 중단된 상태에서 현재 RFID 태그의 데이터 처리 상태 및 값을 임시로 저장할 수 있는데 그 목적이 있다.
둘째, 불휘발성 강유전체 메모리를 포함하는 RFID 장치에서 고용량의 강유전체 캐패시터를 이용하여 레이아웃 면적을 감소시킬 수 있는데 그 목적이 있다.
셋째, 불휘발성 강유전체 메모리를 포함하는 RFID 장치에서 현재 RFID 태그의 데이터 처리 상태 및 값을 저장하기 위한 시간을 변경 조정할 수 있는데 그 목적이 있다.
본 발명에 따른 불휘발성 강유전체 메모리를 포함하는 RFID 장치는 무선 주파수 신호를 입력받아 동작 명령신호를 출력하는 아날로그 블럭; 동작 명령신호에 따라 어드레스 및 동작 조정신호를 생성하여 출력하고 해당하는 응답신호를 아날로그 블럭에 출력하며, 데이터 처리 상태 및 값에 대응하는 플래그 데이터를 생성하는 디지털 블럭; 및 동작 조정신호에 의해 제어되어 불휘발성 강유전체 커패시터 소자에 데이터를 리드/라이트 하는 메모리 블럭을 포함하되, 메모리 블럭은 플래그 데이터를 입력받아 임시 저장하여 디지털 블럭에 출력하는 임시 메모리부를 포함하는 것을 특징으로 한다.
본 발명은 다음과 같은 효과를 제공한다.
첫째, 불휘발성 강유전체 메모리를 포함하는 RFID 장치에서 전원 공급이 중단된 상태에서 현재 RFID 태그의 데이터 처리 상태 및 값을 임시로 저장할 수 있는 효과를 제공한다.
둘째, 불휘발성 강유전체 메모리를 포함하는 RFID 장치에서 고용량의 강유전체 캐패시터를 이용하여 레이아웃 면적을 감소시킬 수 있는 효과를 제공한다.
셋째, 불휘발성 강유전체 메모리를 포함하는 RFID 장치에서 현재 RFID 태그의 데이터 처리 상태 및 값을 저장하기 위한 시간을 변경 조정할 수 있는 효과를 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하도록 한다.
도 1은 본 발명에 따른 불휘발성 강유전체 메모리를 포함하는 RFID 장치의 전체 구성도이다.
본 발명의 RFID(Radio Frequency Identification) 장치는 아날로그 블럭(100), 디지털 블럭(200) 및 불휘발성 강유전체 메모리(FeRAM;non-volatile ferroelectric random access memory;300)를 포함한다.
여기서, 아날로그 블럭(100)은 전압 멀티플라이어(Voltage Multiplier;110), 전압 리미터(Voltage Limiter;120), 모듈레이터(Modulator;130), 디모듈레이 터(Demodulator;140), 파워 온 리셋부(Power On Reset;150) 및 클럭 발생부(160)를 포함한다.
아날로그 블럭(100)의 안테나(10)는 외부의 리더기 또는 라이터기와 RFID 간에 무선 주파수 신호 RF를 송수신하기 위한 구성이다. 전압 멀티플라이어(110)는 안테나(10)로부터 인가되는 무선 주파수 신호 RF에 의해 RFID의 구동전압인 전원전압 VDD을 생성한다. 전압 리미터(120)는 안테나(10)로부터 인가된 무선 주파수 신호 RF의 전송 전압의 크기를 제한하여 디모듈레이터(140), 파워 온 리셋부(150) 및 클럭 발생부(160)에 출력한다.
또한, 모듈레이터(130)는 디지탈 블럭(200)으로부터 인가되는 응답 신호 RP를 모듈레이팅하여 안테나(10)에 전송한다. 디모듈레이터(140)는 전압 멀티플라이어(110)와 전압 리미터(120)의 출력전압에 따라 안테나(10)로부터 인가되는 무선 주파수 신호 RF에서 동작 명령 신호를 검출하여 명령신호 CMD를 디지털 블럭(200)에 출력한다.
파워 온 리셋부(150)는 전압 멀티플라이어(110)의 출력 전압 VDD을 감지하여 리셋 동작을 제어하기 위한 파워 온 리셋 신호 POR를 디지털 블럭(200)에 출력한다. 클럭 발생부(160)는 전압 멀티플라이어(110)의 출력 전압 VDD에 따라 디지탈 블럭(200)의 동작을 제어하기 위한 클럭 CLK를 디지탈 블럭(200)에 공급한다.
또한, 디지털 블럭(200)은 아날로그 블럭(100)으로부터 전원전압 VDD, 파워 온 리셋신호 POR, 클럭 CLK 및 명령 신호 CMD를 인가받아 명령신호를 해석하고 제어신호 및 처리 신호들을 생성하여 아날로그 블럭(100)에 해당하는 응답신호 RP를 출력한다. 그리고, 디지털 블럭(200)은 어드레스 ADD, 입/출력 데이터 I/O 및 제어신호 CTR를 FeRAM(300)에 출력한다.
FeRAM(300)은 불휘발성 강유전체 캐패시터 소자를 이용하여 데이터를 리드/라이트 하는 메모리 블럭이다. FeRAM(300)은 임시 메모리부(310)를 포함한다. 임시 메모리부(310)는 디지털 블럭(200)으로부터 플래그 데이터 입력신호 IN, IN_B를 인가받아 일정시간 저장하여 디지털 블럭(200)에 플래그 데이터 출력신호 OUT, OUT_B를 출력한다.
여기서, 플래그 데이터 입력신호 IN_B는 플래그 데이터 입력신호 IN의 반전 신호이고, 플래그 데이터 출력신호 OUT_B는 플래그 데이터 출력신호 OUT의 반전 신호이다.
이러한 임시 메모리부(310)는 RFID 태그의 동작 전압 VDD의 공급이 갑자기 중단되거나, 플래그 데이터를 변경하였을 경우 플래그 데이터의 상태를 임시로 저장하는 숏 텀(Short term) 메모리로서, 저장된 값을 짧은 기간 동안만 유지한다.
저장된 값의 유지 시간은 수초 이내이며, 임시 메모리부(310)의 프로그래밍, 즉 라이트 시간도 대략 2ms 이하로 짧은 특징이 있다. 따라서, 휘발성 메모리인 SRAM, DRAM이나, 비휘발성 메모리인 EEPROM과 다른 성격을 가지게 된다.
도 2는 본 발명의 제 1 실시예에 따른 임시 메모리부(310)의 상세 회로도이다.
임시 메모리부(310)는 데이터 저장부 DS1 및 출력 구동부 ODRV1를 포함한다.
데이터 저장부 DS1는 NMOS 트랜지스터 N1~N4 및 강유전체 캐패시터 FC1를 포 함한다. 전달 소자인 NMOS 트랜지스터 N1는 플래그 데이터 입력신호 IN 인가단과 저장 노드 SN1 사이에 연결되고, 게이트 단자와 드레인 단자가 공통 연결된다. 그리고, 전달 소자인 NMOS 트랜지스터 N2는 저장 노드 SN2와 플래그 데이터 입력신호 IN_B 인가단 사이에 연결되고, 게이트 단자와 소스 단자가 공통 연결된다.
래치 수단인 NMOS 트랜지스터 N3, N4는 크로스 커플드 연결되어 래치 구조를 이룬다. NMOS 트랜지스터 N3는 저장 노드 SN1와 접지전압 인가단 사이에 연결되고, 게이트 단자가 저장 노드 SN2에 연결된다. NMOS 트랜지스터 N4는 저장 노드 SN2와 접지전압 인가단 사이에 연결되고, 게이트 단자가 저장 노드 SN1에 연결된다. 그리고, 저장 소자인 강유전체 캐패시터 FC1는 저장 노드 SN1와 저장 노드 SN2 사이에 연결된다.
출력 구동부 ODRV1는 PMOS 트랜지스터 P1, P2 및 NMOS 트랜지스터 N5, N6를 포함한다. PMOS 트랜지스터 P1, P2 및 NMOS 트랜지스터 N5, N6는 레벨 쉬프터 구조를 이룬다.
여기서, 풀업 구동 수단인 PMOS 트랜지스터 P1, P2는 크로스 커플드 연결되어 래치 구조를 이룬다. PMOS 트랜지스터 P1는 전원전압 인가단과 플래그 데이터 출력신호 OUT 인가단 사이에 연결되고, 게이트 단자가 플래그 데이터 출력신호 OUT_B 인가단에 연결된다. PMOS 트랜지스터 P2는 전원전압 인가단과 플래그 데이터 출력신호 OUT_B 인가단 사이에 연결되고, 게이트 단자가 플래그 데이터 출력신호 OUT 인가단에 연결된다.
그리고, 풀다운 구동 소자인 NMOS 트랜지스터 N5는 PMOS 트랜지스터 P1의 드 레인 단자와 접지전압 인가단 사이에 연결되고, 게이트 단자가 저장 노드 SN2에 연결된다. 풀다운 구동 소자인 NMOS 트랜지스터 N6는 PMOS 트랜지스터 P2의 드레인 단자와 접지전압 인가단 사이에 연결되고, 게이트 단자가 저장 노드 SN1에 연결된다.
이러한 구성을 갖는 임시 메모리부(310)의 동작을 설명하면 다음과 같다.
먼저, 플래그 데이터 입력신호 IN가 전원전압 VDD 레벨로 인가되면 NMOS 트랜지스터 N1가 턴 온된다. 이때, NMOS 트랜지스터 N2는 턴 오프 상태를 유지한다.
그러면, 저장 노드 SN1 및 강유전체 캐패시터 FC1에 플래그 데이터 입력신호 IN의 전압이 충전된다. 그리고, NMOS 트랜지스터 N4가 턴 온되어 저장 노드 SN2에 충전된 플래그 데이터 입력신호 IN가 접지전압 인가단으로 방전된다.
그러면, NMOS 트랜지스터 N6 및 PMOS 트랜지스터 P1가 턴 온되어 플래그 데이터 출력신호 OUT가 전원전압 VDD 레벨로 출력된다. 여기서, 플래그 데이터 출력신호 OUT는 디지털 블럭(200)에 재저장된다.
그 다음, 전원전압 VDD이 임계전압 이하로 전압 강하되면 플래그 데이터 입력신호 IN, IN_B가 접지전압 VSS 레벨로 리셋(reset) 된다. 이에 따라, 저장 노드 SN1, SN2의 상태가 일정시간 유지된다. 이때, 저장 노드 SN1, SN2의 상태가 유지되는 시간은 강유전체 캐패시터 FC1의 용량 및 NMOS 트랜지스터 N1~N4에 흐르는 누설 전류량에 의해 결정된다.
즉, 강유전체 캐패시터 FC1의 용량이 크고, NMOS 트랜지스터 N1~N4에 흐르는 누설 전류량이 작은 경우 유지 시간이 길어지게 된다. 따라서, 전원이 오프(off) 된 상태에서도 플래그 데이터가 일정 시간 유지될 수 있다.
그 다음, 전원전압 VDD이 다시 상승하면 플래그 데이터 입력신호 IN는 리셋 상태에서 전원전압 VDD 레벨로 상승한다. 이때, 전원전압 VDD이 임계전압 이하로 전압 강하되지 않는 경우에는 전압 강하된 전압 레벨에서 전원전압 VDD 레벨로 상승하게 된다. 그러면, NMOS 트랜지스터 N1가 턴 온되어 저장 노드 SN1가 다시 충전된다.
이에 따라, 전원전압 VDD 공급이 갑자기 중지되거나 플래그 데이터의 상태가 변경되는 경우에도 임시 메모리부(310)에 플래그 데이터를 일정시간 저장할 수 있다. 그리고, 전원전압 VDD이 다시 공급되면 디지털 블럭(200) 내의 명령 처리기(state-machine)가 임시 메모리부(310)에 저장된 플래그 데이터를 리드하여 다시 라이트 하게 된다.
도 3은 본 발명의 제 2 실시예에 따른 임시 메모리부(310)의 상세 회로도이다.
임시 메모리부(310)는 익스크루시브 오아 게이트 XOR1, 데이터 저장부 DS2 및 출력 구동부 ODRV2를 포함한다.
여기서, 비교 소자인 익스크루시브 오아 게이트 XOR1는 플래그 데이터 입력신호 IN와 플래그 데이터 입력신호 IN_B를 비교한다. 이러한 익스크루시브 오아 게이트 XOR1는 플래그 데이터 입력신호 IN와 플래그 데이터 입력신호 IN_B를 인가받아 익스크루시브 오아 연산하여 라이트 인에이블 신호 WEN를 출력한다. 즉, 익스크루시브 오아 게이트 XOR1는 플래그 데이터 입력신호 IN와 플래그 데이터 입력신호 IN_B 간에 전위차가 발생하면 라이트 인에이블 신호 WEN를 하이 레벨로 출력한다.
데이터 저장부 DS2는 NMOS 트랜지스터 N7~N10 및 강유전체 캐패시터 FC2를 포함한다. 전달 소자인 NMOS 트랜지스터 N7는 플래그 데이터 입력신호 IN 인가단과 저장 노드 SN3 사이에 연결되어 게이트 단자를 통해 라이트 인에이블 신호 WEN를 인가받는다.
그리고, 전달 소자인 NMOS 트랜지스터 N8는 저장 노드 SN4와 플래그 데이터 입력신호 IN_B 인가단 사이에 연결되어 게이트 단자를 통해 라이트 인에이블 신호 WEN를 인가받는다.
래치 수단인 NMOS 트랜지스터 N9, N10는 크로스 커플드 연결되어 래치 구조를 이룬다. NMOS 트랜지스터 N9는 저장 노드 SN3와 접지전압 인가단 사이에 연결되고, 게이트 단자가 저장 노드 SN4에 연결된다. NMOS 트랜지스터 N10는 저장 노드 SN4와 접지전압 인가단 사이에 연결되고, 게이트 단자가 저장 노드 SN3에 연결된다. 강유전체 캐패시터 FC2는 저장 노드 SN3와 저장 노드 SN4 사이에 연결된다.
출력 구동부 ODRV2는 PMOS 트랜지스터 P3, P4 및 NMOS 트랜지스터 N11, N12를 포함한다. PMOS 트랜지스터 P3, P4 및 NMOS 트랜지스터 N11, N12는 레벨 쉬프터 구조를 이룬다.
여기서, 풀업 구동 수단인 PMOS 트랜지스터 P3, P4는 크로스 커플드 연결되어 래치 구조를 이룬다. PMOS 트랜지스터 P3는 전원전압 인가단과 플래그 데이터 출력신호 OUT 인가단 사이에 연결되고, 게이트 단자가 플래그 데이터 출력신호 OUT_B 인가단에 연결된다. PMOS 트랜지스터 P4는 전원전압 인가단과 플래그 데이터 출력신호 OUT_B 인가단 사이에 연결되고, 게이트 단자가 플래그 데이터 출력신호 OUT 인가단에 연결된다.
풀다운 구동 수단인 NMOS 트랜지스터 N11는 PMOS 트랜지스터 P3의 드레인 단자와 접지전압 인가단 사이에 연결되고, 게이트 단자가 저장 노드 SN4에 연결된다. 그리고, 풀다운 구동 수단인 NMOS 트랜지스터 N12는 PMOS 트랜지스터 P4의 드레인 단자와 접지전압 인가단 사이에 연결되고, 게이트 단자가 저장 노드 SN3에 연결된다.
이러한 구성을 갖는 임시 메모리부(310)의 동작을 설명하면 다음과 같다.
먼저, 라이트 동작 모드시 플래그 데이터 입력신호 IN는 전원전압 VDD 레벨로 인가되고, 플래그 데이터 입력신호 IN_B는 접지전압 VSS 레벨로 인가된다.
즉, 플래그 데이터 입력신호 IN와 플래그 데이터 입력신호 IN_B는 서로 반대 로직을 갖게 되어 라이트 인에이블 신호 WEN가 하이 레벨로 출력된다. 이에 따라, NMOS 트랜지스터 N7, N8가 동시에 턴 온된다.
그러면, 저장 노드 SN3 및 강유전체 캐패시터 FC2에 플래그 데이터 입력신호 IN의 전압이 충전된다. 그리고, NMOS 트랜지스터 N10가 턴 온되어 저장 노드 SN4의 전위가 접지전압 인가단으로 방전된다. 이때, NMOS 트랜지스터 N9는 턴 오프 상태를 유지한다.
그 다음, NMOS 트랜지스터 N12가 턴 온되어 플래그 데이터 출력신호 OUT_B가 접지전압 VSS 레벨로 출력된다. 이에 따라, PMOS 트랜지스터 P3가 턴 온되어 플래그 데이터 출력신호 OUT가 전원전압 VDD 레벨로 출력된다. 여기서, 플래그 데이터 출력신호 OUT가 디지털 블럭(200)에 재저장된다.
그 다음, 전원전압 VDD이 임계전압 이하로 전압 강하되면 플래그 데이터 입력신호 IN, IN_B가 접지전압 VSS 레벨로 리셋(reset) 된다. 그러면, 라이트 인에이블 신호 WEN가 로우 레벨이 되어 NMOS 트랜지스터 N7, N8이 턴 오프된다.
이에 따라, 저장 노드 SN3, SN4의 상태가 일정시간 유지된다. 이때, 저장 노드 SN3, SN4의 상태가 유지되는 시간은 강유전체 캐패시터 FC2의 용량 및 NMOS 트랜지스터 N7~N10에 흐르는 누설 전류량에 의해 결정된다.
즉, 강유전체 캐패시터 FC2의 용량이 크고, NMOS 트랜지스터 N7~N10에 흐르는 누설 전류량이 작은 경우 유지 시간이 길어지게 된다. 따라서, 전원이 오프(off) 된 상태에서도 플래그 데이터가 일정 시간 유지될 수 있다.
그 다음, 전원전압 VDD이 다시 상승하면 플래그 데이터 입력신호 IN는 리셋 상태에서 전원전압 VDD 레벨로 상승한다. 이때, 전원전압 VDD이 임계전압 이하로 전압 강하되지 않는 경우에는 전압 강하된 전압 레벨에서 전원전압 VDD 레벨로 상승하게 된다.
그러면, 라이트 인에이블 신호 WEN가 다시 하이 레벨이 된다. 그 다음, NMOS 트랜지스터 N7, N8가 턴 온되어 저장 노드 SN3가 다시 충전된다.
도 4는 본 발명의 제 3 실시예에 따른 임시 메모리부(310)의 상세 회로도이다.
임시 메모리부(310)는 익스크루시브 오아 게이트 XOR2, 데이터 저장부 DS3, 출력 구동부 ODRV3 및 강유전체 캐패시터 FC3, FC4를 포함한다.
비교 소자인 익스크루시브 오아 게이트 XOR2는 플래그 데이터 입력신호 IN와 플래그 데이터 입력신호 IN_B를 비교한다. 이러한 익스크루시브 오아 게이트 XOR2는 플래그 데이터 입력신호 IN와 플래그 데이터 입력신호 IN_B를 인가받아 익스크루시브 오아 연산하여 라이트 인에이블 신호 WEN를 출력한다.
데이터 저장부 DS3는 NMOS 트랜지스터 N13~N16를 포함한다. 전달 소자인 NMOS 트랜지스터 N13는 플래그 데이터 입력신호 IN 인가단과 저장 노드 SN5 사이에 연결되어 게이트 단자를 통해 라이트 인에이블 신호 WEN를 인가받는다.
그리고, 전달 소자인 NMOS 트랜지스터 N14는 저장 노드 SN6와 플래그 데이터 입력신호 IN_B 인가단 사이에 연결되어 게이트 단자를 통해 라이트 인에이블 신호 WEN를 인가받는다.
래치 수단인 NMOS 트랜지스터 N15, N16는 크로스 커플드 연결되어 래치 구조를 이룬다. NMOS 트랜지스터 N15는 저장 노드 SN5와 접지전압 인가단 사이에 연결되고, 게이트 단자가 저장 노드 SN6에 연결된다. NMOS 트랜지스터 N16는 저장 노드 SN6와 접지전압 인가단 사이에 연결되고, 게이트 단자가 저장 노드 SN5에 연결된다.
출력 구동부 ODRV3는 PMOS 트랜지스터 P5, P6 및 NMOS 트랜지스터 N17, N18를 포함한다. PMOS 트랜지스터 P15, P6 및 NMOS 트랜지스터 N17, N18는 레벨 쉬프터 구조를 이룬다.
여기서, 풀업 구동 수단인 PMOS 트랜지스터 P5, P6는 크로스 커플드 연결되어 래치 구조를 이룬다. PMOS 트랜지스터 P5는 전원전압 인가단과 플래그 데이터 출력신호 OUT 인가단 사이에 연결되고, 게이트 단자가 플래그 데이터 출력신호 OUT_B 인가단에 연결된다. PMOS 트랜지스터 P6는 전원전압 인가단과 플래그 데이터 출력신호 OUT_B 인가단 사이에 연결되고, 게이트 단자가 플래그 데이터 출력신호 OUT 인가단에 연결된다.
풀다운 구동 소자인 NMOS 트랜지스터 N17는 PMOS 트랜지스터 P5의 드레인 단자와 접지전압 인가단 사이에 연결되고, 게이트 단자가 저장 노드 SN6에 연결된다. 그리고, 풀다운 구동 소자인 NMOS 트랜지스터 N18는 PMOS 트랜지스터 P6의 드레인 단자와 접지전압 인가단 사이에 연결되고, 게이트 단자가 저장 노드 SN5에 연결된다.
저장 소자인 강유전체 캐패시터 FC3는 저장 노드 SN6와 접지전압 인가단 사이에 연결되고, 강유전체 캐패시터 FC4는 저장 노드 SN5와 접지전압 인가단 사이에 연결된다.
이러한 구성을 갖는 임시 메모리부(310)의 동작을 설명하면 다음과 같다.
먼저, 라이트 동작 모드시 플래그 데이터 입력신호 IN는 전원전압 VDD 레벨로 인가되고, 플래그 데이터 입력신호 IN_B는 접지전압 VSS 레벨로 인가된다.
즉, 플래그 데이터 입력신호 IN와 플래그 데이터 입력신호 IN_B는 서로 반대 로직을 갖게 되어 라이트 인에이블 신호 WEN가 하이 레벨로 출력된다. 이에 따라, NMOS 트랜지스터 N13, N14가 동시에 턴 온된다.
그러면, 저장 노드 SN5 및 강유전체 캐패시터 FC4에 플래그 데이터 입력신호 IN의 전압이 충전된다. 그리고, NMOS 트랜지스터 N16가 턴 온되어 저장 노드 SN6의 전위가 접지전압 인가단으로 방전된다. 이때, NMOS 트랜지스터 N15는 턴 오프 상태를 유지한다.
그 다음, NMOS 트랜지스터 N18가 턴 온되어 데이터 출력신호 OUT_B가 접지전압 VSS 레벨로 출력된다. 이에 따라, PMOS 트랜지스터 P5이 턴 온되어 플래그 데이터 출력신호 OUT가 전원전압 VDD 레벨로 출력된다. 여기서, 플래그 데이터 출력신호 OUT가 디지털 블럭(200)에 재저장된다.
그 다음, 전원전압 VDD이 임계전압 이하로 전압 강하되면 플래그 데이터 입력신호 IN, IN_B가 접지전압 VSS 레벨로 리셋(reset) 된다. 그러면, 라이트 인에이블 신호 WEN가 로우 레벨이 되어 NMOS 트랜지스터 N13, N14이 턴 오프된다.
이에 따라, 저장 노드 SN5, SN6의 상태가 일정시간 유지된다. 이때, 저장 노드 SN5, SN6의 상태가 유지되는 시간은 강유전체 캐패시터 FC4의 용량 및 NMOS 트랜지스터 N13~N16에 흐르는 누설 전류량에 의해 결정된다.
즉, 강유전체 캐패시터 FC4의 용량이 크고, NMOS 트랜지스터 N13~N16에 흐르는 누설 전류량이 작은 경우 유지 시간이 길어지게 된다. 따라서, 전원이 오프(off) 된 상태에서도 플래그 데이터가 일정 시간 유지될 수 있다.
그 다음, 전원전압 VDD이 다시 상승하면 플래그 데이터 입력신호 IN는 리셋 상태에서 전원전압 VDD 레벨로 상승한다. 이때, 전원전압 VDD이 임계전압 이하로 전압 강하되지 않는 경우에는 전압 강하된 전압 레벨에서 전원전압 VDD 레벨로 상승하게 된다.
그러면, 라이트 인에이블 신호 WEN가 다시 하이 레벨이 된다. 그 다음, NMOS 트랜지스터 N13, N14가 턴 온되어 저장 노드 SN5가 다시 충전된다.
도 5는 본 발명의 제 4 실시예에 따른 임시 메모리부(310)의 상세 회로도이다.
임시 메모리부(310)는 래치부 L1 및 데이터 저장부 DS4를 포함한다.
래치부 L1는 PMOS 트랜지스터 P7, P8를 포함한다. PMOS 트랜지스터 P7, P8는 크로스 커플드 연결된 래치 구조를 이룬다. PMOS 트랜지스터 P7는 전원전압 인가단과 플래그 데이터 출력신호 OUT 인가단 사이에 연결되고, 게이트 단자가 플래그 데이터 출력신호 OUT_B 인가단에 연결된다. PMOS 트랜지스터 P8는 전원전압 인가단과 플래그 데이터 출력신호 OUT_B 인가단 사이에 연결되고, 게이트 단자가 플래그 데이터 출력신호 OUT 인가단에 연결된다.
데이터 저장부 DS4는 NMOS 트랜지스터 N19~N22 및 강유전체 캐패시터 FC5를 포함한다. 전달 소자인 NMOS 트랜지스터 N19는 플래그 데이터 입력신호 IN 인가단과 플래그 데이터 출력신호 OUT 인가단 사이에 연결되고, 게이트 단자와 드레인 단자가 공통 연결된다.
그리고, 전달 소자인 NMOS 트랜지스터 N20는 플래그 데이터 출력신호 OUT_B 인가단과 플래그 데이터 입력신호 IN_B 인가단 사이에 연결되고, 게이트 단자와 소스 단자가 공통 연결된다.
래치 수단인 NMOS 트랜지스터 N21, N22는 크로스 커플드 연결되어 래치 구조를 이룬다. NMOS 트랜지스터 N21는 플래그 데이터 출력신호 OUT 인가단과 접지전압 인가단 사이에 연결되고, 게이트 단자가 플래그 데이터 출력신호 OUT_B 인가단에 연결된다.
NMOS 트랜지스터 N22는 플래그 데이터 출력신호 OUT_B 인가단과 접지전압 인가단 사이에 연결되고, 게이트 단자가 플래그 데이터 출력신호 OUT 인가단에 연결된다. 강유전체 캐패시터 FC5는 플래그 데이터 출력신호 OUT 인가단과 플래그 데이터 출력신호 OUT_B 인가단 사이에 연결된다.
이러한 구성을 갖는 임시 메모리부(310)의 동작을 설명하면 다음과 같다.
먼저, 플래그 데이터 입력신호 IN가 전원전압 VDD 레벨로 인가되면 NMOS 트랜지스터 N19가 턴 온된다. 이때, NMOS 트랜지스터 N20는 턴 오프 상태를 유지한다.
그러면, 강유전체 캐패시터 FC5 및 플래그 데이터 출력신호 OUT 인가단에 플래그 데이터 입력신호 IN의 전압이 충전된다. 그리고, NMOS 트랜지스터 N22가 턴 온되어 플래그 데이터 출력신호 OUT_B 인가단의 전위가 접지전압 인가단으로 방전된다.
그러면, PMOS 트랜지스터 P7가 턴 온되어 플래그 데이터 출력신호 OUT가 전원전압 VDD 레벨로 출력된다.
그 다음, 전원전압 VDD이 임계전압 이하로 전압 강하되면 플래그 데이터 입력신호 IN, IN_B가 접지전압 VSS 레벨로 리셋(reset) 된다. 그러면, NMOS 트랜지스터 N19, N20가 턴 오프된다.
이에 따라, 플래그 데이터 출력신호 OUT, OUT_B 인가단의 상태가 일정시간 유지된다. 이때, 플래그 데이터 출력신호 OUT, OUT_B 인가단의 상태가 유지되는 시 간은 강유전체 캐패시터 FC5의 용량 및 NMOS 트랜지스터 N19~N22에 흐르는 누설 전류량에 의해 결정된다.
즉, 강유전체 캐패시터 FC5의 용량이 크고, NMOS 트랜지스터 N19~N22에 흐르는 누설 전류량이 작은 경우 유지 시간이 길어지게 된다. 따라서, 전원이 오프(off) 된 상태에서도 플래그 데이터가 일정 시간 유지될 수 있다.
그 다음, 전원전압 VDD이 다시 상승하면 플래그 데이터 입력신호 IN는 리셋 상태에서 전원전압 VDD 레벨로 상승한다. 이때, 전원전압 VDD이 임계전압 이하로 전압 강하되지 않는 경우에는 전압 강하된 전압 레벨에서 전원전압 VDD 레벨로 상승하게 된다.
그러면, NMOS 트랜지스터 N19가 턴 온되어 플래그 데이터 출력신호 OUT 인가단의 전위가 다시 충전된다.
도 6은 본 발명의 제 5 실시예에 따른 임시 메모리부(310)의 상세 회로도이다.
임시 메모리부(310)는 익스크루시브 오아 게이트 XOR3, 래치부 L2 및 데이터 저장부 DS5를 포함한다.
비교 소자인 익스크루시브 오아 게이트 XOR3는 플래그 데이터 입력신호 IN와 플래그 데이터 입력신호 IN_B를 비교한다. 이러한 익스크루시브 오아 게이트 XOR3는 플래그 데이터 입력신호 IN와 플래그 데이터 입력신호 IN_B를 인가받아 익스크루시브 오아 연산하여 라이트 인에이블 신호 WEN를 출력한다.
래치부 L2는 PMOS 트랜지스터 P9, P10를 포함한다. PMOS 트랜지스터 P9, P10 는 크로스 커플드 연결된 래치 구조를 이룬다. PMOS 트랜지스터 P9는 전원전압 인가단과 플래그 데이터 출력신호 OUT 인가단 사이에 연결되고, 게이트 단자가 플래그 데이터 출력신호 OUT_B 인가단에 연결된다.
PMOS 트랜지스터 P10는 전원전압 인가단과 플래그 데이터 출력신호 OUT_B 인가단 사이에 연결되고, 게이트 단자가 플래그 데이터 출력신호 OUT 인가단에 연결된다.
데이터 저장부 DS5는 NMOS 트랜지스터 N23~N26 및 강유전체 캐패시터 FC6를 포함한다. 전달 소자인 NMOS 트랜지스터 N23는 플래그 데이터 입력신호 IN 인가단과 플래그 데이터 출력신호 OUT 인가단 사이에 연결되어 게이트 단자를 통해 라이트 인에이블 신호 WEN를 인가받는다.
그리고, 전달 소자인 NMOS 트랜지스터 N24는 플래그 데이터 출력신호 OUT_B 인가단와 플래그 데이터 입력신호 IN_B 인가단 사이에 연결되어 게이트 단자를 통해 라이트 인에이블 신호 WEN를 인가받는다.
래치 수단인 NMOS 트랜지스터 N25, N26는 크로스 커플드 연결되어 래치 구조를 이룬다. NMOS 트랜지스터 N25는 플래그 데이터 출력신호 OUT 인가단과 접지전압 인가단 사이에 연결되고, 게이트 단자가 플래그 데이터 출력신호 OUT_B 인가단에 연결된다.
NMOS 트랜지스터 N26는 플래그 데이터 출력신호 OUT_B 인가단과 접지전압 인가단 사이에 연결되고, 게이트 단자가 플래그 데이터 출력신호 OUT 인가단에 연결된다. 강유전체 캐패시터 FC6는 플래그 데이터 출력신호 OUT 인가단과 플래그 데이 터 출력신호 OUT_B 인가단 사이에 연결된다.
이러한 구성을 갖는 임시 메모리부(310)의 동작을 설명하면 다음과 같다.
먼저, 라이트 동작 모드시 플래그 데이터 입력신호 IN는 전원전압 VDD 레벨로 인가되고, 플래그 데이터 입력신호 IN_B는 접지전압 VSS 레벨로 인가된다.
즉, 플래그 데이터 입력신호 IN와 플래그 데이터 입력신호 IN_B는 서로 반대 로직을 갖게 되어 라이트 인에이블 신호 WEN가 하이 레벨로 출력된다. 이에 따라, NMOS 트랜지스터 N23, N24가 동시에 턴 온된다.
그러면, 강유전체 캐패시터 FC6 및 플래그 데이터 출력신호 OUT 인가단에 플래그 데이터 입력신호 IN의 전압이 충전된다. 그리고, NMOS 트랜지스터 N26가 턴 온되어 플래그 데이터 출력신호 OUT_B 인가단의 전위가 접지전압 인가단으로 방전된다.
그러면, PMOS 트랜지스터 P9가 턴 온되어 플래그 데이터 출력신호 OUT가 전원전압 VDD 레벨로 출력된다.
그 다음, 전원전압 VDD이 임계전압 이하로 전압 강하되면 플래그 데이터 입력신호 IN, IN_B가 접지전압 VSS 레벨로 리셋(reset) 된다. 그러면, 라이트 인에이블 신호 WEN가 로우 레벨로 출력된다.
이에 따라, NMOS 트랜지스터 N23, N24가 턴 오프되어 플래그 데이터 출력신호 OUT, OUT_B 인가단의 상태가 일정시간 유지된다. 이때, 플래그 데이터 출력신호 OUT, OUT_B 인가단의 상태가 유지되는 시간은 강유전체 캐패시터 FC6의 용량 및 NMOS 트랜지스터 N23~N26에 흐르는 누설 전류량에 의해 결정된다.
즉, 강유전체 캐패시터 FC6의 용량이 크고, NMOS 트랜지스터 N23~N26에 흐르는 누설 전류량이 작은 경우 유지 시간이 길어지게 된다. 따라서, 전원이 오프(off) 된 상태에서도 플래그 데이터가 일정 시간 유지될 수 있다.
그 다음, 전원전압 VDD이 다시 상승하면 플래그 데이터 입력신호 IN는 리셋 상태에서 전원전압 VDD 레벨로 상승한다. 이때, 전원전압 VDD이 임계전압 이하로 전압 강하되지 않는 경우에는 전압 강하된 전압 레벨에서 전원전압 VDD 레벨로 상승하게 된다.
그러면, 라이트 인에이블 신호 WEN가 다시 하이 레벨이 되어 NMOS 트랜지스터 N23, N24가 턴 온된다. 이에 따라, 플래그 데이터 출력신호 OUT 인가단의 전위가 다시 충전된다.
도 7은 본 발명의 제 6 실시예에 따른 임시 메모리부(310)의 상세 회로도이다.
임시 메모리부(310)는 래치부 L3, 데이터 저장부 DS6 및 강유전체 캐패시터 FC7, FC8를 포함한다.
래치부 L3는 PMOS 트랜지스터 P11, P12를 포함한다. PMOS 트랜지스터 P11, P12는 크로스 커플드 연결된 래치 구조를 이룬다. PMOS 트랜지스터 P11는 전원전압 인가단과 플래그 데이터 출력신호 OUT 인가단 사이에 연결되고, 게이트 단자가 플래그 데이터 출력신호 OUT_B 인가단에 연결된다. PMOS 트랜지스터 P12는 전원전압 인가단과 플래그 데이터 출력신호 OUT_B 인가단 사이에 연결되고, 게이트 단자가 플래그 데이터 출력신호 OUT 인가단에 연결된다.
데이터 저장부 DS4는 NMOS 트랜지스터 N27~N30를 포함한다. 전달 소자인 NMOS 트랜지스터 N27는 플래그 데이터 입력신호 IN 인가단과 플래그 데이터 출력신호 OUT 인가단 사이에 연결되고, 게이트 단자와 드레인 단자가 공통 연결된다. 그리고, 전달 소자인 NMOS 트랜지스터 N28는 플래그 데이터 출력신호 OUT_B 인가단과 플래그 데이터 입력신호 IN_B 인가단 사이에 연결되고, 게이트 단자와 소스 단자가 공통 연결된다.
NMOS 트랜지스터 N29, N30는 크로스 커플드 연결되어 래치 구조를 이룬다. NMOS 트랜지스터 N27는 플래그 데이터 출력신호 OUT 인가단과 접지전압 인가단 사이에 연결되고, 게이트 단자가 플래그 데이터 출력신호 OUT_B 인가단에 연결된다.
NMOS 트랜지스터 N28는 플래그 데이터 출력신호 OUT_B 인가단과 접지전압 인가단 사이에 연결되고, 게이트 단자가 플래그 데이터 출력신호 OUT 인가단에 연결된다.
저장 소자인 강유전체 캐패시터 FC7는 플래그 데이터 출력신호 OUT_B 인가단과 접지전압 인가단 사이에 연결되고, 강유전체 캐패시터 FC8는 플래그 데이터 출력신호 OUT 인가단과 접지전압 인가단 사이에 연결된다.
이러한 구성을 갖는 임시 메모리부(310)의 동작을 설명하면 다음과 같다.
먼저, 플래그 데이터 입력신호 IN가 전원전압 VDD 레벨로 인가되면 NMOS 트랜지스터 N27가 턴 온된다. 이때, NMOS 트랜지스터 N28는 턴 오프 상태를 유지한다.
그러면, 강유전체 캐패시터 FC8 및 플래그 데이터 출력신호 OUT 인가단에 플 래그 데이터 입력신호 IN가 충전된다. 그리고, NMOS 트랜지스터 N30가 턴 온되어 플래그 데이터 출력신호 OUT_B 인가단의 전위가 접지전압 인가단으로 방전된다.
그러면, PMOS 트랜지스터 P11가 턴 온되어 플래그 데이터 출력신호 OUT가 전원전압 VDD 레벨로 출력된다.
그 다음, 전원전압 VDD이 임계전압 이하로 전압 강하되면 플래그 데이터 입력신호 IN, IN_B가 접지전압 VSS 레벨로 리셋(reset) 된다. 그러면, NMOS 트랜지스터 N27, N28가 턴 오프된다.
이에 따라, 플래그 데이터 출력신호 OUT, OUT_B 인가단의 상태가 일정시간 유지된다. 이때, 플래그 데이터 출력신호 OUT, OUT_B 인가단의 상태가 유지되는 시간은 강유전체 캐패시터 FC8의 용량 및 NMOS 트랜지스터 N27~N30에 흐르는 누설 전류량에 의해 결정된다.
즉, 강유전체 캐패시터 FC8의 용량이 크고, NMOS 트랜지스터 N27~N30에 흐르는 누설 전류량이 작은 경우 유지 시간이 길어지게 된다. 따라서, 전원이 오프(off) 된 상태에서도 플래그 데이터가 일정 시간 유지될 수 있다.
그 다음, 전원전압 VDD이 다시 상승하면 플래그 데이터 입력신호 IN는 접지전압 VSS 레벨에서 전원전압 VDD 레벨로 상승한다. 이때, 전원전압 VDD이 임계전압 이하로 전압 강하되지 않는 경우에는 전압 강하된 전압 레벨에서 전원전압 VDD 레벨로 상승하게 된다.
그러면, NMOS 트랜지스터 N27가 턴 온되어 플래그 데이터 출력신호 OUT 인가단의 전위가 다시 충전된다.
도 8은 본 발명의 제 7 실시예에 따른 임시 메모리부(310)의 상세 회로도이다.
본 발명의 임시 메모리부(310)는 익스크루시브 오아 게이트 XOR4, 래치부 L4, 데이터 저장부 DS7 및 강유전체 캐패시터 FC9, FC10를 포함한다.
비교 소자인 익스크루시브 오아 게이트 XOR4는 플래그 데이터 입력신호 IN와 플래그 데이터 입력신호 IN_B를 비교한다. 이러한 익스크루시브 오아 게이트 XOR4는 플래그 데이터 입력신호 IN와 플래그 데이터 입력신호 IN_B를 인가받아 익스크루시브 오아 연산하여 라이트 인에이블 신호 WEN를 출력한다.
래치부 L4는 PMOS 트랜지스터 P13, P14를 포함한다. PMOS 트랜지스터 P13, P14는 크로스 커플드 연결된 래치 구조를 이룬다.
PMOS 트랜지스터 P13는 전원전압 인가단과 플래그 데이터 출력신호 OUT 인가단 사이에 연결되고, 게이트 단자가 플래그 데이터 출력신호 OUT_B 인가단에 연결된다. PMOS 트랜지스터 P14는 전원전압 인가단과 플래그 데이터 출력신호 OUT_B 인가단 사이에 연결되고, 게이트 단자가 플래그 데이터 출력신호 OUT 인가단에 연결된다.
데이터 저장부 DS4는 NMOS 트랜지스터 N31~N34를 포함한다. 전달 소자인 NMOS 트랜지스터 N31는 플래그 데이터 입력신호 IN 인가단과 플래그 데이터 출력신호 OUT 인가단 사이에 연결되어 게이트 단자를 통해 라이트 인에이블 신호 WEN를 인가받는다.
그리고, 전달 소자인 NMOS 트랜지스터 N32는 플래그 데이터 출력신호 OUT_B 인가단과 플래그 데이터 입력신호 IN_B 인가단 사이에 연결되어 게이트 단자를 통해 라이트 인에이블 신호 WEN를 인가받는다.
NMOS 트랜지스터 N33, N34는 크로스 커플드 연결되어 래치 구조를 이룬다. NMOS 트랜지스터 N33는 플래그 데이터 출력신호 OUT 인가단과 접지전압 인가단 사이에 연결되고, 게이트 단자가 플래그 데이터 출력신호 OUT_B 인가단에 연결된다.
NMOS 트랜지스터 N34는 플래그 데이터 출력신호 OUT_B 인가단과 접지전압 인가단 사이에 연결되고, 게이트 단자가 플래그 데이터 출력신호 OUT 인가단에 연결된다.
강유전체 캐패시터 FC9는 플래그 데이터 출력신호 OUT_B 인가단과 접지전압 인가단 사이에 연결되고, 강유전체 캐패시터 FC10는 플래그 데이터 출력신호 OUT 인가단과 접지전압 인가단 사이에 연결된다.
이러한 구성을 갖는 임시 메모리부(310)의 동작을 설명하면 다음과 같다.
먼저, 라이트 동작 모드시 플래그 데이터 입력신호 IN는 전원전압 VDD 레벨로 인가되고, 플래그 데이터 입력신호 IN_B는 접지전압 VSS 레벨로 인가된다.
즉, 플래그 데이터 입력신호 IN와 플래그 데이터 입력신호 IN_B는 서로 반대 로직을 갖게 되어 라이트 인에이블 신호 WEN가 하이 레벨로 출력된다. 이에 따라, NMOS 트랜지스터 N31, N32가 동시에 턴 온된다.
그러면, 강유전체 캐패시터 FC10 및 플래그 데이터 출력신호 OUT 인가단에 플래그 데이터 입력신호 IN의 전압이 충전된다. 그리고, NMOS 트랜지스터 N34가 턴 온되어 플래그 데이터 출력신호 OUT_B 인가단의 전위가 접지전압 인가단으로 방전 된다.
그러면, PMOS 트랜지스터 P13가 턴 온되어 플래그 데이터 출력신호 OUT가 전원전압 VDD 레벨로 출력된다.
그 다음, 전원전압 VDD이 임계전압 이하로 전압 강하되면 플래그 데이터 입력신호 IN, IN_B가 접지전압 VSS 레벨로 리셋(reset) 된다. 그러면, 라이트 인에이블 신호 WEN가 로우 레벨로 출력된다.
이에 따라, NMOS 트랜지스터 N31, N32가 턴 오프되어 플래그 데이터 출력신호 OUT, OUT_B 인가단의 상태가 일정시간 유지된다. 이때, 플래그 데이터 출력신호 OUT, OUT_B 인가단의 상태가 유지되는 시간은 강유전체 캐패시터 FC10의 용량 및 NMOS 트랜지스터 N31~N34에 흐르는 누설 전류량에 의해 결정된다.
즉, 강유전체 캐패시터 FC10의 용량이 크고, NMOS 트랜지스터 N31~N34에 흐르는 누설 전류량이 작은 경우 유지 시간이 길어지게 된다. 따라서, 전원이 오프(off) 된 상태에서도 플래그 데이터가 일정 시간 유지될 수 있다.
그 다음, 전원전압 VDD이 다시 상승하면 플래그 데이터 입력신호 IN는 접지전압 VSS 레벨에서 전원전압 VDD 레벨로 상승한다. 이때, 전원전압 VDD이 임계전압 이하로 전압 강하되지 않는 경우에는 전압 강하된 전압 레벨에서 전원전압 VDD 레벨로 상승하게 된다.
그러면, 라이트 인에이블 신호 WEN가 다시 하이 레벨이 되어 NMOS 트랜지스터 N31, N32가 턴 온된다. 이에 따라, 플래그 데이터 출력신호 OUT 인가단의 전위가 다시 충전된다.
도 1은 본 발명에 따른 불휘발성 강유전체 메모리를 포함하는 RFID 장치의 전체 구성도.
도 2는 본 발명의 제 1 실시예에 따른 임시 메모리부의 상세 회로도.
도 3은 본 발명의 제 2 실시예에 따른 임시 메모리부의 상세 회로도.
도 4는 본 발명의 제 3 실시예에 따른 임시 메모리부의 상세 회로도.
도 5는 본 발명의 제 4 실시예에 따른 임시 메모리부의 상세 회로도.
도 6은 본 발명의 제 5 실시예에 따른 임시 메모리부의 상세 회로도.
도 7은 본 발명의 제 6 실시예에 따른 임시 메모리부의 상세 회로도.
도 8은 본 발명의 제 7 실시예에 따른 임시 메모리부의 상세 회로도.

Claims (30)

  1. 무선 주파수 신호를 입력받아 동작 명령신호를 출력하는 아날로그 블럭;
    상기 동작 명령신호에 따라 어드레스 및 동작 조정신호를 생성하여 출력하고 해당하는 응답신호를 상기 아날로그 블럭에 출력하며, 데이터 처리 상태 및 값에 대응하는 플래그 데이터를 생성하는 디지털 블럭; 및
    상기 동작 조정신호에 의해 제어되어 불휘발성 강유전체 커패시터 소자에 데이터를 리드/라이트 하는 메모리 블럭을 포함하되, 상기 메모리 블럭은
    상기 플래그 데이터를 입력받아 임시 저장하여 상기 디지털 블럭에 출력하는 임시 메모리부를 포함하는 불휘발성 메모리
    를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID 장치.
  2. 제 1 항에 있어서, 상기 임시 메모리부는 상기 디지털 블럭에 공급되는 전원전압이 임계전압 이하로 전압 강하되는 경우 상기 플래그 데이터를 일정시간 저장하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID 장치.
  3. 제 1 항에 있어서, 상기 임시 메모리부는
    상기 플래그 데이터를 임시 저장하는 제 1 데이터 저장부; 및
    상기 데이터 저장부의 출력을 구동하는 출력 구동부
    를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID 장치.
  4. 제 3 항에 있어서, 상기 제 1 데이터 저장부는
    상기 플래그 데이터를 제 1 저장 노드로 전달하는 제 1 전달 소자;
    상기 플래그 데이터의 반전 데이터를 제 2 저장 노드로 전달하는 제 2 전달 소자;
    상기 제 1 및 제 2 저장 노드의 전위를 충전하는 제 1 저장 소자; 및
    상기 제 1 및 제 2 저장 노드의 전위를 래치하는 제 1 래치 수단
    를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID 장치.
  5. 제 4 항에 있어서, 상기 제 1 전달 소자는 상기 플래그 데이터의 인가단과 상기 제 1 저장 노드 사이에 연결되어 게이트 단자를 통해 상기 플래그 데이터를 인가받는 제 1 NMOS 트랜지스터인 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID 장치.
  6. 제 4 항에 있어서, 상기 제 2 전달 소자는 상기 반전 데이터의 인가단과 상기 제 2 저장 노드 사이에 연결되어 게이트 단자를 통해 상기 반전 데이터를 인가받는 제 2 NMOS 트랜지스터인 것을 특징으로 하는 불휘발성 강유전체 메모리를 포 함하는 RFID 장치.
  7. 제 4 항에 있어서, 상기 제 1 저장 소자는 상기 제 1 저장 노드와 상기 제 2 저장 노드 사이에 연결된 제 1 강유전체 캐패시터인 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID 장치.
  8. 제 4 항에 있어서, 상기 제 1 래치 수단은 상기 제 1 및 제 2 저장 노드와 접지전압 인가단에 각각 연결되고, 게이트 단자가 크로스 커플드 연결된 제 3 및 제 4 NMOS 트랜지스터인 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID 장치.
  9. 제 4 항에 있어서, 상기 임시 메모리부는 상기 플래그 데이터와 상기 반전 데이터를 비교하여 라이트 인에이블 신호를 출력하는 제 1 비교 소자를 더 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID 장치.
  10. 제 9 항에 있어서, 상기 제 1 비교 소자는 익스크루시브 오아 게이트인 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID 장치.
  11. 제 9 항에 있어서, 상기 제 1 전달 소자는 상기 플래그 데이터의 인가단과 상기 제 1 저장 노드 사이에 연결되어 상기 라이트 인에이블 신호를 인가받는 제 5 NMOS 트랜지스터인 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID 장치.
  12. 제 9 항에 있어서, 상기 제 2 전달 소자는 상기 반전 데이터의 인가단과 상기 제 2 저장 노드 사이에 연결되어 상기 라이트 인에이블 신호를 인가받는 제 6 NMOS 트랜지스터인 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID 장치.
  13. 제 9 항에 있어서, 상기 제 1 저장 소자는 상기 제 1 저장 노드와 접지전압 인가단 사이에 연결된 제 2 강유전체 캐패시터인 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID 장치.
  14. 제 9 항에 있어서, 상기 제 1 저장 소자는 상기 제 2 저장 노드와 접지전압 인가단 사이에 연결된 제 3 강유전체 캐패시터인 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID 장치.
  15. 제 4 항에 있어서, 상기 출력 구동부는
    상기 데이터 저장부의 출력을 풀업 구동하는 제 1 구동 수단; 및
    상기 데이터 저장부의 출력을 풀다운 구동하는 제 2 구동 수단
    을 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID 장치.
  16. 제 15 항에 있어서, 상기 제 1 구동 수단은 전원전압 인가단과 출력단 사이에 연결되고, 게이트 단자가 크로스 커플드 연결된 제 1 및 제 2 PMOS 트랜지스터인 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID 장치.
  17. 제 15 항에 있어서, 상기 제 2 구동 수단은 출력단과 접지전압 인가단 사이에 연결되고, 게이트 단자가 상기 제 1 및 제 2 저장 노드에 각각 연결된 제 7 및 제 8 NMOS 트랜지스터인 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID 장치.
  18. 제 1 항에 있어서, 상기 임시 메모리부는
    상기 플래그 데이터를 임시 저장하는 제 2 데이터 저장부; 및
    상기 제 2 데이터 저장부의 출력을 래치하는 제 2 래치 수단
    을 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID 장치.
  19. 제 18 항에 있어서, 상기 제 2 데이터 저장부는
    상기 플래그 데이터를 제 1 출력 노드로 전달하는 제 3 전달 소자;
    상기 플래그 데이터의 반전 데이터를 제 2 출력 노드로 전달하는 제 4 전달 소자;
    상기 제 1 및 제 2 출력 노드의 전위를 충전하는 제 2 저장 소자; 및
    상기 제 1 및 제 2 출력 노드의 전위를 래치하는 제 3 래치 수단
    를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID 장치.
  20. 제 19 항에 있어서, 상기 제 3 전달 소자는 상기 플래그 데이터의 인가단과 상기 제 1 출력 노드 사이에 연결되어 게이트 단자를 통해 상기 플래그 데이터를 인가받는 제 9 NMOS 트랜지스터인 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID 장치.
  21. 제 19 항에 있어서, 상기 제 4 전달 소자는 상기 반전 데이터의 인가단과 상기 제 2 출력 노드 사이에 연결되어 게이트 단자를 통해 상기 반전 데이터를 인가받는 제 10 NMOS 트랜지스터인 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID 장치.
  22. 제 19 항에 있어서, 상기 제 2 저장 소자는 상기 제 1 출력 노드와 상기 제 2 출력 노드 사이에 연결된 제 4 강유전체 캐패시터인 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID 장치.
  23. 제 19 항에 있어서, 상기 제 3 래치 수단은 상기 제 1 및 제 2 출력 노드와 접지전압 인가단에 각각 연결되고, 게이트 단자가 크로스 커플드 연결된 제 11 및 제 12 NMOS 트랜지스터인 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID 장치.
  24. 제 19 항에 있어서, 상기 임시 메모리부는 상기 플래그 데이터와 상기 반전 데이터를 비교하여 라이트 인에이블 신호를 출력하는 제 2 비교 소자를 더 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID 장치.
  25. 제 24 항에 있어서, 상기 제 2 비교 소자는 익스크루시브 오아 게이트인 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID 장치.
  26. 제 24 항에 있어서, 상기 제 3 전달 소자는 상기 플래그 데이터의 인가단과 상기 제 1 출력 노드 사이에 연결되어 상기 라이트 인에이블 신호를 인가받는 제 13 NMOS 트랜지스터인 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID 장치.
  27. 제 24 항에 있어서, 상기 제 4 전달 소자는 상기 반전 데이터의 인가단과 상기 제 2 출력 노드 사이에 연결되어 상기 라이트 인에이블 신호를 인가받는 제 14 NMOS 트랜지스터인 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID 장치.
  28. 제 24 항에 있어서, 상기 제 2 저장 소자는 상기 제 1 출력 노드와 접지전압 인가단 사이에 연결된 제 5 강유전체 캐패시터인 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID 장치.
  29. 제 24 항에 있어서, 상기 제 2 저장 소자는 상기 제 2 출력 노드와 접지전압 인가단 사이에 연결된 제 6 강유전체 캐패시터인 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID 장치.
  30. 제 18 항에 있어서, 상기 제 2 래치 수단은 전원전압 인가단과 상기 제 1 및 제 2 출력 노드 사이에 각각 연결되고, 게이트 단자가 크로스 커플드 연결된 제 3 및 제 4 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 불휘발성 강유전체 메모리를 포함하는 RFID 장치.
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