KR100520653B1 - 전원 제어 기능을 갖는 불휘발성 강유전체 메모리 장치 - Google Patents

전원 제어 기능을 갖는 불휘발성 강유전체 메모리 장치 Download PDF

Info

Publication number
KR100520653B1
KR100520653B1 KR10-2003-0086454A KR20030086454A KR100520653B1 KR 100520653 B1 KR100520653 B1 KR 100520653B1 KR 20030086454 A KR20030086454 A KR 20030086454A KR 100520653 B1 KR100520653 B1 KR 100520653B1
Authority
KR
South Korea
Prior art keywords
power supply
voltage
input
output
data
Prior art date
Application number
KR10-2003-0086454A
Other languages
English (en)
Other versions
KR20050052877A (ko
Inventor
강희복
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2003-0086454A priority Critical patent/KR100520653B1/ko
Priority to US10/876,466 priority patent/US7099177B2/en
Publication of KR20050052877A publication Critical patent/KR20050052877A/ko
Application granted granted Critical
Publication of KR100520653B1 publication Critical patent/KR100520653B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels

Abstract

본 발명은 전원 제어 기능을 갖는 불휘발성 강유전체 메모리 장치에 관한 것으로, 셀 캐패시터에 인가되는 전원을 안정적으로 제어하여 센싱 마진을 향상시킬 수 있도록 하는 기술을 개시한다. 이러한 본 발명은, 셀 캐패시터에 가장 높은 전압을 인가하기 위하여 셀의 동작 전압을 외부의 공급 전압에 따라 제어하고, 그 밖의 주변회로에 저전압을 인가하기 위하여 외부 전압을 전압강하시킨 전원전압을 인가시키는 불휘발성 강유전체 메모리 장치에 있어서, 공급되는 전압의 레벨에 따라 입/출력부의 내부에 정전기 방전 기능을 수행하는 ESD(Electro Static Discharge) 회로를 다르게 구현하여 전원을 안정화시킬 수 있도록 한다.

Description

전원 제어 기능을 갖는 불휘발성 강유전체 메모리 장치{Non-volatile ferroelectric memory device for controlling power supply}
본 발명은 전원 제어 기능을 갖는 불휘발성 강유전체 메모리 장치에 관한 것으로, 셀 캐패시터에 인가되는 전원을 안정적으로 제어하여 센싱 마진을 향상시킬 수 있도록 하는 기술이다.
일반적으로 불휘발성 강유전체 메모리 즉, FeRAM(Ferroelectric Random Access Memory)은 디램(DRAM;Dynamic Random Access Memory) 정도의 데이터 처리 속도를 갖고, 전원의 오프시에도 데이타가 보존되는 특성 때문에 차세대 기억 소자로 주목받고 있다.
이러한 FeRAM은 디램과 거의 유사한 구조를 갖는 기억소자로써 캐패시터의 재료로 강유전체를 사용하여 강유전체의 특성인 높은 잔류 분극을 이용한 것이다. 이와 같은 잔류 분극 특성으로 인하여 전계를 제거하더라도 데이터가 지워지지 않는다.
상술된 FeRAM에 관한 기술내용은 본 발명과 동일 발명자에 의해 출원된 대한민국 특허 출원 제 2001-57275호에 개시된 바 있다. 따라서, FeRAM에 관한 기본적인 구성 및 그 동작에 관한 자세한 설명은 생략하기로 한다.
한편, 반도체 메모리 칩은 시스템의 구조 및 특성에 따라 1V부터 5V의 영역까지 다양한 동작 전원의 범위를 요구한다. 특히, 반도체 메모리 소자의 공정 패턴 사이즈가 미세화됨에 따라 CMOS 소자의 동작 전압도 동일한 비율로 강하되고 있다. 또한, CMOS 소자의 동작 전압이 강하될 경우 전력 소모도 감소하게 된다.
일반적으로 상술된 불휘발성 강유전체 메모리 셀 내의 캐패시터는 비교적 높은 전압이 필요한 부분에 해당한다. 이에 따라, 불휘발성 강유전체 메모리의 셀 동작시에는 전원전압 VCC을 펌핑하여 외부 전원전압 VEXT 레벨로 상승시켜 사용하게 된다.
그런데, 이러한 경우 셀 캐패시터 이외에도 높은 전압이 불필요한 주변회로에도 전압 레벨이 높은 외부 전원전압 VEXT이 인가되므로 전력 소모가 증가되는 문제점이 있다. 또한, 메모리 셀의 전원을 제어하기 위한 전원 공급 회로가 칩 외부에 별도로 구비되어 있기 때문에 전체적인 시스템 보드의 면적이 증가하게 되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로 다음과 같은 목적을 갖는다.
첫째, 셀의 동작 전압을 외부의 공급 전압에 따라 제어하고, 그 밖의 주변회로에 외부 전원전압을 전압강하시킨 전원전압을 인가시킴으로써 셀의 센싱 마진을 향상시키고 불필요한 전력 소모를 줄이도록 하는데 그 목적이 있다.
둘째, 다양한 동작전원의 전압 레벨에 대응하여 입/출력부의 내부에 정전기 방전 기능을 수행하는 ESD(Electro Static Discharge) 회로의 구성을 다르게 구현하여 전원을 안정화시킬 수 있도록 한다.
셋째, 전원 공급 회로를 칩 외부에 별도로 설치하지 않고 칩의 내부에 설치함으로써 시스템 보드의 구성을 간략화시키고 전원의 조정 범위를 다양화할 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 전원 제어 기능을 갖는 불휘발성 강유전체 메모리 장치는, 외부에서 공급되는 외부 전원전압을 일정 레벨 전압강하시켜 전원전압을 공급하는 전압 강하부; 불휘발성 강유전체 캐패시터를 구비하여 전원전압에 따라 셀에 저장된 데이타의 리드/라이트를 제어하는 불휘발성 강유전체 회로부; 불휘발성 강유전체 회로부로부터 리드된 데이타를 외부 전원전압 레벨로 쉬프팅하여 출력하는 레벨 쉬프터; 및 외부 전원전압의 레벨에 대응하여 구동되며, 레벨 쉬프터의 출력 데이타와 입력 데이타를 버퍼링하여 입/출력 제어하는 입/출력 부를 구비함을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1은 본 발명에 따른 전원 제어 기능을 갖는 불휘발성 강유전체 메모리 장치의 구성도이다.
본 발명은 전압 강하부(100), FeRAM(불휘발성 강유전체) 회로부(200), 전원 안정화부(300), 레벨 쉬프터(400) 및 입/출력부(500)를 구비한다.
여기서, 전압 강하부(100)는 외부로부터 인가되는 외부 전원전압 VEXT을 일정 레벨 전압 강하시켜 전원전압 VCC를 공급한다.
FeRAM 회로부(200)는 불휘발성 강유전체 메모리를 구동하기 위한 조정 회로와 셀 어레이들로 구성되어, 전압 강하부(100)에서 공급되는 전원전압 VCC에 따라 메모리 셀을 구동하게 된다. 그리고, FeRAM 회로부(200)는 입/출력부(500)를 통해 인가되는 입력 데이타 DIN를 저장하고, 셀에 저장된 데이타를 구동하여 출력 데이타 DBUF를 출력한다.
전원 안정화부(300)는 전압 강하부(100)에서 공급되는 전원전압 VCC에서 발생되는 노이즈를 제거하여 전압을 안정화시킨다.
레벨 쉬프터(400)는 외부 전원전압 VEXT에 따라 FeRAM 회로부(200)로부터 인가되는 출력 데이타 DBUF의 전압 레벨을 쉬프팅하여 출력 데이타 DOUT를 출력한다. 즉, 전원전압 VCC 레벨을 갖는 출력 데이타 DBUF의 전압 레벨을 쉬프팅하여 외부 전원전압 VEXT 레벨을 갖는 출력 데이타 DOUT로 변환하고 이를 입/출력부(500)에 출력한다.
입/출력부(500)는 외부 전원전압 VEXT 레벨로 구동되며, 입력 패드를 통해 외부로부터 인가되는 입력 데이타 DIN를 FeRAM 회로부(200)에 출력한다. 그리고, 입/출력부(500)는 레벨 쉬프터(400)를 통해 인가되는 출력 데이타 DOUT를 버퍼링하여 출력 패드로 출력한다.
도 2는 본 발명에 따른 전원 제어 기능을 갖는 불휘발성 강유전체 메모리 장치의 동작 전압을 설명하기 전압 파형도이다.
먼저, t0 구간에서는 칩에 아직 전원이 공급되지 않은 상태를 나타낸다. 이후에, t1 구간에 진입하게 되면 외부 전원전압 VEXT의 레벨과 전원전압 VCC의 레벨이 상승하기 시작한다. 이어서, t2 구간에 진입하게 되면 외부 전원전압 VEXT의 전압이 전압 강하되어 전원전압 VCC이 안정적으로 발생하게 된다.
이때, 전압 강하부(100)는 외부 전원전압 VEXT의 레벨을 전압강하하여 FeRAM 회로부(200)에 공급하고, FeRAM 회로부(200)는 전원전압 VCC 레벨에 따라 메모리 셀을 구동하게 된다.
도 3은 도 1의 전압 강하부(100)에 관한 상세 회로도이다.
전압 강하부(100)는 전압강하 구동부(110)와 스위칭부(120)를 구비한다.
여기서, 전압강하 구동부(110)는 외부 전원전압 VEXT를 순차적으로 전압 강하시키기 위해 직렬 연결된 복수개의 다이오드 소자 D1~D3을 구비한다. 여기서, 복수개의 다이오드 소자 D1~D3는 PN 다이오드로 이루어짐이 바람직하다.
그리고, 스위칭부(120)는 복수개의 다이오드 소자 D1~D3의 선택적인 사용 여부를 결정하기 위해 복수개의 다이오드 소자 D1~D3의 연결을 제어하는 복수개의 스위치 SW1~SW3를 구비한다.
전압 강하부(100)는 직렬 연결된 복수개의 다이오드 소자 D1~D3의 선택적인 사용 갯수에 따라 전압 강하된 전원전압 VCC을 발생할 수 있게 된다. 예를 들어, 스위치 SW1가 연결될 경우 쇼트가 되므로 이와 연결된 다이오드 소자 D1는 전압 강하 소자로써 동작하지 않게 된다. 그 이외의 스위치 SW2,SW2는 연결이 차단된 상태이므로 이와 연결된 다이오드 소자 D2,D3에 의해 외부 전원전압 VEXT을 전압 강하시킬 수 있게 된다.
본 발명은 이와 같은 전원 공급 회로를 칩 외부에 별도로 설치하지 않고 칩의 내부에 설치함으로써 시스템 보드의 구성을 간략화시키고 전원의 조정 범위를 다양화할 수 있다.
도 4는 도 1의 FeRAM 회로부(200)에 관한 상세 회로도이다.
FeRAM 회로부(200)는 메인 비트라인 로드 제어부(210)와 복수개의 서브 셀 어레이(220)를 구비한다.
여기서, 메인 비트라인 로드 제어부(210)는 메인 비트라인 MBL의 센싱 로드를 제어하기 위한 PMOS트랜지스터 P1을 구비한다. PMOS트랜지스터 P1의 소스 단자에는 전원전압 VCC가 인가되고, 드레인 단자는 메인 비트라인 MBL에 연결되며, 게이트 단자에는 메인 비트라인 제어신호 MBLC가 인가된다.
또한, 서브 셀 어레이(220)는 메인 비트라인 MBL과 하위 비트라인인 서브 비트라인 SBL을 구비하여 계층적 비트라인 구조를 이룬다. 서브 셀 어레이(220)의 각각의 메인 비트라인 MBL은 복수개의 서브 비트라인 SBL 중에서 하나의 서브 비트라인 SBL과 선택적으로 연결된다. 즉, 복수개의 서브 비트라인 선택 신호 SBSW1 중 어느 하나의 활성화시 해당하는 NMOS트랜지스터 N5가 턴온되어 하나의 서브 비트라인 SBL을 활성화시킨다. 또한, 하나의 서브 비트라인 SBL에는 복수개의 셀 C이 연결된다.
서브 비트라인 SBL은 서브 비트라인 풀다운 신호 SBPD의 활성화시 NMOS트랜지스터 N3의 턴온에 따라 그라운드 레벨로 풀다운 된다. 그리고, 서브 비트라인 풀업 신호 SBPU는 서브 비트라인 SBL에 공급되는 전원을 제어하기 위한 신호이다. 즉, 저전압에서는 전원전압 VCC 보다 높은 전압을 생성하여 서브 비트라인 SBL에 공급한다.
그리고, 서브 비트라인 선택 신호 SBSW2는 NMOS트랜지스터 N4의 스위칭에 따라 서브 비트라인 풀업 신호 SBPU 인가단과 서브 비트라인 SBL 사이의 연결을 제어한다.
또한, NMOS트랜지스터 N2는 NMOS트랜지스터 N1와 메인 비트라인 MBL 사이에 연결되고, 게이트 단자가 서브 비트라인 SBL과 연결된다. NMOS트랜지스터 N1는 접지전압단과 NMOS트랜지스터 N2 사이에 연결되고, 게이트를 통해 메인 비트라인 풀다운 신호 MBPD가 인가되어 메인 비트라인 MBL의 센싱 전압을 조정한다.
도 5는 도 1의 전원 안정화부(300)에 관한 상세 회로도이다.
전원 안정화부(300)는 전원전압 VCC를 안정화시키기 위해 캐패시터 CAP와 강유전체 캐패시터 FC1를 구비한다.
여기서, 캐패시터 CAP는 전원전압 VCC 인가단과 접지전압단 사이에 연결되며, NMOS 게이트 모스 캐패시터 구조를 갖는다. 그리고, 강유전체 캐패시터 FC1는 캐패시터 CAP와 병렬 연결된다.
여기서, 전원전압 VCC의 안정화를 위해 비교적 적은 면적을 차지하는 강유전체 캐패시터 FC1를 사용할 경우 고용량의 캐패시턴스를 얻을 수 있기 때문에 고전압에서 캐패시터의 신뢰성을 향상시킬 수 있게 된다.
이때, 전원 안정화부(300)는 전원전압 VCC의 노이즈를 제거하기 위해 캐패시터 CAP와 강유전체 캐패시터 FC1 중 적어도 어느 하나를 사용할 수 있으며, 필요에 따라 캐패시터 CAP와 강유전체 캐패시터 FC1 모두를 사용할 수도 있다.
도 6은 도 1의 레벨 쉬프터(400)에 관한 상세 회로도이다.
레벨 쉬프터(400)는 PMOS트랜지스터 P2,P3, NMOS트랜지스터 N6,N7 및 인버터 IV1,IV2를 구비한다.
PMOS트랜지스터 P2,P3는 크로스 커플드 구조로 연결되어 공통 소스 단자에 외부 전원전압 VEXT이 인가된다. 인버터 IV1는 FeRAM 회로부(200)로부터 인가되는 출력 데이타 DBUF를 반전한다. 그리고, 인버터 IV2는 인버터 IV1의 출력을 반전한다.
NMOS트랜지스터 N6는 PMOS트랜지스터 P2의 드레인 단자와 접지전압단 사이에 연결되어 게이트 단자를 통해 인버터 IV1의 출력이 인가된다. NMOS트랜지스터 N7는 PMOS트랜지스터 P3의 드레인 단자와 접지전압단 사이에 연결되어 게이트 단자를 통해 인버터 IV2의 출력이 인가된다. 이에 따라, NMOS트랜지스터 N6,N7의 게이트 단자에는 서로 반대 극성을 갖는 데이타가 입력된다.
레벨 쉬프터(400)는 PMOS트랜지스터 P3와 NMOS트랜지스터 N7의 공통 드레인 단자를 통해 외부 전원전압 VEXT 레벨로 쉬프팅된 출력 데이타 DOUT를 출력한다.
도 7a 및 도 7b는 도 1의 입/출력부(500)에 관한 상세 회로도이다.
먼저, 도 7a에 도시된 입/출력부(500)는 풀업/풀다운 CMOS 형태를 가지며, 데이타 출력버퍼(510), 입/출력 패드(520) 및 데이타 입력버퍼(530)를 구비한다.
여기서, 데이타 출력버퍼(510)는 외부 전원전압 VEXT 인가단과 접지전압단 사이에 직렬 연결된 PMOS트랜지스터 P4, NMOS트랜지스터 N8를 구비한다. PMOS트랜지스터 P4와 NMOS트랜지스터 N8는 공통 게이트 단자를 통해 레벨 쉬프터(400)로부터 인가되는 출력 데이타 DOUT가 입력된다. 그리고, PMOS트랜지스터 P4와 NMOS트랜지스터 N8의 공통 드레인 단자는 입/출력 패드(520)와 연결된다.
그리고, 데이타 입력버퍼(530)는 노드 A와 연결되어 입/출력 패드(520)로부터 인가되는 입력 데이타 DIN를 FeRAM 회로부(200)에 출력한다.
이러한 구성을 갖는 입/출력부(500)는 노드 A에 외부 전원전압 VEXT 레벨을 갖는 출력 데이타 DOUT와 접지전압 VSS 레벨을 갖는 출력 데이타 DOUT를 모두 공급할 수 있다.
즉, 출력 데이타 DOUT가 하이일 경우에는 NMOS트랜지스터 N8이 턴온되어 접지전압 VSS 레벨을 갖는 데이타가 입/출력 패드(520)에 출력된다. 반면에, 출력 데이타 DOUT가 로우일 경우 PMOS트랜지스터 P4가 턴온되어 외부 전원전압 VEXT 레벨을 갖는 데이타가 입/출력 패드(520)에 출력된다.
한편, 도 7b에 도시된 입/출력부(500)는 오픈 드레인(Open drain) 형태를 가지며, 데이타 출력버퍼(540), 입/출력 패드(550) 및 데이타 입력버퍼(560)를 구비한다.
여기서, 데이타 출력버퍼(540)는 노드 B와 접지전압단 사이에 연결된 NMOS트랜지스터 N9를 구비한다. NMOS트랜지스터 N9는 게이트 단자를 통해 레벨 쉬프터(400)로부터 인가되는 출력 데이타 DOUT가 입력된다. 그리고, NMOS트랜지스터 N9의 드레인 단자는 입/출력 패드(550)와 연결된다.
또한, 데이타 입력버퍼(560)는 노드 B와 연결되어 입/출력 패드(550)로부터 인가되는 입력 데이타 DIN를 FeRAM 회로부(200)에 출력한다.
이러한 구성을 갖는 입/출력부(500)는 노드 B에 접지전압 VSS 레벨을 갖는 출력 데이타 DOUT를 공급한다.
즉, 출력 데이타 DOUT가 하이일 경우에는 NMOS트랜지스터 N9가 턴온되어 접지전압 VSS 레벨을 갖는 데이타가 입/출력 패드(550)에 출력된다.
도 8a 및 도 8b는 도 1의 입/출력부(500)에 관한 개념을 설명하기 위한 도면이다.
먼저, 도 8a에 도시된 입/출력부(500)는 도 7a의 구성에 대응되는 형태이다. 즉, 입/출력부(500)는 입/출력 패드(520)와 데이타 입력 버퍼(530) 사이의 노드 A에 정전기 방전 기능을 수행하는 정전기 방전부(511,512)가 연결된다.
여기서, 정전기 방전부(511)는 외부 전원전압 VEXT 인가단과 입/출력 패드(520) 사이에 연결되어 입/출력 패드(520)로부터 인가되는 정전기를 방전시킨다. 그리고, 정전기 방전부(511)는 도 7a의 PMOS트랜지스터 P4에 대응되는 구성요소로써, 노드 A의 ESD(Electro Static Discharge) 효율을 향상시키도록 한다.
그리고, 정전기 방전부(512)는 접지전압 VSS 인가단과 입/출력 패드(520) 사이에 연결되어 입/출력 패드(520)로부터 인가되는 정전기를 방전시킨다. 그리고, 정전기 방전부(512)는 도 7a의 NMOS트랜지스터 N8 대응되는 구성요소로써, 노드 A의 ESD 효율을 향상시키도록 한다.
이러한 도 8a의 실시예에 따른 입/출력부(500)는 외부 전원전압 VEXT을 전압강하시켜 사용하는 본 발명에 적용되며, 낮은 전원전압 레벨(예를 들면, 3V)이 공급될 경우 FeRAM 회로부(200)에 안정적인 전압 레벨을 유지할 수 있도록 한다.
한편, 도 8b에 도시된 입/출력부(500)는 도 7b의 구성에 대응되는 형태이다. 즉, 입/출력부(500)는 입/출력 패드(550)와 데이타 입력 버퍼(560) 사이의 노드 B에 정전기 방전 기능을 수행하는 정전기 방전부(541)가 연결된다.
여기서, 정전기 방전부(541)는 도 7b의 NMOS트랜지스터 N9에 대응되는 구성요소로써, 노드 B의 ESD 효율을 향상시키도록 한다. 그리고, 정전기 방전부(541)는 접지전압 VSS 인가단과 입/출력 패드(550) 사이에 연결되어 입/출력 패드(550)로부터 인가되는 정전기를 방전시킨다.
이러한 도 8b의 실시예에 따른 입/출력부(500)는 외부 전원전압 VEXT을 전압강하시켜 사용하는 본 발명에 적용되며, 높은 전원전압 레벨(예를 들면, 5V)이 공급될 경우 데이타 입력버퍼(560)에 불필요한 전류가 인가되는 것을 방지할 수 있도록 한다.
또한, 도 8b의 실시예는 도 8a의 구성에 비해 정전기 방전부(511)가 생략된 구조이므로 전체적인 시스템 면적의 효율을 향상시킬 수 있도록 한다.
한편, 도 9는 본 발명에 따른 전원 제어 기능을 갖는 불휘발성 강유전체 메모리 장치의 라이트 모드시 동작 타이밍도이다.
먼저, t1구간의 진입시 어드레스가 입력되고 칩 선택 신호 CSB, 라이트 인에이블 신호 /WE가 로우로 디스에이블 되면, 라이트 모드 엑티브 상태가 된다. 그리고, 서브 비트라인 풀다운 신호 SBPD, 메인 비트라인 제어신호 MBLC가 로우로 디스에이블되면 메인 비트라인 MBL에 전원전압 VCC이 인가된다. 이때, 메인 비트라인 풀다운 신호 MBPD가 인에이블 된다.
이후에, t2구간의 진입시 워드라인 WL, 플레이트 라인 PL이 외부 전원전압 VEXT 레벨로 인에이블 되면 서브 비트라인 SBL 및 메인 비트라인 MBL의 전압 레벨이 상승한다.
그리고, t3구간의 진입시 센스앰프 인에이블 신호 SEN가 인에이블되어 메인 비트라인 MBL에 셀 데이타가 인가된다.
이어서, t4구간의 진입시 플레이트 라인 PL이 로우로 디스에이블되고, 서브 비트라인 선택 신호 SBSW2가 전원전압 VCC 레벨로 인에이블된다. 그리고, 서브 비트라인 풀다운 신호 SBPD가 하이로 인에이블 되어 서브 비트라인 SBL이 로우로 디스에이블된다. 이때, 메인 비트라인 풀다운 신호 MBPD가 로우로 디스에이블 되고, 메인 비트라인 제어신호 MBLC가 인에이블된다.
다음에, t5구간에서는 유효한 데이타가 인가되어 히든 데이타 "1"을 기록한다. 그리고, 워드라인 WL 전압이 상승하고, 서브 비트라인 풀업 신호 SBPU의 인에이블에 따라 서브 비트라인 선택신호 SBSW2가 펌핑전압 VPP 레벨로 인에이블 된다. 이에 따라, 서브 비트라인 SBL의 전압 레벨이 외부 전원전압 VEXT 레벨로 상승한다.
다음에, t6 구간에서는 라이트 인에이블 신호 /WE의 인에이블에 따라 셀에 데이타를 기록할 수 있다. t6구간의 진입시 플레이트 라인 PL이 다시 외부 전원전압 VEXT 레벨로 인에이블된다. 그리고, 서브 비트라인 선택 신호 SBSW1가 전원전압 VCC 레벨로 인에이블되고 서브 비트라인 선택 신호 SBSW2가 디스에이블되어 페이지 셀에 새로운 데이타를 기록한다.
이후에, t7 구간의 진입시 워드라인 WL, 플레이트 라인 PL, 서브 비트라인 선택 신호 SBSW1, 서브 비트라인 풀업 신호 SBPU 및 센스앰프 인에이블 신호가 디스에이블된다. 그리고, 서브 비트라인 풀다운 신호 SBPD가 인에이블된다.
도 10은 본 발명에 따른 전원 제어 기능을 갖는 불휘발성 강유전체 메모리 장치의 리드 모드시 동작 타이밍도이다.
먼저, 리드 모드시에는 라이트 인에이블 신호 /WE가 전원전압 VCC 레벨을 유지한다. 그리고, t2,t3 구간은 데이타 센싱 구간이다. 또한, t5구간에서는 히든 데이타 "1"을 기록하고 페이지 내의 모든 셀을 하이 레벨로 라이트한다. t6~t8 구간동안 데이타 출력 유효 구간을 유지한다.
t6구간에서는 플레이트 라인 PL이 하이로 천이하고, 서브 비트라인 선택 신호 SBSW1가 하이로 천이하여 페이지 셀 내에 재저장 데이타가 라이트된다.
이상에서와 같이 본 발명의 라이트/리드 동작시에는 워드라인 WL, 플레이트 라인 PL, 서브 비트라인 풀업 신호 SBPU 및 서브 비트라인 SBL에 외부 전원전압 VEXT를 공급하여 셀에 동작 전압을 높일 수 있도록 한다.
이상에서 설명한 바와 같이, 본 발명은 다음과 같은 효과를 제공한다.
첫째, 셀의 동작 전압을 외부의 공급 전압에 따라 제어하고, 그 밖의 주변회로에 외부 전원전압을 전압강하시킨 전원전압을 인가시킴으로써 셀의 센싱 마진을 향상시키고 불필요한 전력 소모를 줄이도록 한다.
둘째, 다양한 동작전원의 전압 레벨에 대응하여 입/출력부의 내부에 정전기 방전 기능을 수행하는 ESD(Electro Static Discharge) 회로의 구성을 다르게 구현하여 전원을 안정화시키고 입/출력부의 면적을 줄일 수 있도록 한다.
셋째, 전원 공급 회로를 칩 외부에 별도로 설치하지 않고 칩의 내부에 설치함으로써 시스템 보드의 구성을 간략화시키고 전원의 조정 범위를 다양화할 수 있도록 한다.
도 1은 본 발명에 따른 전원 제어 기능을 갖는 불휘발성 강유전체 메모리 장치의 구성도.
도 2는 본 발명에 따른 전원 제어 기능을 갖는 불휘발성 강유전체 메모리 장치의 공급 전원을 설명하기 위한 도면.
도 3은 본 발명의 전압 강하부에 관한 상세 회로도.
도 4는 본 발명의 FeRAM 회로부에 관한 상세 회로도.
도 5는 본 발명의 전원 안정화부에 관한 상세 회로도.
도 6은 본 발명의 레벨 쉬프터에 관한 상세 회로도.
도 7a 및 도 7b는 본 발명의 입/출력부에 관한 상세 회로도.
도 8a 및 도 8b는 본 발명의 입/출력부에 관한 개념을 설명하기 위한 도면.
도 9는 본 발명에 따른 전원 제어 기능을 갖는 불휘발성 강유전체 메모리 장치의 라이트 모드시 동작 타이밍도.
도 10은 본 발명에 따른 전원 제어 기능을 갖는 불휘발성 강유전체 메모리 장치의 리드 모드시 동작 타이밍도.

Claims (12)

  1. 외부에서 공급되는 외부 전원전압을 일정 레벨 전압강하시켜 전원전압을 공급하는 전압 강하부;
    불휘발성 강유전체 캐패시터를 구비하여 상기 전원전압에 따라 셀에 저장된 데이타의 리드/라이트를 제어하는 불휘발성 강유전체 회로부;
    상기 불휘발성 강유전체 회로부로부터 리드된 데이타를 상기 외부 전원전압 레벨로 쉬프팅하여 출력하는 레벨 쉬프터; 및
    상기 외부 전원전압의 레벨에 대응하여 구동되며, 상기 레벨 쉬프터의 출력 데이타와 입력 데이타를 버퍼링하여 입/출력 제어하는 입/출력부를 구비함을 특징으로 하는 전원 제어 기능을 갖는 불휘발성 강유전체 메모리 장치.
  2. 제 1항에 있어서, 상기 전압 강하부로부터 인가되는 상기 전원전압에서 노이즈를 제거하여 안정화된 전압을 제공하는 전원 안정화부를 더 구비함을 특징으로 하는 전원 제어 기능을 갖는 불휘발성 강유전체 메모리 장치.
  3. 제 2항에 있어서, 상기 전원 안정화부는 상기 전원전압의 인가단과 접지전압단 사이에 연결되어 상기 전원전압을 안정화시키는 모스 캐패시터를 구비함을 특징으로 하는 전원 제어 기능을 갖는 불휘발성 강유전체 메모리 장치.
  4. 제 2항에 있어서, 상기 전원 안정화부는 상기 전원전압의 인가단과 접지전압단 사이에 연결되어 상기 전원전압을 안정화시키는 강유전체 캐패시터를 구비함을 특징으로 하는 전원 제어 기능을 갖는 불휘발성 강유전체 메모리 장치.
  5. 제 1항 또는 제 2항에 있어서, 상기 전압 강하부는
    복수개의 전압 강하 소자를 구비하여 상기 외부 전원전압을 전압 강하시켜 상기 전원전압을 출력하는 전압 강하 구동부; 및
    상기 복수개의 전압 강하 소자의 선택적인 사용 여부를 결정하는 스위칭부를 구비함을 특징으로 하는 전원 제어 기능을 갖는 불휘발성 강유전체 메모리 장치.
  6. 제 5항에 있어서, 상기 복수개의 전압 강하 소자는 외부 전원전압 인가단과 전원전압 인가단 사이에 직렬 연결된 PN 다이오드 소자임을 특징으로 하는 전원 제어 기능을 갖는 불휘발성 강유전체 메모리 장치.
  7. 제 5항에 있어서, 상기 스위칭부는 상기 복수개의 전압 강하 소자에 각각 병렬 연결되어 선택적으로 스위칭 되는 복수개의 스위치를 구비함을 특징으로 하는 전원 제어 기능을 갖는 불휘발성 강유전체 메모리 장치.
  8. 제 1항 또는 제 2항에 있어서, 상기 불휘발성 강유전체 회로부는
    상기 전원전압의 선택적인 공급에 따라 메인 비트라인의 로드를 제어하는 메인 비트라인 로드 제어부; 및
    상기 메인 비트라인과 서브 비트라인을 구비하여 계층적 비트라인 구조를 이루고, 상기 전원전압에 따라 상기 불휘발성 강유전체 캐패시터에 셀 데이타를 리드/라이트하는 복수개의 서브 셀 어레이를 구비함을 특징으로 하는 전원 제어 기능을 갖는 불휘발성 강유전체 메모리 장치.
  9. 제 1항 또는 제 2항에 있어서, 상기 레벨 쉬프터는
    크로스 커플드 구조로 연결되어 공통 소스 단자를 통해 상기 외부 전원전압이 인가되는 제 1구동소자 및 제 2구동소자;
    상기 불휘발성 강유전체 회로부의 출력 데이타를 반전하여 제 1구동신호를 출력하는 제 1인버터;
    상기 제 1구동신호에 따라 스위칭되어 상기 제 2구동소자의 구동을 제어하는 제 3구동소자;
    상기 제 1구동신호를 반전하여 제 2구동신호를 출력하는 제 2인버터; 및
    상기 제 2구동신호에 따라 스위칭되어 상기 제 1구동소자의 구동을 제어하는 제 4구동소자를 구비함을 특징으로 하는 전원 제어 기능을 갖는 불휘발성 강유전체 메모리 장치.
  10. 제 1항 또는 제 2항에 있어서, 상기 입/출력부는
    상기 출력 데이타와 상기 입력 데이타가 입/출력되는 입/출력 패드;
    상기 출력 데이타의 상태에 따라 상기 외부 전원전압 또는 접지전압을 상기 입/출력 패드에 선택적으로 출력하는 데이타 출력 버퍼; 및
    상기 입/출력 패드로부터 인가되는 상기 입력 데이타를 버퍼링하여 상기 불휘발성 강유전체 회로부에 출력하는 데이타 입력 버퍼를 구비함을 특징으로 하는 전원 제어 기능을 갖는 불휘발성 강유전체 메모리 장치.
  11. 제 10항에 있어서, 상기 데이타 출력 버퍼는
    상기 외부 전원전압의 인가단과 상기 접지전압의 인가단 사이에 직렬 연결되어 공통 게이트 단자를 통해 상기 출력 데이타가 인가되고 공통 드레인 단자가 상기 입/출력 패드와 연결된 PMOS트랜지스터 및 제 1NMOS트랜지스터를 구비함을 특징으로 하는 전원 제어 기능을 갖는 불휘발성 강유전체 메모리 장치.
  12. 제 10항에 있어서, 상기 데이타 출력 버퍼는
    상기 입/출력 패드와 상기 접지전압의 인가단 사이에 연결되어 게이트 단자를 통해 상기 출력 데이타가 인가되는 제 2NMOS트랜지스터를 구비함을 특징으로 하는 전원 제어 기능을 갖는 불휘발성 강유전체 메모리 장치.
KR10-2003-0086454A 2003-12-01 2003-12-01 전원 제어 기능을 갖는 불휘발성 강유전체 메모리 장치 KR100520653B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR10-2003-0086454A KR100520653B1 (ko) 2003-12-01 2003-12-01 전원 제어 기능을 갖는 불휘발성 강유전체 메모리 장치
US10/876,466 US7099177B2 (en) 2003-12-01 2004-06-28 Nonvolatile ferroelectric memory device having power control function

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2003-0086454A KR100520653B1 (ko) 2003-12-01 2003-12-01 전원 제어 기능을 갖는 불휘발성 강유전체 메모리 장치

Publications (2)

Publication Number Publication Date
KR20050052877A KR20050052877A (ko) 2005-06-07
KR100520653B1 true KR100520653B1 (ko) 2005-10-13

Family

ID=34617416

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-0086454A KR100520653B1 (ko) 2003-12-01 2003-12-01 전원 제어 기능을 갖는 불휘발성 강유전체 메모리 장치

Country Status (2)

Country Link
US (1) US7099177B2 (ko)
KR (1) KR100520653B1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100811420B1 (ko) * 2006-07-24 2008-03-07 주식회사 하이닉스반도체 불휘발성 강유전체 메모리를 포함하는 ｒｆｉｄ에서의 클록발생 장치
DE602006005077D1 (de) * 2006-07-27 2009-03-19 Hynix Semiconductor Inc Netzspannungsverteilungssystem mit vermindertem Widerstand für Halbleiterbauelemente
US20080211513A1 (en) * 2007-02-15 2008-09-04 Stmicroelectronics, Inc. Initiation of fuse sensing circuitry and storage of sensed fuse status information
US7688669B2 (en) 2007-02-15 2010-03-30 Stmicroelectronics, Inc. Programmable SRAM source bias scheme for use with switchable SRAM power supply sets of voltages
US7623405B2 (en) 2007-02-15 2009-11-24 Stmicroelectronics, Inc. SRAM with switchable power supply sets of voltages
KR100881823B1 (ko) * 2007-08-31 2009-02-03 주식회사 하이닉스반도체 불휘발성 강유전체 메모리를 포함하는 ｒｆｉｄ 장치
US11309014B2 (en) * 2020-01-21 2022-04-19 Samsung Electronics Co., Ltd. Memory device transmitting small swing data signal and operation method thereof

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09147598A (ja) * 1995-11-28 1997-06-06 Mitsubishi Electric Corp 半導体記憶装置およびアドレス変化検出回路
US6118302A (en) * 1996-05-28 2000-09-12 Altera Corporation Interface for low-voltage semiconductor devices
US6272594B1 (en) * 1998-07-31 2001-08-07 Hewlett-Packard Company Method and apparatus for determining interleaving schemes in a computer system that supports multiple interleaving schemes
US6363439B1 (en) * 1998-12-07 2002-03-26 Compaq Computer Corporation System and method for point-to-point serial communication between a system interface device and a bus interface device in a computer system
KR100339415B1 (ko) * 1999-09-08 2002-05-31 박종섭 불휘발성 강유전체 메모리 장치
JP4748841B2 (ja) * 2000-10-24 2011-08-17 ルネサスエレクトロニクス株式会社 半導体装置
JP2002150250A (ja) * 2000-11-16 2002-05-24 Matsushita Electric Ind Co Ltd 非接触ｉｃカード用ｉｃチップ
TW486804B (en) * 2001-04-24 2002-05-11 United Microelectronics Corp Double-triggered electrostatic discharge protection circuit
KR100395774B1 (ko) 2001-05-09 2003-08-21 대해산업 (주) 도로포장용 흙포장 조성물 제조장치
JP3940014B2 (ja) * 2002-03-29 2007-07-04 富士通株式会社 半導体集積回路、無線タグ、および非接触型ｉｃカード
KR100500944B1 (ko) * 2002-12-11 2005-07-14 주식회사 하이닉스반도체 전류 이득 트랜지스터의 크기 조절을 통해 기준 전압을생성하는 강유전체 메모리 장치

Also Published As

Publication number Publication date
US7099177B2 (en) 2006-08-29
KR20050052877A (ko) 2005-06-07
US20050117379A1 (en) 2005-06-02

Similar Documents

Publication Publication Date Title
JP3916837B2 (ja) 強誘電体メモリ
US5701096A (en) Charge-pump type booster circuit
US6819582B2 (en) Nonvolatile ferroelectric memory device with split word lines
JP4730513B2 (ja) ワードラインドライバ回路
US20040001386A1 (en) Deep power down control circuit
EP1639602B1 (en) Low power manager for standby operation of a memory system
US5373479A (en) Low-power consumption simple row addressing system incorporated in semiconductor memory device for boosting selected word line over power voltage level
JP2007323808A (ja) 半導体記憶装置用ｘデコーダ
US6330180B2 (en) Semiconductor memory device with reduced power consumption and with reduced test time
US20110249517A1 (en) Wordline driving circuit of semiconductor memory device
KR100404228B1 (ko) 불휘발성 강유전체 메모리 장치의 레퍼런스 전압발생 회로
US6181611B1 (en) Techniques of isolating and enabling higher speed access of memory cells
KR100520653B1 (ko) 전원 제어 기능을 갖는 불휘발성 강유전체 메모리 장치
KR950000029B1 (ko) 기생용량에 의해 야기된 오동작을 방지하기 위한 eprom의 디코더 회로
KR20220127907A (ko) 전력 전압 선택 회로
JP2004213804A (ja) 強誘電体記憶装置
USRE36159E (en) Semiconductor integrated circuit device having built-in voltage drop circuit
KR100558561B1 (ko) 반도체 메모리 장치
KR20040041955A (ko) 불휘발성 강유전체 메모리 제어 장치
US8723559B2 (en) Dynamic driver circuit
US6430093B1 (en) CMOS boosting circuit utilizing ferroelectric capacitors
KR100825012B1 (ko) 저전력 소모를 위한 컬럼 디코더
US7158436B2 (en) Semiconductor memory devices
US6084822A (en) Semiconductor synchronous memory device responsive to external masking signal for forcing data port to enter into high-impedance state and method for controlling the same
KR100569558B1 (ko) 전원 제어 기능을 갖는 불휘발성 강유전체 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110825

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20120824

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee