KR20220127907A - 전력 전압 선택 회로 - Google Patents

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KR20220127907A
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KR1020227028225A
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이쿠마 미와
요시후미 모치다
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마이크론 테크놀로지, 인크.
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Abstract

본 명세서에 개시된 장치는 제1 전력 전위가 공급되는 제1 외부 단자, 제1 전력 전위와는 상이한 제2 전력 전위가 공급되는 제2 외부 단자, 제1 외부 단자와 내부 전력 라인 사이에 연결된 제1 트랜지스터, 제2 외부 단자와 내부 전력 라인 사이에 연결된 제2 트랜지스터, 및 제1 전력 전위가 공급된 후 제2 전력 전위가 공급될 때까지 적어도 제1 기간 동안 제1 트랜지스터를 오프시키도록 구성된 제1 회로를 포함한다.

Description

전력 전압 선택 회로
DRAM과 같은 반도체 디바이스에서, 사용될 외부 전력은 때때로 동작 모드에 따라서 전환된다. 저속 동작 모드에서의 전류 소모는, 예를 들어, 고속 동작 모드에서 제1 외부 전력 단자에 공급되는 사전 결정된 외부 전력 전위를 사용하고, 제2 외부 전력 단자에 공급되고 저속 동작 모드에서 사전 결정된 외부 전력 전위보다 낮은 다른 외부 전력 전위를 사용하는 것에 의해 감소될 수 있다. 그러나, 전력이 사양에 의해 한정된 순서로 공급되지 않으면, 제1 외부 전력 단자와 제2 외부 전력 단자의 단락의 위험이 있다. 그러므로, 심지어 전력이 사양에서 한정된 순서로 공급되지 않는 경우에도 제1 외부 전력 단자와 제2 외부 전력 단자의 단락의 방지가 바람직하다.
전력 전압 선택 회로를 위한 장치가 개시된다. 본 개시내용의 양태에서, 장치는 제1 전력 전위가 공급되는 제1 외부 단자를 포함한다. 장치는 제1 전력 전위와는 상이한 제2 전력 전위가 공급되는 제2 외부 단자를 포함한다. 장치는 제1 외부 단자와 내부 전력 라인 사이에 연결된 제1 트랜지스터를 더 포함한다. 장치는 제2 외부 단자와 내부 전력 라인 사이에 연결된 제2 트랜지스터를 더 포함한다. 장치에 포함된 제1 회로는 제1 전력 전위가 공급된 후 제2 전력 전위가 공급될 때까지 적어도 제1 기간 동안 제1 트랜지스터를 오프시키도록 구성된다.
본 개시내용의 다른 양태에서, 장치는 제1, 제2 및 제3 전력 전위가 각각 공급되는 제1, 제2 및 제3 외부 단자를 포함한다. 장치는 제1 외부 단자와 내부 전력 라인 사이에 연결된 제1 트랜지스터를 포함하고, 제2 외부 단자와 내부 전력 라인 사이에 연결된 제2 트랜지스터를 포함한다. 장치는 선택 신호에 기초하여 제1 트랜지스터를 제어하도록 구성된 제1 회로, 선택 신호에 기초하여 제2 트랜지스터를 제어하도록 구성된 제2 회로, 및 제3 전력 전위에 기초하여 제1 내부 전위를 생성하도록 구성된 제3 회로를 더 포함한다. 제3 회로는 제2 전력 전위가 공급된 후 제1 및 제3 전력 전위가 공급될 때까지 적어도 제1 기간 동안 제1 내부 전위를 제2 전력 전위로 고정하도록 구성된다. 제1 회로는 제1 전력 전위에서 동작하는 제1 드라이버 회로와, 제1 내부 전위에서 동작하는 제2 및 제3 드라이버 회로를 포함한다. 제2 드라이버 회로는 선택 신호에 기초하여 출력 신호를 생성하도록 구성되고, 제1, 제2 및 제3 전력 전위가 공급될 때까지 출력 신호를 비활성화 상태로 고정하도록 구성된다. 제1 및 제3 드라이버 회로의 각각은 출력 신호의 비활성화 상태에 응답하여 제1 트랜지스터를 오프시키도록 구성된다.
본 개시내용의 다른 양태에서, 장치는 서로 다른 제1 및 제2 전력 전위가 각각 공급되는 제1 및 제2 외부 단자를 포함한다. 제1 및 제2 전력 전위의 각각은 접지 전위보다 크다. 장치는 제1 전력 전위가 공급되는 제1 전력 노드, 제2 전력 전위가 공급되는 제2 전력 노드, 복수의 부하 회로에 연결된 내부 전력 노드, 제1 전력 노드와 내부 전력 노드 사이에 결합된 제1 트랜지스터, 및 제2 전력 노드와 내부 전력 노드 사이에 결합된 제2 트랜지스터를 포함하는 내부 전력 공급 회로를 포함한다. 장치는 전력 온 시퀀스(power on sequence)에서, 공급되는 제1 및 제2 전력 전위 중 어느 하나를 검출하는 것에 응답하여 제1 트랜지스터를 오프 상태로 유지하도록 구성된 전력 공급 제어 회로를 더 포함한다.
도 1은 본 개시내용에 따른 반도체 디바이스의 구성을 나타내는 블록도이다.
도 2는 V-스위치 제어 회로의 회로도이다.
도 3 내지 도 5는 각각 전력 온 시퀀스에서 V-스위치 제어 회로의 동작을 설명하기 위한 타이밍 차트이다.
도 6은 변형예에 따른 V-스위치 제어 회로의 회로도이다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시형태를 상세히 설명한다. 다음의 상세한 설명은 본 발명이 실시될 수 있는 특정 양태 및 실시형태를 예시로서 도시하는 첨부 도면을 참조한다. 이들 실시형태는 당업자가 본 발명을 실시할 수 있도록 충분히 상세하게 설명된다. 다른 실시형태가 활용될 수 있고, 본 발명의 범위로부터 벗어남이 없이 구조적, 논리적 및 전기적 변경이 만들어질 수 있다. 일부 개시된 실시형태가 새로운 실시형태를 형성하기 위해 하나 이상의 다른 개시된 실시형태와 조합될 수 있음에 따라서, 본 명세서에서 개시된 다양한 실시형태는 상호 배타적일 필요는 없다.
도 1은 본 발명의 한 실시형태에 따른 반도체 디바이스(10)의 블록도이다. 반도체 디바이스(10)는 예를 들어 단일 반도체 칩에 통합된 LPDDR5 SDRAM일 수 있다. 반도체 디바이스(10)는 메모리 모듈 기판 또는 마더보드와 같은 외부 기판에 실장될 수 있다. 도 1에 도시된 바와 같이, 반도체 디바이스(10)는 메모리 셀 어레이(11)를 포함한다. 메모리 셀 어레이(11)는 복수의 워드 라인(WL), 복수의 비트 라인(BL), 및 비트 라인(BL)과 워드 라인(WL) 사이의 교차점에 배치된 복수의 메모리 셀(MC)을 포함한다. 행 디코더(12)는 워드 라인(WL)의 선택을 수행하고, 열 디코더(13)는 비트 라인(BL)의 선택을 수행한다. 감지 증폭기(14)는 비트 라인(BL) 및 로컬 I/O 라인 쌍(LIOT/B) 중 대응하는 하나에 연결된다. 로컬 I/O 라인 쌍(LIOT/B)은 스위치로서 역할을 하는 전달 게이트(15)를 통해 메인 I/O 라인 쌍(MIOT/B)에 연결된다. 메모리 셀 어레이(11)는 메모리 뱅크(BANK0 내지 BANK7)를 포함하는 8개의 메모리 뱅크로 분할된다.
반도체 디바이스(10)에 포함되는 복수의 외부 단자는 커맨드 어드레스 단자(21), 클록 단자(22), 데이터 단자(23) 및 전력 단자(24 내지 29)를 포함한다. 데이터 단자(23)는 I/O 회로(16)에 연결된다.
커맨드 어드레스 신호(CA)가 커맨드 어드레스 단자(21)에 공급된다. 커맨드 어드레스 단자(21)에 공급되는 커맨드 어드레스 신호(CA) 사이의 어드레스에 관련된 신호는 커맨드 어드레스 입력 회로(31)를 거쳐 어드레스 디코더(32)에 전달되고, 커맨드에 관련된 신호는 커맨드 어드레스 입력 회로(31)를 통해 커맨드 디코더(33)에 전달된다. 어드레스 디코더(32)는 어드레스 신호를 디코딩하여 내부 어드레스(ADD)를 생성한다. 내부 어드레스(ADD)는 행 디코더(12) 및 열 디코더(13)에 공급된다. 커맨드 디코더(33)는 외부 커맨드를 디코딩하여, 활성 신호(ACT), 읽기/쓰기 신호(RW) 등을 생성한다. 활성 신호(ACT)는 행 디코더(12)에 공급되고, 읽기/쓰기 신호(RW)는 열 디코더(13)에 공급된다. 커맨드 디코더(33)는 또한 모드 레지스터(36)에 설정된 다양한 파라미터를 업데이트한다.
서로 상보적인 외부 클록 신호(CK, CKB)가 클록 단자(22)에 공급된다. 상보적인 외부 클록 신호(CK, CKB)는 클록 입력 회로(34)에 입력된다. 클록 입력 회로(34)는 상보적인 외부 클록 신호(CK, CKB)에 기초하여 내부 클록 신호(ICLK)를 생성한다. 내부 클록 신호(ICLK)는 주변 회로(P) 및 내부 클록 생성기(35)에 공급된다. 내부 클록 생성기(35)는 내부 클록 신호(ICLK)에 기초하여 내부 클록 신호(LCLK)를 생성한다. 내부 클록 신호(LCLK)는 I/O 회로(16)에 공급된다. 내부 클록 신호(LCLK)는 읽기 동작에서 데이터 단자(23)로부터 읽기 데이터(DQ) 및 스트로브 신호(DQS)를 출력하는 타이밍을 한정하는 타이밍 신호로서 사용된다. 쓰기 동작시에, 쓰기 데이터(DQ) 및 스트로브 신호(DQS)가 외부로부터 데이터 단자(23)로 입력된다. 데이터 마스크 신호(DM)는 쓰기 동작시에 외부로부터 데이터 단자(23)로 입력될 수 있다.
전력 전위(VSS, VDD1, VDD2H, VDD2L)가 전력 단자(24 내지 27)에 각각 공급된다. 이들 전력 전위의 레벨은 VDD1>VDD2H>VDD2L>VSS의 관계를 가진다. 전력 전위(VSS)는 접지 전위일 수 있다. 전력 전위(VSS, VDD1, VDD2H, VDD2L)는 전력 온 리셋 회로(37)에 공급된다. 디바이스의 전력이 켜진 후에 소위 전력 온 시퀀스에서, 전력 온 리셋 회로(37)는 전력 전위(VDD1)의 상승에 응답하여 하이 레벨로 전력 온 신호(PwrUp3HVF)를 활성화하고, 모든 전력 전위(VDD1, VDD2H, VDD2L)가 상승한 후 사전 결정된 타이밍에서 전력 온 신호(PwrUp3HVF)를 로우 레벨로 비활성화한다. 전력 전위(VDD1)가 상승할 때까지의 상태에서, 전력 온 신호(PwrUp3HVF)는 무한 레벨에 있다. 전력 전위(VDD1 및 VDD2H)는 VCCP 생성기(38)에 또한 공급된다. VCCP 생성기(38)는 전력 전위(VDD1)에 기초하여 내부 승압 전위(VCCP)를 생성한다. 내부 승압 전위(VCCP)는 전력 전위(VDD1)보다 높다. 내부 승압 전위(VCCP)는 감지 증폭기(14)에 의해 사용될 수 있다. VCCP 생성기(38)는 모든 전력 전위(VDD1, VDD2H, VDD2L)가 상승한 후에 전력 전위(VDD1)의 레벨보다 높은 사전 결정된 레벨로 내부 승압 전위(VCCP)를 가져오고, 그 전의 전력 전위(VDD2H)의 레벨과 동일한 레벨에서 내부 승압 전위(VCCP)를 클램핑한다. 그러므로, 전력 전위(VDD2H)가 상승한 후, 모든 전력 전위(VDD1, VDD2H, VDD2L)가 상승할 때까지의 기간에, 내부 승압 전위(VCCP)는 전력 전위(VDD2H)의 레벨과 동일한 레벨을 가진다.
전력 온 신호(PwrUp3HVF) 및 내부 승압 전위(VCCP)는 V-스위치 제어 회로(40)에 공급된다. V-스위치 제어 회로(40)는 모드 레지스터(36)로부터 공급된 선택 신호(MDVFSC)에 기초하여 전력 전위(VDD2H 및 VDD2L) 중 하나를 선택한다. 전력 전위(VDD2H 및 VDD2L) 중 선택된 하나는 내부 전위(VPERI)로서 사용된다. 내부 전위(VPERI)는 주변 회로(P)에 포함된 많은 부하 회로에서 동작 전력으로서 사용될 수 있다.
도 2는 V-스위치 제어 회로(40)의 회로도이다. 도 2에 도시된 바와 같이, V-스위치 제어 회로(40)는 내부 전위(VPERI)를 공급하는 내부 전력 라인(43)에 전력 전위(VDD2L)를 공급하는 트랜지스터(41), 및 내부 전력 라인(43)에 전력 전위(VDD2H)를 공급하는 트랜지스터(42)를 포함한다. 즉, 트랜지스터(41)는 도 1에 도시된 전력 단자(27)와 내부 전력 라인(43) 사이에 연결되고, 트랜지스터(42)는 도 1에 도시된 전력 단자(26)와 내부 전력 라인(43) 사이에 연결된다. V-스위치 제어 회로(40)는 트랜지스터(41)를 제어하는 제1 회로(51)와, 트랜지스터(42)를 제어하는 제2 회로(52)를 더 포함한다. 제1 회로(51)는 트랜지스터(41)의 게이트 전극에 인에이블 신호(MDV2LEN)를 공급한다. 제2 회로(52)는 트랜지스터(42)의 게이트 전극에 인에이블 신호(MDV2HEN)를 공급한다. 인에이블 신호(MDV2LEN 및 MDV2HEN)는 서로 배타적으로 활성화된다. 이러한 것은 인에이블 신호(MDV2LEN, MDV2HEN)가 모두 활성화되면, 트랜지스터(41, 42)가 모두 턴-온되고 전력 단자(26)와 전력 단자(27) 사이에 큰 전류가 흐르기 때문이다.
제1 회로(51)는 레벨 시프트 회로(511), 버퍼(512), 인버터(513), 트랜지스터(514, 515)를 포함한다. 레벨 시프트 회로(511)는 인버터(60) 및 지연 회로(61)를 통해 공급되는 선택 신호(MDVFSC)의 레벨을 변환한다. 인버터(60) 및 지연 회로(61)는 내부 전위(VPERI)로 동작하고, 그러므로 진폭은 VPERI이다(로우 레벨은 VSS이고, 하이 레벨은 VPERI이다). 한편, 제1 회로(51)에 포함된 버퍼(512)는 내부 승압 전위(VCCP)로 동작한다. 레벨 시프트 회로(511)로부터 출력되는 제어 신호(MDV2LEN_Pre)(선택 신호(MDVFSC)의 반전 신호)의 진폭은 VCCP이다(로우 레벨은 VSS이고, 하이 레벨은 VCCP이다). 전력 온 신호(PwrUp3HVF)가 레벨 시프트 회로(511)에 공급된다. 레벨 시프트 회로(511)는 전력 온 신호(PwrUp3HVF)가 하이 레벨로 활성화된 기간에서의 입력 신호에 관계없이 제어 신호(MDV2LEN_Pre)를 로우 레벨(VSS 레벨)로 고정한다. 버퍼(512)는 제어 신호(MDV2LEN_Pre)를 버퍼링하는 것에 의해 인에이블 신호(MDV2LEN)를 생성한다. 인에이블 신호(MDV2LEN)는 트랜지스터(41)의 게이트 전극에 공급된다.
제어 신호(MDV2LEN_Pre)는 또한 인버터(513)에 공급된다. 인버터(513)는 전력 전위(VDD2L)로 동작한다. 그러므로, 인버터(513)로부터 출력되는 제어 신호(MDV2LEN_PreB)의 진폭은 VDD2L이다(로우 레벨은 VSS이고, 하이 레벨은 VDD2L이다). 제어 신호(MDV2LEN_PreB)는 트랜지스터(514)의 게이트 전극에 공급된다. 트랜지스터(514)는 트랜지스터(41)의 게이트 전극과 전력 단자(24)(VSS) 사이에 연결된다. 따라서, 제어 신호(MDV2LEN_PreB)가 하이 레벨이 될 때, 인에이블 신호(MDV2LEN)는 로우 레벨로 강제적으로 비활성화되고, 트랜지스터(41)는 오프 상태가 된다. 트랜지스터(515)는 또한 트랜지스터(41)의 게이트 전극과 전력 단자(24)(VSS) 사이에 연결된다. 그러므로, 전력 온 신호(PwrUp3HVF)가 하이 레벨이 될 때, 인에이블 신호(MDV2LEN)는 로우 레벨로 강제적으로 비활성화되고, 트랜지스터(41)는 오프 상태가 된다.
제2 회로(52)는 레벨 시프트 회로(521), 인버터(522), 및 버퍼(523)를 포함한다. 레벨 시프트 회로(521)는 지연 회로(62)를 통해 공급되는 선택 신호(MDVFSC)의 레벨을 변환하고, 논리 레벨을 반전시킨다. 레벨 시프트 회로(521)로부터 출력되는 제어 신호(MDV2HEN_Pre)(선택 신호(MDVFSC)의 반전 신호)의 진폭은 VCCP이다(로우 레벨은 VSS이고, 하이 레벨은 VCCP이다). 전력 온 신호(PwrUp3HVF)가 레벨 시프트 회로(521)에 공급된다. 레벨 시프트 회로(521)는 전력 온 신호(PwrUp3HVF)가 하이 레벨로 활성화되는 기간에 입력 신호에 관계없이 제어 신호(MDV2HEN_Pre)를 로우 레벨(VSS 레벨)로 고정한다. 버퍼(523)는 인버터(522)에 의해 반전된 제어 신호(MDV2HEN_Pre)를 버퍼링하는 것에 의해 인에이블 신호(MDV2HEN)를 생성한다. 인에이블 신호(MDV2HEN)는 트랜지스터(42)의 게이트 전극에 공급된다.
다음에 V-스위치 제어 회로(40)의 동작이 설명된다. V-스위치 제어 회로(40)는 정상 동작시에, 즉 전력이 온된 후의 상태에서 선택 신호(MDVFSC)에 기초하여 트랜지스터(41 또는 42)를 온시킨다. 예를 들어, 선택 신호(MDVFSC)가 하이 레벨일 때, 인에이블 신호(MDV2HEN)가 하이 레벨에 있고, 인에이블 신호(MDV2LEN)가 로우 레벨에 있으며, 이에 의해, 트랜지스터(42)가 턴-온되고 트랜지스터(41)가 턴-오프된다. 이러한 경우에, 내부 전력 라인(43)은 트랜지스터(42)를 통해 전력 단자(26)에 연결되고, 그러므로 내부 전위(VPERI)의 레벨은 전력 전위(VDD2H)와 일치한다. 이러한 경우에, 반도체 디바이스(10)는 고속 동작 모드로 동작한다. 한편, 선택 신호(MDVFSC)가 로우 레벨에 있을 때, 인에이블 신호(MDV2HEN)는 로우 레벨에 있고, 인에이블 신호(MDV2LEN)는 하이 레벨에 있으며, 이에 의해, 트랜지스터(41)는 턴-온되고, 트랜지스터(42)는 턴-오프된다. 이러한 경우에, 내부 전력 라인(43)은 트랜지스터(41)를 통해 전력 단자(27)에 연결되고, 그러므로, 내부 전위(VPERI)의 레벨은 전력 전위(VDD2L)과 일치한다. 이러한 경우에, 반도체 디바이스(10)는 저속 동작 모드로 동작한다. 선택 신호(MDVFSC)는 모드 레지스터(36)에서 설정된 파라미터를 다시 쓰는 것에 의해 전환할 수 있다.
지연 회로(61, 62)는 입력 신호의 상승 에지를 지연시키고 그 하강 에지를 지연시키지 않는 제어를 실행한다. 따라서, 선택 신호(MDVFSC)의 전환 시에, 온 상태에 있는 트랜지스터 중 하나가 턴-오프된 후에, 오프 상태에 있는 다른 트랜지스터가 턴-온된다. 즉, 트랜지스터(41, 42)가 동시에 오프되는 기간이 삽입되기 때문에, 선택 신호(MDVFSC)가 전환될 때, 양쪽 트랜지스터(41, 42)의 잘못된 턴-온이 발생하지 않는다.
한편, 전력 온 직후의 초기화 기간에, 선택 신호(MDVFSC)에 관계없이, 트랜지스터(42)가 온이고 트랜지스터(41)가 오프인 상태가 확실하게 제공된다. 전력 공급이 VDD1, VDD2H, VDD2L의 순서로 수행되고, 전력이 이러한 순서대로 적절하게 공급될 때, 트랜지스터(42)가 온이고 트랜지스터(41)가 오프인 상태가 확실히 달성되는 것으로 사양은 규정하고 있다.
도 3은 VDD1, VDD2H, VDD2L의 순서로 전력이 공급되는 경우의 V-스위치 제어 회로(40)의 동작을 설명하기 위한 타이밍 차트이다. 먼저 전력 전위(VDD1)가 공급될 때, 전력 온 신호(PwrUp3HVF)가 하이 레벨이 된다. 이러한 것이 제1 회로(51)에 포함된 트랜지스터(515)를 온시키기 때문에, 인에이블 신호(MDV2LEN)는 로우 레벨로 고정된다. 전력 전위(VDD2H)는 이 시점에 아직 공급되지 않고, 그러므로, 내부 승압 전위(VCCP)의 레벨은 L0(=VSS 레벨)이다. 그 후, 전력 전위(VDD2H)가 공급될 때, 내부 승압 전위(VCCP)의 레벨은 L1(=VDD2H 레벨)로 클램핑된다. 따라서, 로우 레벨에서의 제어 신호(MDV2LEN_Pre, MDV2HEN_Pre)는 레벨 시프트 회로(511, 521)로부터 각각 출력된다. 제어 신호(MDV2LEN_Pre)가 내부 승압 전위(VCCP)로 동작하는 버퍼(512)에 입력되기 때문에, 로우 레벨의 인에이블 신호(MDV2LEN)는 버퍼(512)로부터 출력된다. 트랜지스터(515)는 이미 이 시점에 온 상태이며, 그러므로, 트랜지스터(41)는 오프 상태를 유지한다. 한편, 제어 신호(MDV2HEN_Pre)가 인버터(522)를 통해 버퍼(523)에 입력되기 때문에, 하이 레벨에서의 인에이블 신호(MDV2HEN)가 버퍼(523)로부터 출력된다. 따라서, 트랜지스터(42)가 턴-온된다. 다음에 전력 전위(VDD2L)이 공급될 때, 인버터(513)가 활성화되고, 제어 신호(MDV2LEN_PreB)는 하이 레벨이 되어서, 트랜지스터(514)가 턴-온된다. 트랜지스터(515)가 이미 이 시점에 온 상태이기 때문에, 트랜지스터(41)는 오프 상태를 유지한다. 모든 VDD1, VDD2H, VDD2L의 전력 공급에 응답하여, 내부 승압 전위(VCCP)는 원래의 승압 전위(L2)로 승압되고, 전력 온 신호(PwrUp3HVF)는 로우 레벨로 변한다. 따라서, 트랜지스터(515)는 턴-오프되고, 레벨 시프트 회로(511, 521)는 레벨 시프트 동작을 수행한다. 그러나, 선택 신호(MDVFSC)가 그 시점에 초기값인 하이 레벨에 있기 때문에, 트랜지스터(41)는 턴-오프되고, 트랜지스터(42)가 온인 상태가 유지된다.
전력이 VDD1, VDD2H, VDD2L의 적절한 순서로 공급될 때, 트랜지스터(41)가 오프이고 트랜지스터(42)가 온인 상태가 실현되고, 트랜지스터(41, 42)가 모두 온인 상태가 발생하지 않는다. 전력이 VDD1, VDD2L, VDD2H의 순서로 공급될 때, 버퍼(512)가 활성화되기 전에 트랜지스터(514)가 턴-온된다. 트랜지스터(515)는 이미 이 시점에 온이고, 인에이블 신호(MDV2LEN)는 로우 레벨로 유지된다. 그러므로, V-스위치 제어 회로(40)는 도 3에 도시된 예에서와 동일한 방식으로 동작한다.
도 4는 전력이 VDD2H, VDD1, VDD2L의 순서로 공급되는 경우의 V-스위치 제어 회로(40)의 동작을 설명하기 위한 타이밍 차트이다. 먼저 전력 전위(VDD2H)가 공급될 때, 내부 승압 전위(VCCP)의 레벨은 L1(=VDD2H 레벨)으로 클램핑된다. 따라서, 로우 레벨에서의 제어 신호(MDV2LEN_Pre, MDV2HEN_Pre)는 레벨 시프트 회로(511, 521)로부터 각각 출력된다. 제어 신호(MDV2LEN_Pre)는 내부 승압 전위(VCCP)로 동작하는 버퍼(512)에 입력되고, 그러므로, 로우 레벨에서의 인에이블 신호(MDV2LEN)는 버퍼(512)로부터 출력된다. 따라서, 트랜지스터(41)는 턴-오프된다. 한편, 제어 신호(MDV2HEN_Pre)는 인버터(522)를 통해 버퍼(523)에 입력되고, 그러므로 하이 레벨에서의 인에이블 신호(MDV2HEN)가 버퍼(523)로부터 출력된다. 따라서, 트랜지스터(42)가 턴-온된다. 다음에 전력 전위(VDD1)가 공급될 때, 전력 온 신호(PwrUp3HVF)는 하이 레벨이 된다. 이러한 것이 제1 회로(51)에 포함된 트랜지스터(515)를 온시키기 때문에, 인에이블 신호(MDV2LEN)는 로우 레벨로 고정된다. 다음에 전력 전위(VDD2L)가 공급될 때, 인버터(513)는 활성화되고, 제어 신호(MDV2LEN_PreB)가 하이 레벨이 되고, 이에 의해, 트랜지스터(514)가 턴-온된다. 모든 VDD1, VDD2H, VDD2L의 전력 공급에 응답하여, 내부 승압 전위(VCCP)는 원래의 승압 전위(L2)로 승압되고, 전력 온 신호(PwrUp3HVF)는 로우 레벨로 변한다. 이러한 것은 트랜지스터(515)를 오프시키고, 레벨 시프트 회로(511, 521)는 레벨 시프트 동작을 수행한다. 선택 신호(MDVFSC)가 이 시점에서 초기값인 하이 레벨이기 때문에, 트랜지스터(41)가 오프이고 트랜지스터(42)가 온인 상태가 유지된다.
위에서 기재된 바와 같이, 전력이 VDD2H, VDD1, VDD2L의 부정한 순서로 공급될 때에도, 트랜지스터(41)가 오프이고 트랜지스터(42)가 온인 상태는 승압 전위(VCCP)에서 동작하는 버퍼(512), 인버터(522) 및 버퍼(523)에 의해 실현되고, 트랜지스터(41, 42)가 모두 온인 상태는 발생하지 않는다. 전력이 VDD2H, VDD2L, VDD1의 순서로 공급될 때, 트랜지스터(515)가 턴-온되기 전에, 트랜지스터(514)가 턴-온된다. 그러나, 인에이블 신호(MDV2LEN)가 이 시점에 버퍼(512)에 의해 로우 레벨로 유지되기 때문에, V-스위치 제어 회로(40)는 도 4에 도시된 예에서와 동일한 방식으로 동작한다.
도 5는 전력이 VDD2L, VDD2H, VDD1의 순서로 공급되는 경우의 V-스위치 제어 회로(40)의 동작을 설명하기 위한 타이밍 차트이다. 먼저 전력 전위(VDD2L)가 공급될 때, 인버터(513)가 활성화되고, 제어 신호(MDV2LEN_PreB)가 하이 레벨이 되고, 그러므로 트랜지스터(514)가 턴-온된다. 따라서, 인에이블 신호(MDV2LEN)는 로우 레벨로 고정된다. 다음에 전력 전위(VDD2H)가 공급될 때, 내부 승압 전위(VCCP)의 레벨은 L1(=VDD2H 레벨)로 클램핑된다. 그러므로, 로우 레벨로 있는 제어 신호(MDV2LEN_Pre, MDV2HEN_Pre)는 각각 레벨 시프트 회로(511, 521)로부터 출력된다. 이러한 것은 트랜지스터(41)의 오프 상태를 유지하는 것을 가능하게 하고, 트랜지스터(42)를 온시킨다. 다음에 전력 전위(VDD1)가 공급될 때, 전력 온 신호(PwrUp3HVF)는 하이 레벨이 된다. 따라서, 제1 회로(51)에 포함된 트랜지스터(515)는 턴-온된다. 그러나, 인에이블 신호(MDV2LEN)가 이 시점에 이미 로우 레벨이기 때문에, 어떠한 변화도 일어나지 않는다. 모든 VDD1, VDD2H, VDD2L의 전력 공급에 응답하여, 내부 승압 전위(VCCP)는 원래의 승압 전위(L2)로 승압되고, 전력 온 신호(PwrUp3HVF)는 로우 레벨로 변한다. 이러한 것은 트랜지스터(515)를 오프시키고, 레벨 시프트 회로(511, 521)는 레벨 시프트 동작을 수행한다. 그러나, 선택 신호(MDVFSC)가 이 시점에서 초기값인 하이 레벨이기 때문에, 트랜지스터(41)가 오프이고 트랜지스터(42)가 온인 상태가 유지된다.
전력이 위에서 기재된 바와 같이 VDD2L, VDD2H, VDD1의 잘못된 순서로 공급될 때에도, 트랜지스터(41)는 인버터(513) 및 트랜지스터(514)에 의해 즉시 오프 상태로 고정될 수 있다. 전력이 VDD2L, VDD1, VDD2H의 순서로 공급될 때, 트랜지스터(515)는 버퍼(512)가 활성화되기 전에 턴-온된다. 그러나, 인에이블 신호(MDV2LEN)는 이 시점에서 트랜지스터(514)에 의해 로우 레벨로 유지된다. 그러나, V-스위치 제어 회로(40)는 도 5에 도시된 예에서와 동일한 방식으로 동작한다.
위에서 기재된 바와 같이, 본 실시형태에 따르면, 전력 전위(VDD1, VDD2H, VDD2L)가 임의의 순서로 공급될 때에도, 트랜지스터(41) 및 트랜지스터(42)는 동시에 턴-온되지 않는다.
도 6은 변형예에 따른 V-스위치 제어 회로(40A)의 회로도이다. 도 6에 도시된 V-스위치 제어 회로(40A)는 제어 신호(S)가 트랜지스터(514)의 게이트 전극에 공급된다는 점에서 도 2에 도시된 V-스위치 제어 회로(40)와 상이하다. 제어 신호(S)는 전력 전위(VDD2L)의 공급에 응답하여 하이 레벨로 활성화된 신호이다. 도 6에 도시된 V-스위치 제어 회로(40A)는 또한 도 2에 도시된 V-스위치 제어 회로(40)와 동일한 동작을 수행할 수 있다. 그러나, 복수의 트랜지스터(41, 42)가 칩 상에 제공되고 칩 상에서 분산 배치되기 때문에, 제어 신호(S)를 공급하기 위한 라인은 도 6에 도시된 V-스위치 제어 회로(40A)에서 길어진다. 그러므로, 도 2에 도시된 V-스위치 제어 회로(40)에 의해 점유되는 영역은 더 작다.
본 발명이 특정의 바람직한 실시형태 및 예의 맥락에서 개시되었을지라도, 본 발명이 구체적으로 개시된 실시형태를 넘어 본 발명의 다른 대안적인 실시형태 및/또는 그 용도 및 그 명백한 수정 및 등가물로 확장된다는 것이 당업자에 의해 이해될 것이다. 또한, 본 발명의 범위 내에 있는 다른 변형은 본 개시내용에 기초하여 당업자에게 용이하게 명백할 것이다. 실시형태의 특정 특징 및 양태의 다양한 조합 또는 하위 조합이 만들어질 수 있고, 여전히 본 발명의 범위 내에 속하는 것이 또한 고려된다. 개시된 실시형태의 다양한 특징 및 양태는 개시된 발명의 다양한 모드를 형성하기 위해 서로 조합되거나 대체될 수 있다는 것을 이해해야 한다. 따라서, 본 명세서에 개시된 본 발명의 적어도 일부의 범위가 위에서 설명된 특정한 개시된 실시형태에 의해 제한되어서는 안 되는 것으로 의도된다.

Claims (22)

  1. 장치로서,
    제1 전력 전위가 공급되는 제1 외부 단자;
    상기 제1 전력 전위와는 상이한 제2 전력 전위가 공급되는 제2 외부 단자;
    상기 제1 외부 단자와 내부 전력 라인 사이에 연결된 제1 트랜지스터;
    상기 제2 외부 단자와 상기 내부 전력 라인 사이에 연결된 제2 트랜지스터; 및
    상기 제1 전력 전위가 공급된 후 상기 제2 전력 전위가 공급될 때까지 적어도 제1 기간 동안 상기 제1 트랜지스터를 오프시키도록 구성된 제1 회로
    를 포함하는, 장치.
  2. 제1항에 있어서, 선택 신호가 초기 상태로부터, 상기 제2 전력 전위가 공급된 후 상기 제1 전력 전위를 선택하는 선택 상태로 변할 때까지 적어도 제2 기간 동안 상기 제2 트랜지스터를 온시키도록 구성되는 제2 회로를 더 포함하는, 장치.
  3. 제2항에 있어서, 상기 제2 회로는 상기 선택 신호가 상기 초기 상태로부터 상기 선택 상태로 변할 때 상기 제2 트랜지스터를 오프시키도록 구성되는, 장치.
  4. 제3항에 있어서, 상기 제2 회로는 상기 선택 신호가 상기 초기 상태를 유지할 때 상기 제2 트랜지스터를 온 상태로 유지하도록 구성되는, 장치.
  5. 제2항에 있어서, 상기 제1 회로는,
    상기 제1 트랜지스터의 제어 전극과 상기 제1 및 제2 전력 전위와는 상이한 제3 전력 전위가 공급되는 제3 외부 단자 사이에 연결된 제3 트랜지스터; 및
    적어도 상기 제1 기간 동안 상기 제3 트랜지스터를 온시키도록 구성된 제1 드라이버 회로
    를 포함하는, 장치.
  6. 제5항에 있어서, 상기 제1 회로는 상기 제2 기간 동안 상기 제1 트랜지스터를 오프시키도록 구성된 제2 드라이버 회로를 더 포함하는, 장치.
  7. 제6항에 있어서, 상기 제1 드라이버 회로는 상기 제1 전력 전위로 동작하는, 장치.
  8. 제7항에 있어서, 상기 제2 드라이버 회로는 상기 제2 전력 전위로 동작하는, 장치.
  9. 제8항에 있어서,
    상기 제2 드라이버 회로는 레벨 시프트 회로 및 버퍼 회로를 포함하고,
    상기 레벨 시프트 회로는 상기 선택 신호에 기초하여 출력 신호를 구동하도록 구성되고, 상기 제2 기간 동안 상기 출력 신호를 비활성화 상태로 고정하도록 구성되고, 그리고
    상기 버퍼 회로가 상기 레벨 시프트 회로와 상기 제1 트랜지스터의 제어 전극 사이에 연결되어서, 상기 버퍼 회로는 상기 레벨 시프트 회로의 출력 신호에 기초하여 상기 제1 트랜지스터를 제어하도록 구성되는, 장치.
  10. 제9항에 있어서, 상기 제3 트랜지스터는 상기 레벨 시프트 회로의 출력 신호에 의해 제어되도록 구성되는, 장치.
  11. 제10항에 있어서, 상기 제1, 제2 및 제3 전력 전위와는 상이한 제4 전력 전위가 공급되는 제4 외부 단자를 더 포함하고,
    상기 제1 회로는 상기 제1 트랜지스터의 제어 전극과 상기 제3 외부 단자 사이에 연결된 제4 트랜지스터를 더 포함하고, 그리고
    상기 제4 트랜지스터는 상기 제4 전력 전위가 공급된 후 제1 및 제2 전력 전위가 공급될 때까지 적어도 제3 기간 동안 턴-온되도록 구성되는, 장치.
  12. 제6항에 있어서, 상기 제1 및 제2 회로에 상기 선택 신호를 공급하도록 구성된 모드 레지스터를 더 포함하는, 장치.
  13. 제12항에 있어서, 상기 모드 레지스터는 상기 내부 전력 라인으로부터 공급된 내부 전위로 동작하는, 장치.
  14. 장치로서,
    제1, 제2 및 제3 전력 전위가 각각 공급되는 제1, 제2 및 제3 외부 단자;
    상기 제1 외부 단자와 내부 전력 라인 사이에 연결된 제1 트랜지스터;
    상기 제2 외부 단자와 상기 내부 전력 라인 사이에 연결된 제2 트랜지스터;
    선택 신호에 기초하여 상기 제1 트랜지스터를 제어하도록 구성된 제1 회로;
    상기 선택 신호에 기초하여 상기 제2 트랜지스터를 제어하도록 구성된 제2 회로; 및
    상기 제3 전력 전위에 기초하여 제1 내부 전위를 생성하도록 구성된 제3 회로
    를 포함하되,
    상기 제3 회로는 상기 제2 전력 전위가 공급된 후 상기 제1 및 제3 전력 전위가 공급될 때까지 적어도 제1 기간 동안 상기 제1 내부 전위를 상기 제2 전력 전위로 고정하도록 구성되고,
    상기 제1 회로는 제1 전력 전위로 동작하는 상기 제1 드라이버 회로와, 상기 제1 내부 전위로 동작하는 제2 및 제3 드라이버 회로를 포함하고,
    상기 제2 드라이버 회로는 상기 선택 신호에 기초하여 출력 신호를 생성하도록 구성되고, 상기 제1, 제2 및 제3 전력 전위가 공급될 때까지 상기 출력 신호를 비활성화 상태로 고정하도록 구성되고, 그리고
    상기 제1 및 제3 드라이버 회로의 각각은 상기 출력 신호의 비활성화 상태에 응답하여 상기 제1 트랜지스터를 오프시키도록 구성되는, 장치.
  15. 제14항에 있어서, 상기 제2 회로는 상기 제1, 제2 및 제3 전력 전위가 공급될 때까지 상기 제2 트랜지스터를 온시키도록 구성되는, 장치.
  16. 제14항에 있어서, 상기 제1 회로는 상기 제3 전력 전위가 공급된 후 상기 제1 및 제2 전력 전위가 공급될 때까지 제2 기간 동안 상기 제1 트랜지스터를 오프시키도록 구성된 제4 드라이버 회로를 더 포함하는, 장치.
  17. 제14항에 있어서, 상기 제1 및 제2 회로에 상기 선택 신호를 공급하도록 구성된 모드 레지스터를 더 포함하고,
    상기 모드 레지스터는 상기 내부 전력 라인으로부터 공급되는 제2 내부 전위로 동작하는, 장치.
  18. 장치로서,
    서로 다른 제1 및 제2 전력 전위가 각각 공급되는 제1 및 제2 외부 단자로서, 상기 제1 및 제2 전력 전위의 각각은 접지 전위보다 큰, 상기 제1 및 제2 외부 단자;
    상기 제1 전력 전위가 공급되는 제1 전력 노드, 상기 제2 전력 전위가 공급되는 제2 전력 노드, 복수의 부하 회로에 결합된 내부 전력 노드, 상기 제1 전력 노드와 상기 내부 전력 노드 사이에 결합된 제1 트랜지스터, 및 상기 제2 전력 노드와 상기 내부 전력 노드 사이에 결합된 제2 트랜지스터를 포함하는 내부 전력 공급 회로; 및
    전력 온 시퀀스에서, 상기 제1 및 제2 전력 전위 중 어느 하나가 공급되는 것을 검출하는 것에 응답하여 상기 제1 트랜지스터를 오프 상태로 유지하도록 구성된 전력 공급 제어 회로
    를 포함하는, 장치.
  19. 제18항에 있어서,
    상기 제1 및 제2 전력 전위의 각각과 다르고 상기 접지 전위보다 큰 제3 전력 전위가 공급되는 제3 외부 단자를 더 포함하고;
    상기 전력 공급 제어 회로는, 상기 전력 온 시퀀스에서, 상기 제3 전력 전위가 공급되는 것을 검출하는 것에 응답하여 상기 제1 트랜지스터를 오프 상태로 유지하도록 추가로 구성되는, 장치.
  20. 제18항에 있어서, 상기 전력 공급 제어 회로는, 상기 전력 온 시퀀스에서, 상기 제2 전위가 공급되는 것에 응답하여 상기 제2 트랜지스터가 온되는 것을 허용하도록 추가로 구성되는, 장치.
  21. 제20항에 있어서, 상기 전력 공급 제어 회로는 상기 전력 온 시퀀스 후에 선택 신호에 응답하여 상기 제2 트랜지스터를 오프시키도록 추가로 구성되는, 장치.
  22. 제21항에 있어서, 상기 전력 공급 제어 회로는 상기 제2 트랜지스터가 오프 상태로 변경되는 것에 응답하여 상기 제1 트랜지스터가 온되는 것을 허용하도록 추가로 구성되는, 장치.
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