KR100678427B1 - 소비 전력이 감소되고 시험 시간이 단축된 반도체 기억 장치 - Google Patents

소비 전력이 감소되고 시험 시간이 단축된 반도체 기억 장치 Download PDF

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후지쯔 가부시끼가이샤
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements

Abstract

반도체 기억 장치는 강유전체 메모리 셀과, 이 메모리 셀의 제1 노드와 데이터 전송 경로와의 사이에 접속되고 상기 셀 트랜지스터와 그룹을 지어 하나 또는 복수의 컬럼 어드레스에 각각 대응하는 복수의 유닛을 구성하는 셀 트랜지스터와, 하나의 워드선이 대응하는 로우 어드레스의 선택에 응답하여 활성화되는 글로벌 워드선과, 하나의 플레이트선이 대응하는 로우 어드레스의 선택에 응답하여 활성화되는 글로벌 플레이트선과, 대응하는 각 유닛에 제공되어 전용되고 상기 셀 트랜지스터의 게이트에 접속되는 로컬 워드선과, 대응하는 각 유닛에 제공되어 전용되고 메모리 셀의 제2 노드에 접속되는 로컬 플레이트선과, 선택된 유닛에 있어서 활성화된 글로벌 워드선을 로컬 워드선에 전기적으로 접속하여 상기 양 워드선을 동일 전위로 함과 동시에, 선택된 유닛에 있어서 활성화된 글로벌 플레이트선을 로컬 플레이트선에 전기적으로 접속하여 상기 양 플레이트선을 동일 전위로 하는 유닛 스위치 회로를 포함한다.

Description

소비 전력이 감소되고 시험 시간이 단축된 반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE WITH REDUCED POWER CONSUMPTION AND WITH REDUCED TEST TIME}
도 1은 전형적인 강유전체 반도체 기억 장치의 블록도.
도 2는 본 발명에 의한 강유전체 반도체 기억 장치의 블록도.
도 3은 셀 어레이 유닛의 제1 실시예의 구성을 도시하는 회로도.
도 4a 내지 도 4g는 도 3에 도시된 회로의 동작을 설명하기 위한 타이밍 차트.
도 5는 셀 어레이 유닛의 제2 실시예의 구성을 도시하는 회로도.
도 6a 내지 도 6g는 도 5에 도시된 회로의 동작을 설명하기 위한 타이밍 차트.
도 7은 셀 어레이 유닛의 제3 실시예의 구성을 도시하는 회로도.
도 8은 셀 어레이 유닛의 제4 실시예의 구성을 도시하는 회로도.
도 9a 내지 도 9g는 도 8에 도시된 회로의 동작을 설명하기 위한 타이밍 차트.
도 10은 셀 어레이 유닛의 제5 실시예의 구성을 도시하는 회로도.
도 11a 내지 도 11g는 도 10에 도시된 회로의 동작을 설명하기 위한 타이밍 차트.
도 12는 유닛 선택 회로의 구성을 도시한 회로도.
도 13은 본 발명이 적용되는 강유전체 반도체 기억 장치를 나타내는 도.
도 14는 워드선 활성화 타이밍 및 비트선 프리차지 동작 타이밍을 제어하는 구성을 나타내는 도.
도 15는 워드선 활성화 타이밍 및 비트선 프리차지 동작 타이밍을 제어하는 동작을 설명하기 위한 타이밍 차트.
도 16은 워드선 비활성화의 타이밍을 일정하게 하고 프리차지 신호의 타이밍을 변화시키는 실시예의 회로도.
도 17은 워드선 활성화의 타이밍을 고정으로 하고 비트선 프리차지 동작 타이밍을 제어하는 동작을 설명하기 위한 타이밍 차트.
도 18은 CPU 등의 제어 회로에 접속된 본 발명에 의한 FRAM의 블록도.
도 19는 CPU 등의 제어 회로에 접속된 본 발명에 의한 FRAM의 블록도.
도 20은 전환 신호에 따라서 워드선 활성화 타이밍의 조정과 프리차지 동작 타이밍의 조정과의 사이에서 전환을 행하는 타이밍 제어 회로의 회로도.
* 도면의 주요 부분에 대한 부호의 설명 *
10 FRAM
11 어드레스 처리 유닛
12 데이터 입출력 유닛
13 제어 유닛
14 워드 디코더
15 플레이트 디코더
16 컬럼 디코더
17 셀 회로
18 센스 증폭기 유닛
19 유닛 선택 회로
본 발명은 일반적으로 강유전체를 이용한 반도체 기억 장치에 관한 것이고, 특히 소비전력을 삭감한 강유전체 반도체 기억 장치에 관한 것이다.
강유전체 반도체 기억 장치(Ferroelectric Random Access Memory;FRAM)는 메모리 셀로서 강유전체를 사용하고, 강유전체의 결정 구조 중에서의 전자의 위치로서 정보를 기록하는 비휘발성 메모리이다.
DRAM(Dynamic Random Access Memory)의 경우는, 기록 데이터를 나타내는 HIGH 또는 LOW의 전압을 메모리 커패시터의 하나의 노드에 인가하여, 전하가 상기 하나의 노드와 접지 노드인 다른 노드와의 사이에 저장되게 한다. 이것에 대하여 FRAM에서의 데이터 기록은 단순히 HIGH 또는 LOW의 전압을 강유전체 소자의 하나의 노드에 인가하는 것에 의해 달성되지 않는다. 정보를 저장하기 위해서는, 강유전체 소자의 하나의 노드에 데이터 전압을 인가하면서 강유전체 소자의 다른 노드에 정(正)전압의 펄스 신호를 인가할 필요가 있다.
데이터 기록시에 정의 전압의 펄스 신호가 인가되는 쪽의 노드를 플레이트라고 부르고, 이것은 플레이트 전압을 제어하기 위한 플레이트선에 접속되어 있다. 하나의 워드선이 선택되었을 때, 활성화된 워드선에 대응하는 플레이트선이 선택적으로 활성화되고, 이로써 선택된 메모리 셀에 대한 데이터 기록이 행하여진다.
FRAM에의 데이터 기록 동작은 플레이트 전압의 제어를 제외하면 DRAM의 데이터 기록 동작과 실질적으로 동일하다. 간단히 설명하면, 워드선을 활성화하여 셀 트랜지스터를 도통시키고, 셀 트랜지스터를 통해 비트선상의 데이터를 메모리 셀에 기록하며, 데이터 기록 후에 워드선을 비활성화하여 셀 트랜지스터를 비도통으로 한다. FRAM에서는 워드선 선택과 동시에 플레이트선이 선택적으로 활성화됨으로써 강유전체 셀에 대한 데이터 기록이 실행된다.
도 1은 전형적인 강유전체 반도체 기억 장치의 블록도이다.
도 1의 FRAM(510)은 어드레스 처리 유닛(511), 데이터 입출력 유닛(512), 제어 유닛(513), 워드 디코더(514), 플레이트 디코더(515), 컬럼 디코더(516), 셀 회로(517) 및 센스 증폭기 유닛(518)을 포함한다.
셀 회로(517)에는 강유전체를 메모리 소자로 하는 복수의 셀이 매트릭스 형태로 배치되고, 각 셀에 대하여 1비트의 데이터가 기록 또는 판독될 때에 어드레스를 지정하고 데이터를 전송하기 위한 회로나 배선이 설치되어 있다.
어드레스 처리 유닛(511)은 어드레스 버퍼나 어드레스 프리디코더 등의 회로군으로 이루어지고, 소자의 외부에서 어드레스 신호를 수신하여 이 어드레스 신호를 적당한 타이밍에 워드 디코더(5l4), 플레이트 디코더(515) 및 컬럼 디코더(516) 에 공급한다.
데이터 입출력 유닛(512)은 데이터 버퍼 등의 회로군으로 이루어지고, 데이터가 소자의 외부에서 수신되었을 때 그 데이터를 적절한 타이밍에서 센스 증폭기 유닛(518)에 공급한다. 또한, 상기 데이터 입출력 유닛(512)은 데이터가 센스 증폭기 유닛(518)을 통해 셀 회로(517)로부터 판독될 때에 그 데이터를 적절한 타이밍에서 소자의 외부로 출력한다. 센스 증폭기 유닛(518)은 기록 데이터를 증폭하여 셀 회로(517)에 공급하고, 또한 셀 회로(517)로부터 판독된 데이터를 증폭한다.
제어 유닛(513)은 제어 신호 버퍼나 명령 디코더 등의 회로군을 포함하고, 소자의 외부에서 제어 신호 및 클록 신호를 수신한다. 상기 제어 유닛(513)은 제어 신호로 표시되는 명령을 디코드하여 FRAM(510) 내에 설치된 각 회로 유닛의 동작 및 타이밍을 제어한다. 즉 제어 유닛(513)은 클록 신호나 타이밍 신호를 FRAM(510)내의 각 회로 유닛에 공급하여 각 회로 유닛을 적절한 타이밍에서 동작시키며, 이로써 FRAM(510)의 데이터 기록/데이터 판독 동작이 실현된다.
워드 디코더(514)는 어드레스 처리 유닛(511)으로부터 공급된 로우 어드레스를 디코드하여, 복수의 워드선(WL) 중 상기 로우 어드레스에 대응하는 워드선(WL)을 선택적으로 활성화한다. 그 결과, 활성화한 워드선(WL)에 접속된 셀 트랜지스터가 도통되어, 선택된 워드 어드레스의 메모리 셀에 대한 데이터 기록/데이터 판독 동작이 실행된다.
플레이트 디코더(515)는 어드레스 처리 유닛(511)으로부터 공급된 로우 어드레스를 디코드하여, 복수의 플레이트선(PL) 중 상기 로우 어드레스에 대응하는 플 레이트선(PL)을 선택적으로 활성화한다. FRAM 에서는 HIGH 또는 LOW의 데이터 전압을 강유전체 소자의 하나의 노드에 인가하면서 플레이트선(PL)에 접속된 다른 노드에 HIGH 전압을 인가함으로써 데이터 기록이 행하여진다. 워드선(WL)에 의한 워드 선택과 동시에, 플레이트선(PL)은 활성화된 워드선(WL)에 대응하는 위치에서 선택적으로 활성화되고, 이로써 선택된 메모리 셀에 대한 데이터 기록이 행하여진다.
컬럼 디코더(516)는 어드레스 처리 유닛(511)으로부터 공급된 컬럼 어드레스를 디코드하고, 복수의 컬럼선 중 상기 컬럼 어드레스에 대응하는 컬럼선을 선택적으로 활성화한다. 이것에 의해 대응하는 컬럼 트랜지스터가 도통되어, 센스 증폭기 유닛(5l8)의 대응하는 센스 증폭기가 데이터 입출력 유닛(512)에 접속된다.
데이터 판독 동작의 경우, 데이터는 활성화된 워드선(WL)에 접속된 메모리 셀로부터 판독되어 비트선상에 나타난다. 이 때, 센스 증폭기 유닛(518)은 상기 비트선상의 데이터를 증폭한다. 증폭된 데이터는 활성화된 컬럼선에 대응하는 센스 증폭기로부터 판독되어 데이터 입출력 유닛(512)에 공급된다. 데이터 기록 동작의 경우는, 데이터 판독 동작의 경우와 반대로, 데이터가 데이터 입출력 유닛(512)으로부터 활성화된 컬럼선에 의해 선택된 센스 증폭기에 공급된다. 워드선(WL)이 활성화되면, 활성화된 워드선(WL)에 접속된 메모리 셀은 센스 증폭기 유닛(518)으로부터 비트선을 통해 데이터를 수신한다. 이 때, 메모리 셀에 접속된 플레이트선(PL)은 활성화된 워드선(WL)에 대응하여 선택적으로 활성화한다.
FRAM에서는 데이터 판독 동작에 의해서 데이터가 파괴된다. 즉, 강유전체 소자로부터 데이터를 판독하면, 강유전체 소자에 격납되어 있던 데이터가 상기 데이 터 판독 동작에 의해 파괴되어 버린다. 따라서 DRAM에서와 같이, 데이터가 활성화된 워드선(WL)에 접속된 메모리 셀로부터 판독된 후에, 메모리 셀에 대한 데이터 판독 동작의 일부로써 데이터 기록을 해야 한다. 즉, 데이터 기록 동작 및 데이터 판독 동작의 양방에서, 워드선(WL)과 플레이트선(PL)이 모두 활성화되어야 한다.
도 1의 구성에 있어서는, 워드선(WL) 및 플레이트선(PL)이 셀 회로(517)의 광범위에 걸쳐 연장하고 있다. 따라서 데이터 판독 동작 또는 데이터 기록 동작시에, 워드선(WL) 및 플레이트선(PL)은 데이터를 기록하거나 판독하기 위해 액세스되는 셀에 대해서 뿐만 아니라 액세스되지 않는 셀에 대해서도 활성화 된다. 그 결과, 워드선(WL) 및 플레이트선(PL)에서 소비하는 전력이 낭비로 되어 버린다.
단순한 해결책으로서는, 셀 회로를 컬럼 방향으로 복수의 블록으로 분할하고, 분할된 각 블록마다 워드선 드라이버와 플레이트선 드라이버를 설치하는 것이 생각된다. 그러나 이 경우에는 워드선 드라이버와 플레이트선 드라이버의 수가 증가하여 칩면적의 증대를 초래하기 때문에 바람직하지 못하다.
따라서 FRAM에 대하여 소비 전력을 삭감할 필요가 있다.
본 발명은 관련 기술의 제한 및 단점에 의해 야기되는 하나 이상의 문제점을 실질적으로 제거하는 반도체 기억 장치를 제공하는 것을 그 목적으로 한다.
본 발명의 특징 및 장점은 이하에서 설명될 것인데, 그 일부는 이하의 설명 및 첨부된 도면으로부터 명백하게 될 것이고, 또는 이 명세서에서 설명하는 것에 따른 발명의 실시를 통해 알 수도 있을 것이다. 본 발명의 목적과 기타 특징 및 장점들은 이 기술에 통상의 지식을 가진 자가 발명을 실시할 수 있을 정도로 충분하고 명쾌하며 구체적이고 정확하게 이 명세서에서 특별히 지적하고 있는 반도체 기억 장치에 의해 실현되고 달성될 것이다.
상기한 목적 및 장점들을 달성하기 위하여, 본 발명은 강유전체 메모리 셀과, 이 메모리 셀의 제1 노드와 데이터 전송 경로와의 사이에 접속되고 상기 셀 트랜지스터와 그룹을 지어 하나 또는 복수의 컬럼 어드레스에 각각 대응하는 복수의 유닛을 구성하는 셀 트랜지스터와, 하나의 워드선이 대응하는 로우 어드레스의 선택에 응답하여 활성화되는 글로벌 워드선과, 하나의 플레이트선이 대응하는 로우 어드레스의 선택에 응답하여 활성화되는 글로벌 플레이트선과, 대응하는 각 유닛에 제공되어 전용되고 상기 셀 트랜지스터의 게이트에 접속되는 로컬 워드선과, 대응하는 각 유닛에 제공되어 전용되고 메모리 셀의 제2 노드에 접속되는 로컬 플레이트선과, 선택된 유닛에 있어서 활성화된 글로벌 워드선을 로컬 워드선에 전기적으로 접속하여 상기 양 워드선을 동일 전위로 함과 동시에, 선택된 유닛에 있어서 활성화된 글로벌 플레이트선을 로컬 플레이트선에 전기적으로 접속하여 상기 양 플레이트선을 동일 전위로 하는 유닛 스위치 회로를 포함하는 반도체 기억 장치를 제공한다.
상기의 반도체 기억 장치에 있어서는, 하나 또는 복수의 컬럼 어드레스가 하나의 유닛을 구성하고, 각 유닛마다 전용 워드선으로써 로컬 워드선이 제공된다. 이 때, 선택된 유닛에 있어서의 로컬 워드선은 글로벌 워드선에 접속된다. 또한 각 유닛마다 전용 플레이트선으로써 로컬 플레이트선이 제공된다. 이 때 선택된 유닛에 있어서의 로컬 플레이트선은 글로벌 플레이트선에 접속된다. 따라서, 선택된 유닛에 있어서만 로컬 워드선 및 로컬 플레이트선을 활성화하는 것이 가능해져 불필요한 전력소비를 피할 수 있다.
또, 본 발명의 또다른 특별한 목적은 시험 시간이 단축된 반도체 기억 장치를 제공하는 것이다. 이러한 반도체 기억 장치의 필요성은 이하의 실시예에 대한 설명으로부터 명백하게 될 것이다.
이 목적을 달성하기 위하여, 본 발명에 따른 반도체 기억 장치는 강유전체 메모리 셀과, 상기 메모리 셀에 기록되거나 그로부터 판독되는 데이터를 전송하는 비트선과, 상기 메모리 셀과 상기 비트선과의 사이에 접속되는 셀 트랜지스터와, 상기 셀 트랜지스터의 온/오프 상태를 제어하는 워드선과, 상기 워드선을 구동하는 워드선 구동회로와, 상기 비트선을 프리차지하는 프리차지 회로와, 제1 모드에서는 프리차지 동작의 개시 전에 워드선을 비활성화하고, 제2 모드에서는 프리차지 동작의 개시 후에 워드선을 비활성화하도록 상기 워드선 구동회로와 상기 프리차지 회로를 제어하는 타이밍 제어 회로를 포함하는 것을 특징으로 한다.
상기 구성의 반도체 기억 장치에 있어서는, 제2 모드에서 프리차지 동작의 개시 후에 워드선을 비활성화하도록 워드선 구동회로와 프리차지 회로가 제어된다. 따라서, 셀 트랜지스터가 비도통으로 된 때에는 데이터 전압이 비트선으로부터 이미 소거되어 있고, 메모리 셀의 기생 용량에는 전하가 축적되지 않는다. 따라서, 그 후 즉시 계속되는 데이터 판독 동작에 의해서, 메모리 셀의 데이터 유지 능력만 을 테스트할 수 있게 된다. 이 경우, 데이터 기록 동작 후 및 데이터 판독 동작 전에 기다리는 시간을 설치할 필요가 없으며, 이것이 종래의 테스트 동작의 경우와 다른 점이다. 이로써, 메모리 셀의 시험을 신속히 할 수 있게 된다.
이하에, 본 발명의 실시예를 첨부 도면을 이용하여 상세히 설명한다.
도 2는 본 발명에 의한 강유전체 반도체 기억 장치의 블록도이다.
도 2의 FRAM(l0)는 어드레스 처리 유닛(11), 데이터 입출력 유닛(12), 제어 유닛(13), 워드 디코더(14), 플레이트 디코더(15), 컬럼 디코더(16), 셀 회로(17), 센스 증폭기 유닛(18) 및 유닛 선택 회로(19)를 포함한다.
셀 회로(17)에는 강유전체를 메모리소자로 하는 복수의 셀이 매트릭스 형태로 배치되고, 각 셀에 대하여 1비트의 데이터가 기록 또는 판독될 때의 어드레스 지정 및 데이터 전송을 위한 회로 및 배선이 설치되어 있다. 또한 셀 회로(17)는, 도 2에 점선으로 도시된 바와 같이, 컬럼 방향으로 복수의 유닛(20)으로 분할되어 있고, 각 유닛(20)에 대하여 독립적으로 데이터 판독/데이터 기록 동작이 실행되도록 구성되어 있다. 이 유닛을 이후에는 셀 어레이 유닛(20)이라고 부른다. 셀 어레이 유닛(20)의 구체적인 사항은 나중에 설명한다.
어드레스 처리 유닛(1l)은 어드레스 버퍼나 어드레스 프리디코더 등의 회로군으로 이루어져 있다. 이 어드레스 처리 유닛(11)은 소자의 외부에서 어드레스 신호를 수신하여 적당한 타이밍에서 상기 어드레스 신호를 워드 디코더(14), 플레이트 디코더(15), 컬럼 디코더(16) 및 유닛 선택 회로(19)에 공급한다.
데이터 입출력 유닛(12)은 데이터 버퍼 등의 회로군으로 이루어져 있고, 소 자의 외부에서 데이터를 수신하였을 때 그 데이터를 적당한 타이밍에서 센스 증폭기 유닛(18)에 공급한다. 또한, 데이터 입출력 유닛(12)은 센스 증폭기 유닛(18)을 통해 셀 회로(17)로부터 데이터가 판독되었을 때 그 데이터를 적절한 타이밍에서 소자의 외부에 출력한다. 센스 증폭기 유닛(18)은 기록 데이터를 증폭하여 셀 회로(17)에 공급하고, 또 셀 회로(17)로부터 판독된 데이터를 증폭한다.
제어 유닛(13)은 제어 신호 버퍼나 명령 디코더 등의 회로군으로 이루어져 있고, 소자의 외부에서 제어 신호 및 클록 신호를 수신한다. 이 제어 유닛(13)은 제어 신호에 의해 표시되는 명령을 디코드하여 FRAM(l0) 내에 설치된 각 회로 유닛의 동작 및 타이밍을 제어한다. 즉 제어 유닛(13)은 클록 신호와 타이밍 신호를 FRAM(l0) 내의 각 회로 유닛에 공급하여, 각 회로 유닛이 적절한 타이밍에서 동작하게 하고, 이로써 FRAM(l0)의 데이터 기록/데이터 판독 동작이 실현된다.
워드 디코더(14)는 어드레스 처리 유닛(11)으로부터 공급된 로우 어드레스를 디코드하고, 복수의 글로벌 워드선(WL) 중 상기 로우 어드레스에 대응하는 글로벌 워드선(WL)을 선택적으로 활성화한다.
플레이트 디코더(15)는 어드레스 처리 유닛(11)으로부터 공급된 로우 어드레스를 디코드하고, 복수의 글로벌 플레이트선(PL) 중 상기 로우 어드레스에 대응하는 글로벌 플레이트선(PL)을 선택적으로 활성화한다.
유닛 선택 회로(19)는 어드레스 처리 유닛(11)으로부터 공급된 컬럼 어드레스를 디코드하여, 복수의 셀 어레이 유닛(20) 중 상기 컬럼 어드레스에 대응하는 셀 어레이 유닛(20)을 선택한다.
각각의 셀 어레이 유닛(20)에는 상기 유닛 전용의 로컬 워드선 및 로컬 플레이트선이 설치되어 있다. 선택된 셀 어레이 유닛(20)에 있어서, 활성화한 글로벌 워드선(WL)에 대응하는 로컬 워드선이 활성화되어 활성화한 로컬 워드선에 접속된 셀 트랜지스터에 대하여 셀 트랜지스터가 통동되게 한다. 그 결과, 지정된 워드 어드레스에 대응하는 메모리 셀에 대한 데이터 기록/데이터 판독 동작이 실행된다. 이 때, 활성화한 글로벌 플레이트선(PL)에 대응하는 로컬 플레이트 선이 선택적으로 활성화되어 선택된 메모리 셀에 대한 데이터 기록이 가능하게 된다.
컬럼 디코더(16)는 어드레스 처리 유닛(11)으로부터 공급된 컬럼 어드레스를 디코드하여, 그 컬럼 어드레스에 대응하는 컬럼선을 활성화한다. 이것에 의해서 대응하는 컬럼 트랜지스터가 도통되어 센스 증폭기 유닛(18)의 대응하는 센스 증폭기와 데이터 입출력 유닛(12)이 접속된다.
판독/기록 동작은 각각의 셀 어레이 유닛(20)에 대하여 별도로 실행된다. 데이터 판독 동작의 경우, 데이터는 활성화된 로컬 워드선에 접속된 메모리 셀로부터 판독되어 비트선상에 나타난다. 센스 증폭기 유닛(18)은 상기 비트선상의 데이터를 증폭한다. 증폭된 데이터는 활성화된 컬럼선에 대응하는 센스 증폭기로부터 판독되어 데이터 입출력 유닛(12)에 공급된다. 데이터 기록 동작의 경우는, 데이터 판독 동작의 경우와 반대로, 데이터가 데이터 입출력 유닛(12)으로부터 활성화된 컬럼선에 의해 선택된 센스 증폭기에 공급된다. 로컬 워드선이 활성화되면, 활성화된 로컬 워드선에 접속된 메모리 셀은 센스 증폭기 유닛(18)으로부터 비트선을 통해 데이터를 수신한다. 이 때, 활성화된 로컬 워드선에 대응하여 메모리 셀에 접속된 로 컬 플레이트선이 선택적으로 활성화된다.
도 3은 셀 어레이 유닛(20)의 제1 실시예의 구성을 도시하는 회로도이다. 도 3에 도시하는 회로도는 셀 어레이 유닛(20)의 전체 구성 중에서 한 세트의 글로벌 워드선(WL)과 글로벌 플레이트선(PL)에 대응하는 관련 부분만을 도시한 것이다. 셀 어레이 유닛(20)의 전체 구성은 도 3의 회로 구성을 글로벌 워드선(WL)과 글로벌 플레이트선(PL)이 존재하는 수만큼 반복 설치함으로써 구성된다.
도 3의 셀 어레이 유닛(20)은 NMOS 트랜지스터(31∼36), 인버터(37), NMOS 트랜지스터(41-1∼41-n, 42-1∼42-n), 강유전체 메모리 셀(43-1∼43-n, 44-1∼44-n), 비트선(BL1∼BLn, /BL1∼/BLn), 로컬 워드선(LWL) 및 로컬 플레이트선(LPL)을 포함한다. 유닛 선택 신호(US)는 NMOS 트랜지스터(31∼34)를 포함하는 유닛 스위치 회로(30)에 공급된다. 유닛 선택 신호(US)는 유닛 선택 회로(19)(도 2 참조)로부터 공급되는 신호이며, 관련 셀 어레이 유닛(20)이 선택되면 HIGH로 된다. 유닛 선택 신호(US)가 HIGH로 되면 글로벌 워드선(WL) 및 글로벌 플레이트선(PL)이 각각 로컬 워드선(LWL) 및 로컬 플레이트선(LPL)에 전기적으로 접속된다.
도 4a 내지 도 4g는 유닛 선택 신호(US), 글로벌 워드선(WL), 노드(N1), 로컬 워드선(LWL), 글로벌 플레이트선(PL), 노드(N2) 및 로컬 플레이트선(LPL)의 각 신호 레벨을 도시한다.
도 4a 내지 도 4g에 도시된 바와 같이, 유닛 선택 신호(US)는 글로벌 워드선(WL) 및 글로벌 플레이트선(PL)이 활성화되기 전에 HIGH로 된다. 도 3에 도시된 바와 같이, NMOS 트랜지스터(31, 32)의 게이트는 HIGH 전압에 접속되어 있다. 따라서, 유닛 선택 신호(US)가 HIGH로 되면 노드 N1 및 N2의 전압 레벨이 NMOS 트랜지스터(31, 32)의 게이트 전압 VDD보다 임계치 전압 Vth만큼 더 낮은 전압 레벨로 설정된다. 즉, 노드 N1 및 N2의 전압 레벨은 VDD-Vth로 설정된다.
이 때, 전하가 NMOS 트랜지스터(31)를 통해 노드 N1에 축적됨으로써, NMOS 트랜지스터(33)에 채널이 형성된다. 마찬가지로, 전하가 NMOS 트랜지스터(32)를 통해 노드 N2에 축적됨으로써 NMOS 트랜지스터(34)에 채널이 형성된다.
그 후, 글로벌 워드선(WL)이 HIGH로 되면, 노드 N1의 전압 레벨이 글로벌 워드선(WL)과의 용량결합을 통해 상승한다. 이상적인 조건에서 노드 N1의 전압 레벨은 VDD-Vth에서 글로벌 워드선(WL)의 전압 변화분만큼 상승한 전압 레벨로 된다. 실제로는 전압 상승이 상기와 같은 이상적인 전압 상승만큼 크지 않지만, 적어도 글로벌 워드선(WL)의 활성화 전압 레벨보다 더 높은 전압 레벨로 부스트된다. 따라서, NMOS 트랜지스터(33)의 게이트 전압은 충분히 높은 전압으로 설정되고, 로컬 워드선(LWL)은 글로벌 워드선(WL)의 활성화 전압 레벨과 동일한 전압 레벨에서 활성화된다.
또한 글로벌 플레이트선(PL)이 HIGH로 되면, 노드 N2의 전압 레벨은 글로벌 플레이트선(PL)과의 용량결합을 통해 상승한다. 이상적인 조건에서 노드 N2의 전압 레벨은 VDD-Vth에서 글로벌 플레이트선(PL)의 전압 변화분만큼 상승한 전압 레벨과 동일하게 된다. 실제로는 전압 상승이 상기와 같은 이상적인 전압 상승만큼 크지 않지만, 적어도 글로벌 플레이트선(PL)의 활성화 전압 레벨보다 더 높은 전압 레벨로 부스트된다. 따라서 NMOS 트랜지스터(34)의 게이트 전압은 충분히 높은 전압으 로 설정되고, 로컬 플레이트선(LPL)은 글로벌 플레이트선(PL)의 활성화 전압 레벨과 동일한 전압 레벨에서 활성화된다.
유닛 선택 신호(US)가 LOW인 경우에는, NMOS 트랜지스터(33, 34)에는 채널이 형성되지 않는다. 이 조건에서 글로벌 워드선(WL) 및 글로벌 플레이트선(PL)은 각각 로컬 워드선(LWL) 및 로컬 플레이트선(LPL)에서 절단된다. 또한 유닛 선택 신호(US)가 LOW인 경우에는, 인버터(37)의 출력이 HIGH로 되어 NMOS 트랜지스터(35, 36)가 도통되기 때문에, 로컬 워드선(LWL) 및 로컬 플레이트선(LPL)은 접지 전압 레벨에 클램프된다. 따라서 선택되지 않은 셀 어레이 유닛(20)에 있어서는, 로컬 워드선(LWL) 및 로컬 플레이트선(LPL)이 항상 소정의 전압 레벨(이 경우는 접지 전압)에 고정된다.
도 5는 셀 어레이 유닛의 제2 실시예의 구성을 도시하는 회로도이다. 도 5에 도시하는 회로도는 셀 어레이 유닛의 전체 구성 중에서 한 세트의 글로벌 워드선(WL)과 글로벌 플레이트선(PL)에 대응하는 관련 부분만을 도시한 것이다. 셀 어레이 유닛의 전체 구성은 도 5의 회로 구성을 글로벌 워드선(WL)과 글로벌 플레이트선(PL)이 존재하는 수만큼 반복 설치함으로써 구성된다. 도 5에 있어서, 도 3과 동일한 요소는 동일한 참조번호로 표시하고 그 설명은 생략한다.
도 5의 셀 어레이 유닛(20A)은 도 3의 NMOS 트랜지스터(31, 32)를 대신해서 공핍형 트랜지스터(51, 52)가 설치되어 있는 점을 제외하면 도 3의 셀 어레이 유닛(20)과 동일한 구성이다. 유닛 선택 신호(US)는 공핍형 트랜지스터(51, 52)와 NMOS 트랜지스터(33, 34)를 포함하는 유닛 스위치 회로(50)에 공급된다. 셀 어레이 유닛(20A)이 선택되면 유닛 선택 신호(US)가 HIGH로 되어, 글로벌 워드선(WL) 및 글로벌 플레이트선(PL)이 각각 로컬 워드선(LWL) 및 로컬 플레이트선(LPL)에 전기적으로 접속된다.
도 6a 내지 도 6g는 유닛 선택 신호(US), 글로벌 워드선(WL), 노드 N1, 로컬 워드선(LWL), 글로벌 플레이트선(PL), 노드 N2, 로컬 플레이트선(LPL)의 각 신호레벨을 도시한다.
도 4a 내지 도 4g와 도 6a 내지 도 6g를 비교하면 알 수 있듯이, 제1 실시예의 셀 어레이 유닛(20)과 제2 실시예의 셀 어레이 유닛(20A)은 실질적으로 동일한 동작을 행한다. 그러나, 제2 실시예의 셀 어레이 유닛(20A)에서는 공핍형 트랜지스터(51, 52)를 이용함으로써 NMOS 트랜지스터(33, 34)에 보다 강고한 채널을 형성하여, 보다 안정된 동작을 실현할 수 있다.
잘 알려진 바와 같이, 공핍형 트랜지스터(51, 52)는 부(負)의 임계 전압을 갖는다. 유닛 선택 신호(US)가 HIGH (VDD)로 되면, 공핍형 트랜지스터(51, 52)의 게이트 전압이 VDD 이므로 노드 N1 및 N2의 전위는 VDD까지 상승한다. 제1 실시예에 있어서는 노드 N1 및 N2의 전압이 VDD-Vth 인데 대하여, 제2 실시예에서는 노드 N1 및 N2의 전압이 VDD이다. 이 때문에, NMOS 트랜지스터(33, 34)에는 더 높은 게이트 전압을 공급할 수 있다. 따라서, 상술된 바와 같이, 보다 강고한 채널이 NMOS 트랜지스터(33, 34)에 형성되어 보다 안정된 동작을 실현할 수 있다.
도 7은 셀 어레이 유닛의 제3 실시예의 구성을 도시하는 회로도이다. 도 7에 도시하는 회로도는 셀 어레이 유닛의 전체 구성 중에서 한 세트의 글로벌 워드선(WL)과 글로벌 플레이트선(PL)에 대응하는 관련 부분만을 도시한 것이다. 셀어레이 유닛의 전체 구성은 도 7의 회로 구성을 글로벌 워드선(WL)과 글로벌 플레이트선(PL)이 존재하는 수만큼 반복 설치 함으로써 구성된 것이다. 도 7에 있어서, 도 3과 동일한 요소는 동일한 참조번호로 표시하고 그 설명은 생략한다.
도 7의 셀 어레이 유닛(20B)은 도 3의 유닛 스위치 회로(30) 대신에 유닛 스위치 회로(60)가 설치되어 있는 점을 제외하면, 도 3의 셀 어레이 유닛(20)과 동일한 구성이다. 유닛 스위치 회로(60)는 PMOS 트랜지스터(61, 62)와 NMOS 트랜지스터(63, 64)를 포함한다. PMOS 트랜지스터(61)와 NMOS 트랜지스터(63)는 트랜스퍼 게이트(65)를 구성하고, PMOS 트랜지스터(62)와 NMOS 트랜지스터(64)는 트랜스퍼 게이트(66)를 구성한다. PMOS 트랜지스터와 NMOS 트랜지스터의 조합을 이용함으로써 트랜스퍼 게이트는 글로벌 워드선(WL) 및 글로벌 플레이트선(PL)을 각각 로컬 워드선(LWL) 및 로컬 플레이트선(LPL)에 접속하여, 로컬 워드선(LWL) 및 로컬 플레이트선(LPL)을 각각 글로벌 워드선(WL) 및 글로벌 플레이트선(PL)과 동일 전위로 활성화할 수 있다.
도 8은 셀 어레이 유닛의 제4 실시예의 구성을 도시하는 회로도이다. 도 8에 있어서, 도 3과 동일한 요소는 동일한 참조번호로 표시하고 그 설명은 생략한다.
도 8의 셀 어레이 유닛(20C)은 NMOS 트랜지스터(32A)가 도 3의 NMOS 트랜지스터(32)를 대신해서 설치되어 있는 점을 제외하면 도 3의 셀 어레이 유닛(20)과 동일한 구성이다. NMOS 트랜지스터(32A)는 드레인 노드가 유닛 선택 신호(US)에 접속되지 않고 로컬 워드선(LWL)에 접속되어 있다. 유닛 스위치 회로(30A)에 공급되 는 유닛 선택 신호(US)는 셀 어레이 유닛(20C)이 선택되면 HIGH로 된다. 이것에 의해서 글로벌 워드선(WL)이 로컬 워드선(LWL)에 접속된다. 로컬 워드선(LWL)이 활성화되면, NMOS 트랜지스터(34)가 도통되어, 글로벌 플레이트선(PL)이 로컬 플레이트선(LPL)에 전기적으로 접속된다.
도 9a 내지 도 9g는 유닛 선택 신호(US), 글로벌 워드선(WL), 노드 N1, 로컬 워드선(LWL), 글로벌 플레이트선(PL), 노드 N2, 로컬 플레이트선(LPL)의 각 신호레벨을 도시한다.
도 9a 내지 도 9g와 도 4a내지 도 4g를 비교하면 알 수 있듯이, 제1 실시예의 셀 어레이 유닛(20)과 제4 실시예의 셀 어레이 유닛(20C)은 노드 N2의 구동 타이밍을 제외하면 동일한 동작을 행한다. 제4 실시예의 셀 어레이 유닛(20C)에서는 NMOS 트랜지스터(32A)가 로컬 워드선(LWL)에 접속되어 있다. 따라서, 로컬 워드선(LWL)이 HIGH로 된 때에만 노드 N2에 전압 레벨 VDD-Vth가 나타난다.
제4 실시예의 셀 어레이 유닛(20C)에서, 플레이트선에 관련되는 유닛 스위치 회로(30A)의 스위치 부분은 유닛 선택 신호(US)가 아니라 로컬 워드선(LWL)의 신호에 의해 구동된다. 따라서, 제1 실시예에서 사용된 유닛 선택 신호(us) 에 비하여 비교적 작은 구동력을 가진 유닛 선택 신호(us)를 사용 할 수 있게 되고, 유닛 선택 회로(19)(도 2 참조)에 있어서의 소비전력을 삭감할 수 있다. 복수의 글로벌 플레이트선(PL)을 고려하면, 제4 실시예의 NMOS 트랜지스터(34)는 선택된 워드에 대응하는 플레이트선에 대한 스위치 부분만에 있어서 도통된다. 다른 워드 선에 대응하는 플레이트선에 대한 스위치 부분에 있어서는 NMOS 트랜지스터(34)가 도통 상태 로 되지 않는다. 따라서, 모든 워드의 플레이트선에 대응하는 플레이트선에 대한 스위치 부분에 있어서 NMOS 트랜지스터(34)가 도통되는 제1 실시예에 비교하여, 제4 실시예의 구성에서는 전체적으로 전력소비를 삭감할 수 있다.
도 10은 셀 어레이 유닛의 제5 실시예의 구성을 도시하는 회로도이다. 도 10에 있어서, 도 3과 동일한 요소는 동일한 참조번호로 표시하고 그 설명은 생략한다.
도 10의 셀 어레이 유닛(20D)은 도 3의 NMOS 트랜지스터(31)를 대신해서 NMOS 트랜지스터(31B)가 설치되어 있는 점을 제외하면 도 3의 셀 어레이 유닛(20)과 동일한 구성이다. NMOS 트랜지스터(31B)는 드레인 노드가 유닛 선택 신호(US)에접속되는 대신에 로컬 플레이트선(LPL)에 접속되어 있다. 유닛 스위치 회로(30B)에 공급되는 유닛 선택 신호(US)는 셀 어레이 유닛(20D)이 선택될 때 HIGH로 된다. 이것에 의해서 글로벌 플레이트선(PL)이 로컬 플레이트선(LPL)에 접속된다. 로컬 플레이트선(LPL)이 활성화되면, NMOS 트랜지스터(33)가 도통되어 글로벌 워드선(WL)이 로컬 워드선(LWL)에 전기적으로 접속된다.
도 11a 내지 도 11g는 유닛 선택 신호(US), 글로벌 워드선(WL), 노드 N1, 로컬 워드선(LWL), 글로벌 플레이트선(PL), 노드 N2, 로컬 플레이트선(LPL)의 각 신호레벨을 도시한다.
도 11a 내지 도 11g를 도 4a 내지 도 4g와 비교하면 알 수 있듯이, 제1 실시예의 셀 어레이 유닛(20)과 제5 실시예의 셀 어레이 유닛(20D)은 플레이트선의 구동 타이밍이 서로 다르게 동작한다. 제5 실시예의 셀 어레이 유닛(20D) 에서는 로 컬 플레이트 선(LPL)이 로컬 워드선(LWL)을 활성화하기 위하여 활성화 상태에 있어야 한다. 이것을 실현하기 위해서 제5 실시예에 있어서는 글로벌 플레이트선(PL)을 제1 실시예의 경우보다도 빠르게 활성화함과 동시에, 비활성화하는 타이밍을 제1 실시예의 경우보다도 느리게 하고 있다.
제5 실시예의 셀 어레이 유닛(20D)에서는 유닛 스위치 회로(30B) 중에서 워드선에 관련된 스위치 부분은 유닛 선택 신호(US)가 아니라 로컬 플레이트선(LPL)의 신호로 구동된다. 따라서, 제1 실시예에서 사용된 유닛 선택 신호(US)에 비하여 비교적 작은 구동력을 갖는 유닛 선택 신호(us)를 사용할 수 있게 되고, 유닛 선택 회로(19)(도 2 참조)에 있어서의 소비전력을 삭감할 수 있다. 복수의 글로벌 워드선(WL)을 고려하면, 제5 실시예의 NMOS 트랜지스터(33)는 선택된 워드에 대응하는 스위치 부분에 있어서만 도통된다. 다른 위드에 대응하는 스위치 부분에 있어서는 NMOS 트랜지스터(33)가 도통 상태로 되지 않는다. 따라서, 모든 워드선에 대응하는 스위치 부분에 있어서 NMOS 트랜지스터(33)가 도통되는 제1 실시예에 비하여, 제5 실시예의 구성에서는 전체적인 전력소비를 삭감할 수 있다.
도 12는 유닛 선택 회로(19)의 구성을 도시한 도면이다.
도 12의 유닛 선택 회로(19)는 컬럼 어드레스를 디코드하기 위한 디코더 기능을 실현하기만 하면 된다. 유닛 선택회로(19) 예컨대, 디코더(101), NAND 회로(102) 및 인버터(103)를 포함한다. 디코더(101)는, 컬럼 어드레스 신호 C0 내지 Cn-1을 수신하여 이것을 디코드하고, 디코드신호 D0 내지 Dm-1을 공급한다. 예컨대, n이 8이면 m은 256이다. 디코드신호 D0 내지 Dm-1은 제어 신호와 합성되도록 AND 논리가 취해지고, 유닛 선택 신호 US0 내지 USm-1로서 출력된다. 제어 신호는 제어 유닛(13)으로부터 공급되는 타이밍 신호이다. 이 제어 신호는 예컨대 도 4a에 표시되는 것 같은 유닛 선택 신호(US)와 동일한 타이밍에서 유닛 선택 신호 US0 내지 USm-1이 출력되도록 타이밍을 규정한다.
컬럼 어드레스 신호 C0 내지 Cn-1로서는 컬럼 어드레스의 모든 비트를 이용할 수 있다. 이와는 달리 컬럼 어드레스의 소정 개수의 상위 비트만을 이용할 수도 있다. 컬럼 어드레스의 모든 비트를 이용한 경우에는 임의의 주어진 셀 어레이 유닛(20)이 하나의 컬럼 어드레스에 대응하고, 로컬 워드선 및 로컬 플레이트선이 액세스되는 컬럼 어드레스의 메모리 셀에 대해서만 활성화된다. 컬럼 어드레스의 소정 개수의 상위 비트만을 이용한 경우에는 셀 어레이 유닛(20)이 복수의 컬럼 어드레스에 대응하고 로컬 워드선 및 로컬 플레이트선이 액세스되는 컬럼 어드레스 주변에 위치된 복수의 컬럼 어드레스의 메모리 셀에 대하여 활성화 된다.
요약하자면, 본 발명에서는 하나 또는 복수의 컬럼 어드레스가 하나의 유닛을 구성하고 로컬 워드선이 각 유닛마다 전용 워드선으로써 설치된다. 선택된 유닛에 있어서의 로컬 워드선은 글로벌 워드선에 접속된다. 또한, 로컬 플레이트선은 각 유닛마다 전용 풀레이트 선으로써 제공되고, 선택된 유닛에 있어서의 로컬 플레이트선이 글로벌 플레이트선에 접속된다. 따라서, 선택된 유닛에 있어서만 로컬 워드선 및 로컬 플레이트선을 활성화하는 것이 가능해져, 과도한 전력소비를 피할 수 있다.
선택되지 않는 유닛에 있어서는 로컬 워드선 및 로컬 플레이트선이 부유 상 태로 있는 것을 회피하여 확실한 동작을 실현할 수 있다.
복수의 유닛중 하나를 선택하는 데에는 입력 컬럼 어드레스의 디코드 처리만을 필요로 한다.
트랜지스터에 먼저 채널이 형성되고, 그 후 글로벌 워드선 및 글로벌 플레이트선을 활성화하는 것에 의해 트랜지스터의 게이트 전압을 부스트하여 게이트 전압이 글로벌 워드선 및 글로벌 플레이트선의 활성화 전압보다도 높은 전압으로 상승되게 한다. 따라서, 로컬선과 글로벌선 사이의 동일 전위를 확실하게 할 수 있다.
공핍형 트랜지스터를 이용하면 트랜지스터의 게이트 전압을 더욱 상승시켜 안정된 고속 동작을 실현할 수 있다.
PMOS 트랜지스터와 NMOS 트랜지스터의 병렬 접속으로 구성되는 트랜스퍼 게이트를 이용하면 로컬선과 글로벌선 사이의 동일 전위를 보장하면서 로컬선과 글로벌선을 접속할 수 있다.
유닛 스위치 회로 중에서 플레이트선의 스위칭에 관련되는 부분은 유닛 선택 신호가 아니라 로컬 워드선의 신호에 의해 제어 및 구동될 수 있다. 이 구성에 있어서 유닛 선택 신호는 비교적 작은 구동력만을 필요로 하고 그에 따라 소비전력을 삭감할 수 있다.
이와는 달리 유닛 스위치 회로 중에서 워드선의 스위칭에 관련되는 부분은 유닛 선택 신호가 아니라 로컬 플레이트선의 신호에 의해 제어 및 구동 될 수 있다. 이 구성에 있어서, 유닛 선택 신호는 비교적 작은 구동력만을 필요로 하고 그에 따라 소비전력을 삭감할 수 있다.
이하에서는 본 발명의 제2 원리에 대하여 설명한다.
본 발명은 일반적으로 강유전체를 이용한 반도체 기억 장치에 관한 것이고, 특히 장치의 시험에 요하는 시험 시간을 단축한 강유전체 반도체 기억 장치에 관한 것이다.
FRAM의 데이터 기록 동작은 플레이트 전압의 제어를 제외하면 DRAM의 데이터 기록 동작과 실질적으로 동일하다. 간단히 말하자면, 워드선을 활성화하여 셀 트랜지스터를 도통시키고, 비트선의 데이터를 셀 트랜지스터를 통해 메모리 셀에 기록하며, 데이터 기록 후에 워드선을 비활성화하여 셀 트랜지스터를 비도통으로 한다. FRAM에서는 플레이트선이 워드선의 활성화와 동시에 선택적으로 활성화되고, 이것에 의해 강유전체 셀에 대한 데이터 기록을 행할 수 있게 된다.
강유전체 셀은 기생 용량을 갖는다. 따라서 데이터 기록 동작이 실행될 때, 강유전체의 기억 기능에 의해 독립적으로 기억되는 데이터 전압에 덧붙여, 기생 용량에 축적되는 전하가 존재하게 된다. 통상의 기록 동작에 있어서는, 상기와 같은 기생용량의 전하의 존재는 강유전체 메모리 셀의 기억 능력(데이터 유지 능력)을 증강하는 효과가 있기 때문에 오히려 바람직하다.
DRAM과 FRAM은 각 메모리 셀의 기억 유지 능력을 체크하기 위하여 공장으로 부터의 제품 출하 전에 시험이 행하여진다. 이 시험은 데이터 기록 동작과 데이터 판독 동작을 반복 수행함으로써 행하여진다. 비록 이 시험에 있어서는, 강유전체 소자의 데이터 유지 능력을 체크하는 것이 바람직하지만, 상술한 바와 같이 기생 용량이 존재하기 때문에, 실제로는 강유전체의 데이터 유지 능력과 DRAM 적인 용량 에 의한 기억능력을 합친 능력을 시험하는 것으로 되어 버린다.
강유전체의 데이터 유지 능력을 체크하기 위해서는, 기생 용량의 전하가 자연 방전에 의해서 사라질 때까지 대기하여야 한다. 구체적으로는, 이러한 목적을 위해 데이터 기록 후 시험 동작 중에 수 초로부터 수 분의 기다리는 시간을 취하여, 모든 전하가 사라진 후에 데이터 판독 동작을 행하고 있다. 이것은 기생 용량에 의한 영향을 받지 않는 데이터 유지 능력을 시험하기 위한 시험 방법이다.
반도체 기억 장치의 회로밀도가 높아져 감에 따라서, 시험 시간이 길어진다. 만일 시험 동작 중에 기다리는 시간을 설치할 필요가 있는 경우에는 시험 시간이 더욱 장시간화하여 버린다.
따라서 시험 시간을 단축한 FRAM의 필요성이 있다.
이하에, 본 발명의 실시예를 첨부의 도면을 이용하여 상세히 설명한다.
도 13은 본 발명이 적용되는 강유전체 반도체 기억 장치를 도시한 도면이다.
도 13의 FRAM(1l0)은 어드레스 처리 유닛(111), 데이터 입출력 유닛(112), 제어 유닛(113), 워드 디코더(114), 플레이트 디코더(115), 컬럼 디코더(116), 셀 회로(117), 센스 증폭기 유닛(118) 및 타이밍 제어 회로(119)를 포함한다.
셀 회로(117)에는 강유전체를 메모리소자로 하는 복수의 셀이 매트릭스 형태로 배치되고, 또한 각 셀에 대하여 데이터를 기록 또는 판독할 때 어드레스를 지정하고 데이터를 증폭하는 것 등을 행하기 위한 회로 및 배선들이 설치되어 있다.
어드레스 처리 유닛(111)은 어드레스 버퍼나 어드레스 프리디코더 등의 회로군으로 이루어 진다. 이 어드레스 처리 유닛(111)은 소자의 외부에서 어드레스 신 호를 수신하고 적당한 타이밍에서 어드레스 신호를 워드 디코더(114), 플레이트 디코더(115) 및 컬럼 디코더(116)에 공급한다.
데이터 입출력 유닛(112)은 데이터 버퍼 등의 회로군으로 이루어져 있고, 데이터가 소자의 외부에서 수신되었을 때 적절한 타이밍에서 데이터를 센스 증폭기 유닛(118)에 적절한 타이밍에 공급한다. 또한 데이터 입출력 유닛(112)은 데이터가 센스 증폭기 유닛(118)을 통해 셀 회로(117)로부터 판독되는 때에 데이터를 적절한 타이밍에 외부에 출력한다. 센스 증폭기 유닛(118)은 기록 데이터를 증폭하여 그 증폭된 데이터를 셀 회로(117)에 공급하고, 또한 셀 회로(117)로부터 판독된 데이터를 증폭한다.
제어 유닛(113)은 제어 신호 버퍼나 명령 디코더 등의 회로군으로 이루어져 있고, 소자의 외부에서 제어 신호 및 클록 신호를 수신한다. 제어 유닛(113)은 제어 신호에 의해 표시되는 명령을 디코드하여 FRAM(l10) 내에 설치된 각 회로 유닛의 동작 및 타이밍을 제어한다. 즉 제어 유닛(113)은 클록 신호 및 타이밍 신호를 FRAM(1l0) 내의 각 회로 유닛에 공급하여 각 회로 유닛이 적절한 타이밍에서 동작하게 함으로써, FRAM(l10)의 데이터 기록/데이터 판독의 동작을 실현한다. 도 13에서는 제어 신호의 예로서 기록 제어 신호만이 도시되어 있다.
워드 디코더(114)는 어드레스 처리 유닛(111)으로부터 공급된 로우 어드레스를 디코드하고, 상기 로우 어드레스에 대응하는 워드선을 선택적으로 활성화한다. 그에 따라, 활성화한 워드선에 접속된 트랜지스터가 도통되어, 선택된 워드 어드레스의 메모리 셀에 대한 데이터 기록/데이터 판독 동작이 실행된다.
플레이트 디코더(115)는 어드레스 처리 유닛(111)으로부터 공급된 로우 어드레스를 디코드하고, 상기 로우 어드레스에 대응하는 플레이트선을 선택적으로 활성화한다. FRAM 에서는 HIGH 또는 LOW의 데이터 전압을 강유전체 소자의 일단에 인가하면서, 플레이트선에 접속된 강유전체 소자의 다른 노드에 HIGH 전압을 인가하는 것에 의해 데이터 기록이 행하여진다. 워드선에 의한 워드 선택과 동시에, 활성화된 워드선에 대응하는 위치에서 플레이트선이 선택적으로 활성화 되고, 이로써 선택된 메모리 셀에 대한 데이터 기록이 행하여진다.
컬럼 디코더(116)는 어드레스 처리 유닛(111)으로부터 공급된 컬럼 어드레스를 디코드하고, 상기 컬럼 어드레스에 대응하는 컬럼선을 선택적으로 활성화한다. 이것에 의해 대응하는 컬럼 트랜지스터가 도통되어 센스 증폭기 유닛(118)의 대응하는 센스 증폭기를 데이터 입출력 유닛(112)에 접속한다.
데이터 판독 동작의 경우, 데이터는 활성화된 워드선에 접속된 메모리 셀로부터 판독되어 비트선에 나타난다. 이때, 센스 증폭기 유닛(118)은 비트선상의 데이터를 증폭한다. 증폭된 데이터는 활성화된 컬럼선에 대응하는 센스 증폭기로부터 판독되어 데이터 입출력 유닛(112)에 공급된다. 데이터 기록 동작의 경우는, 판독 동작의 경우와 반대로, 데이터가 데이터 입출력 유닛(112)으로부터 활성화된 컬럼선에 의해 선택된 센스 증폭기에 공급된다. 워드선이 활성화되면 활성화된 워드선에 접속된 메모리 셀이 센스 증폭기 유닛(118)으로부터 비트선을 통해 데이터를 수신한다.
타이밍 제어 회로(119)는 본 발명에 고유한 회로이며, 스위치 신호(SW)에 따 라서 워드선 활성화 타이밍과 비트선 프리차지 동작의 타이밍을 제어한다.
도 14는 워드선 활성화 타이밍 및 비트선 프리차지 타이밍을 제어하는 구성을 도시하는 회로도이다.
도 14에 있어서, 타이밍 제어 회로(119)는 PMOS 트랜지스터(121∼123), NMOS 트랜지스터(124∼126), 인버터(127) 및 지연회로(128, 129)를 포함한다. 타이밍 제어 회로(119)는 FRAM(1l0)의 외부로부터 스위치 신호(SW)를 수신하고, 제어 유닛(113)으로부터 타이밍 신호(TS)를 수신한다.
타이밍 제어 회로(119)는 지연회로(129)를 사용하여 타이밍 신호(TS)를 소정시간 지연시키고, 그 지연된 신호를 프리차지 신호(PR)로서 센스 증폭기 유닛(118)에 공급한다. 스위치 신호(SW)가 HIGH인 때에, PMOS 트랜지스터(123) 및 NMOS 트랜지스터(126)로 이루어진 트랜스퍼 게이트는 타이밍 신호(TS)를 통과시켜 워드 디코더(114)에 공급한다. 또한 스위치 신호(SW)가 LOW인 때에는, 타이밍 신호(TS)가 PMOS 트랜지스터(121) 및 NMOS 트랜지스터(124)로 이루어진 트랜스퍼 게이트와, 지연회로(128)와, PMOS 트랜지스터(122) 및 NMOS 트랜지스터(125)로 이루어진 트랜스퍼 게이트를 통해 워드 디코더(114)에 공급된다. 따라서, 스위치 신호(SW)가 LOW인 경우의 쪽이 스위치 신호(SW)가 HIGH인 경우에 비하여 워드 디코더(114)에 공급되는 신호의 타이밍이 더 느린 것으로 된다.
워드 디코더(114)는 PMOS 트랜지스터(131, 132)와 NMOS 트랜지스터(133, 134)를 포함한다. 도 14는 하나의 워드선(WL)에 관련되는 워드 디코더(114)의 일부만을 도시하고 있다. 도 14에 도시된 워드선(WL)에 대응하는 어드레스가 지정되면, 부논리의 어드레스 디코드 신호가 LOW로 되어 PMOS 트랜지스터(132)가 도통되고 NMOS 트랜지스(133)가 차단된다. 이 때 타이밍 제어 회로(119)로부터 공급되는 신호는 LOW이므로 PMOS 트랜지스터(131)는 도통하고 NMOS 트랜지스터(134)는 차단된다. 따라서 이 경우에 워드선(WL)은 HIGH로 된다. 그 후 타이밍 제어 회로(119)부터의 신호가 HIGH로 되어 PMOS 트랜지스터(131)가 차단되고 NMOS 트랜지스터(134)는 도통한다. 따라서, 워드선(WL)이 LOW로 복귀된다. 즉, 타이밍 제어 회로(119)부터 공급된 HIGH 펄스에 의해서 워드선(WL)이 활성화된다.
워드선(WL)은 셀 회로(117) 내로 연장되어 있다. 셀 회로(117)는 NMOS 트랜지스터(141, 142)와 강유전체 메모리 셀(143, 144)을 포함한다. 도 14에 도시된 셀 회로(117)는 한 쌍의 메모리 셀에 대응하는 부분만을 보이고 있다. NMOS 트랜지스터(141, 142)의 게이트는 워드선(WL)에 접속되어 있다. 워드선(WL)이 활성화되면, 메모리 셀(143, 144)의 데이터가 비트선 BL 및 /BL에 나타난다. 각 메모리 셀(143, 144)의 하나의 노드는 플레이트선(PL)에 접속되어 있다.
센스 증폭기 유닛(118)은 NMOS 트랜지스터(152∼154)와 센스 증폭기(15l)를 포함한다. 도 14의 센스 증폭기 유닛(118)은 하나의 센스 증폭기에 대응하는 부분만을 나타내고 있다. 타이밍 제어 회로(119)로부터의 프리차지 신호(PR)가 HIGH로 되면, NMOS 트랜지스터(153, 154)가 도통되어 비트선 BL 및 /BL가 접지 전압인 프리차지 전압으로 프리차지된다.
기록 동작의 경우, 워드선(WL)이 활성화되어 NMOS 트랜지스터(141, 142)가 도통됨으로써 비트선상의 데이터가 메모리 셀(143, 144)에 기록된다.
통상의 기록 동작의 경우에는 스위치 신호(SW)가 HIGH이다. 따라서 프리차지 신호(PR)가 HIGH로 되기 전에 워드선(WL)이 비활성화된다. 따라서 이 경우에는 메모리 셀(143, 144)의 기생 용량에 비트선의 전압 레벨에 대응하는 전하가 축적된다. 이것은 메모리 셀(143, 144)의 데이터 유지 능력을 높이는 효과가 있다.
이와는 달리, 테스트 동작 중의 기록 동작의 경우에는, 스위치 신호가 LOW로 설정된다. 이 때문에 워드선(WL)이 비활성화되기 전에 프리차지 신호(PR)가 HIGH로 된다. 따라서 이 경우에는, 워드선(WL)이 활성화된 상태이고 NMOS 트랜지스터(141, 142)가 도통하고 있는 사이에 비트선 BL 및 /BL가 프리차지되고 비트선 BL 및 /BL 의 전압 레벨이 접지 전압으로 변화된다. 그 결과, 메모리 셀(143, 144)의 기생 용량에는 전하가 축적되지 않는다. 따라서 그 후 즉시 계속되는 데이터 판독 동작에 의해서 메모리 셀(143, 144)의 데이터 유지 능력만을 테스트할 수 있게 된다. 이 경우, 종래의 테스트 동작의 경우와는 다르게 데이터 기록 동작 후 데이터 판독 동작을 행하기 전에 기다리는 시간을 설치할 필요가 없다. 따라서, 메모리 셀의 시험을 신속하게 할 수 있게 된다.
도 15는 워드선 활성화 타이밍 및 비트선 프리차지 타이밍을 제어하는 동작을 설명하기 위한 타이밍 차트이다.
클록 신호의 하강 엣지에서 기록 데이터 및 기록 어드레스를 입력하고 기록 동작임을 나타내는 기록 제어 신호를 LOW로 한다. 이에 따라 도 15의 최초의 사이클에서 데이터가 기록된다. 타이밍 신호는 클록 신호에 기초하여 제어 유닛(113)에 의해 생성되고, 클록 신호의 상승 엣지로부터 소정의 지연 시간 만큼 지연된다. 타 이밍 신호는 타이밍 제어 회로(119)에 입력되고, 타이밍 제어회로(119)는 도 14에서 설명한 바와 같이 프리차지 신호(PR) 및 워드선을 비활성화하는 신호를 생성한다.
전술한 바와 같이, 스위치 신호(SW)의 HIGH 또는 LOW에 따라서, 워드선(WL)이 비활성화되는 타이밍이 달라진다. 도 15에 워드선 신호 WL2로서 도시한 바와 같이, 스위치 신호(SW)가 LOW인 때에는, 워드선(WL)은 프리차지 신호(PR)가 HIGH로 된 후에도 잠시동안은 활성화 상태로 유지된다. 따라서, 테스트 동작 중에는 스위치 신호(SW)를 LOW로 설정함으로써, 강유전체 메모리 셀은 기생 용량에 전하가 축적되는 것을 막을 수 있다. 또한 워드선 신호 WL1로서 도시한 바와 같이, 스위치 신호(SW)가 HIGH인 때에는 프리차지 동작이 시작되기 전에 워드선(WL)이 비활성화된다. 이것은 기생 용량내의 전하를 증가시켜 메모리 셀의 기억 유지 능력을 증강시킨다.
이상의 실시예에 있어서는, 프리차지 동작의 타이밍이 고정되고 워드선을 비활성화하는 타이밍이 변화되었다. 즉 셀 트랜지스터가 차단 상태로 변화하는 타이밍을 조정하고 있었다. 이것과는 반대로 워드선을 비활성화하는 타이밍을 고정으로 하고 프리차지 신호(PR)가 HIGH로 되는 타이밍을 변화시킬 수도 있다. 즉 프리차지 동작을 개시하는 타이밍을 조정하도록 하여도 좋다.
도 16은 워드선을 비활성화하는 타이밍을 고정하고 프리차지 신호의 타이밍을 변화시키는 실시예의 회로도이다. 도 16에 있어서, 도 14와 동일한 구성요소에 대해서는 동일한 부호로 표시하고 그 설명은 생략한다.
도 16의 타이밍 제어 회로(119A)는 PMOS 트랜지스터(1121∼1123), NMOS 트랜지스터(1124∼1126), 인버터(1127) 및 지연회로(1128)를 포함한다.
타이밍 제어 회로(119A)는 FRAM(l0)의 외부로부터 스위치 신호(SW)를 수신하는 동시에, 제어 유닛(113)으로부터 타이밍 신호(TS)를 수신한다.
타이밍 제어 회로(119A)는 스위치 신호(SW)가 HIGH인 때에 PMOS 트랜지스터(1123) 및 NMOS 트랜지스터(1126)로 이루어진 트랜스퍼 게이트를 통해 타이밍 신호(TS)를 프리차지 신호(PR)로서 센스 증폭기 유닛(118)에 공급한다. 스위치 신호(SW)가 LOW인 때에는 PMOS 트랜지스터(1121) 및 NMOS 트랜지스터(1124)로 이루어진 트랜스퍼 게이트와, 지연회로(1128)와, PMOS 트랜지스터(1122) 및 NMOS 트랜지스터(1125)로 이루어진 트랜스퍼 게이트를 통해 타이밍 신호(TS)를 프리차지신호(PR)로서 센스 증폭기 유닛(118)에 공급한다. 따라서, 스위치 신호(SW)가 LOW인 경우의 쪽이 스위치 신호(SW)가 HIGH인 경우에 비하여, 프리차지 신호(PR)가 HIGH로 되는 타이밍이 더 지연 된다.
워드 디코더(114A)는 PMOS 트랜지스터(1131)와 NMOS 트랜지스터(1132)를 포함한다. 도 16에는 워드 디코더(114A)의 전체 구성 중에서 하나의 워드선(WL)에 관련된 부분만 도시되어 있다. 도 16에 도시된 상기 워드선(WL)에 대응하는 어드레스가 지정되면, 부논리인 어드레스 디코드 신호가 LOW로 되어 PMOS 트랜지스터(1131)가 도통하고 NMOS 트랜지스터(1132)가 차단된다. 이에 따라 워드선(WL)이 HIGH로 된다. 그후 어드레스 디코드 신호가 HIGH 레벨로 복귀하여 PMOS 트랜지스터(1131)가 차단되고 NMOS 트랜지스터(1132)가 도통한다. 따라서, 워드선(WL)이 LOW 레벨로 복귀한다. 즉, 도 16의 구성에 있어서 워드선의 활성화 및 비활성화의 타이밍은 어드레스 디코드 신호에 의존하고, 스위치 신호(SW)에 상관없이 고정되어 있다.
도 16의 구성에 있어서, 셀 회로(117) 및 센스 증폭기 유닛(118)의 회로 구성은 도 14에 도시된 것과 동일하다.
도 17은 워드선의 활성화 타이밍을 고정하고 비트선 프리차지 동작의 타이밍을 제어하는 동작을 설명하기 위한 타이밍 차트이다.
클록 신호의 하강 엣지에서 기록 데이터 및 기록 어드레스를 입력하여 기록 동작임을 나타내는 기록 제어 신호를 LOW로 한다. 이에 따라 도 17의 최초의 사이클에서 데이터가 기록된다. 타이밍 신호는 클록 신호에 기초하여 제어 유닛(113)에 의해 생성되고, 클록 신호의 상승 엣지로부터 소정의 지연시간 만큼 지연된다. 타이밍 신호는 타이밍 제어 회로(119)에 입력되고, 도 16에서 설명한 바와 같이 하여, 프리차지 신호(PR)를 생성한다.
전술한 바와 같이 스위치 신호(SW)의 HIGH 또는 LOW에 따라서, 워드선(WL)이 비활성화되는 타이밍이 달라진다. 도 17에 프리차지 신호(PR1)로서 도시한 바와 같이, 스위치 신호(SW)가 LOW인 때 프리차지 동작은 워드선(WL)이 비활성화된 후에 시작된다. 따라서, 스위치 신호(SW)가 LOW인 때에는 프리차지 동작이 시작되기 전에 워드선(WL)을 비활성화하는 것에 의해 기생 용량에 전하를 축적하여 메모리 셀의 기억 유지 능력을 증강시킨다. 또한 프리차지 신호(PR1)로서 도시한 바와 같이, 테스트 동작 중에는 스위치 신호(SW)를 HIGH로 하는 것에 의해, 워드선을 비활성화하기 전에 프리차지 동작을 시작한다. 이로써 강유전체 메모리 셀의 기생 용량에 전하가 축적되는 것을 막을 수 있다.
도 14 및 도 16에서 도시한 바와 같이, 타이밍 제어 회로(119, 119A)에서는 하나 또는 복수의 지연회로가 이용된다. 이 지연회로는 복수개의 인버터를 직렬로 연결하거나 쉬미트 회로를 이용하여 구성할 수 있다. 이 회로들은 입력 신호의 상승 엣지와 하강 엣지에 대하여 각각 다른 지연을 부여하도록 설계해도 좋다. 예컨대, 지연회로를 구성하는 인버터의 PM0S 트랜지스터와 NMOS 트랜지스터의 게이트 폭을 적당히 조정함으로써, 상승 엣지와 하강 엣지 사이에 다른 지연을 부여할 수 있다. 또는 PMOS 트랜지스터와 NMOS 트랜지스터의 게이트 길이를 적당히 조정할 수도 있다.
반도체 기억 장치는, 단일의 메모리 칩으로서 제공될 수 있을 뿐만 아니라, CPU 칩 등의 제어 회로의 칩과 조합되어 하나의 패키지로서 제공될 수 있다. 이러한 구성에 있어서는, 이 패키지의 외부에서 반도체 기억 장치의 핀에 직접 액세스할 수 없는 경우가 있다. 즉 CPU 등의 제어 회로만이 반도체 기억 장치를 제어할 수 있다. 이러한 상황을 고려하면, 스위치 신호(SW)를 공급하는 단자를 설치하지 않고, 반도체 기억 장치 내부에 테스트 회로를 설치하는 것이 바람직하다. 반도체 기억 장치 내부의 테스트 회로에 의해 CPU 등의 제어 장치는 상기 테스트 회로의 동작을 제어하기 위해 사용될 수 있다.
도 18은 CPU 등의 제어 회로에 접속되는 본 발명에 따른 FRAM의 블록도 이다. 도 18에 있어서, 도 13에서와 동일한 구성요소는 동일한 부호로 표시하고 그 설명은 생략한다.
도 18의 FRAM(1l0A)은, 도 13의 구성에 덧붙여 테스트 회로(1150)를 포함하고 있다. 타이밍 제어 회로(119)는 FRAM(110A)의 외부에서 신호를 수신하는 단자 핀이 없고, 그 대신 스위치 신호(SW)를 테스트 회로(1150)로부터 수신한다.
테스트 회로(1150)는 FRAM(1l0A)에 접속되는 CPU(1151)부터의 명령에 따라서, FRAM(1l0A)의 테스트 동작을 제어한다. 테스트 회로 자체는 종래 기술의 DRAM에서 사용되는 것이고, 본 발명에 고유한 것은 아니다. 그러나 본 발명에 있어서는 테스트 회로(1150)가 CPU(1151)부터의 명령에 따라서 스위치 신호(SW)를 출력하도록 구성되어 있다. 스위치 신호(SW)는 상기 설명한 바와 같이 HIGH 또는 LOW의 값을 취한다. 스위치 신호(SW)를 생성하는 데에는 CPU(1151)부터 공급된 신호를 디코드하는 기술만을 필요로할 뿐이다. 따라서, 여기서는 스위치 신호(SW)를 생성하기 위한 테스트 회로(1150)의 구성에 관해서는 설명을 생략한다.
도 18의 FRAM(l10A)에 있어서, 테스트 신호에 따라서 워드선의 비활성화 타이밍 또는 프리차지 신호의 개시 타이밍을 제어하는 구성은 도 14 또는 도 16에 도시된 회로 구성을 이용할 수 있다.
전술한 실시예에 있어서는, 프리차지 동작의 타이밍을 고정하고 워드선의 비활성화 타이밍을 조정하거나 또는 워드선의 비활성화 타이밍을 고정하고 프리차지 동작의 타이밍을 조정하는 것이다. 그러나 장치 시험에 있어서는, 예컨대 워드선의 동작 타이밍을 통상의 기록 동작시와 동일한 조건으로 설정함으로써 테스트를 행하는 것이 바람직한 경우가 있고, 또는 프리차지 동작의 타이밍을 통상의 기록 동작시와 동일한 조건으로 설정함으로써 테스트를 행하는 것이 바람직한 경우가 있다.
따라서, 테스트 동작 중에 소망의 기록 동작 모드를 선택하기 위한 구성을 설치할 필요가 있다. 이러한 구성을 이용함으로써 테스트 동작 중에 프리차지 동작의 타이밍을 고정으로 하고 워드선의 비활성화 타이밍을 조정하는 모드를 선택하도록, 또는 워드선의 비활성화 타이밍을 고정으로 하고 프리차지 동작의 타이밍을 조정하는 모드를 선택하도록 하는 선택이 이루어 질 수 있다.
도 19는 CPU 등의 제어 회로에 접속되는 본 발명에 따른 FRAM의 블록도이다. 도 19에 있어서, 도 18에서와 동일한 구성요소는 동일한 부호로 표시하고 그 설명은 생략한다.
도 19의 FRAM(1l0B)에서는 도 18의 구성에 대하여, 타이밍 제어 회로(119B) 및 테스트 회로(1150B)가 도 18의 각각 대응하는 회로를 치환하는 형태로 설치되고, 또한 프로그래머블 메모리(1152)가 새롭게 설치되어 있다. 프로그래머블 메모리(1152)는 CPU(1151)부터의 명령에 따라서 프로그램된다. 도 19의 구성에서는 프리차지 동작의 타이밍을 고정으로 하고 워드선의 비활성화 타이밍을 조정하는 모드 또는 워드선의 비활성화 타이밍을 고정으로 하고 프리차지 동작의 타이밍을 조정하는 모드를 선택하기 위하여 프로그래미블 메모리(1152)가 이용된다. 그러므로 실제로는 CPU(1151)부터의 명령에 따라서, 어느 쪽의 동작모드가 선택 되었는가를 나타내는 1비트의 정보만을 격납하면 되고, 매우 단순한 레지스터로 구성하는 것이 가능하다.
프로그래머블 메모리(1152)는 어느 쪽의 동작모드가 선택되었는가를 나타내는 신호를 테스트 회로(1150B)에 공급한다. 테스트 회로(1150B)는 스위치 신호(SW) 및 선택된 동작모드를 나타내는 전환 신호(MC)를 타이밍 제어 회로(119B)에 공급한다. 또 전환 신호(MC)는 프로그래머블 메모리(1152)로부터 타이밍 제어 회로(119B)에 직접 공급되는 구성으로 하여도 좋다.
도 20은 전환 신호에 따라서 워드선의 활성화 타이밍을 조정할 것인지 또는 프리차지 동작 타이밍을 조정할 것인지를 전환하는 타이밍 제어 회로의 회로도이다.
도 20의 타이밍 제어 회로(119B)는 도 14의 타이밍 제어 회로(119)에 대응하는 PMOS 트랜지스터(121∼123), NMOS 트랜지스터(124∼126), 인버터(127) 및 지연회로(128, 129)와, 도 16의 타이밍 제어 회로(119A)에 대응하는 PMOS 트랜지스터(121∼123), NMOS 트랜지스터(124∼126), 인버터(127) 및 지연회로(128,를 포함한다. 타이밍 제어 회로(119B)는 또한 인버터(1201), PMOS 트랜지스터(1202∼1205), NMOS 트랜지스터(1206∼1209) 및 인버터(210)를 포함한다.
전환 신호(CM)가 LOW인 때에, PMOS 트랜지스터(1203) 및 NMOS 트랜지스터(1207)로 이루어진 트랜스퍼 게이트는 개방되어 타이밍 제어 회로(119)에 대응하는 회로 부분으로부터의 신호가 도 14에 도시된 워드 디코더(114)에 공급된다. 또한, PMOS 트랜지스터(1204) 및 NMOS 트랜지스터(1208)로 이루어진 트랜스퍼 게이트가 개방되어 타이밍 제어 회로(119)에 대응하는 회로 부분으로부터의 프리차지 신호(PR)가 센스 증폭기 유닛(118)에 공급된다.
이와 같이, 전환 신호(CM)가 LOW인 경우에는, 프리차지 동작의 타이밍이 고정 되고, 워드선을 비활성화하는 타이밍이 스위치 신호(SW)에 따라서 변화된다.
전환 신호(CM)가 HIGH인 때, PMOS 트랜지스터(1202) 및 NMOS 트랜지스터(1206)로 이루어진 트랜스퍼 게이트는 개방되어 항상 LOW인 신호가 도 14에 도시된 워드 디코더(114)에 공급된다. 또한 PMOS 트랜지스터(1205) 및 NMOS 트랜지스터(1209)로 이루어진 트랜스퍼 게이트가 개방되어 타이밍 제어 회로(119B)에 대응하는 회로 부분으로부터의 프리차지 신호(PR)가 센스 증폭기 유닛(118)에 공급된다.
이와 같이, 전환 신호(CM)가 HIGH인 경우에는 워드선의 동작 타이밍이 고정 되고, 프리차지 동작의 타이밍이 스위치 신호(SW)에 따라서 변화된다.
본 발명에 따르면, 제 2모드 에서는 프리차지 동작이 시작한 후에 워드선을 비활성화하도록 워드선 구동회로와 프리차지 회로가 제어된다. 따라서, 셀 트랜지스터가 차단된 때에, 데이터 전압은 비트선으로부터 이미 소거되어 있고, 메모리 셀의 기생 용량에는 전하가 축적되지 않는다. 따라서, 그 후 즉시 계속되는 데이터 판독 동작에 의해서, 메모리 셀의 데이터 유지 능력만을 테스트하는 것이 가능하게 된다. 이 경우, 종래의 테스트 동작의 경우와는 다르게, 데이터 기록 동작 후 데이터 판독 동작을 행하기 전에 기다리는 시간을 설치할 필요가 없고, 메모리 셀의 시험을 신속하게 할 수 있게 된다.
스위치 신호는 반도체 기억 장치의 외부핀에 제공 될 수도 있고, 통상 동작모드와 테스트 동작 모드 사이에서 스위치 신호의 신호 레벨에 따라서 변화될 수도 있다. 이로써, 프리차지 동작의 개시 전에 워드선을 비활성화하는 모드와 프리차지 동작의 개시 후에 워드선을 비활성화하는 모드와의 사이에서 전환을 행할 수 있게 된다.
반도체 기억 장치는 CPU 등의 제어 회로의 칩과 조합되어 하나의 패키지로서 제공될수 있고, 패키지 외부에서 반도체 기억 장치의 핀에 직접 액세스할 수 없는 경우가 있을 수 있다. 이러한 구성에서 테스트 회로는 스위치 신호를 공급하도록 반도체 기억 장치 내부에 설치되고 상기 테스트 회로의 동작을 제어하기 위해 CPU 등의 제어 장치를 이용함으로써, 프리차지 동작의 개시 전에 워드선을 비활성화하는 모드와 프리차지 동작의 개시 후에 워드선을 비활성화하는 모드를 전환할 수 있게 된다.
통상 동작시와 동일한 프리차지 동작의 타이밍 조건하에서 메모리 셀의 시험을 행하는 것이 가능하다. 또는 통상 동작시와 동일한 워드선 활성화 및 비활성화의 동작 타이밍 조건하에서 메모리 셀의 시험을 행하는 것이 가능하다.
또한, 반도체 기억 장치는 워드선의 동작 타이밍이 통상의 기록 동작시와 동일하게 되는 경우와 프리차지 동작의 타이밍이 통상의 기록 동작시와 동일하게 되는 경우를 전환 하도록 구성될 수 있다.
이상, 본 발명의 양호한 실시예를 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니라 본 발명의 범위에서 벗어나지 않고 여러가지 변형이 가능하다.
상기한 바와 같이 본 발명에 따른 반도체 기억 장치에 있어서는, 하나 또는 복수의 컬럼 어드레스가 하나의 유닛을 구성하고, 각 유닛마다 전용 워드선으로써 로컬 워드선이 제공된다. 이 때, 선택된 유닛에 있어서의 로컬 워드선은 글로벌 워드선에 접속된다. 또한 각 유닛마다 전용 플레이트선으로써 로컬 플레이트선이 제공된다. 이 때 선택된 유닛에 있어서의 로컬 플레이트선은 글로벌 플레이트선에 접속된다. 따라서, 선택된 유닛에 있어서만 로컬 워드선 및 로컬 플레이트선을 활성화하는 것이 가능해져 불필요한 전력소비를 피할 수 있다.
또한, 본 발명에 따른 반도체 기억 장치에 있어서는, 제2 모드에서 프리차지 동작의 개시 후에 워드선을 비활성화하도록 워드선 구동회로와 프리차지 회로가 제어된다. 따라서, 셀 트랜지스터가 비도통으로 된 때에는 데이터 전압이 비트선으로부터 이미 소거되어 있고, 메모리 셀의 기생 용량에는 전하가 축적되지 않는다. 따라서, 그 후 즉시 계속되는 데이터 판독 동작에 의해서, 메모리 셀의 데이터 유지 능력만을 테스트할 수 있게 된다. 이 경우, 데이터 기록 동작 후 및 데이터 판독 동작 전에 기다리는 시간을 설치할 필요가 없으며, 이것이 종래의 테스트 동작의 경우와 다른 점이다. 이로써, 메모리 셀의 시험을 신속히 할 수 있게 된다.

Claims (18)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 강유전체 메모리 셀과,
    상기 메모리 셀의 제1 노드와 데이터 전송 경로와의 사이에 접속되고 상기 메모리 셀과 조합되어 각각 하나 또는 복수의 컬럼 어드레스에 대응하는 유닛을 형성하는 셀 트랜지스터와,
    대응하는 로우 어드레스의 선택에 응답하여 하나의 워드선이 활성화되는 글로벌 워드선과,
    대응하는 로우 어드레스의 선택에 응답하여 하나의 플레이트선이 활성화되는 글로벌 플레이트선과,
    각각 대응하는 상기 유닛마다 전용으로 설치되고 상기 셀 트랜지스터의 게이트에 접속되는 로컬 워드선과,
    각각 대응하는 상기 유닛마다 전용으로 설치되고 상기 메모리 셀의 제 2노드에 접속되는 로컬 플레이트선과,
    상기 유닛 중 선택된 유닛에 있어서 상기 활성화한 글로벌 워드선을 상기 로컬 워드선 중 하나의 로컬 워드선에 전기적으로 접속하여 양워드선을 동일 전위로 만듦과 동시에, 상기 선택된 유닛에 있어서 상기 활성화한 글로벌 플레이트선을 상기 로컬 플레이트선 중 하나의 로컬 플레이트선에 전기적으로 접속하여 양플레이트선을 동일 전위로 만드는 유닛 스위치 회로와,
    입력 컬럼 어드레스를 디코드하여 상기 유닛 중 하나의 유닛을 선택하고, 이 선택된 유닛에 대응하는 상기 유닛 스위치 회로에 공급되는 유닛 선택 신호를 활성화하는 유닛 선택 회로
    를 포함하고,
    상기 유닛 스위치 회로는,
    드레인 및 소스가 각각 상기 활성화한 글로벌 워드선 및 상기 하나의 로컬 워드선에 접속되는 제1의 NMOS 트랜지스터와,
    드레인 및 소스가 각각 상기 유닛 선택 신호 및 상기 제1의 NMOS 트랜지스터의 게이트에 접속되고 게이트가 전원 전압에 접속되는 제2의 NM0S 트랜지스터와,
    드레인 및 소스가 각각 상기 활성화한 글로벌 플레이트선 및 상기 하나의 로컬 플레이트선에 접속되는 제3의 NMOS 트랜지스터와,
    드레인 및 소스가 각각 상기 유닛 선택 신호 및 상기 제3의 NM0S 트랜지스터의 게이트에 접속되고 게이트가 상기 전원 전압에 접속되는 제4의 NM0S 트랜지스터를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  5. 삭제
  6. 삭제
  7. 강유전체 메모리 셀과,
    상기 메모리 셀의 제1 노드와 데이터 전송 경로와의 사이에 접속되고 상기 메모리 셀과 조합되어 각각 하나 또는 복수의 컬럼 어드레스에 대응하는 유닛을 형성하는 셀 트랜지스터와,
    대응하는 로우 어드레스의 선택에 응답하여 하나의 워드선이 활성화되는 글로벌 워드선과,
    대응하는 로우 어드레스의 선택에 응답하여 하나의 플레이트선이 활성화되는 글로벌 플레이트선과,
    각각 대응하는 상기 유닛마다 전용으로 설치되고 상기 셀 트랜지스터의 게이트에 접속되는 로컬 워드선과,
    각각 대응하는 상기 유닛마다 전용으로 설치되고 상기 메모리 셀의 제 2노드에 접속되는 로컬 플레이트선과,
    상기 유닛 중 선택된 유닛에 있어서 상기 활성화한 글로벌 워드선을 상기 로컬 워드선 중 하나의 로컬 워드선에 전기적으로 접속하여 양워드선을 동일 전위로 만듦과 동시에, 상기 선택된 유닛에 있어서 상기 활성화한 글로벌 플레이트선을 상기 로컬 플레이트선 중 하나의 로컬 플레이트선에 전기적으로 접속하여 양플레이트선을 동일 전위로 만드는 유닛 스위치 회로와,
    입력 컬럼 어드레스를 디코드하여 상기 유닛 중 하나의 유닛을 선택하고, 이 선택된 유닛에 대응하는 상기 유닛 스위치 회로에 공급되는 유닛 선택 신호를 활성화하는 유닛 선택 회로
    를 포함하고,
    상기 유닛 스위치 회로는,
    상기 유닛 선택 신호의 활성화에 응답하여 상기 활성화한 글로벌 워드선을 상기 하나의 로컬 워드선에 전기적으로 접속하는 게이트와,
    상기 하나의 로컬 워드선의 활성화에 응답하여 상기 활성화한 글로벌 플레이트선을 상기 하나의 로컬 플레이트선에 전기적으로 접속하는 게이트를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 강유전체 메모리 셀과,
    상기 메모리 셀에 기록되거나 상기 메모리 셀로부터 판독된 데이터를 전송하는 비트선과,
    상기 메모리 셀과 상기 비트선과의 사이에 접속되는 셀 트랜지스터와,
    상기 셀 트랜지스터의 온/오프 상태를 제어하는 워드선과,
    상기 워드선을 구동하는 워드선 구동회로와,
    상기 비트선을 프리차지하는 프리차지 회로와,
    제1 모드에서는 프리차지 동작의 개시 전에 워드선을 비활성화하고, 제2 모드에서는 프리차지 동작의 개시 후에 워드선을 비활성화하도록 상기 워드선 구동회로와 상기 프리차지 회로를 제어하는 타이밍 제어회로
    를 포함하고,
    상기 제1 모드는 통상 동작 모드이며, 상기 제2 모드는 테스트 동작 모드인 것을 특징으로 하는 반도체 기억 장치.
  13. 삭제
  14. 삭제
  15. 제12항에 있어서, 상기 타이밍 제어 회로는 프리차지 동작의 개시 타이밍을 고정으로 하고, 워드선을 비활성화하는 타이밍을 상기 제1 모드와 상기 제2 모드와의 사이에서 변화시키는 것을 특징으로 하는 반도체 기억 장치.
  16. 제12항에 있어서, 상기 타이밍 제어 회로는 워드선을 비활성화하는 타이밍을 고정으로 하고, 프리차지 동작의 개시 타이밍을 상기 제1 모드와 상기 제2 모드와의 사이에서 변화시키는 것을 특징으로 하는 반도체 기억 장치.
  17. 제12항에 있어서, 상기 타이밍 제어 회로는 프리차지 동작의 개시 타이밍을 고정으로 하고 워드선을 비활성화하는 타이밍을 상기 제1 모드와 상기 제2 모드의 사이에서 변화시키는 제1 동작모드와, 워드선을 비활성화하는 타이밍을 고정으로 하고 프리차지 동작의 개시 타이밍을 상기 제1 모드와 상기 제2 모드와의 사이에서 변화시키는 제2 동작모드의 어느 한 쪽의 선택된 동작모드로 동작하도록 구성된 것을 특징으로 하는 반도체 기억 장치.
  18. 삭제
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