JPH11144473A

JPH11144473A - 半導体記憶装置

Info

Publication number: JPH11144473A
Application number: JP9310823A
Authority: JP
Inventors: Takashi Kono; 隆司河野
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1997-11-12
Filing date: 1997-11-12
Publication date: 1999-05-28
Also published as: US5969981A

Abstract

(57)【要約】【課題】強誘電体のメモリセルを用い、強誘電体の劣
化を防止しつつ低消費電力化を図った半導体記憶装置を
提供する。【解決手段】半導体記憶装置のメモリセルアレイをメ
モリブロックに分割する。ＤＲＡＭ／不揮発モード切換
回路６２により、メモリブロックＢ１１が外部からアク
セスされたときはメモリセルにＤＲＡＭと同様の動作を
させ、メモリブロックＢ１が一定期間アクセスを受けな
いときはメモリセルを不揮発メモリとして動作させリフ
レッシュ不要とする。このメモリブロックがアクセスを
受けなくなってから不揮発目的に移行するまでの待ち時
間管理を内蔵タイマ回路５８を使用することによりユー
ザの使用状態に影響を受けにくい安定した低消費電力化
が図れる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関し、さらに特定的には不揮発性の半導体メモリセル
を備えた半導体記憶装置に関するものである。

【０００２】

【従来の技術】情報機器の普及に伴い、半導体メモリに
求められる仕様が変化しつつある。特に携帯機器に搭載
される半導体メモリには低消費電力が求められる。

【０００３】メモリ容量とコストの観点からダイナミッ
クランダムアクセスメモリ（以下ＤＲＡＭ）を使用する
ことが望ましいが、その特性上電源をオフしてしまうと
データ保持ができない。

【０００４】このため、定期的にリフレッシュ動作を行
なわねばならず、機器を使用していない状態（スタンバ
イ状態）でもわずかながら電力を消費してしまう。

【０００５】一方、不揮発性メモリは電源をオフしても
データ保持が可能であり、リフレッシュ動作などデータ
保持のため煩雑な動作を必要としない点で優れている。

【０００６】これら不揮発性メモリにはフラッシュメモ
リや強誘電体メモリ（ＦＲＡＭ）などが候補として考え
られている。特に強誘電体メモリは、書換動作速度や書
換回数についてフラッシュメモリより優れている点があ
り、今後の不揮発性メモリの代表格として期待されてい
る。

【０００７】図３５は従来の強誘電体メモリのセル構成
の第１例を説明するための回路図である。

【０００８】図３５を参照して、メモリセル５５２は２
つのアクセストランジスタ５６８、５７０と、アクセス
トランジスタ５６８、５７０にそれぞれ対応して設けら
れる強誘電体キャパシタ５７２、５７４とを含む。

【０００９】この構成はいわゆる２Ｔｒ−２Ｃ構成で、
２個のアクセストランジスタ５６８、５７０のゲートに
は同じワード線ＷＬが接続されている。強誘電体キャパ
シタ５７２の第１電極はアクセストランジスタ５６８を
介してビットラインＢＬに接続される。強誘電体キャパ
シタ５７４の第１電極はアクセストランジスタ５７０を
介してビットライン／ＢＬに接続される。強誘電体キャ
パシタ５７２の第２電極と強誘電体キャパシタ５７４の
第２電極はともにセルプレートＣＰに接続されている。

【００１０】この構成においては、１ビットのデータを
２個の強誘電体キャパシタに相補データとして格納す
る。

【００１１】図３６は、図３５の強誘電体メモリセルの
読出動作の一例を示す動作波形図およびキャパシタの分
極曲線を示す図である。

【００１２】図３５、図３６を参照して、時刻ｔ１〜ｔ
２においてイコライズ信号ＢＬＥＱがハイ（Ｈ）レベル
になることでビット線対ＢＬ、／ＢＬがロー（Ｌ）レベ
ルにプリチャージされる。このとき、セルプレートＣＰ
の電位はＬレベルである。

【００１３】時刻ｔ２〜ｔ３においてまずイコライズ信
号ＢＬＥＱがＬレベルとなり、続いてワード線ＷＬの電
位が立上がるとともにセルプレートＣＰの電位もＨレベ
ルになる。この結果、ビット線対ＢＬ、／ＢＬ間に微小
な電位差が生じる。時刻ｔ３〜ｔ４においてセンスアン
プ活性信号ＳＡＥがＨレベルとなってセンスアンプ５５
６が活性化し、ビット線対ＢＬ、／ＢＬ間の微小電位差
を増幅することで外部へのデータ読出が行なわれる。

【００１４】ここで強誘電体キャパシタ５７２、５７４
のいずれか一方のＬデータが保持される側のキャパシタ
にＬデータが再書込される。

【００１５】時刻ｔ４〜ｔ５でセルプレート電位ＣＰが
Ｌレベルになり、Ｈデータが載っているビット線側のキ
ャパシタの電極間に十分な電位差がつくことでＨデータ
が再書込される。

【００１６】時刻ｔ５〜ｔ６ではセンスアンプ活性信号
ＳＡＥがＬレベルとなってセンスアンプ５５６が非活性
化され、イコライズ信号ＢＬＥＱがＨレベルとなりビッ
ト線対ＢＬ、／ＢＬがともにＬレベルとなることで強誘
電体キャパシタ５７２、５７４のセルプレート電位ＣＰ
側と逆側の電極（ストレージノード）がＬレベルとな
る。

【００１７】つまり、キャパシタの電極間の電位差が０
となり、分極曲線に示されるようにＨ／Ｌデータが強誘
電体キャパシタの残留分極の大きさとして記憶される。

【００１８】この分極値は不揮発であり、次の書込動作
を行なわれるまで保持され、ＤＲＡＭのようなリフレッ
シュ動作を必要としない。

【００１９】時刻ｔ６〜ｔ７においてワード線ＷＬが立
下がって一連の読出動作が完結する。なお従来のＤＲＡ
Ｍのようにセンスアンプ活性信号ＳＡＥ＝Ｌ、イコライ
ズ信号ＢＬＥＱ＝Ｈとなる前にワード線ＷＬが閉じなく
ても問題とはならない。

【００２０】従来の強誘電体メモリは、以上のような動
作で読出可能であり、セルプレート電位ＣＰをドライブ
するためややアクセス的には不利ではあるが、２００ｎ
ｓ程度のアクセスタイムが実現可能である。

【００２１】しかし、現状ではいくつかの解決すべき重
大な問題点が存在する。たとえば、図３６の分極曲線に
示すように一連の読出動作でＨデータを記憶している強
誘電体キャパシタの分極状態が分極曲線上を一周し、分
極状態が大きく反転する動作を必要とするので強誘電体
の膜質の疲労現象が起こる。

【００２２】このため動作時間が長くなると分極曲線の
変化（残留分極値が大きく変わってしまうなど）が顕著
となって不揮発性メモリとして使用できなくなる。

【００２３】したがって、読出／書換回数の上限があ
る。これに関連して、強誘電体メモリではＤＲＡＭのよ
うにシンプルないわゆる１Ｔｒ−１Ｃ構成ではなく図３
５に示したような２Ｔｒ−２Ｃ構成で１ビットのデータ
を格納するセル構成がとられるのが普通である。

【００２４】その理由は、１Ｔｒ−１Ｃ構成では、基準
電位を発生させるためメモリセルと同一構成のリファレ
ンス用セルを用いるが、このセルは他のメモリセルより
アクセスされる回数が格段に多いので疲労現象に伴う強
誘電体膜の特性劣化が早く起こり、正規の基準電位を発
生できなくなるためである。

【００２５】したがって、通常、強誘電体メモリは同一
容量のＤＲＡＭよりチップ面積が大きくなってしまう。

【００２６】以上の問題は強誘電体メモリを常に不揮発
性モードで使用するために起こる。そこで、強誘電体が
通常のＤＲＡＭで用いられるキャパシタの誘電体より十
分大きな誘電率を持っていることを利用し、ＤＲＡＭと
同様な動作をさせて誘電体キャパシタの分極反転に伴う
特性劣化を防ぐ方式がいくつか提案されている。

【００２７】たとえば、IEICE Trnas. Electron., Vol.
E79-C, p.234-242（1996）“Half-Vcc Plate Nonvolati
le DRAMs with Ferroelectric Capacitors”の中でK. T
akeuchi らによって提案されている方式では、強誘電体
メモリは電源オン／オフ時以外の通常動作時はＤＲＡＭ
と全く同様に読出書込を行なう。

【００２８】この方式では、セルプレート電位のドライ
ブは必要なく、ビット線対はスタンバイ時にＶｃｃ／２
にプリチャージされている。このような、ＤＲＡＭと全
く同じ動作で不揮発メモリを使用するモードをＤＲＡＭ
モードと呼ぶ。

【００２９】強誘電体膜特性の劣化を防ぐＤＲＡＭモー
ドの最大の欠点は、ＤＲＡＭと同じくリフレッシュ動作
が必要な点である。システムに組込んで使用する場合、
リフレッシュ動作のための命令やタイミングの発生が必
要になるという煩雑な作業が生じるうえ、リフレッシュ
動作によって常に電力を消費することになる。

【００３０】このため、アクセスが頻繁に行なわれる領
域のみＤＲＡＭモードで動作し、アクセスが一定時間以
上行なわれていない領域は不揮発モードにすることでリ
フレッシュ動作に伴う消費電力を抑える方式が特開平７
−２４４９８８号公報で示されている。

【００３１】図３７は、上記特開平７−２４４９８８号
公報に開示された半導体記憶装置の構成を示すブロック
図である。

【００３２】図３７の半導体記憶装置は、メモリマット
６０８と、Ｘデコーダ６１０と、Ｙデコーダ６０４と、
Ｙスイッチ６０６と、リフレッシュ活性化回路６２４
と、Ｘ系アドレス選択回路６２２と、Ｙ系アドレス選択
回路６２０と、タイミング制御回路６２６と、入出力バ
ッファ６０２とを備える従来のＤＲＡＭに対して、さら
にメモリセルの情報記憶キャパシタに強誘電体キャパシ
タを用いるとともに、連続リフレッシュ回数制御回路６
１４とモード変更回路６１２とモード記憶メモリ６１８
と、モード判定回路６１６とをさらに備える。

【００３３】Ｘ系アドレス選択回路６２２は、ロウアド
レスストローブ信号により同期して入力されたアドレス
信号を取込んで保持する。

【００３４】Ｙ系アドレス選択回路６２０は、カラムア
ドレスストローブ信号に同期して入力されたアドレス信
号を取込んで保持する。

【００３５】Ｘデコーダ６１０は、Ｘ系のアドレス信号
を解読してメモリマット６０８のワード線の選択動作を
行なう。Ｙデコーダ６０４は、Ｙ系のアドレス信号を解
読してメモリマット６０８の相補データ線のカラム選択
信号を形成してＹスイッチ６０６を制御する。Ｙスイッ
チ６０６は、上記カラム選択信号により選択された相補
データ線を入出力回路６０２に接続する。

【００３６】タイミング制御回路６２６は、ロウアドレ
スストローブ信号、カラムアドレスストローブ信号およ
びライトイネーブル信号を受けて、書込読出またはリフ
レッシュの動作モードの識別と、それに対応した内部タ
イミング信号を形成する。

【００３７】リフレッシュ活性回路６２４は、リフレッ
シュモードのときにはリフレッシュ用アドレスをＸデコ
ーダに出力する。

【００３８】メモリマット６０８は、複数のメモリブロ
ックに分割され、モード記憶メモリ６１８は各メモリブ
ロックの動作モードがＤＲＡＭモードであるか、不揮発
性モードであるかを記憶している。連続リフレッシュ回
数制御回路６１４は、各メモリブロックに対するリフレ
ッシュ動作をそれぞれ計数する動作を行なう。この計数
値は各メモリブロックに含まれるメモリセルに対して書
込または読出動作が行なわれるとリセットされる。

【００３９】モード判定回路６１６は、リフレッシュ活
性回路６２４によりリフレッシュが行なわれるときに、
そのリフレッシュアドレス信号によりモード記憶メモリ
６１８に記憶されたメモリブロックのモード情報を読出
してそのメモリブロックの動作モードがＤＲＡＭモード
か不揮発モードかの判定を行なう。

【００４０】そして、モード判定回路６１６はメモリブ
ロックの動作モードがＤＲＡＭモードならそのままリフ
レッシュ動作を行なうとともに、連続リフレッシュ回数
制御回路６１４に＋１の計数動作を行なわせる。

【００４１】メモリブロックが不揮発性モードならリフ
レッシュ動作を省略させる。つまり、Ｘデコーダ６１０
によりワード線の選択動作やセンスアンプを活性化させ
る動作が省略される。

【００４２】モード判定回路６１６は、Ｘ系アドレス選
択回路６２２からの書込または読出のメモリアクセスが
行なわれると、連続リフレッシュ回数制御回路６１４に
対して該当するメモリブロックのリフレッシュ回数を０
にリセットさせるとともに、モード変更回路６１２を介
してモード記憶メモリ６１８をＤＲＡＭモードにする。
このモード変更は、ＤＲＡＭモードであるときには省略
させることができる。

【００４３】連続リフレッシュ回数制御回路６１４は、
予め決められた回数だけリフレッシュが行なわれると、
モード変更回路６１２にメモリブロックのモード変更を
指示する。モード変更回路６１２は、そのリフレッシュ
動作のときにメモリブロックのプレート電圧をたとえば
接地電位から電源電位Ｖｃｃに一時的に立上げてリフレ
ッシュによる再書込時に強誘電体キャパシタの分極の反
転を伴う書込を行なう。

【００４４】そして、モード記憶メモリ６１８に対して
不揮発性モードを記憶させる。図３８は、従来の半導体
記憶装置におけるメモリマット６０８と連続リフレッシ
ュ回数制御回路例を説明するための概略ブロック図であ
る。

【００４５】図３８では、メモリマット６０８がワード
線の単位で分割される場合に適用され、ｉ番目のワード
線ＷＬｉに対応した回路が代表として例示的に示されて
いる。

【００４６】図３７、図３８を参照し、この例に示す連
続リフレッシュ回数制御回路は、メモリマット６０８の
ワード線ＷＬｉと同じワード線ＷＬｉにダイナミック型
メモリセルを複数個設けて連続リフレッシュ回数記憶回
路として用いる。

【００４７】たとえば、連続リフレッシュ回数を３回と
すると、連続リフレッシュ回数ＦＴ（ｉ）記憶用メモリ
として、２つのメモリセルＭ１ｉとＭ２ｉが設けられ
る。

【００４８】ＦＴＲＷ回路６３４は、上記メモリセルＭ
１ｉとＭ２ｉに記憶された回数を読出して、それに＋１
の加算を行なって再びメモリセルＭ１ｉとＭ２ｉに書込
むという制御を行なう。

【００４９】メモリセルＭ１ｉとＭ２ｉの記憶情報がと
もに１になる３回目のリフレッシュ動作のときには、タ
イミングパルスφＶＰＬが発生されて、一方の入力にワ
ード線ＷＬｉの選択信号が供給されたゲート回路Ｇを通
して、リフレッシュが行なわれているワード線ＷＬｉに
対応した強誘電体キャパシタＣｍｉのプレート電位ＶＰ
Ｌｉが、タイミングパルスφＶＰＬに対応して一時的に
ハイレベルに変換させられる。

【００５０】これにより、連続した３番目のリフレッシ
ュ動作のときに、ワード線ＷＬｉに結合されたメモリセ
ルは、再書込の際に記憶情報に対応して分極の向きが決
定される。以降、リフレッシュ動作のみが継続して行な
われる限り、上記のような不揮発化に伴いリフレッシュ
動作が省略される。

【００５１】次に従来の半導体記憶装置のＤＲＡＭモー
ドから不揮発モードへの切換動作を説明する。

【００５２】図３９は、Ｈデータが記憶された状態で不
揮発化させる場合の動作波形図である。

【００５３】図４１は、強誘電体膜のヒステリシス特性
上での分極状態を示す図である。図３８、図３９、図４
１を参照して、状態１においては、ワード線ＷＬｉの電
位が０Ｖから５Ｖに立上がり選択状態となると、Ｈデー
タが記憶されたメモリセルが繋がったビットラインＢＬ
ｉの電位が微小に上昇し、さらにセンスアンプによりビ
ットラインＢＬｉの電位が５Ｖにされる。このときプレ
ート電位ＶＰＬｉは０Ｖである。このときの誘電体キャ
パシタの分極状態は図４１（Ａ）の状態１に示される。

【００５４】次に状態２においてはプレート電位ＶＰＬ
ｉが０Ｖから５Ｖに立上がる。この状態２では強誘電体
キャパシタの両電極には同電位が供給されるので図４１
（Ｂ）の状態２に示すように電圧が０Ｖのときに対応し
た分極が生じている。

【００５５】状態３においては、プレート電位ＶＰＬｉ
は５Ｖから０Ｖとなり強誘電体キャパシタの両電極には
再び５Ｖが加わるので図４１（Ａ）の状態３に示す分極
が生じている。

【００５６】そして半導体記憶装置は不揮発モードとな
る。このような不揮発モードでは、以後リフレッシュ動
作が行なわれないので、リーク電流によって蓄積ノード
の電位が状態４のようなローレベルに下がり、強誘電体
キャパシタの両電極間には電圧が印加されなくなって図
４１（Ｂ）の状態４のように残留分極により情報が保持
される。

【００５７】図４０は、Ｌデータが記憶された状態で不
揮発モード化させる場合の動作波形図を示す。

【００５８】図４２は、その場合の強誘電体膜のヒステ
リシス特性上での分極動作を示す図である。

【００５９】図４０、図４２を参照して、状態１におい
ては、ワード線ＷＬｉが選択状態となり０Ｖから５Ｖに
電位が立上がる。記憶されたＬデータに基づきビット線
ＢＬｉには微小な変化が現れ、その変化をセンスアンプ
が増幅してビット線ＢＬｉの電位は０Ｖとなる。この状
態では、強誘電体キャパシタの両電極間には０Ｖが印加
されるので、図４２（Ａ）の状態１に示す分極状態とな
る。

【００６０】さらに状態２においては、プレート電位Ｖ
ＰＬｉが０Ｖから５Ｖに変化し、そのとき強誘電体キャ
パシタの両電極間には−５Ｖが印加され、図４２（Ｂ）
の状態２に示される分極状態となる。

【００６１】状態３において、プレート電位ＶＰＬｉを
５Ｖから０Ｖにすると、強誘電体キャパシタの両電極間
の電位差は０Ｖとなり、図４２（Ｂ）の状態３に示すよ
うな分極が強誘電体膜に生じる。

【００６２】そして半導体記憶装置は不揮発モードとな
る。このような不揮発モードでは以後リフレッシュ動作
が行なわれないので図４２（Ｂ）の状態４のような負極
性の残留分極が記憶データとして保持されている。

【００６３】したがって、リード動作によってワード線
ＷＬｉを選択状態にすると、図３９の状態４ならビット
線には残留分極に対応して基準電圧としてのハーフプリ
チャージ電圧２．５Ｖに対して微小なハイレベルが出力
され、図４０の状態４なら微小なローレベルが出力され
て、それをセンスアンプが増幅して強誘電体キャパシタ
に対してハイレベル／ローレベルの再書込が実施される
ので、図４１（Ａ）の状態１または、図４２（Ｂ）の状
態２のように分極の向きに対応した読出信号を得ること
が可能になるとともに、以後はＤＲＡＭモードとしての
動作を行なう。

【００６４】ＤＲＡＭモードでは、プレート電位ＶＰＬ
ｉの電圧が回路の接地電位に固定されているので、強誘
電体キャパシタの分極は変化せずその状態で、単なるキ
ャパシタとしてハイレベル／ローレベルの情報記憶動作
を行なう。

【００６５】

【発明が解決しようとする課題】特開平７−２４４９８
８号公報で示されている方法では、ある領域がアクセス
されていない時間はリフレッシュ回数をカウントするこ
とで等価的に知るようになっている。しかしリフレッシ
ュ回数は、外部仕様（ユーザの使用状態）で決まるた
め、ＤＲＡＭモードから不揮発モードへ切換わる時間が
外部仕様（ユーザの使用状態）に依存する。

【００６６】つまりＤＲＡＭモードで動作する時間が変
化するため、消費電力にも変化が生じる。

【００６７】また使用形態に応じた消費電力の要求に応
じて、ＤＲＡＭモードから不揮発モードへ切換わる時間
を調整する場合、特開平７−２４４９８８号公報内では
モード記憶専用のメモリセルを使用するために、切換わ
り時間を大幅に変更することは難しい。

【００６８】また、ＤＲＡＭの場合ビット線プリチャー
ジ電位、セルプレート電位はともにＶｃｃ／２が一般的
であり、一方強誘電体メモリが不揮発モードで使用され
る場合はビットラインプリチャージ電位、セルプレート
電位はともにＶｃｃあるいは接地電位が一般的である。

【００６９】このようなＤＲＡＭと強誘電体メモリの従
来使用を踏襲して、モード切換を実施する場合はビット
ラインプリチャージ電位およびセルプレート電位のレベ
ル切換も同時に行なわれる必要がある。

【００７０】この発明の目的は、アクセスされるブロッ
クはＤＲＡＭモードとなり、それ以外の領域はある時間
経過後に自動的に不揮発モードとなるような誘電体メモ
リにおいて、メモリブロックがＤＲＡＭモードから不揮
発モードに切換わるまでの所定の待ち時間が外部仕様
（ユーザの使用状態）の影響を受けにくくすることによ
り、安定して低消費電力動作をする半導体記憶装置を提
供することである。

【００７１】この発明の第２の目的は、非アクセス領域
のモード切換までの所定の待ち時間の設定を広い範囲で
調整可能とし、半導体記憶装置の使用形態に応じた低消
費電力化を実現できる半導体記憶装置を提供することで
ある。

【００７２】この発明の第３の目的は、モード切換時に
最適なビット線プリチャージ電位およびセルプレート電
位に切換えることで、従来のＤＲＡＭあるいは強誘電体
メモリの動作手順や回路を用いることができる半導体記
憶装置を提供することである。

【００７３】

【課題を解決するための手段】請求項１記載の半導体記
憶装置は、強誘電体キャパシタと前記強誘電体キャパシ
タにアクセスするためのアクセストランジスタとを含む
メモリセルがマトリックス状に配置されたメモリセルア
レイとを備え、メモリセルアレイは複数のメモリブロッ
クに分割され、各メモリブロックのデータが外部からア
クセスされたことを検知するアクセス検知手段と、複数
のメモリブロックにそれぞれ対応して設けられ、アクセ
ス検知手段の出力を受け、メモリブロックが外部よりア
クセスされていない非アクセス期間が所定の待ち時間以
上となったときはメモリブロックの動作モードを第１モ
ードに設定し、非アクセス期間が所定の待ち時間を超え
ないときは動作モードを第２モードに設定する複数のモ
ード設定手段とをさらに備え、各モード設定手段は、非
アクセス期間を基準クロックに基づき計測するタイマ手
段を含み、動作モードが第１モードのときはメモリブロ
ックのデータリフレッシュを停止させ、動作モードが第
２モードのときはメモリブロックのデータリフレッシュ
を行なわせるリフレッシュ手段と、動作モードが第１モ
ードであるときは、メモリセルに書込まれたデータを強
誘電体キャパシタの残留分極量として保持し、動作モー
ドが第２モードであるときはデータを強誘電体キャパシ
タの両電極間の電位差によって保持するように、メモリ
ブロックの動作を切換えるモード切換手段とをさらに備
える。

【００７４】請求項２記載の半導体記憶装置は、請求項
１記載の半導体記憶装置の構成に加えて、第１の電源電
位を受ける第１の電源端子と、第１の電源電位より高い
第２の電源電位を受ける第２の電源端子と、第１および
第２の電源電位を受けて、第２の電源電位を降圧する降
圧手段とをさらに備え、メモリセルアレイは、メモリセ
ルアレイの列方向に配置される複数のビット線をさらに
含み、モード切換手段は、動作モードが第１モードであ
るときは強誘電体キャパシタのセルプレートの電位を第
１の電源電位に設定し、動作モードが第２モードである
ときはセルプレート電位を降圧手段の出力電位に応じた
第２の電源電位と第１の電源電位の中間の値を有する第
１の中間電位に設定するプレート電位制御手段と、第１
モードから第２モードへの動作モードの変化を検知し、
強誘電体キャパシタの残留分極量として保持されていた
データを強誘電体キャパシタの両電極間の電位差として
保持し直す保持モード変換動作を制御するリコール手段
と、リコール手段が制御する保持モード変換動作の期間
においてビット線をプリチャージする電位を第１の電源
電位に設定し、動作モードが第２モードの場合で強誘電
体キャパシタのアクセス時には、ビット線をプリチャー
ジする電位を降圧手段の出力電位に応じた第２の電源電
位と第１の電源電位の中間の値を有する第２の中間電位
に設定するビット線電位制御手段とを含む。

【００７５】請求項３記載の半導体記憶装置は、請求項
２記載の半導体記憶装置の構成に加えて、プレート電位
制御手段は、モード設定手段が設定する動作モードに対
応するモード信号の活性化に応じて、第１の中間電位と
強誘電体キャパシタのセルプレートとを結合する第１の
スイッチ手段と、モード信号の不活性化に応じて、第１
の電源電位とセルプレートとを結合する第２のスイッチ
手段とを含む。

【００７６】請求項４記載の半導体記憶装置は、請求項
２記載の半導体記憶装置の構成に加えて、リフレッシュ
手段は、メモリブロックの行を順次選択する行選択手段
と、データリフレッシュの制御を行なうリフレッシュ制
御手段と、メモリセルのデータ再書込みを行なう書込み
手段とを含み、リコール手段は、保持モード変換動作の
基準パルスを発生する第１の発振手段と、動作モードが
第２モードのときリセット解除され、基準パルスをカウ
ントし保持モード変換動作の終了を検知するカウント手
段と、保持モード変換動作を行なうブロックに対応する
アドレス値を保持して行選択手段に対応するアドレス値
を出力する原点アドレス用レジスタとを含む。

【００７７】請求項５記載の半導体記憶装置は、請求項
２記載の半導体記憶装置の構成に加えて、ビット線電位
制御手段は、第１モードから第２モードに変化したこと
を検知する第１の検知手段と、リコール手段が制御する
データ変換動作の終了を検知する第２の検知手段と、第
１の検知手段によりセットされ第２の検知手段によって
リセットされる状態保持手段と、状態保持手段の保持す
るデータに応じてビット線をプリチャージする電位を第
１の電源電位あるいは第２の中間電位のいずれかに設定
する切換手段とを含む。

【００７８】請求項６記載の半導体記憶装置は、請求項
１記載の半導体記憶装置の構成に加えて、モード設定手
段は、基準クロックを生成する第２の発振手段をさらに
含み、タイマ手段は、アクセス検知手段の出力を受けた
後所定の待ち時間に至るまで、基準クロックを計数する
計数手段と、アクセス検知手段の出力を受けて第２モー
ドにセットされ、計数手段の出力を受け第１モードにリ
セットされる、動作モードを設定し保持する記憶手段と
を有する。

【００７９】請求項７記載の半導体記憶装置は、請求項
６記載の半導体記憶装置の構成に加えて、モード設定手
段は、内部電源電位が所定の値に達するまでは、第２の
発振手段を不活性化させる電源電位監視手段をさらに含
む。

【００８０】請求項８記載の半導体記憶装置は、請求項
６記載の半導体記憶装置の構成に加えて、第２の発振手
段は、動作モードが第１モードのときは、基準クロック
の生成を停止させる手段を含む。

【００８１】請求項９記載の半導体記憶装置は、請求項
６記載の半導体記憶装置の構成に加えて、計数手段は、
基準クロックを分周する分周手段と、分周手段の分周比
を変更する分周比変更手段とを有する。

【００８２】請求項１０記載の半導体記憶装置は、請求
項６記載の半導体記憶装置の構成に加えて、計数手段
は、第２の発振手段の出力を伝達する伝達手段と、複数
の分周手段とを含み、複数の分周手段はそれぞれ入力ノ
ード部に接続変更手段を有し、複数の分周手段のうち第
１番目の分周手段が有する接続変更手段は、第１番目の
分周手段の入力に伝達手段の出力あるいは固定値のいず
れかを接続し、複数の分周手段のうち第（ｉ＋１）番目
（ｉ：自然数）の分周手段が有する接続変更手段は、第
（ｉ＋１）番目の分周手段の入力に伝達手段の出力ある
いは第ｉ番目の分周手段の出力のいずれかを接続する。

【００８３】請求項１１記載の半導体記憶装置は、請求
項６記載の半導体記憶装置の構成に加えて、第２の発振
手段は、奇数段の論理反転手段を有するループを含み、
ループは、論理反転手段のループに含まれる段数を変更
する接続変更手段を有する。

【００８４】請求項１２記載の半導体記憶装置は、請求
項６記載の半導体記憶装置の構成に加えて、第２の発振
手段は、入力ノードに与えられた信号を所定時間経過後
に反転出力する反転手段と、反転手段の出力を受ける互
いに直列に接続された複数個の遅延手段と、複数個の遅
延手段の出力ノードと反転手段の入力ノードとの間にそ
れぞれ設けられる複数個のヒューズ手段とを含む。

【００８５】請求項１３記載の半導体記憶装置は、請求
項６記載の半導体記憶装置の構成に加えて、第２の発振
手段は、入力ノードに与えられた信号を所定時間経過後
に反転出力する反転手段と、反転手段の出力を受ける互
いに直列に接続された複数個の遅延手段と、複数個の遅
延手段の出力ノードをそれぞれ独立して反転手段の入力
ノードに選択的に接続する複数個のトランスファゲート
と、複数個のトランスファゲートのうち１つを導通状態
に制御する制御手段とを含む。

【００８６】請求項１４記載の半導体記憶装置は、請求
項６記載の半導体記憶装置の構成に加えて、第２の発振
手段は、奇数段の論理反転手段を有するループを含み、
少なくとも１つの論理反転手段は、遅延時間変更手段を
有する。

【００８７】請求項１５記載の半導体記憶装置は、請求
項６記載の半導体記憶装置の構成に加えて、発振手段
は、奇数段の論理反転手段を有するループを含み、少な
くとも１つの論理反転手段は、複数のＰチャネルＭＯＳ
トランジスタと、複数のＮチャネルＭＯＳトランジスタ
と、複数のＰチャネルＭＯＳトランジスタのドレインを
選択的に論理反転手段の出力ノードに接続する第１の選
択手段と、複数のＮチャネルＭＯＳトランジスタのドレ
インを選択的に論理反転手段の出力ノードに接続する第
２の選択手段とを有し、複数のＰチャネルＭＯＳトラン
ジスタのソースは第２の電源電位と結合され、複数のＮ
チャネルＭＯＳトランジスタのソースは第１の電源電位
と結合される。

【００８８】請求項１６記載の半導体記憶装置は、請求
項６記載の半導体記憶装置の構成に加えて、第２の発振
手段は、奇数段の論理反転手段を有するループとを含
み、各論理反転手段は前記論理反転手段の動作電流を制
御する定電流供給手段を含む。

【００８９】

【発明の実施の形態】［実施の形態１］図１は、本発明
の実施の形態１の半導体記憶装置１０００の構成を示す
ブロック図である。

【００９０】図１を参照して、半導体記憶装置１０００
は、長辺方向および短辺方向にそれぞれ沿って存在する
中央領域ＣＲ１およびＣＲ２により互いに分離される４
つのメモリセルアレイＭ♯１〜Ｍ♯４を含む。

【００９１】半導体記憶装置１０００は、各メモリセル
アレイに対応して、外部から与えられるアドレス信号に
従って、メモリセルを選択するために、行選択回路１６
（ロウプリデコーダ、ロウデコーダおよびワード線ドラ
イバ）および列選択回路１８（コラムプリデコーダ、コ
ラムデコーダおよびＩＯゲート）が設けられている。

【００９２】メモリセルアレイＭ♯１〜Ｍ♯４の各々
は、たとえば、１６個の列グループに分割され、かつ対
応する列グループごとに、グローバルＩＯ線対ＧＩＯＰ
が配置される。メモリセルアレイＭ♯１〜Ｍ♯４の各々
においては、それらが選択されている場合、各列グルー
プにおいて１ビットのメモリセルが選択されて、選択メ
モリセルのグローバルＩＯ線対ＧＩＯＰと結合される。

【００９３】半導体記憶装置１０００は、さらに、グロ
ーバルＩＯ線対ＧＩＯＰに対応して設けられ、対応する
グローバルＩＯ線対ＧＩＯＰのデータの入出力を行なう
プリアンプ／書込バッファ７と、プリアンプ／書込バッ
ファ７に対応して設けられ、対応するプリアンプから与
えられた内部読出データを増幅して対応する読出データ
バスＲＤＡＢ（ＲＤＡＢａ〜ＲＤＡＢｄ）へ伝達する読
出ドライバ８と、読出データバスＲＤＡＢａ〜ＲＤＡＢ
ｄ上の信号を受け、与えられた信号を選択的に出力バス
ＲＤＢを介して出力バッファ１３へ伝達するドライバ回
路１１を含む。

【００９４】プリアンプ／書込バッファ７により、メモ
リセルアレイＭ♯１〜Ｍ♯４のそれぞれにおいて、選択
された列グループのメモリセルデータが読出ドライバ８
を介して対応する読出データバスＲＤＡＢａ〜ＲＤＡＢ
ｄ上に伝達される。入力データバスＷＤを介して、プリ
アンプ／書込バッファ７の書込バッファが入力バッファ
１２に結合される。メモリセルアレイＭ♯１〜Ｍ♯４の
うち選択されたメモリセルアレイに対応する書込バッフ
ァ７が活性状態とされ、選択されたメモリセルアレイに
おいて、選択された列グループに含まれる選択メモリセ
ルに対して書込バッファ７を介してデータが書込まれ
る。

【００９５】半導体記憶装置１０００は、さらに、外部
から与えられるアドレス信号を受けて、内部アドレス信
号を生成するアドレスバッファ３と、アドレスバッファ
３から与えられる内部アドレス信号（内部コラムアドレ
ス信号）の変化を検出して、アドレス変化検出信号ＡＴ
Ｄを発生するＡＴＤ発生回路４と、ＡＴＤ発生回路から
のアドレス変化検出信号ＡＴＤに応答して、プリアンプ
／書込バッファ７に含まれるプリアンプを活性化するた
めのプリアンプイネーブル信号ＰＡＥを発生するＰＡＥ
発生回路５と、ＡＴＤ発生回路４からのアドレス変化検
出信号ＡＴＤに応答して、グローバルＩＯ線対ＧＩＯＰ
をイコライズするためのイコライズ指示信号ＩＯＥＱを
発生するＩＯＥＱ発生回路６と、外部から与えられる行
アドレスストローブ信号／ＲＡＳと、列アドレスストロ
ーブ信号／ＣＡＳと、ライトイネーブル信号／ＷＥと、
アドレスバッファから与えられる内部アドレス信号とを
受けて、半導体記憶装置１０００の動作を制御するため
の信号を出力する制御回路１０とを含む。

【００９６】ここで、グローバルＩＯ／線対ＧＩＯＰ
は、相補信号線対で構成されており、互いに相補なデー
タ信号を伝達する。イコライズ信号ＩＯＥＱにより、グ
ローバルＩＯ線対ＧＩＯＰのグローバルＩＯ線の電位が
等しくされる。

【００９７】半導体記憶装置１０００は、さらに外部か
ら与えられる電源電位Ｖｄｄを受け、この外部電源電位
Ｖｄｄよりも低い内部電源電位Ｖｃｃを発生する内部降
圧回路２９と、外部電源電位Ｖｄｄと接地電位Ｖｓｓと
を受けて、負電位である基板電位Ｖｂｂを発生する基板
電位発生回路３０と、外部電源電位Ｖｄｄと接地電位Ｖ
ｓｓとを受け、外部電源電位Ｖｄｄよりも昇圧された昇
圧電位Ｖｐｐを発生する昇圧回路３１と、外部電源電位
Ｖｄｄと接地電位Ｖｓｓを受けてセルプレート電位Ｖｃ
ｐ０を発生するセルプレート電位発生回路３３と、多部
電源電位Ｖｄｄと接地電位Ｖｓｓを受けてビット線プリ
チャージ電位Ｖｂｌ０を発生するビット線プリチャージ
電位発生回路３５とを含む。

【００９８】内部電源電位Ｖｃｃは、メモリセルアレイ
Ｍ♯１〜Ｍ♯４を駆動する回路（ビット線の充放電を行
なうセンスアンプ）に印加される。

【００９９】出力バッファ１３および入力バッファ１２
は、共通のデータ入力端子ＤＱ０〜ＤＱｉを介して装置
外部とのデータの入出力を行なう。

【０１００】図２、図３は、チップレベルにおけるブロ
ック分割例を示す概念図である。図２は、大きなメモリ
セルアレイ単位でＤＲＡＭ／不揮発モードを切換える場
合を示し、図３はより細かく分割した小さなメモリブロ
ック単位でモード切換を行なう場合を表わしている。

【０１０１】図３を参照して、半導体記憶装置１０００
の各メモリセルアレイは、ブロックＢ１１〜Ｂ１８、Ｂ
２１〜Ｂ２８、Ｂ３１〜Ｂ３８、Ｂ４１〜Ｂ４８に分割
されている。

【０１０２】図３のように分割数を増やす場合、より動
作領域を限定しモード切換を行なうのでリフレッシュ動
作の削減による低消費電力化の効果を上げやすい。特
に、ギガビットクラスの大容量メモリでは特定期間中に
アクセスされる空間は全体からみると非常に限定されて
いるので、分割数を増やした方が有利である。

【０１０３】ただし、ここで述べている「分割」とはＤ
ＲＡＭ／不揮発モード切換時に対象となる容量単位を基
準にしたものであり、一般的にセンスアンプなどでメモ
リセルアレイが分割される単位とは必ずしも一致しなく
てもよい。

【０１０４】また、分割の方法は均等分割が一般的には
好ましいが、不均等分割でもかまわない。以下では、図
３に示す場合について考える。

【０１０５】図４は、図３におけるブロックのうち、ブ
ロックＢ１１の構成を示す概略ブロック図である。

【０１０６】図４を参照して、アドレスバッファ回路３
は外部から入力されたあるいは内蔵のリフレッシュカウ
ンタから出力されたロウアドレスを受けプリデコーダ５
４に出力する。プリデコーダ５４はロウアドレスを受け
プリデコード信号Ｘｍ−ｎおよびブロック選択信号ＢＳ
を出力する。ロウ系回路内のロウデコーダはプリデコー
ド信号Ｘｍ−ｎおよびブロック選択信号ＢＳを受け、最
終的に１本のワード線を指定しワード線ドライバはその
ワード線を駆動する。

【０１０７】タイマ回路５８はゲート回路６０を介しブ
ロック選択信号ＢＳを受けブロックＢ１１の非アクセス
時間を測定する。非アクセス時間が一定時間経過すると
タイマ回路はＤＲＡＭ／不揮発モード切換回路６２にモ
ード切換信号ＭＣを出力する。ＤＲＡＭ／不揮発モード
切換回路６２はモード切換信号ＭＣに応じてブロックＢ
１１に対しセルプレート電位Ｖｃｐおよびビットライン
プリチャージ電位Ｖｂｌを供給し、メモリブロックＢ１
１を不揮発モードにする。

【０１０８】またＤＲＡＭ／不揮発モード切換回路６２
はメモリブロックの動作モードが不揮発モードからＤＲ
ＡＭモードに切換わるときはロウ系制御信号発生回路群
６４に対しロウ系活性信号ＡＣＴＲおよびリフレッシュ
初期アドレスＲＳＡ０−ｑを出力する。

【０１０９】図５は、図４のブロックＢ１１の詳細を示
す回路図である。図５を参照して、ブロックＢ１１はビ
ット線ＢＬ、／ＢＬと、ビット線ＢＬ、／ＢＬのプリチ
ャージ時に等しい電圧を与えるイコライズ回路８０と、
ビット線ＢＬ、／ＢＬをそれぞれイコライズ回路８０と
接続するトランジスタ９８、１００と、ビット線ＢＬ、
／ＢＬにそれぞれ接続されているメモリセル７２、７４
と、ビット線ＢＬ、／ＢＬにそれぞれ接続されメモリセ
ルの読出時に参照電位を発生させるリファレンスセル７
６、７８と、リファレンスセルプレートのストレージノ
ードに電源電位を与えるＰチャネルトランジスタ１０
２，１０４とメモリセルからの情報読出時のビット線電
位とリファレンスセルから読出された電位との差を増幅
するセンスアンプ８２と、センスアンプ８２により増幅
された情報をＩ／Ｏ線に伝えるトランジスタ９４、９６
を含む。

【０１１０】また説明の便宜上、図４のロウ系回路５２
に含まれているデコーダ回路８４、８６とレベル変換回
路８８、９０およびセンスアンプに相補信号を与えるた
めのインバータ９２が記載されている。

【０１１１】メモリセルおよびデコーダ回路は簡単のた
めワード線ＷＬ１、ＷＬ０に相当する分のみを記載し他
は省略している。

【０１１２】メモリセル７２は、一方の電極をセルプレ
ートＣＰに接続された強誘電体キャパシタ１０８と、１
０８の他方の電極をビット線ＢＬに接続するアクセスト
ランジスタ１０６とを含む。アクセストランジスタ１０
６のゲートはワード線ＷＬ０に接続されている。

【０１１３】メモリセル７４は、片方の電極をセルプレ
ートＣＰに接続された強誘電体キャパシタ１１２と、強
誘電体キャパシタ１１２の他方の電極をビット線ＢＬに
接続するアクセストランジスタ１１０を含む。アクセス
トランジスタ１１０はゲートにワード線ＷＬ１が接続さ
れている。

【０１１４】リファレンスセル７６は、片方の電極をセ
ルプレートＣＰＤに接続された強誘電体キャパシタ１１
６と、強誘電体キャパシタ１１６の他方の電極をビット
線ＢＬに接続するアクセストランジスタ１１４とを含
み、アクセストランジスタ１１４のゲートにはワード線
ＤＷＬ１が接続される。

【０１１５】リファレンスセル７６のストレージノード
は、ゲートに信号ＤＣＰを受けるＰチャネルトランジス
タ１０２により電源電位に結合されている。

【０１１６】リフレッシュセル７８は、片方の電極をセ
ルプレート電位ＣＰＤに接続された強誘電体キャパシタ
１２０と、強誘電体キャパシタ１２０の他方の電極をビ
ット線／ＢＬに接続するアクセストランジスタ１１８を
含む。

【０１１７】アクセストランジスタ１１８はゲートにワ
ード線ＤＷＬ０が接続されている。またリファレンスセ
ル７８のストレージノードは信号ＤＣＰをゲートに受け
るＰチャネルトランジスタ１０４により電源電位に結合
される。

【０１１８】イコライズ回路８０は、イコライズ信号Ｂ
ＬＥＱをゲートに受けビット線プリチャージ電位Ｖｂｌ
とビット線ＢＬを結合するトランジスタ１２２と、イコ
ライズ信号ＢＬＥＱをゲートに受けビット線プリチャー
ジ電位Ｖｂｌとビット線／ＢＬを結合するトランジスタ
１２４と、イコライズ信号ＢＬＥＱをゲートに受けビッ
ト線ＢＬとビット線／ＢＬを結合するトランジスタ１２
６とを含む。

【０１１９】センスアンプ８２は、センスアンプ活性化
信号により活性化され接地電位をセンスアンプに与える
Ｎチャネルトランジスタ１２８と、センスアンプ活性化
信号により活性化される電源電位をセンスアンプに与え
るＰチャネルトランジスタ１２８と、Ｎチャネルトラン
ジスタ１２８、Ｐチャネルトランジスタ１３８が活性時
に、ビット線／ＢＬの電位をゲートに受けその反転電位
をビット線ＢＬに出力するインバータを構成するＮチャ
ネルトランジスタ１３０、Ｐチャネルトランジスタ１３
４とビット線ＢＬの電位をともにゲートに受け、その反
転電位をビット線／ＢＬに出力するインバータを構成す
るＮチャネルトランジスタ１３２、Ｐチャネルトランジ
スタ１３６とを含む。

【０１２０】図６は、図５におけるレベル変換回路８８
の詳細を示す回路図である。図６を参照して、レベル変
換回路８８は、入力信号ＩＮを受けるインバータ１５２
と、インバータ１５２の出力を受けるインバータ１５４
と、インバータ１５２、１５４の出力をそれぞれゲート
に受けるＮチャネルトランジスタ１５８、１５６とを含
む。Ｎチャネルトランジスタ１５６、１５８のソースは
ともに接地電位が結合されている。レベル変換回路はさ
らにＮチャネルトランジスタ１５６のドレインと内部昇
圧電位Ｖｐｐを結合するＰチャネルトランジスタ１６０
と、Ｎチャネルトランジスタ１５８のドレインを内部昇
圧電位Ｖｐｐと結合するＰチャネルトランジスタ１６２
を含む。Ｐチャネルトランジスタ１６０のゲートはＮチ
ャネルトランジスタ１５８のドレインと接続されてい
る。Ｐチャネルトランジスタ１６２のゲートはＮチャネ
ルトランジスタ１５６のドレインと接続されている。Ｎ
チャネルトランジスタ１５８のドレインは出力信号ＯＵ
Ｔを出力する。

【０１２１】なお、図５におけるレベル変換回路９０は
図６に示したレベル変換回路８８と同じ構成をとる。ま
た、デコーダ回路８４、８６はプリデコーダからの信号
を受けてワード線を選択する選択回路とともにその出力
をレベル変換する同様なレベル変換回路を含んでいる。
図７は、図４のタイマ回路５８の詳細を示す回路図であ
る。

【０１２２】図７を参照して、タイマ回路５８は電源電
圧が所定の値に達するまでは、回路を不活性化するリセ
ット信号ＺＰＯＲを発生するＰＯＲ発生回路１７２と、
ＰＯＲ発生回路１７２の出力であるリセット信号ＺＰＯ
Ｒを受け、リセット信号ＺＰＯＲが解除されると発振を
開始し基準クロックＣＬＫを生成する発振器１７４と、
外部から当該メモリブロックがアクセスされた場合にＨ
レベルとなるブロック選択信号ＢＳＭを受けるインバー
タ１８０と、インバータ１８０の出力信号がＬレベルか
らＨレベルとなったときにリセット解除され基準クロッ
クＣＬＫのカウントを開始する分周回路１７６と、分周
回路１７６の出力信号を受ける直列に接続されたインバ
ータ１９０、１９２、１９４と、分周回路１７６の出力
信号とインバータ１９４の出力信号を受けるＮＡＮＤ回
路１９６と、ＮＡＮＤ回路１９６の出力を反転するイン
バータ１９８と、インバータ１９８の出力信号ＯＵＴに
よりセットされ、インバータ１８０の出力信号によりリ
セットされる状態保持回路１７８とを含む。

【０１２３】分周回路１７６は、基準クロックＣＬＫを
受けるＴ型フリップフロップ（以後Ｔ−ＦＦ）１８２
と、Ｔ−ＦＦ１８２の出力を受けるＴ−ＦＦ１８４と、
Ｔ−ＦＦ１８４の出力を受けるＴ−ＦＦ１８６と、Ｔ−
ＦＦ１８６の出力を受けるＴ−ＦＦ１８８を含む。Ｔ−
ＦＦ１８２〜１８８はインバータ１８０の出力信号がＬ
レベルのときすなわちブロック選択信号ＢＳＭがＨレベ
ルのときにリセットされる。またＴＦＦ１８４とＴＦＦ
１８６の間には必要に応じてＴ−ＦＦが必要個数直列接
続されたものが追加される。

【０１２４】状態保持回路１７８はインバータ１９８の
出力を受け反転するインバータ２００と、インバータ１
８０の出力を受けるＮＡＮＤ回路２０２と、ＮＡＮＤ回
路２０２の出力およびインバータ２００の出力をともに
受けるＮＡＮＤ回路２０４とを含む。ＮＡＮＤ回路２０
４の出力はＮＡＮＤ回路２０２の入力に接続されるとと
もにメモリブロックの状態を示すモード切換信号ＭＣと
なる。モード切換信号ＭＣはメモリブロックがＤＲＡＭ
モードのときはＬレベルとなり、メモリブロックが不揮
発モードのときはＨレベルとなる。

【０１２５】図８は、図７のタイマ回路５８の動作を示
す動作波形図である。図７、図８を参照して、時刻ｔ１
において電源が投入される。次に時刻ｔ２においてＰＯ
Ｒ発生回路１７２によりリセット信号が解除される。そ
れを受け発振器１７４が発振を開始し基準クロックＣＬ
Ｋが生成される。時刻ｔ３において外部よりメモリブロ
ックがアクセスされブロック選択信号ＢＳＭがハイレベ
ルとなる。このときｔ２からｔ３までの経過時間は設定
された待ち時間Ｔｎａよりも小さいためメモリブロック
はＤＲＡＭモードのままであり状態信号ＭＣはＬレベル
のままである。

【０１２６】時刻ｔ４において二度目の外部からのアク
セスによりブロック選択信号が再びＬレベルからＨレベ
ルへと立上がる。このときも時刻ｔ３からｔ４までの経
過時間は設定された待ち時間Ｔｎａよりも小さいためメ
モリブロックのモードはＤＲＡＭモードのままである。

【０１２７】次に、時刻ｔ４より設定された待ち期間Ｔ
ｎａ経過後である時刻ｔ５において外部からのアクセス
がなかったためタイマ回路が所定の待ち時間経過を検知
し信号ＯＵＴがＬレベルからＨレベルへと立上がる。信
号ＯＵＴがＨレベルになったのを受けモード切換信号Ｍ
ＣがＬレベルからＨレベルへとセットされる。ここでメ
モリブロックは不揮発モードに設定される。

【０１２８】時刻ｔ６においては不揮発モードに設定さ
れている状態で外部からメモリブロックがアクセスを受
けブロック選択信号が再びＬレベルからＨレベルへと立
上がる。これを受けてモード切換信号ＭＣはＨレベルか
らＬレベルへとリセットされる。

【０１２９】ここでメモリブロックは不揮発モードから
再びＤＲＡＭモードへと変化する。以上説明したよう
に、図７のタイマ回路５８はＤＲＡＭモードにてアクセ
スされていないメモリブロックを不揮発モードに移行さ
せる待ち時間を内部タイマ回路にて測定する。したがっ
て、半導体記憶装置の外部仕様（ユーザの使用状態）に
影響を受けるリフレッシュ周期を使用しないため、安定
した低消費電力化の効果が得られる。

【０１３０】図９は、図７に示すＰＯＲ発生回路１７２
の詳細を示す回路図である。図９を参照して、ＰＯＲ発
生回路１７２は、片方の電極を接地電位に結合され他方
の電極をノードＮ１に接続されたキャパシタ２２４と、
ノードＮ１と内部電源電位Ｖｃｃを結合する抵抗２２２
と、ノードＮ１の電位を入力に受ける直列に接続された
インバータ２２６、２２８とを含む。

【０１３１】図１０は図９に示すＰＯＲ発生回路１７２
の動作を説明するための動作波形図である。

【０１３２】図９、図１０を参照して時刻ｔ１において
半導体記憶装置に電源が投入され、内部電源電位Ｖｃｃ
が上昇を開始する。

【０１３３】時刻ｔ２において内部電源電位Ｖｃｃは所
定の電位まで上昇し安定する。このときノードＮ１の電
位は抵抗２２２の抵抗値とキャパシタ２２４の容量値の
積で決まる時定数に従い充電されている。

【０１３４】時刻ｔ３においてノードＮ１の電位はイン
バータ２２６の論理しきい値Ｖｔｈを超える。そしてＰ
ＯＲ発生回路の出力信号であるリセットＺＰＯＲはＬレ
ベルからＨレベルへと変化しリセットが解除される。

【０１３５】なお、ＰＯＲ発生回路は電源が十分立上が
るまでチップ上の主要回路を非活性化しておくために必
要な回路であり、チップ全体で共有することも可能であ
る。

【０１３６】図１１は図７の発振器１７４の詳細を示す
回路図である。図１１を参照して、発振器１７４は、リ
セット信号ＺＰＯＲを受けるＮＡＮＤ回路２４２と、Ｎ
ＡＮＤ回路２４２の出力を受ける直列に接続された偶数
段のインバータ２２４〜２５０と、インバータ２５０の
出力を受け反転し基準クロック信号ＣＬＫを出力するイ
ンバータ２５２を含む。インバータ２５０の出力はＮＡ
ＮＤ回路２４２の入力信号としてフィードバックされ
る。

【０１３７】この構成により発振器１７４はリセット信
号ＺＰＯＲがＬレベルのときは発振を停止し、リセット
が解除されリセット信号ＺＰＯＲがＬレベルからＨレベ
ルになったときに発振し基準クロック信号ＣＬＫを生成
する。この回路においては偶数段のインバータ２４４〜
２５０の出力がさらにＮＡＮＤ回路２４２により反転さ
れるので各ノードは論理反転を繰返し発振することにな
る。

【０１３８】また偶数段のインバータ２４４〜２５０の
段数は必要に応じて段数調整される。

【０１３９】図１２は図７に示すＴ−ＦＦ１８２の構成
を示す回路図である。図１２を参照して、Ｔ−ＦＦ１８
２は入力信号ＣＫを受けるＮＡＮＤ回路２６４、２６６
と、入力信号ＣＫを受け反転するインバータ２６２と、
ＮＡＮＤ回路２６６の出力とリセット信号ＲＥＳＥＴを
受けるＮＡＮＤ回路２７０と、ＮＡＮＤ回路２７０の出
力とＮＡＮＤ回路２６４の出力を受けるＮＡＮＤ回路２
６８とを含む。ＮＡＮＤ回路２６８の出力はＮＡＮＤ回
路２７０の入力にフィードバックされる。Ｔ−ＦＦ１８
２はインバータ２６２の出力とＮＡＮＤ回路２６８の出
力を受けるＮＡＮＤ回路２７２と、インバータ２６２の
出力とＮＡＮＤ回路２７０の出力を受けるＮＡＮＤ回路
２７４と、リセット信号ＲＥＳＥＴとＮＡＮＤ回路２７
４の出力を受けるＮＡＮＤ回路２７８と、ＮＡＮＤ回路
２７２の出力とＮＡＮＤ回路２７８の出力を受けるＮＡ
ＮＤ回路２７６とをさらに含む。ＮＡＮＤ回路２７６の
出力信号であるＱはＮＡＮＤ回路２７８の入力とＮＡＮ
Ｄ回路２６６の入力にフィードバックされる。ＮＡＮＤ
回路２７８の出力はＮＡＮＤ回路２６４の入力にフィー
ドバックされる。

【０１４０】図１３は、図４に示すＤＲＡＭ／不揮発モ
ード切換回路６２の詳細を示すブロック図である。

【０１４１】次に、ＤＲＡＭモードと不揮発モードとの
切換動作を制御する構成およびその動作について説明す
る。

【０１４２】ＤＲＡＭ／不揮発モード切換回路６２は、
モード切換信号ＭＣとセルプレート電位Ｖｃｐ０を受け
セルプレート電位Ｖｃｐを発生するＶｃｐ制御回路２８
４と、モード切換信号ＭＣを受け反転するインバータ２
８２と、インバータ２８２の出力とビット線チャージ電
位Ｖｂｌ０を受けるＶｂｌ制御回路２８６と、インバー
タ２８２の出力とＶｂｌ制御回路２８６の出力信号であ
る信号ＲＥＦＳを受けるリコール起動回路２８８とを含
む。

【０１４３】リコール起動回路２８８は信号ＲＶＢＬを
Ｖｂｌ制御回路２８６に対して出力しまたロウ系活性信
号ＡＣＴＲを出力信号として出力する。Ｖｂｌ制御回路
２８６はビットラインプリチャージ電位Ｖｂｌを供給す
る。

【０１４４】図１４は図１３に示したＶｃｐ制御回路２
８４の詳細を示す回路図である。図１４を参照して、Ｖ
ｃｐ制御回路２８４は、モード切換信号ＭＣを受けるイ
ンバータ２９２と、インバータ２９２の出力をゲートに
受け、セルプレート電位Ｖｃｐ０とセルプレート電位Ｖ
ｃｐを結合するＮチャネルトランジスタ２９４と、モー
ド切換信号ＭＣをゲートに受け、セルプレート電位Ｖｃ
ｐと接地電位を結合するＮチャネルトランジスタ２９６
とを含む。

【０１４５】Ｖｃｐ制御回路２８４はモード切換信号Ｍ
ＣがＨレベルのときブロックのセルプレート電位Ｖｃｐ
に接地電位を供給し、モード切換信号ＭＣがＬレベルの
ときはセルプレート電位Ｖｃｐにセルプレート電位Ｖｃ
ｐ０を供給する。なお、図中ではセルプレート電位Ｖｃ
ｐ０は内部電源電位Ｖｃｃの半分であるＶｃｃ／２とな
っている。

【０１４６】図１５は、図１３に示すＶｂｌ制御回路２
８６の詳細を示す回路図である。図１５を参照して、Ｖ
ｂｌ発生回路２８６は、モード切換信号の反転信号であ
る信号ＺＭＣのＬレベルからＨレベルへの変化を検知す
る立上がり検出回路３０６と、信号ＲＶＢＬのＬレベル
からＨレベルへの変化を検知する立上がり検出回路３０
２と、リセット信号ＺＰＯＲによってプリセットされ立
上がり検出回路３０２の出力によってセットされ立上が
り検出回路３０６の出力によりリセットされる状態保持
回路３０４と状態保持回路３０４の出力を受けビットラ
インプリチャージ電位Ｖｂｌの電位を決めるＮチャネル
ＭＯＳトランジスタ３１０、３０８とを含む。

【０１４７】立上がり検出回路３０６は、信号ＺＭＣを
受ける直列に接続されたインバータ３２８、３３０と、
インバータ３３０の出力を受ける直列に接続されたイン
バータ３３２、３３４、３３６と、インバータ３３０の
出力およびインバータ３３６の出力を受けるＮＡＮＤ回
路３３８とを含む。

【０１４８】立上がり検出回路３０２は信号ＲＶＢＬを
受ける直列に接続されたインバータ３１２、３１４、３
１６と、信号ＲＶＢＬおよびインバータ３１６の出力を
受けるＮＡＮＤ回路３１８とを含む。状態保持回路３０
４は、リセット信号ＺＰＯＲを受ける直列に接続された
インバータ３２０、３２２と、立上がり検出回路３０２
の出力とインバータ３２２の出力を受けるＮＡＮＤ回路
３２４と、立上がり検出回路３０６の出力とおよびＮＡ
ＮＤ回路３２４の出力を受けるＮＡＮＤ回路３２６とを
含む。ＮＡＮＤ回路３２６の出力はＮＡＮＤ回路３２４
の入力にフィードバックされるとともに信号ＲＥＦＳと
してＶｂｌ制御回路の外部へ出力される。Ｎチャネルト
ランジスタ３０８はＮＡＮＤ回路３２４の出力をゲート
に受けビットラインプリチャージ電位Ｖｂｌ０とビット
ラインプリチャージ電位Ｖｂｌを結合する。Ｎチャネル
トランジスタ３１０は信号ＲＥＦＳをゲートに受け、接
地電位とビットラインプリチャージ電位Ｖｂｌを結合す
る。

【０１４９】ここで信号ＲＥＦＳは次に述べるリコール
起動回路２８８の活性化に用いられる信号である。

【０１５０】図１６は、図１３に示すリコール起動回路
２８８の詳細な構成を示す回路図である。

【０１５１】図１６を参照して、リコール起動回路２８
８は、Ｖｂｌ制御回路からの出力である信号ＲＥＦＳを
受けるＮＡＮＤ回路３５２と、ＮＡＮＤ回路３５２の出
力を受け反転するインバータ３５４と、インバータ３５
４の出力を受け活性化されロウ系活性信号ＡＣＴＲを発
生する発振器３５６と、ロウ系活性信号ＡＣＴＲをカウ
ントするカウンタ回路３５８と、カウンタ回路３５８の
出力信号ＲＶＢＬを受け反転しＮＡＮＤ回路３５２にフ
ィードバックするインバータ３６０と、反転されたモー
ド切換信号ＺＭＣをさらに反転するインバータ３６２と
モード切換信号の反転信号ＺＭＣの変化に応じてブロッ
クの原点のワードラインに対応したアドレスＲＳＡ０−
ｑを出力する原点アドレス用レジスタ３６４とを含む。

【０１５２】発振器３５６は、ロウ系活性信号ＡＣＴＲ
の周期が適切な値となるものが用いられるが、たとえ
ば、図１１で説明した発振器１７４のインバータサイズ
または段数を調整して用いることができる。

【０１５３】カウンタ回路３５８は、ロウ系活性信号Ａ
ＣＴＲを入力として受けるＴ−ＦＦ３６６と、Ｔ−ＦＦ
３６６の出力を入力として受けるＴ−ＦＦ３６８と、Ｔ
−ＦＦ３６８の出力を入力として受けるＴ−ＦＦ３７０
と、Ｔ−ＦＦ３７０の出力を入力として受けるＴ−ＦＦ
３７２とを含む。Ｔ−ＦＦ３６６〜３７２は、インバー
タ３６２の出力がＬレベルのときリセットされる。カウ
ンタ回路３５８に含まれるＴ−ＦＦの数は、メモリブロ
ックに含まれるワード線の数に応じて増減される。

【０１５４】Ｔ−ＦＦは図１２に示したＴ−ＦＦ１８２
と同様な構成のものが用いられる。図１７は図４に示し
たブロックＢ１１に相当する回路の動作を説明するため
の動作波形図である。図４、図７、図９、図１１〜図１
６を参照して、時刻ｔ１に電源が投入される。このとき
リセット信号ＺＰＯＲはＬレベルとなり各信号はリセッ
トされる。

【０１５５】時刻ｔ２においてＰＯＲ制御回路１７２で
決まっている時間が経過しリセット信号ＺＰＯＲはＬレ
ベルからＨレベルへと解除される。ブロックＢ１１は、
ＤＲＡＭモードとして動作を開始する。時刻ｔ３におい
て所定の待ち時間のあいだ外部よりアクセスがないので
タイマ回路５８はモード切換信号ＭＣをＬレベルからＨ
レベルへと切換える。モード切換信号ＭＣの変化を受け
てＶｃｐ制御回路２８４はセルプレート電位ＶｃｐをＶ
ｃｃ／２から接地電位へと切換える。この時点でブロッ
クＢ１１は不揮発モードとなる。

【０１５６】次に時刻ｔ４においてタイマ回路５８は外
部からメモリブロックＢ１１にアクセスされたことを受
けてモード切換信号ＭＣをＨレベルからＬレベルへと変
化させる。不揮発モードからＤＲＡＭモードに移行する
場合後に説明するようにビットラインプリチャージ電位
Ｖｂｌが接地電位でのリフレッシュ動作によって不揮発
モードでのＨ／ＬデータをＤＲＡＭモードでのＨ／Ｌデ
ータに変換する動作（以降ｒｅｃａｌｌ動作）が必要と
なる。

【０１５７】時刻ｔ４においてはモード切換信号ＭＣの
変化を受けＶｃｐ制御回路２８４によりセルプレート電
位が接地電位からＶｃｃ／２とされる。次にｒｅｃａｌ
ｌ動作をするためＶｂｌ制御回路２８６の働きにより信
号ＲＥＦＳがＬレベルからＨレベルへと立上がる。それ
を受けビットラインプリチャージ電位ＶｂｌはＶｃｃ／
２より接地電位へと立下がる。信号ＲＥＦＳの変化を受
け、リコール起動回路２８８はロウ系活性信号ＡＣＴＲ
を当該ブロックに含まれるワード線の本数分だけ出力す
る。このときリフレッシュのアドレスＲＳＡ０−ｑはモ
ード切換信号ＭＣの変化を受け時刻ｔ４〜ｔ５の期間に
リコール起動回路２８８中の原点アドレス用レジスタ３
６４により与えられている。

【０１５８】時刻ｔ６においてロウ系活性信号ＡＣＴＲ
が当該ブロックに含まれるワード線の本数分だけ出力さ
れるとリコール起動回路２８８は内蔵するカウント回路
３５８の働きで信号ＲＶＢＬをＬレベルからＨレベルへ
と立上げると同時にロウ系活性信号ＡＣＴＲの出力を停
止する。Ｖｂｌ制御回路２８６は、信号ＲＶＢＬの変化
を受け信号ＲＥＦＳをＨレベルからＬレベルへ立下げる
と同時にビットラインプリチャージ電位Ｖｂｌを接地電
位からＶｃｃ／２とし、以降ＤＲＡＭモードでのアクセ
スが可能となる。

【０１５９】時刻ｔ４〜ｔ６においてリコール起動回路
２８８の動作をさらに説明する。ｒｅｃａｌｌ動作はビ
ット線プリチャージ電位Ｖｂｌが接地電位でのリフレッ
シュ動作であるが、このときブロックごとにリフレッシ
ュを行なうための回路を個別に持つのはチップ面積の観
点から非常に不利であるので、通常のリフレッシュ動作
を行なうときに必要な信号を発生しているロウ系制御信
号発生回路群６４（ワード線活性化のタイミング、セン
スアンプ活性化のタイミングなどを制御する回路群）を
利用する。つまりリコール起動回路２８８は、ロウ系制
御信号発生回路群６４があたかも外部からリフレッシュ
動作の命令（コマンド）を与えられた場合と同じ動作を
するようにロウ系活性信号ＡＣＴＲを出すのである。よ
って、ＡＣＴＲ＝Ｈを受取ることで、ロウ系制御信号発
生回路群６４が外部からリフレッシュ動作を行なうよう
指示を受けた場合と全く同様の一連の動作を行なう。

【０１６０】ここではリフレッシュ動作の一例として、
標準ＤＲＡＭでのカスビフォアラスリフレッシュ、また
はシンクロナスＤＲＡＭでのオートリフレッシュを考え
る。これらに共通な点は、外部からはリフレッシュコマ
ンドを受取るだけであり、必要なアドレスは内部のリフ
レッシュカウンタが発生するということである。よって
リコール起動回路２８８は必要な回数（ワード線の本数
分）だけロウ系活性信号ＡＣＴＲを与えればよい。この
ため、リコール起動回路２８８にはブロック内に含まれ
るワード線の本数をカウントするカウンタが必要にな
る。加えて、ブロックに含まれるワード線の本数は全体
の一部であるので、ブロックの原点のワード線に対応し
たアドレスＲＳＡ０−ｑをリフレッシュカウンタに与え
る必要があり、アドレスＲＳＡ０−ｑを格納するレジス
タもリコール起動回路２８８内に含まれる。

【０１６１】次に、時刻ｔ３におけるＤＲＡＭモードか
ら不揮発モードへの切換動作をさらに詳しく述べる。Ｄ
ＲＡＭモードから不揮発モードへ移行する場合、単純に
セルプレート電位ＶｃｐをＶｃｃ／２から接地電位へと
変化させればよい。これはＤＲＡＭモードでのメモリセ
ルの状態を理解すれば明らかである。

【０１６２】図１８は、ＤＲＡＭモードで使用されてい
る間の誘電体キャパシタの分極状態を示す図である。

【０１６３】図１８でＡ点およびＣ点で示している点が
アクセスされていない場合（つまり、対応するワードラ
インがＬレベルの期間）のメモリセルの状態である。

【０１６４】ただし、Ｈデータは基板へのリークによっ
てＢ点、つまり残留分極状態へと徐々に移行する。さて
先に述べたように、ＤＲＡＭモードから不揮発モードへ
移行する場合はセルプレート電位をＶｃｃ／２から接地
電位へと変化させる。

【０１６５】図１９は、ＤＲＡＭモードから不揮発モー
ドに切換える際のセルプレート電位Ｖｃｐおよびストレ
ージノード電位Ｖｓｎの変化を示す波形図である。

【０１６６】時刻ｔ１〜ｔ２ではメモリブロックはＤＲ
ＡＭモードとして動作しており、セルプレート電位Ｖｃ
ｐはＶｃｃ／２である。ここで記憶データがＨであると
きはストレージノード電位Ｖｓｎの電位はＶｃｃであ
る。記憶データがＬである場合はストレージノード電位
Ｖｓｎは接地電位となっている。

【０１６７】時刻ｔ２〜ｔ３ではモードをＤＲＡＭモー
ドから不揮発モードへと切換えるためセルプレート電位
ＶｃｐをＶｃｃ／２から接地電位へと変化させる。この
結果、理想的にはカップリングによって、ストレージノ
ード電位ＶｓｎもほぼＶｃｃ／２だけ変化しようとす
る。つまり、Ｈ／Ｌデータともにストレージノード電位
Ｖｓｎとセルプレート電位Ｖｃｐの差つまりＶｓｎ−Ｖ
ｃｐはＤＲＡＭモード状態とほぼ同じままであろうとす
るので、記憶情報は保たれる。

【０１６８】実際には図１９に示すようにＨ／Ｌデータ
でそれぞれ理想状態から外れる。まず記憶データがＬデ
ータの場合、カップリングによってストレージノード電
位Ｖｓｎは理想的には接地電位から−Ｖｃｃ／２へと変
化するが、Ｖｃｃ／２が基板電位Ｖｂｂより低い場合、
メモリセルのストレージノード部のアクセストランジス
タのｐ−ｎ接合が順バイアスとなり、基板電位Ｖｂｂか
ら充電されることになる。この結果、基準電位Ｖｂｂか
らｐ−ｎ接合のビルトイン電位分だけクランプされた電
位−Ｖｂｉになる。

【０１６９】しかし、電位差こそ理想的な場合と比べて
減少するとは言え、強誘電体にかかる電界方向には変化
がないため、Ｌデータは保存される（分極が反転するこ
とはない）。

【０１７０】一方Ｈデータの場合はカップリングによっ
てストレージノード電位ＶｓｎはＶｃｃからＶｃｃ／２
へと変化する。しかし、基板へのリーク電流が存在する
ためストレージノード電位ＶｓｎはＶｃｃ／２からさら
に時間が経過するに従い減少し続ける。ストレージノー
ド電位はリークにより最終的には接地電位となるが、セ
ルプレート電位Ｖｃｐは接地電位であるので強誘電体に
係る電界方向には変化がない。よってＨデータは保持さ
れる。

【０１７１】以上より、ＤＲＡＭモードから不揮発モー
ドへ以降する場合にはセルプレート電位ＶｃｐをＶｃｃ
／２から接地電位へと変化させればよいことがわかる。

【０１７２】図２０は、不揮発モード移行後のメモリセ
ルの強誘電体キャパシタの分極状態を示す図である。

【０１７３】不揮発モードへ移行して十分時間経過した
とき、記憶データがＨデータの場合は図２０のＢ点にな
り、Ｌデータの場合は図２０のＥ点になる。

【０１７４】次に図１７の時刻ｔ４〜ｔ６における不揮
発モードからＤＲＡＭモードへの以降動作について詳し
く説明する。

【０１７５】不揮発モードからＤＲＡＭモードへ以降す
る場合、２段階の手続が必要となる。

【０１７６】第１段階は、セルプレート電位の切換であ
る。図２２は、不揮発モードからＤＲＡＭモードへ以降
する場合のセルプレート電位の切換を示す波形図であ
る。

【０１７７】図２２を参照して、時刻ｔ１〜ｔ２ではメ
モリブロックは不揮発モードであり、セルプレート電位
は接地電位となっている。このときＨのデータを記憶し
ている場合のストレージノード電位Ｖｓｎはセルプレー
ト電位と同じく接地電位になっている。またＬデータを
記憶している場合のストレージノード電位Ｖｓｎは基板
電位Ｖｂｂからクランプされた電位−Ｖｂｉとなってい
る。

【０１７８】時刻ｔ２〜ｔ３においてセルプレート電位
が接地電位からＶｃｃ／２へと変化するとこのときスト
レージノードはフローティングなので、セルプレート電
位Ｖｃｐの電位変化にカップリングしてストレージノー
ド電位Ｖｓｎも変化するが分極状態は全く変化しない。

【０１７９】時刻ｔ３においてはストレージノードの電
位Ｖｓｎは記憶データがＨの場合はＶｃｃ／２となり、
記憶データがＬの場合はセルプレート電位であるＶｃｃ
／２よりクランプされた電位分だけ下がった値となる。

【０１８０】続く第２段階としてビット線プリチャージ
電位Ｖｂｌが接地電位でのリフレッシュ動作によってｒ
ｅｃａｌｌ動作をする。

【０１８１】図２１はｒｅｃａｌｌ動作のワード線１本
分を示す動作波形図である。図５、図２１を参照して時
刻ｔ１〜ｔ２においてイコライズ信号ＢＬＥＱがＬレベ
ルからＨレベルへと立上がる。このときビット線プリチ
ャージ電位Ｖｂｌは接地電位であるのでビット線ＢＬ、
／ＢＬは接地電位となる。

【０１８２】次に時刻ｔ２〜ｔ３においてまずイコライ
ズ信号ＢＬＥＱがＨレベルからＬレベルへと立下がりワ
ード線ＷＬ０およびリファレンスセルのワード線ＤＷＬ
０が活性化される。すると接地電位にプリチャージされ
ていたビット線ＢＬにアクセストランジスタ１０６を介
して強誘電体キャパシタ１０８が接続され強誘電体キャ
パシタ１０８に保持されていた電荷に応じてビット線Ｂ
Ｌは電位が上昇する。

【０１８３】同様に、ビット線／ＢＬにはアクセストラ
ンジスタ１１８を通じてリファレンスセルの強誘電体キ
ャパシタ１２０が接続される。強誘電体キャパシタ１２
０には後で説明するように常にデータＨが書込まれてお
りかつその容量はメモリセル中の強誘電体キャパシタに
比して小さい。したがって、ワード線が活性化された直
後のビット線の電位上昇は、ビット線／ＢＬは常に一定
電位であるのに対しビット線ＢＬの電位は強誘電体キャ
パシタ１０８の保持データがＨであるときはビット線／
ＢＬの電位より高くなり、強誘電体キャパシタ１０８の
保持データがＬの場合はビット線／ＢＬの電位より低く
なる。

【０１８４】続いて時刻ｔ３〜ｔ４において、センスア
ンプ活性化信号ＳＡＥがＬレベルからＨレベルとなりセ
ンスアンプ８２が活性化される。そしてビット線ＢＬ、
／ＢＬ間の微小な電位差はそれぞれ内部電源電位もしく
は接地電位に増幅される。次にワード線ＤＷＬ０はＨレ
ベルからＬレベルへと立下がりリファレンスセル中の強
誘電体キャパシタ１２０はビット線／ＢＬから切離され
る。

【０１８５】次に時刻ｔ４〜ｔ５において、リファレン
スセルチャージ信号ＤＣＰはＨレベルからＬレベルへと
立下がり、したがって強誘電体キャパシタ１２０のスト
レージノード側には内部電源電位Ｖｃｃが結合され強誘
電体キャパシタ１２０には時刻ｔ４におけるビットライ
ン／ＢＬの電位にかかわらずＨデータが書込まれる。

【０１８６】時刻ｔ５〜ｔ６において、リファレンスセ
ルチャージ信号ＤＣＰは再びＬレベルからＨレベルにな
り強誘電体キャパシタ１２０のストレージノードは電源
電位Ｖｃｃから切離される。またワード線ＷＬ０はＨレ
ベルからＬレベルへと立下がり強誘電体キャパシタ１０
８にはセンスアンプで増幅されたデータが保持される。
その後センスアンプ活性化信号ＳＡＥはＨレベルからＬ
レベルへと立下がり、次にイコライズ信号ＢＬＥＱがＬ
レベルからＨレベルへと立上がる。これを受けてビット
線ＢＬ、／ＢＬはともにＬレベルとなる。

【０１８７】図２３は、図２１の時刻ｔ２〜ｔ５におけ
るビット線の電位変化の詳細を示す波形図である。

【０１８８】時刻ｔ１においてはビット線はともにビッ
ト線プリチャージ電位Ｖｂｌが接地電位のため接地電位
となっている。次に時刻ｔ２においてワード線ＷＬが活
性化されることにより記憶データがＨデータ、Ｌデータ
の場合いずれも電位は上昇するがリファレンスセルの電
位上昇（図中点線で示す）に対し記憶データがＨの場合
は若干高く、記憶データがＬの場合は若干低くなってい
る。

【０１８９】さらに時刻ｔ３においてセンスアンプが活
性化されるためリファレンスセルの電位を受けたビット
線／ＢＬの電位に対し電位が高いＨデータ記憶の場合は
ビット線ＢＬの電位はＶｃｃに増幅され逆に電位が低い
Ｌデータ記憶の場合はビット線ＢＬの電位は接地電位に
なる。

【０１９０】図２４は、図２３における記憶データがＨ
の場合の強誘電体キャパシタの分極状態の変化を示す図
である。

【０１９１】図２３、図２４を参照して、時刻ｔ１にお
いて強誘電体キャパシタの分極状態は図２４のＢ点であ
る。時刻ｔ２においてワード線が活性化すると強誘電体
キャパシタのストレージノードの電位Ｖｓｎは接地電位
にプリチャージされていたビット線に近づきＣ点に分極
状態が変化する。

【０１９２】さらに時刻ｔ３においてセンスアンプが活
性化されるとストレージノードの電位Ｖｓはビット線の
電位とともにＶｃｃまで引上げられる。そのとき強誘電
体キャパシタの分極状態は図２４のＡの状態となる。こ
の状態で分極状態として記憶されていたＨデータがセン
スアンプによりメモリセルに再書込され一連の動作が完
了する。

【０１９３】図２５は、図２３において強誘電体キャパ
シタがＬデータを記憶していた場合の分極状態の変化を
示す図である。

【０１９４】図２３、図２５を参照して、時刻ｔ１にお
いて強誘電体キャパシタの分極状態はＥ点に示される。
時刻ｔ２においてワード線が活性化しさらに時刻ｔ３に
おいてセンスアンプが活性化すると強誘電体キャパシタ
の分極状態はＣ点に移り、一連の動作が終了する。

【０１９５】以上説明したように、本発明の実施の形態
１の強誘電体メモリによれば、ＤＲＡＭモードにてアク
セスされていない領域を不揮発モードに移行させる待ち
時間を内部タイマ回路にて測定するため、半導体記憶装
置の外部仕様（ユーザの使用状態）に依存しにくく、安
定した、低消費電力化の効果が得られる。

【０１９６】さらに、従来のＤＲＡＭあるいは強誘電体
メモリで一般的に用いられていたセルプレート電位Ｖｃ
ｐおよびビットラインプリチャージ電位Ｖｂｌのレベル
を切換えて使用するため、それぞれのモードで従来の動
作手順をそのまま踏襲でき、簡易な回路構成で、ＤＲＡ
Ｍモードおよび不揮発モードを切換えて動作させること
が可能である。

【０１９７】［実施の形態２］実施の形態２の半導体記
憶装置においては、図４におけるタイマ回路５８の内部
構成が図７で示した回路と異なっている点で実施の形態
１の半導体記憶装置と異なる。

【０１９８】図２６は、実施の形態２において、タイマ
回路５８に代えて用いられるタイマ回路１１００の構成
を示す回路図である。

【０１９９】タイマ回路１１００は、発振器１７４に代
えてモード切換信号ＭＣを受ける発振器３７２を備える
点で図７で示したタイマ回路５８と異なる。図２７は、
図２６のタイマ回路１１００において用いられる発振器
３７２の構成を示す回路図である。

【０２００】図２７を参照して、発振器３７２はモード
切換信号ＭＣを受けるインバータ３７４と、インバータ
３７４の出力およびリセット信号ＺＰＯＲを受けるＮＡ
ＮＤ回路３７６と、ＮＡＮＤ回路３７６の出力を受ける
直列に接続された偶数段のインバータ３７８〜３８６
と、インバータ３８６の出力を受け基準クロック信号Ｃ
ＬＫを出力するインバータ３８８とを含む。

【０２０１】インバータ３８６の出力はＮＡＮＤ回路３
７６の入力にフィードバックされる。

【０２０２】図２８は、実施の形態２におけるタイマ回
路の動作を説明するための動作波形図である。

【０２０３】図２６、図２７、図２８を参照して、時刻
ｔ１において半導体記憶装置に電源が投入される。

【０２０４】時刻ｔ２においてリセット信号ＺＰＯＲが
ＬレベルからＨレベルとなり発振器３７２のリセットが
解除される。そして基準クロック信号ＣＬＫが発振器３
７２より出力される。

【０２０５】時刻ｔ３において外部から半導体記憶装置
のメモリブロックにアクセスされブロック選択信号ＢＳ
Ｍにパルスが生じる。このときリセット解除からブロッ
ク選択信号にパルスが生じるまでの時間は設定されてい
る待ち時間Ｔｎａよりも小なためモード切換信号ＭＣは
変化しない。

【０２０６】時刻ｔ４において再びメモリブロックにア
クセスがされブロック選択信号ＢＳＭにパルスが生じ
る。この場合もｔ３におけるアクセスより経過した時間
が設定された待ち時間Ｔｎａよりも小なので同様にモー
ド切換信号には変化は生じない。

【０２０７】時刻ｔ４のアクセスから設定された待ち時
間Ｔｎａが経過した時刻ｔ５においては基準クロックＣ
ＬＫが所定のパルス数入力されたのを受けて、分周回路
１７６の出力が反転するのに伴い信号ＯＵＴにパルスを
生じる。そして状態保持回路１７８はモード切換信号Ｍ
ＣのレベルをＬレベルからＨレベルへと変化させる。以
上までは実施の形態１におけるタイマ回路の動作と同様
である。

【０２０８】時刻ｔ５においてモード切換信号ＭＣがＨ
レベルとなると発振器３７２のＮＡＮＤ回路３７６の入
力の１つがＬレベルとなるため発振器３７２は不活性な
状態となる。したがって時刻ｔ５から次にメモリブロッ
クがアクセスを受ける時刻ｔ６までの期間は基準クロッ
クＣＬＫの生成は停止される。

【０２０９】時刻ｔ６において再びメモリブロックにア
クセスがされブロック選択信号ＢＳＭにパルスが生じ
る。これを受けてタイマ回路１１００の状態保持回路１
７８はモード切換信号ＭＣをＨレベルからＬレベルへと
リセットする。そして発振器３７２は再び発振を開始し
基準クロックＣＬＫが生成される。

【０２１０】以上説明したように、実施の形態２の半導
体記憶装置においては実施の形態１で説明した半導体記
憶装置が奏する効果に加えてモード切換信号ＭＣを用い
て不揮発モード時は発振器を不活性にしておくので不揮
発モード時での発振器での消費電力が抑えられる。この
結果、半導体記憶装置はより低消費電力化される。

【０２１１】［実施の形態３］実施の形態３の半導体記
憶装置においては、タイマ回路５８内の発振器１７４の
構成が図１１で示した回路と異なっている点で実施の形
態１の半導体記憶装置と異なる。

【０２１２】図２９は、発振器１７４に代えて実施の形
態３において用いられる発振器１１５０の内部構成を示
す回路図である。

【０２１３】図２９を参照して、発振器１１５０はリセ
ット信号ＺＰＯＲおよびノードＮ１０が入力に接続され
るＮＡＮＤ回路３９２と、ＮＡＮＤ回路３９２の出力を
受ける直列に接続された偶数段のインバータ３９４〜４
０４と、インバータ４０４の出力を受け基準クロック信
号ＣＬＫを出力するインバータ４０６を含む。

【０２１４】インバータ３９６、４００、４０４の出力
は、それぞれヒューズ４０８、４１０、４１２を介して
ノードＮ１０に接続されている。発振器１１５０は、使
用に際してヒューズ４０８、４１０、４１２のいずれか
１つを残して残りのヒューズは切断される。

【０２１５】なお、インバータ３９４〜４０４の段数は
必要な発振周期に応じて増減されるとともに、調整範囲
に応じてヒューズを設ける箇所も増減される。

【０２１６】実施の形態３の発振器１１５０では発振器
のループ中に含まれるインバータ段数をヒューズを切断
しない位置によって選択することが可能であるのでメモ
リブロックをＤＲＡＭモードから不揮発モードに切換え
る所定の待ち時間Ｔｎａの調整を行なうことが可能とな
る。

【０２１７】インバータ段数を変化させることで発振器
の周期がΔＴｃ変化したとすれば、所定の待ち時間Ｔｎ
ａの変化量ΔＴｎａは ΔＴｎａ＝ΔＴｃ×２^N…（１）と表わされる。（Ｎはタイマ回路中に含まれるＴ−ＦＦ
の段数）［実施の形態４］実施の形態４の半導体記憶装置では、
タイマ回路５８中の発振器１７４の内部構成が図１１で
示した回路と異なっている点で実施の形態１の半導体記
憶装置と異なる。

【０２１８】図３０は、発振器１７４に代えて実施の形
態４において用いられる発振器１２００の内部構成を示
す回路図である。

【０２１９】図３０を参照して、発振器１２００は、リ
セット信号ＺＰＯＲおよびノードＮ１２が入力に接続さ
れるＮＡＮＤ回路４２２と、ＮＡＮＤ回路４２２の出力
を受ける直列に接続された偶数段のインバータ４２４〜
４３４と、インバータ４３４の出力を受け基準クロック
ＣＬＫを出力するインバータ４３６と、インバータ４２
６、４３０、４３４の出力をそれぞれノードＮ１２に接
続するトランスファゲート４３８、４４０、４４２と、
トランスファゲート４３８、４４０、４４２の開閉を制
御する周期調整専用レジスタ４４４とを含む。

【０２２０】発振器１２００では予め周期調整専用レジ
スタ４４４に書込まれた内容に応じてトランスファゲー
ト４３８、４４０、４４２のうちいずれか１つのみオン
させてインバータ段数を調整する。

【０２２１】なお、インバータ４２４〜４３４の段数は
必要な発振周期に応じて増減されるとともに、調整範囲
に応じてトランスファゲートを設ける箇所も増減され
る。

【０２２２】実施の形態４においても実施の形態３と同
様に、発振器のループ内に含まれるインバータ段数を変
えることができるため、所定の待ち時間Ｔｎａの調整を
行なうことが可能となる。

【０２２３】［実施の形態５］実施の形態５の半導体記
憶装置では、タイマ回路５８の発振器１７４の内部構成
が図１１で示した回路と異なる点で実施の形態１の半導
体記憶装置と異なっている。

【０２２４】図３１は、発振器１７４に代えて実施の形
態５に用いられる発振器１２５０の内部構成を示す回路
図である。

【０２２５】図３１を参照して、発振器１２５０は、リ
セット信号ＺＰＯＲを受けるＮＡＮＤ回路４５２と、Ｎ
ＡＮＤ回路４５２の出力を受ける直列に接続された偶数
段のインバータ４５４〜４６０と、インバータ４６０の
出力を受け基準クロックＣＬＫを出力するインバータ４
６２とを含む。インバータ４６０の出力はＮＡＮＤ回路
４５２の入力へとフィードバックされる。

【０２２６】なお、インバータ４５４〜４６０の段数は
必要な発振周期に応じて増減される。

【０２２７】実施の形態５の発振器１２５０では、直列
に接続された偶数段のインバータ４５４〜４６０のうち
少なくとも１つのインバータのトランジスタのゲート幅
とゲート長の比を変化させるものである。

【０２２８】図３２は、図３１の発振器１２５０に含ま
れるインバータ４５８の詳細を示す回路図である。

【０２２９】図３２を参照して、インバータ４５８は、
入力信号ＩＮをゲートに受け、電源電位Ｖｃｃと出力信
号ＯＵＴを結合するＰチャネルトランジスタ４６４と、
入力信号ＩＮをゲートに受け接地電位と出力信号ＯＵＴ
を結合するＮチャネルトランジスタ４７０を含む。イン
バータ４５８は、ゲートに入力信号ＩＮを受けソースを
電源電位Ｖｃｃに結合されたＰチャネルトランジスタ４
６６、４６８と、入力信号ＩＮをゲートに受けソースを
接地電位に結合されたＮチャネルトランジスタ４７２、
４７４と、Ｐチャネルトランジスタ４６４のドレインと
Ｐチャネルトランジスタ４６６のドレインを接続するス
イッチ４７６と、Ｐチャネルトランジスタ４６６のドレ
インとＰチャネルトランジスタ４６８のドレインとを接
続するスイッチ４７８と、Ｎチャネルトランジスタ４７
０のドレインとＮチャネルトランジスタ４７２のドレイ
ンとを接続するスイッチ４８０と、Ｎチャネルトランジ
スタ４７２のドレインとＮチャネルトランジスタ４７４
のドレインとを接続するスイッチ４８２とをさらに含
む。

【０２３０】スイッチ４７６〜４８２は、たとえば半導
体記憶装置の製造時にアルミ配線マスクパターンを改定
することで比較的容易に接続したり切離したりすること
ができる。

【０２３１】この方法ではインバータ４５４〜４６０の
すべてをインバータ４５８と同じ構成とした場合個々の
インバータの立上がり時間Ｔｒや立下がり時間Ｔｆが変
化するので、発振器の周期をＴｃとしインバータの遷移
時間の変化率をαとすれば、 ΔＴｎａ＝｜α−１｜×Ｔｃ×２^N…（２）と表わせる。（Ｎはタイマ回路中に含まれるＴ−ＦＦの
段数）よってインバータの段数を増減させる方法よりも
大幅な所定の待ち時間Ｔｎａの調整が可能となり、かつ
ヒューズや専用レジスタを使用しない分レイアウト面積
的にも有利である。

【０２３２】［実施の形態６］実施の形態６の半導体記
憶装置では、タイマ回路５８の内部構成が図７で示した
回路と異なっている点で実施の形態１の半導体記憶装置
と異なる。

【０２３３】図３３は、図７で説明したタイマ回路５８
に代えて実施の形態６で用いられるタイマ回路１３００
の構成を示す回路図である。

【０２３４】図３３を参照して、Ｔ−ＦＦ１８２、１８
４、１８６、１８８の入力端子にはそれぞれスイッチ４
９２、４９４、４９６、４９８が設けられ、分周回路中
にて使用されるＴ−ＦＦの段数を変えることができる。
図３３においては、スイッチ４９２によりＴ−ＦＦ１８
２の入力は接地電位に結合され、スイッチ４９４により
Ｔ−ＦＦ１８４の入力には基準クロックＣＬＫが入力さ
れる。スイッチ４９６、４９８は前段のＴ−ＦＦの出力
を後段のＴ−ＦＦに伝達するように設定されている。

【０２３５】この場合に増減したＴ−ＦＦの段数をｄｎ
とすれば、所定の待ち時間Ｔｎａは、Ｔｎａ＝Ｔｎａ０×２^dn…（３）となる。（Ｔｎａ０はＴ−ＦＦを増減しない場合の所定
の待ち時間）この場合もインバータの段数を増減させる
場合に比べて大幅な待ち時間Ｔｎａの調整が可能とな
る。

【０２３６】［実施の形態７］実施の形態７の半導体記
憶装置においては、タイマ回路５８中の発振器１７２の
内部構成が図１１に示した回路と異なっている点で実施
の形態１の半導体記憶装置と異なる。

【０２３７】図３４は、図１１で説明した発振器１７４
に代えて実施の形態７で用いられる発振器１３５０の構
成を示す回路図である。

【０２３８】図３４を参照して、発振器１３５０は、リ
セット信号ＺＰＯＲを受けるＮＡＮＤ回路５０２と、Ｎ
ＡＮＤ回路５０２の出力を受ける直列に接続されたイン
バータ５０４〜５１０と、インバータ５１０の出力を受
け基準クロックＣＬＫを出力するインバータ５１２を含
む。インバータ５１０の出力はＮＡＮＤ回路５０２の入
力にフィードバックされる。

【０２３９】発振器１３５０は、インバータ５０８に電
位Ｖ０を与える電位発生回路５２２をさらに含む。イン
バータ５０８は、入力信号ＩＮをゲートに受け電源電位
Ｖｃｃと出力信号ＯＵＴを結合するＰチャネルトランジ
スタ５３６と、入力信号ＩＮをゲートに受けドレインが
出力信号ＯＵＴに結合されるＮチャネルトランジスタ５
３８と、ゲートに電位Ｖ０を受け接地電位とＮチャネル
トランジスタ５３８のソースを結合するＮチャネルトラ
ンジスタ５４０とを含む。

【０２４０】電位発生回路５２２は、ソースに接地電位
を結合されゲートとドレインが接続されたＮチャネルト
ランジスタ５３４と、ソースが接地電位に結合されゲー
トにＮチャネルトランジスタ５３４のドレインの電位を
受けるＮチャネルトランジスタ５３２と、ソースが電源
電位Ｖｃｃに結合されゲートとドレインがともにＮチャ
ネルトランジスタ５３２のドレインに接続されるＰチャ
ネルトランジスタ５２８と、ゲートにＮチャネルトラン
ジスタ５３２のドレインの電位を受けドレインがＮチャ
ネルトランジスタ５３４のドレインと接続されるＰチャ
ネルトランジスタ５３０と、Ｐチャネルトランジスタ５
３０のソースを電源電位Ｖｃｃと結合する抵抗５２６と
を含む。

【０２４１】Ｎチャネルトランジスタ５３４のドレイン
の電位はインバータ５０８に対して電位Ｖ０を与える。
電位発生回路５２２とインバータ５０８に含まれるＮチ
ャネルトランジスタ５４０は温度依存性の小さい定電流
回路を構成する。

【０２４２】図３４ではインバータ５０８のみトランジ
スタにて記述したが、インバータ５０４、５０６、５１
０もインバータ５０８と同様の構成をとり、それぞれ電
位発生回路５２２から電位Ｖ０が与えられて電流制限さ
れている。

【０２４３】図３４の構成とすれば、インバータ５０４
〜５１０に供給される電流が温度依存性の小さい電流源
から供給される。したがってインバータの動作速度も温
度依存性が小さくなり、基準クロックＣＬＫの周期は温
度依存性が小さくなるため、所定の待ち時間Ｔｎａも温
度の影響を受けにくくなる。これはモード切換により低
消費電力化の効果が使用温度によって変わってしまうの
を軽減する働きをする。

【０２４４】

【発明の効果】請求項１、２、３、４、５および６記載
の半導体記憶装置は、メモリブロックの非アクセス時に
はメモリブロックを不揮発モードに切換え強誘電体キャ
パシタはその間分極反転をしないため強誘電体の疲労を
少なく抑えることができる。また不揮発モード間はメモ
リブロックのリフレッシュを停止するので半導体記憶装
置の低消費電力化が図れる。またこの低消費電力化の効
果は基準クロックをもとにタイマ回路により切換待ち時
間が管理されるので外部仕様（ユーザの使用状態）の影
響を受けにくい。

【０２４５】請求項７記載の半導体記憶装置は、請求項
６記載の半導体記憶装置が奏する効果に加えて電源電圧
監視回路を含み電源電圧が所定の値に達するまではメモ
リブロックの動作を不活性化させるのでより信頼性が高
くなる。

【０２４６】請求項８および９記載の半導体記憶装置
は、請求項６記載の半導体記憶装置が奏する効果に加え
てメモリブロックが不揮発モード中は発振回路の動作を
停止するためより消費電力が抑えられる。

【０２４７】請求項１０、１１、１２および１３記載の
半導体記憶装置は、請求項６記載の半導体記憶装置が奏
する効果に加えて、発振器で発生する基準クロックの周
期を変えることが可能であるので、アクセスされていな
い領域のモード切換までの所定の待ち時間の設定を容易
に変えることができる。よってメモリの使用形態に応じ
て適切な所定の待ち時間を設定できる。そのため、半導
体記憶装置の使用状態に適した低消費電力化を図ること
ができる。

【０２４８】請求項１４および１５記載の半導体記憶装
置では、さらに広い範囲で所定の待ち時間の調整が可能
であるのでメモリの使用形態に応じた低消費電力化を容
易に実現することができる。

【０２４９】請求項１６記載の半導体記憶装置は、基準
クロックを生成する発振器の温度依存性が小さいため、
使用温度の変化に依存せずモード切換による低消費電力
化の効果が得られる。

【図面の簡単な説明】

【図１】本発明の実施の形態１の半導体記憶装置１０
００の構成を示すブロック図である。

【図２】実施の形態１の半導体記憶装置のメモリブロ
ック分割例を示す図である。

【図３】実施の形態１の半導体記憶装置のメモリブロ
ック分割の他の例を示す図である。

【図４】実施の形態１のメモリブロックの構成を示す
概略ブロック図である。

【図５】図４におけるメモリブロックＢ１１の構成の
詳細を示す回路図である。

【図６】図５におけるレベル変換回路８８の構成の詳
細を示す回路図である。

【図７】図４におけるタイマ回路５８の構成の詳細を
示す回路図である。

【図８】図７に示すタイマ回路の動作を説明する動作
波形図である。

【図９】図７におけるＰＯＲ発生回路１７２の構成の
詳細を示す回路図である。

【図１０】図９に示すＰＯＲ発生回路１７２の動作を
説明する動作波形図である。

【図１１】図７における発振器１７４の構成の詳細を
示す回路図である。

【図１２】図７におけるＴ−ＦＦ１８２の構成の詳細
を示す回路図である。

【図１３】図４におけるＤＲＡＭ／不揮発モード切換
回路６２の構成を示すブロック図でる。

【図１４】図１３におけるＶｃｐ制御回路２８４の構
成を示す回路図である。

【図１５】図１３におけるＶｂｌ制御回路２８６の構
成の詳細を示す回路図である。

【図１６】図１３におけるリコール起動回路２８８の
構成の詳細を示す回路図である。

【図１７】図１３に示すＤＲＡＭ／不揮発モード切換
回路６２の動作を説明する動作波形図である。

【図１８】図５に示す強誘電体キャパシタの分極状態
を説明する図である。

【図１９】図５に示す強誘電体キャパシタのセルプレ
ート電位の変化を説明する動作波形図である。

【図２０】図５に示す強誘電体キャパシタの分極状態
を説明する図である。

【図２１】図５に示すメモリブロックの動作を説明す
る動作波形図である。

【図２２】図５に示す強誘電体キャパシタのセルプレ
ート電位の変化を説明する動作波形図である。

【図２３】図５に示す強誘電体キャパシタからの読出
動作を説明する動作波形図である。

【図２４】図５に示す強誘電体キャパシタの分極状態
を説明する図である。

【図２５】図５に示す強誘電体キャパシタの分極状態
を説明する図である。

【図２６】実施の形態２で用いられるタイマ回路１１
００の構成の詳細を示す回路図である。

【図２７】図２６における発振器３７２の構成を示す
回路図である。

【図２８】図２６に示すタイマ回路の動作を説明する
動作波形図である。

【図２９】実施の形態３に用いられる発振器１１５０
の構成を示す回路図である。

【図３０】実施の形態４に用いられる発振器１２００
の構成を示す回路図である。

【図３１】実施の形態５に用いられる発振器１２５０
の構成を示す回路図である。

【図３２】図３１におけるインバータ４５８の構成の
詳細を示す回路図である。

【図３３】実施の形態６に用いられるタイマ回路１３
００の構成を示す回路図である。

【図３４】実施の形態７に用いられる発振回路１３５
０の構成を示す回路図である。

【図３５】従来の強誘電体メモリの構成を示す回路図
である。

【図３６】図３５の強誘電体メモリの動作を説明する
動作波形図である。

【図３７】従来のＤＲＡＭモード／不揮発モードを切
換えて使用する半導体記憶装置の構成を示すブロック図
である。

【図３８】図３７の従来の半導体記憶装置の構成の詳
細を説明するブロック図である。

【図３９】図３８の従来の強誘電体メモリの動作を説
明する動作波形図である。

【図４０】図３８の従来の強誘電体メモリの動作を説
明する動作波形図である。

【図４１】図３８の従来の強誘電体メモリの分極状態
を説明する図であり、（Ａ）は図３９の状態１，３にお
ける分極状態を説明し、（Ｂ）は図３９の状態２，４に
おける分極状態を説明する図である。

【図４２】図３８の従来の強誘電体メモリの分極状態
を説明する図であり、（Ａ）は図４０の状態１における
分極状態を説明し、（Ｂ）は図４０の状態２，３，４に
おける分極状態を説明する図である。

【符号の説明】

Ｍ♯１，Ｍ♯２，Ｍ♯３，Ｍ♯４メモリセルアレイ、
３アドレスバッファ、１０００半導体記憶装置、Ｂ
１１〜Ｂ４１メモリブロック、５４プリデコーダ、
５６内部リフレッシュカウンタ回路、５８，１１０
０，１３００タイマ回路、６２ＤＲＡＭ／不揮発モ
ード切換回路、７２，７４メモリセル、７６，７８
リファレンスセル、８０イコライズ回路、８２セン
スアンプ、１０８，１１２，１１６，１２０強誘電体
キャパシタ、１０６，１１０，１１４，１１８アクセ
ストランジスタ、８８，９０レベル変換回路、１７２
ＰＯＲ発生回路、１７４，３５６，３７２，１１５
０，１２００，１２５０，１３５０発振器、１８２〜
１８８，３６６〜３７２Ｔ−ＦＦ、１７６分周回
路、１７８状態保持回路、２８４Ｖｃｐ制御回路、
２８６Ｖｂｌ制御回路、２８８リコール起動回路、
３０２，３０６立上がり検出回路、３０４状態保持
回路、３５８カウンタ回路、３６４原点アドレス用
レジスタ、４０８〜４１２ヒューズ、４３８〜４４２
トランスファゲート、４４４周期調整専用レジス
タ、２４４〜２５２，３７８〜３８８，３９４〜４０
６，４２４〜４３６，４５４〜４６２，５０４〜５１２
インバータ、４６４〜４６８Ｐチャネルトランジス
タ、４７０〜４７４Ｎチャネルトランジスタ、４７６
〜４８２スイッチ、５２２電位発生回路。

Claims

【特許請求の範囲】

【請求項１】強誘電体キャパシタと前記強誘電体キャ
パシタにアクセスするためのアクセストランジスタとを
含むメモリセルがマトリックス状に配置されたメモリセ
ルアレイとを備え、前記メモリセルアレイは複数のメモリブロックに分割さ
れ、前記各メモリブロックのデータが外部からアクセスされ
たことを検知するアクセス検知手段と、前記複数のメモリブロックにそれぞれ対応して設けら
れ、前記アクセス検知手段の出力を受け、前記メモリブ
ロックが外部よりアクセスされていない非アクセス期間
が所定の待ち時間以上となったときは前記メモリブロッ
クの動作モードを第１モードに設定し、前記非アクセス
期間が所定の待ち時間を超えないときは前記動作モード
を第２モードに設定する複数のモード設定手段とをさら
に備え、各前記モード設定手段は、前記非アクセス期間を基準クロックに基づき計測するタ
イマ手段を含み、前記動作モードが前記第１モードのときは前記メモリブ
ロックのデータリフレッシュを停止させ、前記動作モー
ドが前記第２モードのときは前記メモリブロックのデー
タリフレッシュを行なわせるリフレッシュ手段と、前記動作モードが前記第１モードであるときは、前記メ
モリセルに書込まれたデータを前記強誘電体キャパシタ
の残留分極量として保持し、前記動作モードが前記第２
モードであるときは前記データを前記強誘電体キャパシ
タの両電極間の電位差によって保持するように、前記メ
モリブロックの動作を切換えるモード切換手段とをさら
に備える半導体記憶装置。
【請求項２】第１の電源電位を受ける第１の電源端子
と、前記第１の電源電位より高い第２の電源電位を受ける第
２の電源端子と、前記第１および第２の電源電位を受けて、前記第２の電
源電位を降圧する降圧手段とをさらに備え、前記メモリセルアレイは、前記メモリセルアレイの列方向に配置される複数のビッ
ト線をさらに含み、前記モード切換手段は、前記動作モードが前記第１モードであるときは前記強誘
電体キャパシタのセルプレートの電位を前記第１の電源
電位に設定し、前記動作モードが前記第２モードである
ときは前記セルプレート電位を前記降圧手段の出力電位
に応じた前記第２の電源電位と前記第１の電源電位の中
間の値を有する第１の中間電位に設定するプレート電位
制御手段と、前記第１モードから前記第２モードへの前記動作モード
の変化を検知し、前記強誘電体キャパシタの残留分極量
として保持されていたデータを前記強誘電体キャパシタ
の両電極間の電位差として保持し直す保持モード変換動
作を制御するリコール手段と、前記リコール手段が制御する前記保持モード変換動作の
期間において前記ビット線をプリチャージする電位を前
記第１の電源電位に設定し、前記動作モードが前記第２
モードの場合で前記強誘電体キャパシタのアクセス時に
は、前記ビット線をプリチャージする電位を前記降圧手
段の出力電位に応じた前記第２の電源電位と前記第１の
電源電位の中間の値を有する第２の中間電位に設定する
ビット線電位制御手段とを含む、請求項１記載の半導体
記憶装置。
【請求項３】前記プレート電位制御手段は、前記モード設定手段が設定する前記動作モードに対応す
るモード信号の活性化に応じて、前記第１の中間電位と
前記強誘電体キャパシタのセルプレートとを結合する第
１のスイッチ手段と、前記モード信号の不活性化に応じて、前記第１の電源電
位と前記セルプレートとを結合する第２のスイッチ手段
とを含む、請求項２記載の半導体記憶装置。
【請求項４】前記リフレッシュ手段は、前記メモリブロックの行を順次選択する行選択手段と、前記データリフレッシュの制御を行なうリフレッシュ制
御手段と、前記メモリセルのデータ再書込みを行なう書込み手段と
を含み、前記リコール手段は、前記保持モード変換動作の基準パルスを発生する第１の
発振手段と、前記動作モードが前記第２モードのときリセット解除さ
れ、前記基準パルスをカウントし前記保持モード変換動
作の終了を検知するカウント手段と、前記保持モード変換動作を行なう前記ブロックに対応す
るアドレス値を保持して前記行選択手段に前記対応する
アドレス値を出力する原点アドレス用レジスタとを含
む、請求項２記載の半導体記憶装置。
【請求項５】前記ビット線電位制御手段は、前記第１モードから前記第２モードに変化したことを検
知する第１の検知手段と、前記リコール手段が制御する前記データ変換動作の終了
を検知する第２の検知手段と、前記第１の検知手段によりセットされ前記第２の検知手
段によってリセットされる状態保持手段と、前記状態保持手段の保持するデータに応じて前記ビット
線をプリチャージする電位を前記第１の電源電位あるい
は前記第２の中間電位のいずれかに設定する切換手段と
を含む、請求項２記載の半導体記憶装置。
【請求項６】前記モード設定手段は、前記基準クロックを生成する第２の発振手段をさらに含
み、前記タイマ手段は、前記アクセス検知手段の出力を受けた後前記所定の待ち
時間に至るまで、前記基準クロックを計数する計数手段
と、前記アクセス検知手段の出力を受けて前記第２モードに
セットされ、前記計数手段の出力を受け前記第１モード
にリセットされる、前記動作モードを設定し保持する記
憶手段とを有する、請求項１記載の半導体記憶装置。
【請求項７】前記モード設定手段は、前記内部電源電位が所定の値に達するまでは、前記第２
の発振手段を不活性化させる電源電位監視手段をさらに
含む、請求項６記載の半導体記憶装置。
【請求項８】前記第２の発振手段は、前記動作モードが前記第１モードのときは、前記基準ク
ロックの生成を停止させる手段を含む、請求項６記載の
半導体記憶装置。
【請求項９】前記計数手段は、前記基準クロックを分周する分周手段と、前記分周手段の分周比を変更する分周比変更手段とを有
する、請求項６記載の半導体記憶装置。
【請求項１０】前記計数手段は、前記第２の発振手段の出力を伝達する伝達手段と、複数の分周手段とを含み、前記複数の分周手段はそれぞれ入力ノード部に接続変更
手段を有し、前記複数の分周手段のうち第１番目の分周手段が有する
前記接続変更手段は、第１番目の分周手段の入力に前記
伝達手段の出力あるいは固定値のいずれかを接続し、前記複数の分周手段のうち第（ｉ＋１）番目（ｉ：自然
数）の分周手段が有する前記接続変更手段は、第（ｉ＋
１）番目の分周手段の入力に前記伝達手段の出力あるい
は第ｉ番目の分周手段の出力のいずれかを接続する、請
求項６記載の半導体記憶装置。
【請求項１１】前記第２の発振手段は、奇数段の論理反転手段を有するループを含み、前記ループは、前記論理反転手段のループに含まれる段数を変更する接
続変更手段を有する、請求項６記載の半導体記憶装置。
【請求項１２】前記第２の発振手段は、入力ノードに与えられた信号を所定時間経過後に反転出
力する反転手段と、前記反転手段の出力を受ける互いに直列に接続された複
数個の遅延手段と、前記複数個の遅延手段の出力ノードと前記反転手段の入
力ノードとの間にそれぞれ設けられる複数個のヒューズ
手段とを含む、請求項６記載の半導体記憶装置。
【請求項１３】前記第２の発振手段は、入力ノードに与えられた信号を所定時間経過後に反転出
力する反転手段と、前記反転手段の出力を受ける互いに直列に接続された複
数個の遅延手段と、前記複数個の遅延手段の出力ノードをそれぞれ独立して
前記反転手段の入力ノードに選択的に接続する複数個の
トランスファゲートと、前記複数個のトランスファゲートのうち１つを導通状態
に制御する制御手段とを含む、請求項６記載の半導体記
憶装置。
【請求項１４】前記第２の発振手段は、奇数段の論理反転手段を有するループを含み、少なくとも１つの前記論理反転手段は、遅延時間変更手段を有する、請求項６記載の半導体記憶
装置。
【請求項１５】前記発振手段は、奇数段の論理反転手段を有するループを含み、少なくとも１つの前記論理反転手段は、複数のＰチャネルＭＯＳトランジスタと、複数のＮチャネルＭＯＳトランジスタと、前記複数のＰチャネルＭＯＳトランジスタのドレインを
選択的に前記論理反転手段の出力ノードに接続する第１
の選択手段と、前記複数のＮチャネルＭＯＳトランジスタのドレインを
選択的に前記論理反転手段の出力ノードに接続する第２
の選択手段とを有し、前記複数のＰチャネルＭＯＳトランジスタのソースは前
記第２の電源電位と結合され、前記複数のＮチャネルＭＯＳトランジスタのソースは前
記第１の電源電位と結合される、請求項６記載の半導体
記憶装置。
【請求項１６】前記第２の発振手段は、奇数段の論理反転手段を有するループとを含み、前記各論理反転手段は前記論理反転手段の動作電流を制
御する定電流供給手段を含む、請求項６記載の半導体記
憶装置。