JP5034139B2 - 電圧発生回路および半導体記憶装置 - Google Patents
電圧発生回路および半導体記憶装置 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は電源発生回路および半導体記憶装置に関し、特に、クロック信号の周期に応じた電源電圧を発生する電源発生装置およびそのような電源発生回路を有する半導体記憶装置に関する。
【０００２】
【従来の技術】
ディジタル回路の動作速度は、素子の入力端子が有する容量成分や、配線と配線、または、配線とグランドとの間に存在する容量成分を、一定の電圧までチャージまたはディスチャージする時間の長短に応じて決定される。
【０００３】
これらの容量成分をチャージまたはディスチャージするには、抵抗成分を介して電荷を流入または流出させることになり、その時間の長短は抵抗成分と容量成分とによって決まる時定数に依存する。ここで、抵抗成分および容量成分は電源電圧等に拘らずほぼ一定であるので、一定の電圧（例えば、閾値）までチャージまたはディスチャージする速度を向上させるためには、電源電圧を上昇させる必要がある。
【０００４】
従って、高速動作を必要としない場合には、電源電圧を低下させることができる。ここで、ディジタル回路において消費される電力は、電源電圧に比例するので、クロック信号の周期と電源電圧とを連動させることにより、クロック信号の周期が長い場合には、電源電圧を低下させて、消費電力の低下を図ることが可能になる。
【０００５】
このような原理を応用し、クロック信号の周期と電源電圧とを連動させて、消費電力を削減させる方法もいくつか提案されている。
【０００６】
【発明が解決しようとする課題】
しかしながら、従来の方法においては、スレッショルド電圧を単位電圧とし、この単位電圧を複数組み合わせて電源電圧を昇降していた。
【０００７】
ところで、近年では、ディジタル回路の電源電圧が低下する傾向にあり、電源電圧が３Ｖ未満であるディジタル回路も一般的になりつつある。従って、このような低電圧のディジタル回路に対しては、スレッショルド電圧である０．６〜０．７Ｖは十分に小さな値ではなくなり、その結果、電源電圧を細かく設定することができないという問題点があった。
【０００８】
本発明はこのような点に鑑みてなされたものであり、クロック信号の周波数に応じて電源電圧を微調整することが可能な電源発生回路およびそのような電源発生回路を有する半導体記憶装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明では上記課題を解決するために、図１に示す、複数の基準電圧を発生する基準電圧発生手段１と、入力されたクロック信号の周期を測定する周期測定手段３と、周期測定手段３による測定結果に応じて、複数の基準電圧の何れかを選択する選択手段４と、選択手段４によって選択された基準電圧に対応する電源電圧を出力する電源電圧出力手段５と、を備え、周期測定手段３は、クロック信号の周期に対応した期間にコンデンサに蓄積された電荷によって発生する電圧と複数の基準電圧とを比較することにより、クロック信号の周期を測定することを特徴とする電源発生回路が提供される。
【００１０】
ここで、基準電圧発生手段１は、複数の基準電圧を発生する。周期測定手段３は、入力されたクロック信号の周期を測定し、クロック信号の周期に対応した期間にコンデンサに蓄積された電荷によって発生する電圧と複数の基準電圧とを比較することにより、クロック信号の周期を測定する。選択手段４は、周期測定手段３による測定結果に応じて、複数の基準電圧の何れかを選択する。電源電圧出力手段５は、選択手段４によって選択された基準電圧に対応する電源電圧を出力する。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
図１は、本発明の動作原理を説明する原理図である。この図に示すように、本発明の電源発生回路は、基準電圧発生手段１、クロック信号入力手段２、周期測定手段３、選択手段４、および、電源電圧出力手段５によって構成されている。
【００１２】
ここで、基準電圧発生手段１は、複数の基準電圧Ｖ１〜Ｖ５を発生する。
クロック信号入力手段２は、測定の対象となるクロック信号を入力する。
周期測定手段３は、クロック信号入力手段２から入力されたクロック信号の周期を測定する。
【００１３】
選択手段４は、周期測定手段３による測定結果に応じて、基準電圧発生手段１によって発生された複数の基準電圧の何れかを選択する。
電源電圧出力手段５は、選択された基準電圧に対応する電源電圧を出力する。
【００１４】
次に、以上の原理図の動作について説明する。
周期がＴ１であるクロック信号が供給されると、クロック信号入力手段２は、この信号を周期測定手段３に供給する。
【００１５】
周期測定手段３は、クロック信号入力手段２から供給されたクロック信号の周期を測定する。上記の例では、クロック信号の周期としてＴ１が測定される。
基準電圧発生手段１は、所定の電圧を複数の抵抗で分圧することにより、複数の基準電圧Ｖ１〜Ｖ５を生成し、選択手段４に供給している。いまの例では、Ｖ１＜Ｖ２＜Ｖ３＜Ｖ４＜Ｖ５であり、各電圧間の刻みは０．２Ｖとする。
【００１６】
選択手段４は、周期測定手段３によって測定された周期に応じた基準電圧を選択し、電源電圧出力手段５に供給する。例えば、周期が短い場合には高い基準電圧を、また、周期が長い場合には低い基準電圧を選択する。
【００１７】
電源電圧出力手段５は、選択手段４から供給された基準電圧に対応する電源電圧を生成して出力する。例えば、電源電圧出力手段５は、選択手段４から供給された基準電圧Ｖ１〜Ｖ５と同一または比例関係を有する電源電圧を生成して出力する。
【００１８】
その結果、クロック信号の周期が短い場合には高い電源電圧が出力され、また、クロック信号の周期が長い場合には低い電源電圧が出力されることになる。また、その際の刻み電圧は、以上の例では、０．２Ｖに設定したが、基準電圧発生手段１は、所定の電圧を抵抗で分圧して生成することから任意の電圧に設定することが可能である。その結果、基準電圧の個数と刻み幅を目的に応じて設定することにより、例えば、３Ｖ〜４Ｖの間を０．１Ｖ刻みで調節するといったことも可能になる。
【００１９】
以上に説明したように、本発明の電源発生回路によれば、抵抗を分圧して複数の基準電圧を生成し、クロック信号の周期に応じて所定の基準電圧を選択し、対応する電源電圧を出力するようにしたので、任意の刻み幅で電源電圧を生成することが可能になる。
【００２０】
次に、本発明の実施の形態について説明する。
図２は、本発明の実施の形態の構成例を示す図である。この図に示すように、本発明の半導体記憶装置は、周波数検出部２０、基準電圧選択部３０、電源電圧発生部４０、および、ＤＲＡＭ（Dynamic Random Access Memory）５０によって構成されている。
【００２１】
ここで、周波数検出部２０は、クロック信号の周波数（周期）を検出し、検出結果を出力する。
基準電圧選択部３０は、周波数検出部２０によって検出されたクロック信号の周波数に応じた基準電圧を選択し、出力する。
【００２２】
電源電圧発生部４０は、基準電圧選択部３０から供給された基準電圧に応じた電源電圧を発生して出力する。
ＤＲＡＭ５０は、電源電圧発生部４０から供給された電源電圧によって動作する。
【００２３】
図３は、周波数検出部２０の詳細な構成例を示す図である。この図に示すように、周波数検出部２０は、クロック生成回路２１、基準電圧発生回路２２、および、周波数検出回路２３によって構成されている。
【００２４】
クロック生成回路２１は、周波数検出回路２３を動作させるための基準となるクロック信号（信号ａ，ｂ，ｃ）を生成する。
基準電圧発生回路２２は、所定の電圧を複数の抵抗によって分圧することにより、複数の基準電圧を発生する。
【００２５】
周波数検出回路２３は、基準電圧発生回路２２から供給された複数の基準電圧を参照して、クロック信号の周波数を検出し、検出した周波数に応じた制御信号ｅ１〜ｅｎを出力する。
【００２６】
図４は、図３に示すクロック生成回路２１の詳細な構成例の一部を示す図である。この図に示すように、クロック生成回路２１は、分周回路２１ａ〜２１ｃによって構成されている。分周回路２１ａは、電源投入時のパワーオンリセット（Power On Reset）信号によってリセットされるとともに、クロック信号を１／２分周して出力する。
【００２７】
分周回路２１ｂは、分周回路２１ａから出力された１／２分周されたクロック信号を更に１／２分周し、トータルとして１／４分周されたクロック信号を出力する。
【００２８】
分周回路２１ｃは、分周回路２１ｂから出力された１／４分周されたクロック信号を更に１／２分周し、トータルとして１／８分周されたクロック信号を出力する。
【００２９】
図５は、分周回路２１ａの詳細な構成例を示す回路図である。この図に示すように、分周回路２１ａは、インバータ６０，６３，６４，６６，６８，６９、ＣＭＯＳ（Complementary Metal-Oxide Semiconductor）スイッチ６１，６５、および、ＮチャネルＭＯＳ−ＦＥＴ（MOS Field Effect Transistor）６２，６７によって構成されており、パワーオンリセット信号によってリセットされるとともに、入力されたクロック信号を１／２分周して出力する。
【００３０】
図６は、分周回路２１ｂ，２１ｃの詳細な構成例を示す回路図である。この図に示すように、分周回路２１ｂ，２１ｃは、インバータ７０，７３，７４，７６，７８，７９、ＣＭＯＳスイッチ７１，７５、および、ＮチャネルＭＯＳ−ＦＥＴ７２，７７によって構成されており、パワーオンリセット信号によってリセットされるとともに、入力された１／２分周信号または１／４分周信号を１／２分周して出力する。
【００３１】
図７は、図３に示すクロック生成回路２１の詳細な構成例の他の一部を示す図である。この図に示すように、クロック生成回路２１は、ＮＯＲ素子２１ｄ、インバータ２１ｆ，２１ｈ，２１ｉ、および、ＮＡＮＤ素子２１ｅ，２１ｇによって構成されている。
【００３２】
ＮＯＲ素子２１ｄは、１／２分周信号、１／４分周信号、および、１／８分周信号の論理和を反転した結果を出力する。
ＮＡＮＤ素子２１ｅは、１／２分周信号、１／４分周信号、および、１／８分周信号の論理積を反転した結果を出力する。
【００３３】
インバータ２１ｆは、ＮＯＲ素子の出力を反転した結果を出力する。
ＮＡＮＤ素子２１ｇは、インバータ２１ｆの出力と、ＮＡＮＤ素子２１ｅの出力の論理積を反転した結果を出力する。
【００３４】
インバータ２１ｈは、ＮＡＮＤ素子２１ｇの出力を反転して出力する。
インバータ２１ｉは、ＮＡＮＤ素子２１ｅの出力を反転して出力する。
図８は、周波数検出回路２３および基準電圧選択部３０の詳細な構成例を示す図である。
【００３５】
この図に示すように、周波数検出回路２３および基準電圧選択部３０は、ＰチャネルＭＯＳ−ＦＥＴ８０、ＮチャネルＭＯＳ−ＦＥＴ８１、コンデンサ８２、コンパレータ８３−１〜８３−ｎ、ラッチ回路８４−１〜８４−ｎ、インバータ８５−１〜８５−ｎ−１、ＮＡＮＤ素子８６−１〜８６−ｎ−１、ＮＡＮＤ素子８７、インバータ８８−１〜８８−ｎ、ＣＭＯＳスイッチ８９−１〜８９−ｎ、および、インバータ９０によって構成されている。
【００３６】
ここで、ＰチャネルＭＯＳ−ＦＥＴ８０は、信号ａが“Ｈ”の状態になった場合にはＯＦＦの状態になり、“Ｌ”の状態になった場合にはＯＮの状態になる。
ＮチャネルＭＯＳ−ＦＥＴ８１は、信号ｂが“Ｈ”の状態になった場合にはＯＮの状態になり、“Ｌ”の状態になった場合にはＯＦＦの状態になる。
【００３７】
コンデンサ８２は、ＰチャネルＭＯＳ−ＦＥＴ８０がＯＮになりＮチャネルＭＯＳ−ＦＥＴがＯＦＦの状態になった場合には、電源電圧Ｖｃｃによってチャージされ、また、ＮチャネルＭＯＳ−ＦＥＴ８１がＯＮの状態になりＰチャネルＭＯＳ−ＦＥＴがＯＦＦの状態になった場合にはディスチャージされる。
【００３８】
コンパレータ８３−１〜８３−ｎは、基準電圧発生回路２２から供給される基準電圧Ｖｒｅｆ１〜Ｖｒｅｆｎと、コンデンサ８２の端子電圧とを、信号ｃが立ち上がるタイミングでそれぞれ比較し、検出結果を信号ｄ１〜ｄｎとして出力する。
【００３９】
ラッチ回路８４−１〜８４−ｎは、コンパレータ８３−１〜８３−ｎから出力された信号を、信号ｂが立ち上がるタイミングでラッチし、制御信号ｅ１〜ｅｎとして出力する。
【００４０】
ＮＡＮＤ素子８６−１〜８６−ｎ−１は、前段のラッチ回路の出力と、そのラッチ回路の下方に存在するラッチ回路の出力をインバータによって反転した結果との論理積を反転した結果をそれぞれ出力する。
【００４１】
ＮＡＮＤ素子８７は、ラッチ回路８４−１の出力と、ＮＡＮＤ素子８６−１の出力の論理積を反転した結果を出力する。
ＣＭＯＳスイッチ８９−１は、ＮＡＮＤ素子８７からの出力がＣＭＯＳスイッチ８９−１を構成するＮチャネルＭＯＳ−ＦＥＴに供給され、また、インバータ８８−１からの出力がＣＭＯＳスイッチ８９−１を構成するＰチャネルＭＯＳ−ＦＥＴに供給される。その結果、ＣＭＯＳスイッチ８９−１は、ＮＡＮＤ素子８７の出力が“Ｈ”の状態になった場合にＯＮの状態になる。
【００４２】
ＣＭＯＳスイッチ８９−２〜８９−ｎ−１は、ＮＡＮＤ素子８６−２〜８６−ｎ−１の出力がＣＭＯＳスイッチ８９−２〜８９−ｎ−１を構成するＰチャネルＭＯＳ−ＦＥＴにそれぞれ供給され、また、インバータ８８−２〜８８−ｎ−１からの出力がＣＭＯＳスイッチ８９−２〜８９−ｎ−１を構成するＮチャネルＭＯＳ−ＦＥＴにそれぞれ供給される。その結果、ＣＭＯＳスイッチ８９−２〜８９−ｎ−１は、ＮＡＮＤ素子８６−２〜８６−ｎ−１の出力が“Ｌ”の状態になった場合にそれぞれＯＮの状態になる。
【００４３】
ＣＭＯＳスイッチ８９−ｎは、インバータ９０の出力が、ＣＭＯＳスイッチ８９−ｎを構成するＰチャネルＭＯＳ−ＦＥＴに供給され、また、インバータ８８−ｎからの出力がＣＭＯＳスイッチ８９−ｎを構成するＮチャネルＭＯＳ−ＦＥＴに供給される。その結果、ＣＭＯＳスイッチ８９−ｎは、インバータ９０の出力が“Ｌ”の状態になった場合にＯＮの状態になる。
【００４４】
以上をまとめると、ＣＭＯＳスイッチ８９−１は、ＮＡＮＤ素子８７の出力が“Ｈ”になった場合にＯＮの状態になり、基準電圧Ｖｒｅｆｎを出力する。ＣＯＭＳスイッチ８８−２〜８８−ｎ−１は、ＮＡＮＤ素子８６−２〜８６−ｎ−１の出力が“Ｌ”の状態になった場合にＯＮの状態になり、基準電圧Ｖｒｅｆｎ−１〜Ｖｒｅｆ２をそれぞれ出力する。更に、ＣＭＯＳスイッチ８９−ｎは、インバータ９０の出力が“Ｌ”の状態になった場合にＯＮの状態になり、基準電圧Ｖｒｅｆ１を出力する。
【００４５】
図９は、図３に示す基準電圧発生回路２２の詳細な構成例を示す図である。
この図に示すように、基準電圧発生回路２２は、コンパレータ１００、ＰチャネルＭＯＳ−ＦＥＴ１０１、抵抗１０２−１〜１０２−ｎ＋１によって構成されている。
【００４６】
コンパレータ１００およびＰチャネルＭＯＳ−ＦＥＴ１０１は、バッファを構成しており、定電圧源から供給されて定電圧に応じた電圧を出力する。
抵抗１０２−１〜１０２−ｎ＋１は、バッファから出力された電圧を分圧し、それぞれの抵抗とグランド間に発生する逆起電力を基準電圧Ｖｒｅｆ１〜Ｖｒｅｆｎとして出力する。
【００４７】
図１０は、図２に示す電源電圧発生部４０の詳細な構成例を示す図である。この図に示すように、電源電圧発生部４０は、レベルシフタ４０ａ，４０ｂ、および、バッファ４０ｃ〜４０ｅによって構成されている。
【００４８】
レベルシフタ４０ａ，４０ｂは、基準電圧選択部３０から供給された基準電圧Ｖｒｅｆ ｆｏｒ Ｖｉｉをそれぞれ所定のレベルだけシフトして出力する。バッファ４０ｃ〜４０ｅは、レベルシフタ４０ａ、レベルシフタ４０ｂ、および、基準電圧Ｖｒｅｆ ｆｏｒ Ｖｉｉのインピーダンス変換を行い、電流駆動能力を向上させる。なお、バッファ４０ｃ〜４０ｅからは、それぞれ、Ｖｗ，Ｖｐ，Ｖｉｉが出力されるが、これらは、Ｖｗ＞Ｖｐ＞Ｖｉｉの関係を有している。ここで、Ｖｗはワード線に対して供給されるワード線用電源電圧である。Ｖｐは周辺回路に供給される周辺回路用電源電圧である。Ｖｉｉはセルおよびセンスアンプに対して供給されるセル用電源電圧である。
【００４９】
図１１は、ＤＲＡＭ５０の詳細な構成例を示す図である。ＤＲＡＭ５０は、入力回路５０ａ、セル５０ｂ、行デコーダ５０ｃ、列デコーダ５０ｄ、センスアンプ５０ｅ、および、出力回路５０ｆによって構成されている。
【００５０】
ここで、入力回路５０ａは、入力バッファおよびラッチ回路等から構成され、クロック信号、コマンド信号、アドレス信号、および、入力データ信号を入力し、回路の各部へ供給する。
【００５１】
セル５０ｂは、マトリクス状に配置された複数のコンデンサおよびその制御回路によって構成されており、行デコーダ５０ｃおよび列デコーダ５０ｄで指定された位置に対して入力されたデータを記憶するとともに、記憶されているデータを出力する。
【００５２】
行デコーダ５０ｃは、行アドレスの入力を受け、これをデコードしてセル５０ｂの所望の行を選択する。
列デコーダ５０ｄは、列アドレスの入力を受け、これをデコードしてセル５０ｂの所望の列を選択する。
【００５３】
センスアンプ５０ｅは、セルから出力された電圧を、デジタルレベルとして取り扱いが可能な程度まで増幅する。
出力回路５０ｆは、バッファ等によって構成されており、センスアンプ５０ｅによって増幅されたデータを出力する。
【００５４】
なお、入力回路５０ａおよび出力回路５０ｆには、入出力回路用電源電圧Ｖｉｏが供給されている。また、行デコーダ５０ｃおよび列デコーダ５０ｄには周辺回路用電源電圧Ｖｐおよびワード線用電源電圧Ｖｗが供給されている。更に、セル５０ｂおよびセンスアンプ５０ｅには、セル用電源電圧Ｖｉｉが供給されている。
【００５５】
次に、以上の実施の形態の動作について説明する。
図１２および図１３は、以上の実施の形態の動作を説明するためのタイミングチャートである。以下これらの図を参照して本発明の実施の形態の動作について説明する。
【００５６】
図１２（Ａ）に示すクロック信号が入力されると、クロック生成回路２１と周波数検出回路２３とに供給される。
クロック生成回路２１は、図５にその詳細を示す分周回路２１ａにより、入力されたクロック信号を１／２分周して図１２（Ｂ）に示す１／２分周信号を出力し、分周回路２１ｂ、ＮＯＲ素子２１ｄ、および、ＮＡＮＤ素子２１ｅに供給する。
【００５７】
図６にその詳細を示す分周回路２１ｂは、１／２分周信号を更に分周して図１２（Ｃ）に示す１／４分周信号を生成し、分周回路２１ｃ、ＮＯＲ素子２１ｄ、および、ＮＡＮＤ素子２１ｅに供給する。
【００５８】
図６にその詳細を示す分周回路２１ｃは、１／４分周信号を更に分周して図１２（Ｄ）に示す１／８分周信号を生成し、ＮＯＲ素子２１ｄ、および、ＮＡＮＤ素子２１ｅに供給する。
【００５９】
ＮＯＲ素子２１ｄは、１／２分周信号、１／４分周信号、および、１／８分周信号の論理和を反転した結果を出力する。一方、ＮＡＮＤ素子２１ｅは、１／２分周信号、１／４分周信号、および、１／８分周信号の論理積を反転した結果を出力する。
【００６０】
インバータ２１ｆは、ＮＯＲ素子２１ｄの出力を反転した結果を、図１２（Ｅ）に示す信号ａとして出力する。
ＮＡＮＤ素子２１ｇは、インバータ２１ｆとＮＡＮＤ素子２１ｅの出力の論理積を反転した結果を出力する。インバータ２１ｈは、ＮＡＮＤ素子２１ｇの出力を反転した結果を、図１２（Ｆ）に示す信号ｂとして出力する。
【００６１】
インバータ２１ｉは、ＮＡＮＤ素子２１ｅの出力を反転した結果を、図１２（Ｇ）に示す信号ｃとして出力する。
クロック生成回路２１から出力された信号ａは周波数検出回路２３のＰチャネルＭＯＳ−ＦＥＴ８０に、信号ｂはＮチャネルＭＯＳ−ＦＥＴ８１とラッチ回路８４−１〜８４−ｎに、また、信号ｃはコンパレータ８３−１〜８３−ｎにそれぞれ供給される。
【００６２】
図１３（Ｂ）に示すように、信号ａが“Ｌ”の状態になると、ＰチャネルＭＯＳ−ＦＥＴ８０はＯＮの状態になり、このとき、信号ｂは図１３（Ｃ）に示すように“Ｌ”の状態であり、ＮチャネルＭＯＳ−ＦＥＴ８１はＯＦＦの状態なので、コンデンサ８２には電源Ｖｃｃから電荷がチャージされる。その結果、図１３（Ｄ）に示すように、コンデンサ８２の電圧は徐々に上昇する。
【００６３】
そして、１クロックの期間が経過すると、信号ａは“Ｈ”の状態になるので、ＰチャネルＭＯＳ−ＦＥＴ８０はＯＦＦの状態になる。このとき、ＮチャネルＭＯＳ−ＦＥＴ８１はＯＦＦの状態を保っているので、コンデンサ８２にチャージされた電荷はディスチャージされずに保持される。
【００６４】
信号ａが“Ｈ”になると、続いて、図１３（Ｅ）に示すように信号ｃが“Ｈ”の状態になるので、コンパレータ８３−１〜８３−ｎがイネーブル状態となる。
コンパレータ８３−１〜８３−ｎには、図９に示す基準電圧発生回路２２から出力された基準電圧Ｖｒｅｆ１〜Ｖｒｅｆｎがそれぞれ供給されており、各コンパレータは、コンデンサ８２の端子電圧と、基準電圧とを比較し、基準電圧よりもコンデンサ８２の端子電圧の方が高い場合には“Ｌ”を、また、その逆の場合には“Ｈ”を出力する。
【００６５】
信号ｃが“Ｈ”の状態になってから所定の時間が経過すると、コンパレータによる比較演算が終了し、図１３（Ｆ）に示すような比較結果を示す信号ｄ１〜ｄｎが出力される。
【００６６】
ここで、基準電圧Ｖｒｅｆ１〜Ｖｒｅｆｎは、Ｖｒｅｆ１＞Ｖｒｅｆ２＞・・・＞Ｖｒｅｆｎの関係を有している。また、コンデンサ８２の端子電圧よりも高い基準電圧が入力されるコンパレータの出力は“Ｈ”となり、その逆の場合は“Ｌ”となる。従って、例えば、コンデンサ８２の端子電圧をＶｃとした場合に、Ｖｒｅｆ２＞Ｖｃ＞Ｖｒｅｆ３である場合には、コンパレータ８３−１およびコンパレータ８３−２の出力は“Ｈ”の状態になり、それ以外のコンパレータ８３−３〜８３−ｎの出力は全て“Ｌ”の状態になる。
【００６７】
ラッチ回路８４−１〜８４−ｎは、信号ｂの次の立ち上がりでコンパレータ８３−１〜８３−ｎの出力をそれぞれラッチし、図１３（Ｇ）に示すような制御信号ｅ１〜ｅｎとして出力する。なお、信号ｂが“Ｈ”の状態になると、コンデンサ８２に蓄積されている電荷は、ＮチャネルＭＯＳ−ＦＥＴ８１を介してディスチャージされる。
【００６８】
ＮＡＮＤ素子８６−１〜８６−ｎ−１は、隣接する２つのラッチ回路のうち、下方に位置するラッチ回路の出力を反転した信号と、上方に位置するラッチ回路の出力との論理積を反転した結果を出力する。その結果、上方に位置するラッチ回路の出力信号が“Ｈ”であり、下方に位置するラッチ回路の出力信号が“Ｌ”である場合には、その出力が“Ｌ”となり、それ以外は全て“Ｈ”の状態となる。
【００６９】
ＣＭＯＳスイッチ８９−２〜８９−ｎ−１は、ＮＡＮＤ素子８６−２〜８６−ｎ−１の出力が“Ｌ”の状態である場合にはＯＮの状態となり、入力されている基準電圧Ｖｒｅｆｎ−１〜Ｖｒｅｆ２をそれぞれ出力する。なお、ＣＭＯＳスイッチ８９−１は、ＮＡＮＤ素子８７の出力が“Ｈ”の状態になった場合にＯＮの状態になって基準電圧Ｖｒｅｆｎを出力する。また、ＣＭＯＳスイッチ８９−ｎは、インバータ９０の出力が“Ｌ”の状態になった場合にＯＮの状態になって基準電圧Ｖｒｅｆ１を出力する。
【００７０】
具体的な例として、コンデンサ８２の端子電圧ＶｃがＶｒｅｆ２＞Ｖｃ＞Ｖｒｅｆ３である場合にはラッチ回路８４−１およびラッチ回路８４−２の出力は“Ｈ”の状態になり、それ以外のラッチ回路８４−３〜８４−ｎの出力は全て“Ｌ”の状態になる。その結果、ＮＡＮＤ素子８６−２の出力は“Ｌ”となりそれ以外のＮＡＮＤ素子８６−１，８６−３〜８６−ｎ−１の出力は全て“Ｈ”の状態になる。また、インバータ９０の出力も“Ｈ”の状態になる。すると、ＣＭＯＳスイッチ８９−２のみがＯＮの状態になるので、回路の出力であるＶｒｅｆ ｆｏｒ Ｖｉｉとしては、基準電圧Ｖｒｅｆｎ−１が出力されることになる。
【００７１】
以上の動作をまとめると、コンデンサ８２の端子電圧は基準電圧Ｖｒｅｆ１〜Ｖｒｅｆｎと比較され、比較結果に応じてＶｒｅｆｎ〜Ｖｒｅｆ１が選択されて出力される。従って、コンデンサ８２に蓄積されている電荷が多い場合には、低い基準電圧が出力され、その逆にコンデンサ８２に蓄積されている電荷が少ない場合には、高い基準電圧が出力される。ここで、コンデンサ８２に蓄積される電荷の量は、クロック信号の周波数によって決定される。即ち、周波数が低い程より多くの電荷が蓄積されるので、Ｖｒｅｆ ｆｏｒ Ｖｉｉとしては低い基準電圧が選択されて出力され、また、周波数が高い場合には高い基準電圧が選択されて出力されることになる。
【００７２】
基準電圧選択部３０から出力された基準電圧Ｖｒｅｆ ｆｏｒ Ｖｉｉは、電源電圧発生部４０のレベルシフタ４０ａ，４０ｂおよびバッファ４０ｅにそれぞれ供給される。
【００７３】
バッファ４０ｅは、入力された基準電圧を１倍に増幅し、図１１に示すＤＲＡＭ５０のセル５０ｂおよびセンスアンプ５０ｅに供給する。
レベルシフタ４０ｂは、基準電圧を所定の電圧だけレベルシフトして出力する。バッファ４０ｄは、レベルシフタ４０ｂの出力を１倍に増幅し、図１１に示すＤＲＡＭ５０の行デコーダ５０ｃおよび列デコーダ５０ｄに供給する。
【００７４】
レベルシフタ４０ａは、基準電圧を所定の電圧だけレベルシフトして出力する。バッファ４０ｃは、レベルシフタ４０ａの出力を１倍に増幅し、図１１に示すＤＲＡＭ５０の行デコーダ５０ｃおよび列デコーダ５０ｄにワード線電位として供給する。
【００７５】
図１４は、図１０に示すバッファ４０ｃ〜４０ｅから出力されるワード線電位用電源電圧Ｖｗ、周辺回路用電源電圧Ｖｐ、セル用電源電圧Ｖｉｉと、クロック信号の周波数との関係を示す図である。なお、この図において、Ｖｂｂはバックバイアス電圧を示し、また、Ｖｉｏは入力回路５０ａおよび出力回路５０ｆに供給される電源電圧を示している。この図に示すように、Ｖｗ，Ｖｐ，Ｖｉｉは、Ｖｗ＞Ｖｐ＞Ｖｉｉの関係を有しており、一定の電位差を保ったままで周波数に応じて増減する。即ち、周波数が高い場合には電圧が増加し、周波数が低い場合には電圧が減少する。なお、ＶｉｏおよびＶｂｂは、本実施の形態とは別系統の電源発生回路によって生成する。とくに、Ｖｉｏは、周辺回路とのマッチングも要求されるため、クロック信号の周波数には拘らず、一定の電圧が供給される。
【００７６】
以上に説明したように、本発明の実施の形態によれば、複数の抵抗によって基準電圧を生成し、クロック信号の周波数に応じて所定の基準電圧を選択して電源電圧を生成するようにしたので、クロック信号の変化に応じて電源電圧を細かく調節することが可能になる。
【００７７】
また、本実施の形態では、基準電圧をシフトレジスタによって昇圧し、ＤＲＡＭ５０の各部に供給するようにしたので、対象の回路が異なる電源電圧を必要とする場合であっても、クロック信号の周波数の変動に応じて適切な電源電圧を各部に供給することが可能になる。
【００７８】
次に、図１５を参照して、図２に示す周波数検出部２０の第２の構成例を説明する。
図１５に示すように、周波数検出部２０の第２の構成例は、セレクタ１２０、ＰチャネルＭＯＳ−ＦＥＴ１２１、ＮチャネルＭＯＳ−ＦＥＴ１２２、コンデンサ１２３、コンパレータ１２４、シフトレジスタ１２５、および、セレクタ１２６によって構成されている。
【００７９】
ここで、セレクタ１２０は、シフトレジスタ１２５から出力された選択信号ｆ１〜ｆｎの状態に応じて基準電圧発生回路２２からの基準電圧Ｖｒｅｆ１〜Ｖｒｅｆｎを選択して出力する。
【００８０】
ＰチャネルＭＯＳ−ＦＥＴ１２１は、信号ａが“Ｌ”の状態である場合にはＯＮの状態になり、“Ｈ”の状態である場合にはＯＦＦの状態になる。
ＮチャネルＭＯＳ−ＦＥＴ１２２は、信号ｂが“Ｈ”の状態である場合にはＯＮの状態になり、“Ｌ”の状態である場合にはＯＦＦの状態になる。
【００８１】
コンデンサ１２３は、ＰチャネルＭＯＳ−ＦＥＴ１２１のソースと、ＮチャネルＭＯＳ−ＦＥＴ１２２のドレイン間に接続され、ＰチャネルＭＯＳ−ＦＥＴ１２１がＯＮであり、かつ、ＮチャネルＭＯＳ−ＦＥＴ１２２がＯＦＦである場合には電源電圧Ｖｃｃによってチャージされ、ＰチャネルＭＯＳ−ＦＥＴ１２１がＯＦＦであり、かつ、ＮチャネルＭＯＳ−ＦＥＴ１２２がＯＮである場合には、ディスチャージされる。
【００８２】
コンパレータ１２４は、信号ｃが“Ｈ”の状態になることによってイネーブル状態にされ、セレクタ１２０から供給された基準電圧Ｖｒｅｆｉと、コンデンサ１２３の端子電圧とを比較し、比較結果を信号ｄとして出力する。なお、コンパレータ１２４は、コンデンサ１２３の端子電圧が基準電圧Ｖｒｅｆｉよりも低い場合には“Ｈ”を、また、コンデンサ１２３の端子電圧が基準電圧Ｖｒｅｆｉよりも高い場合には“Ｌ”を出力する。
【００８３】
シフトレジスタ１２５は、信号ｄが“Ｈ”である場合、即ち、基準電圧Ｖｒｅｆｉよりもコンデンサ１２３の端子電圧が低い場合にはカウント値をカウントアップし、信号ｄが“Ｌ”である場合、即ち、基準電圧Ｖｒｅｆｉよりもコンデンサ１２３の端子電圧が高い場合にはカウント値をカウントダウンし、カウント値に対応する選択信号を“Ｈ”の状態にする。
【００８４】
セレクタ１２０は、シフトレジスタ１２５からの選択信号に応じた基準電圧を選択し、コンパレータ１２４に供給する。例えば、カウント値が“３”である場合には、選択信号ｆ３が“Ｈ”の状態にされ、セレクタ１２０はＶｒｅｆ３を選択する。
【００８５】
セレクタ１２６は、シフトレジスタ１２５のカウント値に相反する基準電圧を選択して出力する。例えば、シフトレジスタ１２５のカウント値が“３”である場合には、セレクタ１２６はＶｒｅｆｎ−２を選択する。
【００８６】
次に、以上の実施の形態の動作を説明する。
図１６は、図１５に示す実施の形態の動作について説明する図である。なお、図１５に示す構成以外の部分の動作は、前述の場合と同様であるので、その説明は省略する。
【００８７】
図１６（Ａ）に示すクロック信号が供給されると、クロック生成回路２１は、信号ａ，ｂ，ｃを生成してＰチャネルＭＯＳ−ＦＥＴ１２１、ＮチャネルＭＯＳ−ＦＥＴ１２２およびシフトレジスタ１２５、ならびに、コンパレータ１２４にそれぞれ供給する。
【００８８】
図１６（Ｂ）に示すように信号ａが“Ｌ”の状態になると、ＰチャネルＭＯＳ−ＦＥＴ１２１はＯＮの状態になる。このとき、信号ｂも“Ｌ”の状態であり、その結果ＮチャネルＭＯＳ−ＦＥＴ１２２はＯＦＦの状態であるので、電源電圧Ｖｃｃによるコンデンサ１２３への電荷のチャージが開始され、その端子電圧が図１６（Ｄ）に示すように徐々に上昇する。
【００８９】
そして、１クロック期間が経過すると、信号ａが“Ｈ”の状態になるので、ＰチャネルＭＯＳ−ＦＥＴ１２１がＯＦＦの状態になり、コンデンサ１２３へのチャージが終了する。このとき、信号ｂは“Ｌ”の状態であるので、ＮチャネルＭＯＳ−ＦＥＴ１２２はＯＦＦの状態であり、コンデンサ１２３の端子電圧は保持される。
【００９０】
次に、信号ｃが“Ｈ”の状態になると、コンパレータ１２４がイネーブル状態になり、セレクタ１２０から供給された基準電圧Ｖｒｅｆｉと、コンデンサ１２３の端子電圧が比較される。ここで、第１回目の処理では、シフトレジスタ１２５のカウント値は、例えば、“１”に設定されているので、セレクタ１２０からは最大電圧である基準電圧Ｖｒｅｆ１が供給される。従って、基準電圧Ｖｒｅｆ１よりもコンデンサ１２３の端子電圧が低い場合には、コンパレータ１２４の出力信号ｄは“Ｈ”の状態になるで、シフトレジスタ１２５は、信号ｂが次に“Ｈ”の状態になるタイミングで、カウント値を“１”だけインクリメントする。その結果、セレクタ１２０からはＶｒｅｆ１よりも低い電圧であるＶｒｅｆ２が供給される。なお、信号ｂが“Ｈ”の状態になると、ＮチャネルＭＯＳ−ＦＥＴ１２２がＯＮの状態になるので、コンデンサ１２３に蓄積されている電荷はディスチャージされる。
【００９１】
一方、コンデンサ１２３の端子電圧がセレクタ１２０から供給される基準電圧Ｖｒｅｆｉよりも高い場合には、コンパレータ１２４の出力は“Ｌ”の状態になり、その場合には、シフトレジスタ１２５は信号ｂが次に“Ｈ”の状態になるタイミングで、カウント値を“１”だけディクリメントする。その結果、セレクタ１２０からは現在よりも低い基準電圧が供給される。
【００９２】
以上のような動作は、８クロック周期毎に繰り返され、セレクタ１２０から出力される基準電圧Ｖｒｅｆｉは、コンデンサ１２３の端子電圧に順次接近することになる。
【００９３】
このとき、セレクタ１２６では、シフトレジスタ１２５から供給される選択信号に相反する基準電圧Ｖｒｅｆ ｆｏｒ Ｖｉｉを選択して出力する。その結果、クロック信号の周波数が高い場合には、コンデンサ１２３のチャージ時間が短くなることから、コンデンサ１２３の端子電圧が低下し、セレクタ１２０から出力される基準電圧Ｖｒｅｆｉも低下する。セレクタ１２６が出力する基準電圧Ｖｒｅｆ ｆｏｒ Ｖｉｉは、前述のように基準電圧Ｖｒｅｆｉに相反する電圧であるので、高い基準電圧が出力される。
【００９４】
一方、クロック信号の周波数が低い場合には、コンデンサ１２３のチャージ時間が長くなることから、コンデンサ１２３の端子電圧が上昇し、セレクタ１２０から出力される基準電圧Ｖｒｅｆｉも上昇する。セレクタ１２６が出力する基準電圧Ｖｒｅｆ ｆｏｒ Ｖｉｉは、前述のように基準電圧Ｖｒｅｆｉに相反する電圧であるので、低い電圧が出力される。
【００９５】
以上に説明したように、図１５に示す実施の形態によれば、図８に示す回路よりも少ない部品数で、同様の効果を奏することが可能になる。
次に、本発明の第２の実施の形態について説明する。
【００９６】
図１７は、本発明の第２の実施の形態の構成例を示す図である。この図において、図２の場合と対応する部分には同一の符号を付してあるのでその説明は省略する。なお、この実施の形態では、図２の場合と比較して、周波数検出部２０、および、基準電圧選択部３０が除外され、その代わりに、モードレジスタ１３０、デコーダ１３１、および、セレクタ１３２が新たに付加されている。
【００９７】
ここで、モードレジスタ１３０は、半導体メモリ等によって構成され、制御信号によって所定のデータが書き込まれるとともに、書き込まれたデータに対応するビット列を出力する。
【００９８】
デコーダ１３１は、モードレジスタ１３０に書き込まれたデータをデコードし、選択信号ｆ１〜ｆｎのうち対応する信号を“Ｈ”の状態にする。
セレクタ１３２は、デコーダ１３１から供給された選択信号ｆ１〜ｆｎに対応する基準電圧Ｖｒｅｆ１〜Ｖｒｅｆｎを選択し、出力する。
【００９９】
図１８は、セレクタ１３２の詳細な構成例を示す図である。この図に示すように、セレクタ１３２は、ＣＭＯＳスイッチ１４０−１〜１４０−ｎ、および、インバータ１４１−１〜１４１−ｎによって構成されており、選択信号ｆ〜ｆｎの何れかが“Ｈ”になった場合には該当するＣＭＯＳがＯＮの状態になり、供給されている基準電圧が出力される。
【０１００】
次に、以上の実施の形態の動作について説明する。
先ず、クロック信号の周波数が決定された場合には、システムはモードレジスタ１３０に対してクロック信号の周波数に対応する所定のデータを書き込む。例えば、周波数が高い場合には小さい値を、また、周波数が低い場合には大きい値を書き込む。
【０１０１】
デコーダ１３１は、モードレジスタ１３０に書き込まれたデータを取得し、このデータをデコードすることにより、選択信号ｆ１〜ｆｎの何れかを“Ｈ”の状態にする。例えば、デコーダ１３１に書き込まれているデータの値が小さい場合には小さい値の選択信号を“Ｈ”の状態にし、デコーダ１３１に書き込まれているデータの値が大きい場合には大きい値の選択信号を“Ｈ”の状態にする。
【０１０２】
セレクタ１３２は、選択信号ｆ１〜ｆｎのうち、“Ｈ”の状態にされている選択信号に対応する基準電圧を選択して出力する。例えば、選択信号ｆ３が“Ｈ”の状態にされている場合には、セレクタ１３２は、基準電圧Ｖｒｅｆｎ−２を選択して出力する。
【０１０３】
電源電圧発生部４０は、前述したように、セレクタ１３２から出力された基準電圧Ｖｒｅｆ ｆｏｒ Ｖｉｉをバッファ４０ｅにより１倍に増幅して電源電圧Ｖｉｉとして出力するとともに、レベルシフタ４０ａ，４０ｂで所定の電圧だけレベルシフトした後、バッファ４０ｃ，４０ｄによって１倍に増幅して電源電圧Ｖｗ，Ｖｐとして出力する。
【０１０４】
その結果、ＤＲＡＭ５０の各部には、クロック信号の周波数に応じた所定の電源電圧が供給されることになる。
以上に説明したように、本発明の第２の実施の形態によれば、モードレジスタ１３０に設定されたデータに応じて、ＤＲＡＭ５０に供給する電源電圧を設定するようにしたので、使用するクロック信号の周波数が予め分かっている場合には、その周波数に対応したデータをモードレジスタ１３０に設定することにより、所望の電源電圧を得ることが可能になる。その場合、第１の実施の形態と比較すると、回路構成を簡略化することが可能になる。
【０１０５】
次に、本発明の第３の実施の形態について説明する。
図１９は、本発明の第３の実施の形態の構成例を示す図である。この図において、図２に示す場合と対応する部分には同一の符号を付してあるので、その説明は省略する。なお、この実施の形態では、図２に示す周波数検出部２０および基準電圧選択部３０が除外され、その代わりにモードレジスタ１６０、シフトレジスタ１６１、セレクタ１６２が新たに付加されている。
【０１０６】
ここで、モードレジスタ１６０は、１ビットの半導体メモリによって構成され、システムによってデータ“０”または“１”が設定される。
シフトレジスタ１６１は、モードレジスタ１６０に書き込まれたデータが“１”である場合には、モードレジスタセット信号が“Ｈ”になるタイミングで、カウント値をカウントアップし、“０”の場合には逆にカウントダウンし、その時点におけるカウント値に応じて選択信号ｆ１〜ｆｎの何れかを“Ｈ”の状態にする。
【０１０７】
セレクタ１６２は、シフトレジスタ１６１から出力される選択信号ｆ１〜ｆｎのうち、“Ｈ”の状態になっている選択信号に対応する基準電圧を選択して出力する。
【０１０８】
次に、以上の実施の形態の動作について説明する。
クロック信号の周波数を上げる必要が生じた場合には、システムはモードレジスタ１６０に対してデータ“１”を書き込み、モードレジスタセット信号を“Ｈ”の状態にする。
【０１０９】
すると、シフトレジスタ１６１は、モードレジスタ１６０に書き込まれたビットデータが“１”であるので、カウント値を“１”だけインクリメントする。
セレクタ１６２は、シフトレジスタ１６１のカウント値に相反する基準電圧を選択し、電源電圧発生部４０に出力する。例えば、シフトレジスタ１６１のカウント値が“３”である場合には、セレクタ１６２は基準電圧Ｖｒｅｆｎ−２を選択して出力する。従って、シフトレジスタ１６１のカウント値がインクリメントされた場合には、セレクタ１６２から出力される基準電圧Ｖｒｅｆ ｆｏｒ Ｖｉｉの出力は増加することになる。
【０１１０】
電源電圧発生部４０は、セレクタ１６２から出力された基準電圧Ｖｒｅｆ ｆｏｒ Ｖｉｉをバッファ４０ｅにより１倍に増幅して電源電圧Ｖｉｉとして出力するとともに、レベルシフタ４０ａ，４０ｂで所定の電圧だけレベルシフトした後、バッファ４０ｃ，４０ｄによって１倍に増幅して電源電圧Ｖｗ，Ｖｐとして出力する。
【０１１１】
その結果、モードレジスタ１６０に対してデータ“１”が書き込まれた場合には、電源電圧発生部４０から出力されるＶｉｉ，Ｖｐ，Ｖｗは増加することになる。
【０１１２】
以上に説明したように、本発明の第３の実施の形態によれば、モードレジスタ１６０に設定されたビットデータに応じて、ＤＲＡＭ５０に供給する電源電圧を設定するようにしたので、システムにより電源電圧を簡単に制御することが可能になる。
【０１１３】
次に、本発明の第４の実施の形態について説明する。
図２０は、本発明の第４の実施の形態の構成例を示す図である。この図において、図２に示す場合と対応する部分には同一の符号を付してあるので、その説明は省略する。なお、この実施の形態では、図２に示す周波数検出部２０および基準電圧選択部３０が除外され、その代わりにＤＬＬ（Delay Locked Loop）１７０およびセレクタ１７１が新たに付加されている。
【０１１４】
ここで、ＤＬＬ１７０は、入力されたクロック信号を直列接続された遅延素子で順次遅延し、もとのクロック信号と遅延後のクロック信号との位相が一致する場合の遅延量を求め、これをクロック信号の周波数に対応する値として出力する。
【０１１５】
図２１は、ＤＬＬ１７０の詳細な構成例を示す図である。
この図において、遅延回路１８０は、複数の遅延素子が直列接続されて構成されており、入力されたクロック信号を遅延素子で順次遅延するとともに、シフトレジスタ１８１から供給された選択信号ｆ１〜ｆｎに対応する遅延量を有する遅延信号を出力する。
【０１１６】
シフトレジスタ１８１は、位相比較回路１８２の出力が“Ｈ”の場合にはカウント値をカウントアップし、位相比較回路１８２の出力が“Ｌ”の場合にはカウント値をカウントダウンし、カウント値に対応する選択信号を“Ｈ”の状態にする。なお、シフトレジスタ１８１から出力される選択信号ｆ１〜ｆｎは、セレクタ１７１に供給されている。
【０１１７】
位相比較回路１８２は、入力ダミー回路１８３を通過した遅延回路１８０の出力信号と、クロック信号の位相を比較し、これらの信号の重複部分が前回に比較して増大した場合には“Ｈ”を、また、減少した場合には“Ｌ”を出力する。
【０１１８】
入力ダミー回路１８３は、１クロック周期よりも短い所定の遅延量を有する回路であり、シフトレジスタ１８１が無遅延の状態で回路がロックされるのを防止する。
【０１１９】
図２２は、ＤＬＬ１７０に電源電圧を供給する回路の一例を示す図である。
ところで、遅延素子は、電源電圧の変動の影響を受けてその遅延量が変化する。ここで、ＤＬＬ１７０は、複数の遅延素子が直列に接続されて構成されているので、電源電圧が変動した場合には、遅延回路１８０の出力信号に含まれる誤差は、各遅延量素子における誤差を累積したものになるため無視できない。そこで、そのような誤差を低減するために、本実施の形態では、ＤＬＬ１７０とチップ内部回路１９２のそれぞれに対して独立の降圧回路（安定化電源）１９０，１９１を具備するようにした。
【０１２０】
ここで、降圧回路１９０は、電源電圧Ｖｃｃを所定量だけ降圧してＤＬＬ１７０に供給する。降圧回路１９１は、電源電圧Ｖｃｃを所定量だけ降圧してＤＲＡＭ５０のチップ内部回路１９２に供給する。
【０１２１】
セレクタ１７１は、ＤＬＬ１７０から供給された選択信号に応じた基準電圧を選択して電源電圧発生部４０に供給する。
次に、以上の実施の形態の動作について説明する。
【０１２２】
ＤＬＬ１７０にクロック信号が供給されると、遅延回路１８０は直列接続された複数の遅延素子により、クロック信号を順次遅延するとともに、シフトレジスタ１８１から供給される選択信号のうち“Ｈ”の状態にされている選択信号に対応する遅延素子から出力されている遅延信号を出力信号として入力ダミー回路１８３に供給する。
【０１２３】
シフトレジスタ１８１は、位相比較回路１８２の出力が“Ｈ”の状態である場合にはカウント値をカウントアップし、位相比較回路１８２の出力が“Ｌ”の状態である場合にはカウント値をカウントダウンする。
【０１２４】
回路の動作が開始された時点では、シフトレジスタ１８１の初期値は、例えば、“ｎ”に設定されているので、その値に応じた選択信号であるｆｎを“Ｈ”の状態にする。すると、遅延回路１８０は直列接続された遅延素子の先頭部分に存在する遅延素子からの出力を選択して出力する。
【０１２５】
入力ダミー回路１８３は、遅延回路１８０の出力を所定量だけ遅延して出力する。
位相比較回路１８２は、入力されたクロック信号と、入力ダミー回路１８３の出力信号との位相を比較し、これらの信号の重複する部分が増大した場合には“Ｈ”を出力し、それ以外の場合には“Ｌ”を出力する。即ち、遅延されたクロック信号が１クロック周期分だけ遅延された場合には重複する部分が最大になるので、この状態を最大の状態として位相比較結果が出力される。
【０１２６】
その結果、例えば、選択信号ｆｎが“Ｈ”の状態である場合よりも、選択信号ｆｎ−１が“Ｈ”の状態になった場合の方が、入力ダミー回路１８３の出力信号と、クロック信号の重複する部分が増加した場合には、位相比較回路１８２からは“Ｈ”が出力されることになる。一方、選択信号ｆｎ−２が“Ｈ”の状態である場合よりも、選択信号ｆｎ−３が“Ｈ”の状態になった場合の方が、入力ダミー回路１８３の出力信号と、クロック信号の重複する部分が減少した場合には、位相比較回路１８２からは“Ｌ”が出力されることになる。
【０１２７】
以上のような動作が繰り返されると、入力ダミー回路１８３からの出力信号とクロック信号との位相が１クロック分ずれて合致した状態になる。このとき、“Ｈ”の状態となっている選択信号は、クロック信号の周波数に対応する値である。従って、この値に応じた基準電圧をセレクタ１７１によって選択し、電源電圧発生部４０において、前述の場合と同様に電源電圧を生成することにより、クロック信号の周波数に応じた所望の電圧を発生し、ＤＲＡＭ５０の各部に供給することが可能になる。
【０１２８】
以上に説明した本発明の第４の実施の形態では、ＤＬＬを利用してクロック信号の周波数を測定するようにしたので、図２に示す場合に比較して回路を簡略化することが可能になる。
【０１２９】
また、半導体記憶装置では、ＤＬＬを内蔵する場合が多いので、本発明の第４の実施の形態では、既存の回路を有効活用することが可能になる。
次に、本発明の第５の実施の形態について説明する。
【０１３０】
本発明の第５の実施の形態は、回路の主要部分は、第１〜第４の実施の形態と同様であるが、選択信号ｆ１〜ｆｎが回路の外部に出力される構成とされている点が異なっている。
【０１３１】
図２３は、本発明の第５の実施の形態の選択信号を出力する部分（選択信号出力回路と称す）に係る構成例を示す図である。
この図に示すように、選択信号出力回路は、エンコーダ２００、ＣＭＯＳスイッチ２０１，２０３、インバータ２０２、および、出力バッファ２０４によって構成されている。
【０１３２】
ここで、エンコーダ２００は、選択信号ｆ１〜ｆｎのうち、“Ｈ”の状態になっている信号に対応するビット列を生成して出力する。
ＣＭＯＳスイッチ２０１は、特殊出力イネーブル信号が“Ｈ”の状態である場合には、ＯＮの状態になってエンコーダ２００からのビット列を出力する。
【０１３３】
ＣＭＯＳスイッチ２０３は、特殊出力イネーブル信号が“Ｌ”の状態である場合には、ＯＮの状態になって半導体記憶装置の内部データを出力する。
次に、以上の実施の形態の動作について説明する。
【０１３４】
クロック信号に対応する電源電圧の設定が完了したとすると、特殊出力イネーブル信号が“Ｈ”の状態にされる。すると、エンコーダ２００は、“Ｈ”の状態になっている選択信号に対応するビット列を生成して出力する。
【０１３５】
このとき、ＣＭＯＳスイッチ２０３はＯＦＦの状態であり、また、ＣＭＯＳスイッチ２０１はＯＮの状態であるので、内部データの代わりに、エンコーダ２００からのビット列が出力され、出力バッファ２０４に供給される。
【０１３６】
このようにして出力されたビット列は、内部における電源電圧を指示するものであるので、このビット列を参照して、外部の装置の電源電圧を設定することにより、装置全体の消費電力を更に低減させることが可能になる。
【０１３７】
なお、特殊出力イネーブル信号が“Ｌ”の状態になると、ＣＭＯＳスイッチ２０１はＯＦＦの状態になり、一方、ＣＭＯＳスイッチ２０３はＯＮの状態になるので、エンコーダ２００からのビット列の出力は停止され、内部データの出力が開始されることになる。
【０１３８】
以上の実施の形態によれば、内部電源の電圧を外部に通知するようにしたので、外部回路の電源電圧をそれに応じて変更させることにより、装置全体の消費電力を更に削減することが可能になる。
【０１３９】
なお、以上に説明した第１〜第５の実施の形態では、クロック信号の周波数を測定して、その周波数に応じた電源電圧をＤＲＡＭ５０に供給するようにしたが、本発明はこのような場合に限定されるものではないことはいうまでもない。
【０１４０】
また、以上に説明した回路は、ほんの一例であり、これらの場合のみに限定されるものではないことはいうまでもない。
更に、以上の実施の形態では、抵抗による分圧を利用して基準電圧を生成するようにしたが、例えば、コンデンサを直列接続し、これらのコンデンサによる分圧を利用することも可能である。
【０１４１】
更にまた、以上の実施の形態では、周波数と供給する電源電圧との関係が直線関係を有するようにしたが、非直線関係を有するように設定することも可能である。
【０１４２】
また、ＰチャネルＭＯＳ−ＦＥＴ８０およびＰチャネルＭＯＳ−ＦＥＴ１２１のソース電圧を降圧電位（一定電位）にし、ＰチャネルＭＯＳ−ＦＥＴ８０およびＰチャネルＭＯＳ−ＦＥＴ１２１のドライブ能力をＶｃｃによらず一定にすることができる。この様にすることで、より正確な動作が可能になる。
【０１４３】
また、分圧抵抗（図９に示す抵抗１０２−１〜１０２−ｎ＋１）をトランジスタのＯＮ抵抗（常時ＯＮ状態のトランジスタが有する抵抗）によって代替することも可能である。
【０１４４】
（付記１） 複数の基準電圧を発生する基準電圧発生手段と、
入力されたクロック信号の周期を測定する周期測定手段と、
前記周期測定手段による測定結果に応じて、前記基準電圧発生手段によって発生された基準電圧の何れかを選択する選択手段と、
前記選択手段によって選択された基準電圧に対応する電源電圧を出力する電源電圧出力手段と、
を有することを特徴とする電源発生回路。
【０１４５】
（付記２） 前記電源電圧出力手段は、前記クロック信号の周期が長い場合には低い電源電圧を、また、周期が短い場合には高い電源電圧を出力することを特徴とする付記１記載の電源発生回路。
【０１４６】
（付記３） 前記基準電圧発生手段は、所定の電圧を抵抗で分圧することによって前記複数の基準電圧を生成することを特徴とする付記１記載の電源発生回路。
【０１４７】
（付記４） 前記周期測定手段は、クロック信号の周期に対応した所定の期間においてコンデンサに蓄積された電荷によって発生する電圧と、前記基準電圧とを比較することにより、前記クロック信号の周期を測定することを特徴とする付記１記載の電源発生回路。
【０１４８】
（付記５） 前記周期測定手段は、複数の遅延素子群によって遅延されたクロック信号と、もとのクロック信号とを比較し、その遅延量からクロックの周期を測定することを特徴とする付記１記載の電源発生回路。
【０１４９】
（付記６） 前記遅延素子群に供給する電源電圧を定電圧化する定電圧化手段を更に有することを特徴とする付記５記載の電源発生回路。
（付記７） 前記電源電圧出力手段によって出力された電源電圧を示す電源電圧情報を出力する電源電圧情報出力手段を更に有することを特徴とする付記１記載の電源発生回路。
【０１５０】
（付記８） 複数の基準電圧を発生する基準電圧発生手段と、
入力された制御情報に応じて、前記基準電圧発生手段によって発生された基準電圧の何れかを選択する選択手段と、
前記選択手段によって選択された基準電圧に対応する電源電圧を出力する電源電圧出力手段と、
を有することを特徴とする電源発生回路。
【０１５１】
（付記９） 入力されたデータを記憶する記憶手段と、
複数の基準電圧を発生する基準電圧発生手段と、
入力されたクロック信号の周期を測定する周期測定手段と、
前記周期測定手段による測定結果に応じて、前記基準電圧発生手段によって発生された基準電圧の何れかを選択する選択手段と、
前記選択手段によって選択された基準電圧に対応する電源電圧を前記記憶手段に供給する電源電圧供給手段と、
前記記憶手段の入出力回路に対してクロック信号の周期に拘らず一定の電源電圧を供給する定電圧電源供給手段と、
を有することを特徴とする半導体記憶装置。
【０１５２】
（付記１０） 前記電源電圧出力手段よりも所定の電圧だけ高い電源電圧を発生し、ワード線電位として前記記憶手段に供給するワード電位供給手段を更に有することを特徴とする付記９記載の半導体記憶装置。
【０１５３】
（付記１１） 入力されたデータを記憶する記憶手段と、
複数の基準電圧を発生する基準電圧発生手段と、
入力された制御情報に応じて、前記基準電圧発生手段によって発生された基準電圧の何れかを選択する選択手段と、
前記選択手段によって選択された基準電圧に対応する電源電圧を前記記憶手段に供給する電源電圧供給手段と、
を有することを特徴とする半導体記憶装置。
【０１５４】
【発明の効果】
以上説明したように本発明では、複数の基準電圧を発生する基準電圧発生手段と、入力されたクロック信号の周期を測定する周期測定手段と、前記周期測定手段による測定結果に応じて、前記基準電圧発生手段によって発生された基準電圧の何れかを選択する選択手段と、前記選択手段によって選択された基準電圧に対応する電源電圧を出力する電源電圧出力手段と、を設けるようにしたので、電源電圧をクロック信号の周期に応じて微調整することが可能になる。
【０１５５】
また、入力されたデータを記憶する記憶手段と、複数の基準電圧を発生する基準電圧発生手段と、入力されたクロック信号の周期を測定する周期測定手段と、前記周期測定手段による測定結果に応じて、前記基準電圧発生手段によって発生された基準電圧の何れかを選択する選択手段と、前記選択手段によって選択された基準電圧に対応する電源電圧を前記記憶手段に供給する電源電圧供給手段と、前記記憶手段の入出力回路に対してクロック信号の周期に拘らず一定の電源電圧を供給する定電圧電源供給手段と、を設けるようにしたので、半導体記憶装置の各部に供給する電源電圧をクロック信号に応じて微調整することが可能になる。
【図面の簡単な説明】
【図１】本発明の動作原理を説明する原理図である。
【図２】本発明の第１の実施の形態の構成例を示す図である。
【図３】図２に示す周波数検出部の詳細な構成例を示す図である。
【図４】図３に示すクロック生成回路の詳細な構成例の一部を示す図である。
【図５】図４に示す第１段目の分周回路の詳細な構成例を示す回路図である。
【図６】図４に示す第２および第３段目の分周回路の詳細な構成例を示す回路図である。
【図７】図３に示すクロック生成回路の詳細な構成例の他の一部を示す図である。
【図８】図３に示す周波数検出回路および図２に示す基準電圧選択部の詳細な構成例を示す図である。
【図９】図３に示す基準電圧発生回路の詳細な構成例を示す図である。
【図１０】図２に示す電源電圧発生部の詳細な構成例を示す図である。
【図１１】図２に示すＤＲＡＭの詳細な構成例を示す図である。
【図１２】本発明の第１の実施の形態の動作を説明するためのタイミングチャートである。
【図１３】本発明の第１の実施の形態の動作を説明するためのタイミングチャートである。
【図１４】本発明の第１の実施の形態から出力される電源電圧と、クロック信号の周波数との関係を示す図である。
【図１５】図２に示す周波数検出部の第２の構成例を説明する図である。
【図１６】図１５に示す実施の形態の動作を説明するためのタイミングチャートである。
【図１７】本発明の第２の実施の形態の構成例を示す図である。
【図１８】図１７に示すセレクタの詳細な構成例を示す図である。
【図１９】本発明の第３の実施の形態の構成例を示す図である。
【図２０】本発明の第４の実施の形態の構成例を示す図である。
【図２１】図２０に示すＤＬＬの詳細な構成例を示す図である。
【図２２】図２０に示すＤＬＬに電源電圧を供給する電源回路の構成例を示す図である。
【図２３】本発明の第５の実施の形態の構成例を示す図である。
【符号の説明】
１ 基準電圧発生手段
２ クロック信号入力部
３ 周期測定手段
４ 選択手段
５ 電源電圧出力手段
２０ 周波数検出部
２１ クロック生成回路
２２ 基準電圧発生回路
２３ 周波数検出回路
３０ 基準電圧選択部
４０ 電源電圧発生部
５０ ＤＲＡＭ
１３０ モードレジスタ
１３１ デコーダ
１３２ セレクタ
１６０ モードレジスタ
１６１ シフトレジスタ
１６２ セレクタ
１７０ ＤＬＬ
１７１ セレクタ
１８０ 遅延回路
１８１ シフトレジスタ
１８２ 位相比較回路
１８３ 入力ダミー回路
１９０，１９１ 降圧回路
１９２ チップ内部回路
２００ エンコーダ
２０１ ＣＭＯＳスイッチ
２０２ インバータ
２０３ ＣＭＯＳスイッチ
２０４ 出力バッファ
【発明の属する技術分野】
本発明は電源発生回路および半導体記憶装置に関し、特に、クロック信号の周期に応じた電源電圧を発生する電源発生装置およびそのような電源発生回路を有する半導体記憶装置に関する。
【０００２】
【従来の技術】
ディジタル回路の動作速度は、素子の入力端子が有する容量成分や、配線と配線、または、配線とグランドとの間に存在する容量成分を、一定の電圧までチャージまたはディスチャージする時間の長短に応じて決定される。
【０００３】
これらの容量成分をチャージまたはディスチャージするには、抵抗成分を介して電荷を流入または流出させることになり、その時間の長短は抵抗成分と容量成分とによって決まる時定数に依存する。ここで、抵抗成分および容量成分は電源電圧等に拘らずほぼ一定であるので、一定の電圧（例えば、閾値）までチャージまたはディスチャージする速度を向上させるためには、電源電圧を上昇させる必要がある。
【０００４】
従って、高速動作を必要としない場合には、電源電圧を低下させることができる。ここで、ディジタル回路において消費される電力は、電源電圧に比例するので、クロック信号の周期と電源電圧とを連動させることにより、クロック信号の周期が長い場合には、電源電圧を低下させて、消費電力の低下を図ることが可能になる。
【０００５】
このような原理を応用し、クロック信号の周期と電源電圧とを連動させて、消費電力を削減させる方法もいくつか提案されている。
【０００６】
【発明が解決しようとする課題】
しかしながら、従来の方法においては、スレッショルド電圧を単位電圧とし、この単位電圧を複数組み合わせて電源電圧を昇降していた。
【０００７】
ところで、近年では、ディジタル回路の電源電圧が低下する傾向にあり、電源電圧が３Ｖ未満であるディジタル回路も一般的になりつつある。従って、このような低電圧のディジタル回路に対しては、スレッショルド電圧である０．６〜０．７Ｖは十分に小さな値ではなくなり、その結果、電源電圧を細かく設定することができないという問題点があった。
【０００８】
本発明はこのような点に鑑みてなされたものであり、クロック信号の周波数に応じて電源電圧を微調整することが可能な電源発生回路およびそのような電源発生回路を有する半導体記憶装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明では上記課題を解決するために、図１に示す、複数の基準電圧を発生する基準電圧発生手段１と、入力されたクロック信号の周期を測定する周期測定手段３と、周期測定手段３による測定結果に応じて、複数の基準電圧の何れかを選択する選択手段４と、選択手段４によって選択された基準電圧に対応する電源電圧を出力する電源電圧出力手段５と、を備え、周期測定手段３は、クロック信号の周期に対応した期間にコンデンサに蓄積された電荷によって発生する電圧と複数の基準電圧とを比較することにより、クロック信号の周期を測定することを特徴とする電源発生回路が提供される。
【００１０】
ここで、基準電圧発生手段１は、複数の基準電圧を発生する。周期測定手段３は、入力されたクロック信号の周期を測定し、クロック信号の周期に対応した期間にコンデンサに蓄積された電荷によって発生する電圧と複数の基準電圧とを比較することにより、クロック信号の周期を測定する。選択手段４は、周期測定手段３による測定結果に応じて、複数の基準電圧の何れかを選択する。電源電圧出力手段５は、選択手段４によって選択された基準電圧に対応する電源電圧を出力する。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
図１は、本発明の動作原理を説明する原理図である。この図に示すように、本発明の電源発生回路は、基準電圧発生手段１、クロック信号入力手段２、周期測定手段３、選択手段４、および、電源電圧出力手段５によって構成されている。
【００１２】
ここで、基準電圧発生手段１は、複数の基準電圧Ｖ１〜Ｖ５を発生する。
クロック信号入力手段２は、測定の対象となるクロック信号を入力する。
周期測定手段３は、クロック信号入力手段２から入力されたクロック信号の周期を測定する。
【００１３】
選択手段４は、周期測定手段３による測定結果に応じて、基準電圧発生手段１によって発生された複数の基準電圧の何れかを選択する。
電源電圧出力手段５は、選択された基準電圧に対応する電源電圧を出力する。
【００１４】
次に、以上の原理図の動作について説明する。
周期がＴ１であるクロック信号が供給されると、クロック信号入力手段２は、この信号を周期測定手段３に供給する。
【００１５】
周期測定手段３は、クロック信号入力手段２から供給されたクロック信号の周期を測定する。上記の例では、クロック信号の周期としてＴ１が測定される。
基準電圧発生手段１は、所定の電圧を複数の抵抗で分圧することにより、複数の基準電圧Ｖ１〜Ｖ５を生成し、選択手段４に供給している。いまの例では、Ｖ１＜Ｖ２＜Ｖ３＜Ｖ４＜Ｖ５であり、各電圧間の刻みは０．２Ｖとする。
【００１６】
選択手段４は、周期測定手段３によって測定された周期に応じた基準電圧を選択し、電源電圧出力手段５に供給する。例えば、周期が短い場合には高い基準電圧を、また、周期が長い場合には低い基準電圧を選択する。
【００１７】
電源電圧出力手段５は、選択手段４から供給された基準電圧に対応する電源電圧を生成して出力する。例えば、電源電圧出力手段５は、選択手段４から供給された基準電圧Ｖ１〜Ｖ５と同一または比例関係を有する電源電圧を生成して出力する。
【００１８】
その結果、クロック信号の周期が短い場合には高い電源電圧が出力され、また、クロック信号の周期が長い場合には低い電源電圧が出力されることになる。また、その際の刻み電圧は、以上の例では、０．２Ｖに設定したが、基準電圧発生手段１は、所定の電圧を抵抗で分圧して生成することから任意の電圧に設定することが可能である。その結果、基準電圧の個数と刻み幅を目的に応じて設定することにより、例えば、３Ｖ〜４Ｖの間を０．１Ｖ刻みで調節するといったことも可能になる。
【００１９】
以上に説明したように、本発明の電源発生回路によれば、抵抗を分圧して複数の基準電圧を生成し、クロック信号の周期に応じて所定の基準電圧を選択し、対応する電源電圧を出力するようにしたので、任意の刻み幅で電源電圧を生成することが可能になる。
【００２０】
次に、本発明の実施の形態について説明する。
図２は、本発明の実施の形態の構成例を示す図である。この図に示すように、本発明の半導体記憶装置は、周波数検出部２０、基準電圧選択部３０、電源電圧発生部４０、および、ＤＲＡＭ（Dynamic Random Access Memory）５０によって構成されている。
【００２１】
ここで、周波数検出部２０は、クロック信号の周波数（周期）を検出し、検出結果を出力する。
基準電圧選択部３０は、周波数検出部２０によって検出されたクロック信号の周波数に応じた基準電圧を選択し、出力する。
【００２２】
電源電圧発生部４０は、基準電圧選択部３０から供給された基準電圧に応じた電源電圧を発生して出力する。
ＤＲＡＭ５０は、電源電圧発生部４０から供給された電源電圧によって動作する。
【００２３】
図３は、周波数検出部２０の詳細な構成例を示す図である。この図に示すように、周波数検出部２０は、クロック生成回路２１、基準電圧発生回路２２、および、周波数検出回路２３によって構成されている。
【００２４】
クロック生成回路２１は、周波数検出回路２３を動作させるための基準となるクロック信号（信号ａ，ｂ，ｃ）を生成する。
基準電圧発生回路２２は、所定の電圧を複数の抵抗によって分圧することにより、複数の基準電圧を発生する。
【００２５】
周波数検出回路２３は、基準電圧発生回路２２から供給された複数の基準電圧を参照して、クロック信号の周波数を検出し、検出した周波数に応じた制御信号ｅ１〜ｅｎを出力する。
【００２６】
図４は、図３に示すクロック生成回路２１の詳細な構成例の一部を示す図である。この図に示すように、クロック生成回路２１は、分周回路２１ａ〜２１ｃによって構成されている。分周回路２１ａは、電源投入時のパワーオンリセット（Power On Reset）信号によってリセットされるとともに、クロック信号を１／２分周して出力する。
【００２７】
分周回路２１ｂは、分周回路２１ａから出力された１／２分周されたクロック信号を更に１／２分周し、トータルとして１／４分周されたクロック信号を出力する。
【００２８】
分周回路２１ｃは、分周回路２１ｂから出力された１／４分周されたクロック信号を更に１／２分周し、トータルとして１／８分周されたクロック信号を出力する。
【００２９】
図５は、分周回路２１ａの詳細な構成例を示す回路図である。この図に示すように、分周回路２１ａは、インバータ６０，６３，６４，６６，６８，６９、ＣＭＯＳ（Complementary Metal-Oxide Semiconductor）スイッチ６１，６５、および、ＮチャネルＭＯＳ−ＦＥＴ（MOS Field Effect Transistor）６２，６７によって構成されており、パワーオンリセット信号によってリセットされるとともに、入力されたクロック信号を１／２分周して出力する。
【００３０】
図６は、分周回路２１ｂ，２１ｃの詳細な構成例を示す回路図である。この図に示すように、分周回路２１ｂ，２１ｃは、インバータ７０，７３，７４，７６，７８，７９、ＣＭＯＳスイッチ７１，７５、および、ＮチャネルＭＯＳ−ＦＥＴ７２，７７によって構成されており、パワーオンリセット信号によってリセットされるとともに、入力された１／２分周信号または１／４分周信号を１／２分周して出力する。
【００３１】
図７は、図３に示すクロック生成回路２１の詳細な構成例の他の一部を示す図である。この図に示すように、クロック生成回路２１は、ＮＯＲ素子２１ｄ、インバータ２１ｆ，２１ｈ，２１ｉ、および、ＮＡＮＤ素子２１ｅ，２１ｇによって構成されている。
【００３２】
ＮＯＲ素子２１ｄは、１／２分周信号、１／４分周信号、および、１／８分周信号の論理和を反転した結果を出力する。
ＮＡＮＤ素子２１ｅは、１／２分周信号、１／４分周信号、および、１／８分周信号の論理積を反転した結果を出力する。
【００３３】
インバータ２１ｆは、ＮＯＲ素子の出力を反転した結果を出力する。
ＮＡＮＤ素子２１ｇは、インバータ２１ｆの出力と、ＮＡＮＤ素子２１ｅの出力の論理積を反転した結果を出力する。
【００３４】
インバータ２１ｈは、ＮＡＮＤ素子２１ｇの出力を反転して出力する。
インバータ２１ｉは、ＮＡＮＤ素子２１ｅの出力を反転して出力する。
図８は、周波数検出回路２３および基準電圧選択部３０の詳細な構成例を示す図である。
【００３５】
この図に示すように、周波数検出回路２３および基準電圧選択部３０は、ＰチャネルＭＯＳ−ＦＥＴ８０、ＮチャネルＭＯＳ−ＦＥＴ８１、コンデンサ８２、コンパレータ８３−１〜８３−ｎ、ラッチ回路８４−１〜８４−ｎ、インバータ８５−１〜８５−ｎ−１、ＮＡＮＤ素子８６−１〜８６−ｎ−１、ＮＡＮＤ素子８７、インバータ８８−１〜８８−ｎ、ＣＭＯＳスイッチ８９−１〜８９−ｎ、および、インバータ９０によって構成されている。
【００３６】
ここで、ＰチャネルＭＯＳ−ＦＥＴ８０は、信号ａが“Ｈ”の状態になった場合にはＯＦＦの状態になり、“Ｌ”の状態になった場合にはＯＮの状態になる。
ＮチャネルＭＯＳ−ＦＥＴ８１は、信号ｂが“Ｈ”の状態になった場合にはＯＮの状態になり、“Ｌ”の状態になった場合にはＯＦＦの状態になる。
【００３７】
コンデンサ８２は、ＰチャネルＭＯＳ−ＦＥＴ８０がＯＮになりＮチャネルＭＯＳ−ＦＥＴがＯＦＦの状態になった場合には、電源電圧Ｖｃｃによってチャージされ、また、ＮチャネルＭＯＳ−ＦＥＴ８１がＯＮの状態になりＰチャネルＭＯＳ−ＦＥＴがＯＦＦの状態になった場合にはディスチャージされる。
【００３８】
コンパレータ８３−１〜８３−ｎは、基準電圧発生回路２２から供給される基準電圧Ｖｒｅｆ１〜Ｖｒｅｆｎと、コンデンサ８２の端子電圧とを、信号ｃが立ち上がるタイミングでそれぞれ比較し、検出結果を信号ｄ１〜ｄｎとして出力する。
【００３９】
ラッチ回路８４−１〜８４−ｎは、コンパレータ８３−１〜８３−ｎから出力された信号を、信号ｂが立ち上がるタイミングでラッチし、制御信号ｅ１〜ｅｎとして出力する。
【００４０】
ＮＡＮＤ素子８６−１〜８６−ｎ−１は、前段のラッチ回路の出力と、そのラッチ回路の下方に存在するラッチ回路の出力をインバータによって反転した結果との論理積を反転した結果をそれぞれ出力する。
【００４１】
ＮＡＮＤ素子８７は、ラッチ回路８４−１の出力と、ＮＡＮＤ素子８６−１の出力の論理積を反転した結果を出力する。
ＣＭＯＳスイッチ８９−１は、ＮＡＮＤ素子８７からの出力がＣＭＯＳスイッチ８９−１を構成するＮチャネルＭＯＳ−ＦＥＴに供給され、また、インバータ８８−１からの出力がＣＭＯＳスイッチ８９−１を構成するＰチャネルＭＯＳ−ＦＥＴに供給される。その結果、ＣＭＯＳスイッチ８９−１は、ＮＡＮＤ素子８７の出力が“Ｈ”の状態になった場合にＯＮの状態になる。
【００４２】
ＣＭＯＳスイッチ８９−２〜８９−ｎ−１は、ＮＡＮＤ素子８６−２〜８６−ｎ−１の出力がＣＭＯＳスイッチ８９−２〜８９−ｎ−１を構成するＰチャネルＭＯＳ−ＦＥＴにそれぞれ供給され、また、インバータ８８−２〜８８−ｎ−１からの出力がＣＭＯＳスイッチ８９−２〜８９−ｎ−１を構成するＮチャネルＭＯＳ−ＦＥＴにそれぞれ供給される。その結果、ＣＭＯＳスイッチ８９−２〜８９−ｎ−１は、ＮＡＮＤ素子８６−２〜８６−ｎ−１の出力が“Ｌ”の状態になった場合にそれぞれＯＮの状態になる。
【００４３】
ＣＭＯＳスイッチ８９−ｎは、インバータ９０の出力が、ＣＭＯＳスイッチ８９−ｎを構成するＰチャネルＭＯＳ−ＦＥＴに供給され、また、インバータ８８−ｎからの出力がＣＭＯＳスイッチ８９−ｎを構成するＮチャネルＭＯＳ−ＦＥＴに供給される。その結果、ＣＭＯＳスイッチ８９−ｎは、インバータ９０の出力が“Ｌ”の状態になった場合にＯＮの状態になる。
【００４４】
以上をまとめると、ＣＭＯＳスイッチ８９−１は、ＮＡＮＤ素子８７の出力が“Ｈ”になった場合にＯＮの状態になり、基準電圧Ｖｒｅｆｎを出力する。ＣＯＭＳスイッチ８８−２〜８８−ｎ−１は、ＮＡＮＤ素子８６−２〜８６−ｎ−１の出力が“Ｌ”の状態になった場合にＯＮの状態になり、基準電圧Ｖｒｅｆｎ−１〜Ｖｒｅｆ２をそれぞれ出力する。更に、ＣＭＯＳスイッチ８９−ｎは、インバータ９０の出力が“Ｌ”の状態になった場合にＯＮの状態になり、基準電圧Ｖｒｅｆ１を出力する。
【００４５】
図９は、図３に示す基準電圧発生回路２２の詳細な構成例を示す図である。
この図に示すように、基準電圧発生回路２２は、コンパレータ１００、ＰチャネルＭＯＳ−ＦＥＴ１０１、抵抗１０２−１〜１０２−ｎ＋１によって構成されている。
【００４６】
コンパレータ１００およびＰチャネルＭＯＳ−ＦＥＴ１０１は、バッファを構成しており、定電圧源から供給されて定電圧に応じた電圧を出力する。
抵抗１０２−１〜１０２−ｎ＋１は、バッファから出力された電圧を分圧し、それぞれの抵抗とグランド間に発生する逆起電力を基準電圧Ｖｒｅｆ１〜Ｖｒｅｆｎとして出力する。
【００４７】
図１０は、図２に示す電源電圧発生部４０の詳細な構成例を示す図である。この図に示すように、電源電圧発生部４０は、レベルシフタ４０ａ，４０ｂ、および、バッファ４０ｃ〜４０ｅによって構成されている。
【００４８】
レベルシフタ４０ａ，４０ｂは、基準電圧選択部３０から供給された基準電圧Ｖｒｅｆ ｆｏｒ Ｖｉｉをそれぞれ所定のレベルだけシフトして出力する。バッファ４０ｃ〜４０ｅは、レベルシフタ４０ａ、レベルシフタ４０ｂ、および、基準電圧Ｖｒｅｆ ｆｏｒ Ｖｉｉのインピーダンス変換を行い、電流駆動能力を向上させる。なお、バッファ４０ｃ〜４０ｅからは、それぞれ、Ｖｗ，Ｖｐ，Ｖｉｉが出力されるが、これらは、Ｖｗ＞Ｖｐ＞Ｖｉｉの関係を有している。ここで、Ｖｗはワード線に対して供給されるワード線用電源電圧である。Ｖｐは周辺回路に供給される周辺回路用電源電圧である。Ｖｉｉはセルおよびセンスアンプに対して供給されるセル用電源電圧である。
【００４９】
図１１は、ＤＲＡＭ５０の詳細な構成例を示す図である。ＤＲＡＭ５０は、入力回路５０ａ、セル５０ｂ、行デコーダ５０ｃ、列デコーダ５０ｄ、センスアンプ５０ｅ、および、出力回路５０ｆによって構成されている。
【００５０】
ここで、入力回路５０ａは、入力バッファおよびラッチ回路等から構成され、クロック信号、コマンド信号、アドレス信号、および、入力データ信号を入力し、回路の各部へ供給する。
【００５１】
セル５０ｂは、マトリクス状に配置された複数のコンデンサおよびその制御回路によって構成されており、行デコーダ５０ｃおよび列デコーダ５０ｄで指定された位置に対して入力されたデータを記憶するとともに、記憶されているデータを出力する。
【００５２】
行デコーダ５０ｃは、行アドレスの入力を受け、これをデコードしてセル５０ｂの所望の行を選択する。
列デコーダ５０ｄは、列アドレスの入力を受け、これをデコードしてセル５０ｂの所望の列を選択する。
【００５３】
センスアンプ５０ｅは、セルから出力された電圧を、デジタルレベルとして取り扱いが可能な程度まで増幅する。
出力回路５０ｆは、バッファ等によって構成されており、センスアンプ５０ｅによって増幅されたデータを出力する。
【００５４】
なお、入力回路５０ａおよび出力回路５０ｆには、入出力回路用電源電圧Ｖｉｏが供給されている。また、行デコーダ５０ｃおよび列デコーダ５０ｄには周辺回路用電源電圧Ｖｐおよびワード線用電源電圧Ｖｗが供給されている。更に、セル５０ｂおよびセンスアンプ５０ｅには、セル用電源電圧Ｖｉｉが供給されている。
【００５５】
次に、以上の実施の形態の動作について説明する。
図１２および図１３は、以上の実施の形態の動作を説明するためのタイミングチャートである。以下これらの図を参照して本発明の実施の形態の動作について説明する。
【００５６】
図１２（Ａ）に示すクロック信号が入力されると、クロック生成回路２１と周波数検出回路２３とに供給される。
クロック生成回路２１は、図５にその詳細を示す分周回路２１ａにより、入力されたクロック信号を１／２分周して図１２（Ｂ）に示す１／２分周信号を出力し、分周回路２１ｂ、ＮＯＲ素子２１ｄ、および、ＮＡＮＤ素子２１ｅに供給する。
【００５７】
図６にその詳細を示す分周回路２１ｂは、１／２分周信号を更に分周して図１２（Ｃ）に示す１／４分周信号を生成し、分周回路２１ｃ、ＮＯＲ素子２１ｄ、および、ＮＡＮＤ素子２１ｅに供給する。
【００５８】
図６にその詳細を示す分周回路２１ｃは、１／４分周信号を更に分周して図１２（Ｄ）に示す１／８分周信号を生成し、ＮＯＲ素子２１ｄ、および、ＮＡＮＤ素子２１ｅに供給する。
【００５９】
ＮＯＲ素子２１ｄは、１／２分周信号、１／４分周信号、および、１／８分周信号の論理和を反転した結果を出力する。一方、ＮＡＮＤ素子２１ｅは、１／２分周信号、１／４分周信号、および、１／８分周信号の論理積を反転した結果を出力する。
【００６０】
インバータ２１ｆは、ＮＯＲ素子２１ｄの出力を反転した結果を、図１２（Ｅ）に示す信号ａとして出力する。
ＮＡＮＤ素子２１ｇは、インバータ２１ｆとＮＡＮＤ素子２１ｅの出力の論理積を反転した結果を出力する。インバータ２１ｈは、ＮＡＮＤ素子２１ｇの出力を反転した結果を、図１２（Ｆ）に示す信号ｂとして出力する。
【００６１】
インバータ２１ｉは、ＮＡＮＤ素子２１ｅの出力を反転した結果を、図１２（Ｇ）に示す信号ｃとして出力する。
クロック生成回路２１から出力された信号ａは周波数検出回路２３のＰチャネルＭＯＳ−ＦＥＴ８０に、信号ｂはＮチャネルＭＯＳ−ＦＥＴ８１とラッチ回路８４−１〜８４−ｎに、また、信号ｃはコンパレータ８３−１〜８３−ｎにそれぞれ供給される。
【００６２】
図１３（Ｂ）に示すように、信号ａが“Ｌ”の状態になると、ＰチャネルＭＯＳ−ＦＥＴ８０はＯＮの状態になり、このとき、信号ｂは図１３（Ｃ）に示すように“Ｌ”の状態であり、ＮチャネルＭＯＳ−ＦＥＴ８１はＯＦＦの状態なので、コンデンサ８２には電源Ｖｃｃから電荷がチャージされる。その結果、図１３（Ｄ）に示すように、コンデンサ８２の電圧は徐々に上昇する。
【００６３】
そして、１クロックの期間が経過すると、信号ａは“Ｈ”の状態になるので、ＰチャネルＭＯＳ−ＦＥＴ８０はＯＦＦの状態になる。このとき、ＮチャネルＭＯＳ−ＦＥＴ８１はＯＦＦの状態を保っているので、コンデンサ８２にチャージされた電荷はディスチャージされずに保持される。
【００６４】
信号ａが“Ｈ”になると、続いて、図１３（Ｅ）に示すように信号ｃが“Ｈ”の状態になるので、コンパレータ８３−１〜８３−ｎがイネーブル状態となる。
コンパレータ８３−１〜８３−ｎには、図９に示す基準電圧発生回路２２から出力された基準電圧Ｖｒｅｆ１〜Ｖｒｅｆｎがそれぞれ供給されており、各コンパレータは、コンデンサ８２の端子電圧と、基準電圧とを比較し、基準電圧よりもコンデンサ８２の端子電圧の方が高い場合には“Ｌ”を、また、その逆の場合には“Ｈ”を出力する。
【００６５】
信号ｃが“Ｈ”の状態になってから所定の時間が経過すると、コンパレータによる比較演算が終了し、図１３（Ｆ）に示すような比較結果を示す信号ｄ１〜ｄｎが出力される。
【００６６】
ここで、基準電圧Ｖｒｅｆ１〜Ｖｒｅｆｎは、Ｖｒｅｆ１＞Ｖｒｅｆ２＞・・・＞Ｖｒｅｆｎの関係を有している。また、コンデンサ８２の端子電圧よりも高い基準電圧が入力されるコンパレータの出力は“Ｈ”となり、その逆の場合は“Ｌ”となる。従って、例えば、コンデンサ８２の端子電圧をＶｃとした場合に、Ｖｒｅｆ２＞Ｖｃ＞Ｖｒｅｆ３である場合には、コンパレータ８３−１およびコンパレータ８３−２の出力は“Ｈ”の状態になり、それ以外のコンパレータ８３−３〜８３−ｎの出力は全て“Ｌ”の状態になる。
【００６７】
ラッチ回路８４−１〜８４−ｎは、信号ｂの次の立ち上がりでコンパレータ８３−１〜８３−ｎの出力をそれぞれラッチし、図１３（Ｇ）に示すような制御信号ｅ１〜ｅｎとして出力する。なお、信号ｂが“Ｈ”の状態になると、コンデンサ８２に蓄積されている電荷は、ＮチャネルＭＯＳ−ＦＥＴ８１を介してディスチャージされる。
【００６８】
ＮＡＮＤ素子８６−１〜８６−ｎ−１は、隣接する２つのラッチ回路のうち、下方に位置するラッチ回路の出力を反転した信号と、上方に位置するラッチ回路の出力との論理積を反転した結果を出力する。その結果、上方に位置するラッチ回路の出力信号が“Ｈ”であり、下方に位置するラッチ回路の出力信号が“Ｌ”である場合には、その出力が“Ｌ”となり、それ以外は全て“Ｈ”の状態となる。
【００６９】
ＣＭＯＳスイッチ８９−２〜８９−ｎ−１は、ＮＡＮＤ素子８６−２〜８６−ｎ−１の出力が“Ｌ”の状態である場合にはＯＮの状態となり、入力されている基準電圧Ｖｒｅｆｎ−１〜Ｖｒｅｆ２をそれぞれ出力する。なお、ＣＭＯＳスイッチ８９−１は、ＮＡＮＤ素子８７の出力が“Ｈ”の状態になった場合にＯＮの状態になって基準電圧Ｖｒｅｆｎを出力する。また、ＣＭＯＳスイッチ８９−ｎは、インバータ９０の出力が“Ｌ”の状態になった場合にＯＮの状態になって基準電圧Ｖｒｅｆ１を出力する。
【００７０】
具体的な例として、コンデンサ８２の端子電圧ＶｃがＶｒｅｆ２＞Ｖｃ＞Ｖｒｅｆ３である場合にはラッチ回路８４−１およびラッチ回路８４−２の出力は“Ｈ”の状態になり、それ以外のラッチ回路８４−３〜８４−ｎの出力は全て“Ｌ”の状態になる。その結果、ＮＡＮＤ素子８６−２の出力は“Ｌ”となりそれ以外のＮＡＮＤ素子８６−１，８６−３〜８６−ｎ−１の出力は全て“Ｈ”の状態になる。また、インバータ９０の出力も“Ｈ”の状態になる。すると、ＣＭＯＳスイッチ８９−２のみがＯＮの状態になるので、回路の出力であるＶｒｅｆ ｆｏｒ Ｖｉｉとしては、基準電圧Ｖｒｅｆｎ−１が出力されることになる。
【００７１】
以上の動作をまとめると、コンデンサ８２の端子電圧は基準電圧Ｖｒｅｆ１〜Ｖｒｅｆｎと比較され、比較結果に応じてＶｒｅｆｎ〜Ｖｒｅｆ１が選択されて出力される。従って、コンデンサ８２に蓄積されている電荷が多い場合には、低い基準電圧が出力され、その逆にコンデンサ８２に蓄積されている電荷が少ない場合には、高い基準電圧が出力される。ここで、コンデンサ８２に蓄積される電荷の量は、クロック信号の周波数によって決定される。即ち、周波数が低い程より多くの電荷が蓄積されるので、Ｖｒｅｆ ｆｏｒ Ｖｉｉとしては低い基準電圧が選択されて出力され、また、周波数が高い場合には高い基準電圧が選択されて出力されることになる。
【００７２】
基準電圧選択部３０から出力された基準電圧Ｖｒｅｆ ｆｏｒ Ｖｉｉは、電源電圧発生部４０のレベルシフタ４０ａ，４０ｂおよびバッファ４０ｅにそれぞれ供給される。
【００７３】
バッファ４０ｅは、入力された基準電圧を１倍に増幅し、図１１に示すＤＲＡＭ５０のセル５０ｂおよびセンスアンプ５０ｅに供給する。
レベルシフタ４０ｂは、基準電圧を所定の電圧だけレベルシフトして出力する。バッファ４０ｄは、レベルシフタ４０ｂの出力を１倍に増幅し、図１１に示すＤＲＡＭ５０の行デコーダ５０ｃおよび列デコーダ５０ｄに供給する。
【００７４】
レベルシフタ４０ａは、基準電圧を所定の電圧だけレベルシフトして出力する。バッファ４０ｃは、レベルシフタ４０ａの出力を１倍に増幅し、図１１に示すＤＲＡＭ５０の行デコーダ５０ｃおよび列デコーダ５０ｄにワード線電位として供給する。
【００７５】
図１４は、図１０に示すバッファ４０ｃ〜４０ｅから出力されるワード線電位用電源電圧Ｖｗ、周辺回路用電源電圧Ｖｐ、セル用電源電圧Ｖｉｉと、クロック信号の周波数との関係を示す図である。なお、この図において、Ｖｂｂはバックバイアス電圧を示し、また、Ｖｉｏは入力回路５０ａおよび出力回路５０ｆに供給される電源電圧を示している。この図に示すように、Ｖｗ，Ｖｐ，Ｖｉｉは、Ｖｗ＞Ｖｐ＞Ｖｉｉの関係を有しており、一定の電位差を保ったままで周波数に応じて増減する。即ち、周波数が高い場合には電圧が増加し、周波数が低い場合には電圧が減少する。なお、ＶｉｏおよびＶｂｂは、本実施の形態とは別系統の電源発生回路によって生成する。とくに、Ｖｉｏは、周辺回路とのマッチングも要求されるため、クロック信号の周波数には拘らず、一定の電圧が供給される。
【００７６】
以上に説明したように、本発明の実施の形態によれば、複数の抵抗によって基準電圧を生成し、クロック信号の周波数に応じて所定の基準電圧を選択して電源電圧を生成するようにしたので、クロック信号の変化に応じて電源電圧を細かく調節することが可能になる。
【００７７】
また、本実施の形態では、基準電圧をシフトレジスタによって昇圧し、ＤＲＡＭ５０の各部に供給するようにしたので、対象の回路が異なる電源電圧を必要とする場合であっても、クロック信号の周波数の変動に応じて適切な電源電圧を各部に供給することが可能になる。
【００７８】
次に、図１５を参照して、図２に示す周波数検出部２０の第２の構成例を説明する。
図１５に示すように、周波数検出部２０の第２の構成例は、セレクタ１２０、ＰチャネルＭＯＳ−ＦＥＴ１２１、ＮチャネルＭＯＳ−ＦＥＴ１２２、コンデンサ１２３、コンパレータ１２４、シフトレジスタ１２５、および、セレクタ１２６によって構成されている。
【００７９】
ここで、セレクタ１２０は、シフトレジスタ１２５から出力された選択信号ｆ１〜ｆｎの状態に応じて基準電圧発生回路２２からの基準電圧Ｖｒｅｆ１〜Ｖｒｅｆｎを選択して出力する。
【００８０】
ＰチャネルＭＯＳ−ＦＥＴ１２１は、信号ａが“Ｌ”の状態である場合にはＯＮの状態になり、“Ｈ”の状態である場合にはＯＦＦの状態になる。
ＮチャネルＭＯＳ−ＦＥＴ１２２は、信号ｂが“Ｈ”の状態である場合にはＯＮの状態になり、“Ｌ”の状態である場合にはＯＦＦの状態になる。
【００８１】
コンデンサ１２３は、ＰチャネルＭＯＳ−ＦＥＴ１２１のソースと、ＮチャネルＭＯＳ−ＦＥＴ１２２のドレイン間に接続され、ＰチャネルＭＯＳ−ＦＥＴ１２１がＯＮであり、かつ、ＮチャネルＭＯＳ−ＦＥＴ１２２がＯＦＦである場合には電源電圧Ｖｃｃによってチャージされ、ＰチャネルＭＯＳ−ＦＥＴ１２１がＯＦＦであり、かつ、ＮチャネルＭＯＳ−ＦＥＴ１２２がＯＮである場合には、ディスチャージされる。
【００８２】
コンパレータ１２４は、信号ｃが“Ｈ”の状態になることによってイネーブル状態にされ、セレクタ１２０から供給された基準電圧Ｖｒｅｆｉと、コンデンサ１２３の端子電圧とを比較し、比較結果を信号ｄとして出力する。なお、コンパレータ１２４は、コンデンサ１２３の端子電圧が基準電圧Ｖｒｅｆｉよりも低い場合には“Ｈ”を、また、コンデンサ１２３の端子電圧が基準電圧Ｖｒｅｆｉよりも高い場合には“Ｌ”を出力する。
【００８３】
シフトレジスタ１２５は、信号ｄが“Ｈ”である場合、即ち、基準電圧Ｖｒｅｆｉよりもコンデンサ１２３の端子電圧が低い場合にはカウント値をカウントアップし、信号ｄが“Ｌ”である場合、即ち、基準電圧Ｖｒｅｆｉよりもコンデンサ１２３の端子電圧が高い場合にはカウント値をカウントダウンし、カウント値に対応する選択信号を“Ｈ”の状態にする。
【００８４】
セレクタ１２０は、シフトレジスタ１２５からの選択信号に応じた基準電圧を選択し、コンパレータ１２４に供給する。例えば、カウント値が“３”である場合には、選択信号ｆ３が“Ｈ”の状態にされ、セレクタ１２０はＶｒｅｆ３を選択する。
【００８５】
セレクタ１２６は、シフトレジスタ１２５のカウント値に相反する基準電圧を選択して出力する。例えば、シフトレジスタ１２５のカウント値が“３”である場合には、セレクタ１２６はＶｒｅｆｎ−２を選択する。
【００８６】
次に、以上の実施の形態の動作を説明する。
図１６は、図１５に示す実施の形態の動作について説明する図である。なお、図１５に示す構成以外の部分の動作は、前述の場合と同様であるので、その説明は省略する。
【００８７】
図１６（Ａ）に示すクロック信号が供給されると、クロック生成回路２１は、信号ａ，ｂ，ｃを生成してＰチャネルＭＯＳ−ＦＥＴ１２１、ＮチャネルＭＯＳ−ＦＥＴ１２２およびシフトレジスタ１２５、ならびに、コンパレータ１２４にそれぞれ供給する。
【００８８】
図１６（Ｂ）に示すように信号ａが“Ｌ”の状態になると、ＰチャネルＭＯＳ−ＦＥＴ１２１はＯＮの状態になる。このとき、信号ｂも“Ｌ”の状態であり、その結果ＮチャネルＭＯＳ−ＦＥＴ１２２はＯＦＦの状態であるので、電源電圧Ｖｃｃによるコンデンサ１２３への電荷のチャージが開始され、その端子電圧が図１６（Ｄ）に示すように徐々に上昇する。
【００８９】
そして、１クロック期間が経過すると、信号ａが“Ｈ”の状態になるので、ＰチャネルＭＯＳ−ＦＥＴ１２１がＯＦＦの状態になり、コンデンサ１２３へのチャージが終了する。このとき、信号ｂは“Ｌ”の状態であるので、ＮチャネルＭＯＳ−ＦＥＴ１２２はＯＦＦの状態であり、コンデンサ１２３の端子電圧は保持される。
【００９０】
次に、信号ｃが“Ｈ”の状態になると、コンパレータ１２４がイネーブル状態になり、セレクタ１２０から供給された基準電圧Ｖｒｅｆｉと、コンデンサ１２３の端子電圧が比較される。ここで、第１回目の処理では、シフトレジスタ１２５のカウント値は、例えば、“１”に設定されているので、セレクタ１２０からは最大電圧である基準電圧Ｖｒｅｆ１が供給される。従って、基準電圧Ｖｒｅｆ１よりもコンデンサ１２３の端子電圧が低い場合には、コンパレータ１２４の出力信号ｄは“Ｈ”の状態になるで、シフトレジスタ１２５は、信号ｂが次に“Ｈ”の状態になるタイミングで、カウント値を“１”だけインクリメントする。その結果、セレクタ１２０からはＶｒｅｆ１よりも低い電圧であるＶｒｅｆ２が供給される。なお、信号ｂが“Ｈ”の状態になると、ＮチャネルＭＯＳ−ＦＥＴ１２２がＯＮの状態になるので、コンデンサ１２３に蓄積されている電荷はディスチャージされる。
【００９１】
一方、コンデンサ１２３の端子電圧がセレクタ１２０から供給される基準電圧Ｖｒｅｆｉよりも高い場合には、コンパレータ１２４の出力は“Ｌ”の状態になり、その場合には、シフトレジスタ１２５は信号ｂが次に“Ｈ”の状態になるタイミングで、カウント値を“１”だけディクリメントする。その結果、セレクタ１２０からは現在よりも低い基準電圧が供給される。
【００９２】
以上のような動作は、８クロック周期毎に繰り返され、セレクタ１２０から出力される基準電圧Ｖｒｅｆｉは、コンデンサ１２３の端子電圧に順次接近することになる。
【００９３】
このとき、セレクタ１２６では、シフトレジスタ１２５から供給される選択信号に相反する基準電圧Ｖｒｅｆ ｆｏｒ Ｖｉｉを選択して出力する。その結果、クロック信号の周波数が高い場合には、コンデンサ１２３のチャージ時間が短くなることから、コンデンサ１２３の端子電圧が低下し、セレクタ１２０から出力される基準電圧Ｖｒｅｆｉも低下する。セレクタ１２６が出力する基準電圧Ｖｒｅｆ ｆｏｒ Ｖｉｉは、前述のように基準電圧Ｖｒｅｆｉに相反する電圧であるので、高い基準電圧が出力される。
【００９４】
一方、クロック信号の周波数が低い場合には、コンデンサ１２３のチャージ時間が長くなることから、コンデンサ１２３の端子電圧が上昇し、セレクタ１２０から出力される基準電圧Ｖｒｅｆｉも上昇する。セレクタ１２６が出力する基準電圧Ｖｒｅｆ ｆｏｒ Ｖｉｉは、前述のように基準電圧Ｖｒｅｆｉに相反する電圧であるので、低い電圧が出力される。
【００９５】
以上に説明したように、図１５に示す実施の形態によれば、図８に示す回路よりも少ない部品数で、同様の効果を奏することが可能になる。
次に、本発明の第２の実施の形態について説明する。
【００９６】
図１７は、本発明の第２の実施の形態の構成例を示す図である。この図において、図２の場合と対応する部分には同一の符号を付してあるのでその説明は省略する。なお、この実施の形態では、図２の場合と比較して、周波数検出部２０、および、基準電圧選択部３０が除外され、その代わりに、モードレジスタ１３０、デコーダ１３１、および、セレクタ１３２が新たに付加されている。
【００９７】
ここで、モードレジスタ１３０は、半導体メモリ等によって構成され、制御信号によって所定のデータが書き込まれるとともに、書き込まれたデータに対応するビット列を出力する。
【００９８】
デコーダ１３１は、モードレジスタ１３０に書き込まれたデータをデコードし、選択信号ｆ１〜ｆｎのうち対応する信号を“Ｈ”の状態にする。
セレクタ１３２は、デコーダ１３１から供給された選択信号ｆ１〜ｆｎに対応する基準電圧Ｖｒｅｆ１〜Ｖｒｅｆｎを選択し、出力する。
【００９９】
図１８は、セレクタ１３２の詳細な構成例を示す図である。この図に示すように、セレクタ１３２は、ＣＭＯＳスイッチ１４０−１〜１４０−ｎ、および、インバータ１４１−１〜１４１−ｎによって構成されており、選択信号ｆ〜ｆｎの何れかが“Ｈ”になった場合には該当するＣＭＯＳがＯＮの状態になり、供給されている基準電圧が出力される。
【０１００】
次に、以上の実施の形態の動作について説明する。
先ず、クロック信号の周波数が決定された場合には、システムはモードレジスタ１３０に対してクロック信号の周波数に対応する所定のデータを書き込む。例えば、周波数が高い場合には小さい値を、また、周波数が低い場合には大きい値を書き込む。
【０１０１】
デコーダ１３１は、モードレジスタ１３０に書き込まれたデータを取得し、このデータをデコードすることにより、選択信号ｆ１〜ｆｎの何れかを“Ｈ”の状態にする。例えば、デコーダ１３１に書き込まれているデータの値が小さい場合には小さい値の選択信号を“Ｈ”の状態にし、デコーダ１３１に書き込まれているデータの値が大きい場合には大きい値の選択信号を“Ｈ”の状態にする。
【０１０２】
セレクタ１３２は、選択信号ｆ１〜ｆｎのうち、“Ｈ”の状態にされている選択信号に対応する基準電圧を選択して出力する。例えば、選択信号ｆ３が“Ｈ”の状態にされている場合には、セレクタ１３２は、基準電圧Ｖｒｅｆｎ−２を選択して出力する。
【０１０３】
電源電圧発生部４０は、前述したように、セレクタ１３２から出力された基準電圧Ｖｒｅｆ ｆｏｒ Ｖｉｉをバッファ４０ｅにより１倍に増幅して電源電圧Ｖｉｉとして出力するとともに、レベルシフタ４０ａ，４０ｂで所定の電圧だけレベルシフトした後、バッファ４０ｃ，４０ｄによって１倍に増幅して電源電圧Ｖｗ，Ｖｐとして出力する。
【０１０４】
その結果、ＤＲＡＭ５０の各部には、クロック信号の周波数に応じた所定の電源電圧が供給されることになる。
以上に説明したように、本発明の第２の実施の形態によれば、モードレジスタ１３０に設定されたデータに応じて、ＤＲＡＭ５０に供給する電源電圧を設定するようにしたので、使用するクロック信号の周波数が予め分かっている場合には、その周波数に対応したデータをモードレジスタ１３０に設定することにより、所望の電源電圧を得ることが可能になる。その場合、第１の実施の形態と比較すると、回路構成を簡略化することが可能になる。
【０１０５】
次に、本発明の第３の実施の形態について説明する。
図１９は、本発明の第３の実施の形態の構成例を示す図である。この図において、図２に示す場合と対応する部分には同一の符号を付してあるので、その説明は省略する。なお、この実施の形態では、図２に示す周波数検出部２０および基準電圧選択部３０が除外され、その代わりにモードレジスタ１６０、シフトレジスタ１６１、セレクタ１６２が新たに付加されている。
【０１０６】
ここで、モードレジスタ１６０は、１ビットの半導体メモリによって構成され、システムによってデータ“０”または“１”が設定される。
シフトレジスタ１６１は、モードレジスタ１６０に書き込まれたデータが“１”である場合には、モードレジスタセット信号が“Ｈ”になるタイミングで、カウント値をカウントアップし、“０”の場合には逆にカウントダウンし、その時点におけるカウント値に応じて選択信号ｆ１〜ｆｎの何れかを“Ｈ”の状態にする。
【０１０７】
セレクタ１６２は、シフトレジスタ１６１から出力される選択信号ｆ１〜ｆｎのうち、“Ｈ”の状態になっている選択信号に対応する基準電圧を選択して出力する。
【０１０８】
次に、以上の実施の形態の動作について説明する。
クロック信号の周波数を上げる必要が生じた場合には、システムはモードレジスタ１６０に対してデータ“１”を書き込み、モードレジスタセット信号を“Ｈ”の状態にする。
【０１０９】
すると、シフトレジスタ１６１は、モードレジスタ１６０に書き込まれたビットデータが“１”であるので、カウント値を“１”だけインクリメントする。
セレクタ１６２は、シフトレジスタ１６１のカウント値に相反する基準電圧を選択し、電源電圧発生部４０に出力する。例えば、シフトレジスタ１６１のカウント値が“３”である場合には、セレクタ１６２は基準電圧Ｖｒｅｆｎ−２を選択して出力する。従って、シフトレジスタ１６１のカウント値がインクリメントされた場合には、セレクタ１６２から出力される基準電圧Ｖｒｅｆ ｆｏｒ Ｖｉｉの出力は増加することになる。
【０１１０】
電源電圧発生部４０は、セレクタ１６２から出力された基準電圧Ｖｒｅｆ ｆｏｒ Ｖｉｉをバッファ４０ｅにより１倍に増幅して電源電圧Ｖｉｉとして出力するとともに、レベルシフタ４０ａ，４０ｂで所定の電圧だけレベルシフトした後、バッファ４０ｃ，４０ｄによって１倍に増幅して電源電圧Ｖｗ，Ｖｐとして出力する。
【０１１１】
その結果、モードレジスタ１６０に対してデータ“１”が書き込まれた場合には、電源電圧発生部４０から出力されるＶｉｉ，Ｖｐ，Ｖｗは増加することになる。
【０１１２】
以上に説明したように、本発明の第３の実施の形態によれば、モードレジスタ１６０に設定されたビットデータに応じて、ＤＲＡＭ５０に供給する電源電圧を設定するようにしたので、システムにより電源電圧を簡単に制御することが可能になる。
【０１１３】
次に、本発明の第４の実施の形態について説明する。
図２０は、本発明の第４の実施の形態の構成例を示す図である。この図において、図２に示す場合と対応する部分には同一の符号を付してあるので、その説明は省略する。なお、この実施の形態では、図２に示す周波数検出部２０および基準電圧選択部３０が除外され、その代わりにＤＬＬ（Delay Locked Loop）１７０およびセレクタ１７１が新たに付加されている。
【０１１４】
ここで、ＤＬＬ１７０は、入力されたクロック信号を直列接続された遅延素子で順次遅延し、もとのクロック信号と遅延後のクロック信号との位相が一致する場合の遅延量を求め、これをクロック信号の周波数に対応する値として出力する。
【０１１５】
図２１は、ＤＬＬ１７０の詳細な構成例を示す図である。
この図において、遅延回路１８０は、複数の遅延素子が直列接続されて構成されており、入力されたクロック信号を遅延素子で順次遅延するとともに、シフトレジスタ１８１から供給された選択信号ｆ１〜ｆｎに対応する遅延量を有する遅延信号を出力する。
【０１１６】
シフトレジスタ１８１は、位相比較回路１８２の出力が“Ｈ”の場合にはカウント値をカウントアップし、位相比較回路１８２の出力が“Ｌ”の場合にはカウント値をカウントダウンし、カウント値に対応する選択信号を“Ｈ”の状態にする。なお、シフトレジスタ１８１から出力される選択信号ｆ１〜ｆｎは、セレクタ１７１に供給されている。
【０１１７】
位相比較回路１８２は、入力ダミー回路１８３を通過した遅延回路１８０の出力信号と、クロック信号の位相を比較し、これらの信号の重複部分が前回に比較して増大した場合には“Ｈ”を、また、減少した場合には“Ｌ”を出力する。
【０１１８】
入力ダミー回路１８３は、１クロック周期よりも短い所定の遅延量を有する回路であり、シフトレジスタ１８１が無遅延の状態で回路がロックされるのを防止する。
【０１１９】
図２２は、ＤＬＬ１７０に電源電圧を供給する回路の一例を示す図である。
ところで、遅延素子は、電源電圧の変動の影響を受けてその遅延量が変化する。ここで、ＤＬＬ１７０は、複数の遅延素子が直列に接続されて構成されているので、電源電圧が変動した場合には、遅延回路１８０の出力信号に含まれる誤差は、各遅延量素子における誤差を累積したものになるため無視できない。そこで、そのような誤差を低減するために、本実施の形態では、ＤＬＬ１７０とチップ内部回路１９２のそれぞれに対して独立の降圧回路（安定化電源）１９０，１９１を具備するようにした。
【０１２０】
ここで、降圧回路１９０は、電源電圧Ｖｃｃを所定量だけ降圧してＤＬＬ１７０に供給する。降圧回路１９１は、電源電圧Ｖｃｃを所定量だけ降圧してＤＲＡＭ５０のチップ内部回路１９２に供給する。
【０１２１】
セレクタ１７１は、ＤＬＬ１７０から供給された選択信号に応じた基準電圧を選択して電源電圧発生部４０に供給する。
次に、以上の実施の形態の動作について説明する。
【０１２２】
ＤＬＬ１７０にクロック信号が供給されると、遅延回路１８０は直列接続された複数の遅延素子により、クロック信号を順次遅延するとともに、シフトレジスタ１８１から供給される選択信号のうち“Ｈ”の状態にされている選択信号に対応する遅延素子から出力されている遅延信号を出力信号として入力ダミー回路１８３に供給する。
【０１２３】
シフトレジスタ１８１は、位相比較回路１８２の出力が“Ｈ”の状態である場合にはカウント値をカウントアップし、位相比較回路１８２の出力が“Ｌ”の状態である場合にはカウント値をカウントダウンする。
【０１２４】
回路の動作が開始された時点では、シフトレジスタ１８１の初期値は、例えば、“ｎ”に設定されているので、その値に応じた選択信号であるｆｎを“Ｈ”の状態にする。すると、遅延回路１８０は直列接続された遅延素子の先頭部分に存在する遅延素子からの出力を選択して出力する。
【０１２５】
入力ダミー回路１８３は、遅延回路１８０の出力を所定量だけ遅延して出力する。
位相比較回路１８２は、入力されたクロック信号と、入力ダミー回路１８３の出力信号との位相を比較し、これらの信号の重複する部分が増大した場合には“Ｈ”を出力し、それ以外の場合には“Ｌ”を出力する。即ち、遅延されたクロック信号が１クロック周期分だけ遅延された場合には重複する部分が最大になるので、この状態を最大の状態として位相比較結果が出力される。
【０１２６】
その結果、例えば、選択信号ｆｎが“Ｈ”の状態である場合よりも、選択信号ｆｎ−１が“Ｈ”の状態になった場合の方が、入力ダミー回路１８３の出力信号と、クロック信号の重複する部分が増加した場合には、位相比較回路１８２からは“Ｈ”が出力されることになる。一方、選択信号ｆｎ−２が“Ｈ”の状態である場合よりも、選択信号ｆｎ−３が“Ｈ”の状態になった場合の方が、入力ダミー回路１８３の出力信号と、クロック信号の重複する部分が減少した場合には、位相比較回路１８２からは“Ｌ”が出力されることになる。
【０１２７】
以上のような動作が繰り返されると、入力ダミー回路１８３からの出力信号とクロック信号との位相が１クロック分ずれて合致した状態になる。このとき、“Ｈ”の状態となっている選択信号は、クロック信号の周波数に対応する値である。従って、この値に応じた基準電圧をセレクタ１７１によって選択し、電源電圧発生部４０において、前述の場合と同様に電源電圧を生成することにより、クロック信号の周波数に応じた所望の電圧を発生し、ＤＲＡＭ５０の各部に供給することが可能になる。
【０１２８】
以上に説明した本発明の第４の実施の形態では、ＤＬＬを利用してクロック信号の周波数を測定するようにしたので、図２に示す場合に比較して回路を簡略化することが可能になる。
【０１２９】
また、半導体記憶装置では、ＤＬＬを内蔵する場合が多いので、本発明の第４の実施の形態では、既存の回路を有効活用することが可能になる。
次に、本発明の第５の実施の形態について説明する。
【０１３０】
本発明の第５の実施の形態は、回路の主要部分は、第１〜第４の実施の形態と同様であるが、選択信号ｆ１〜ｆｎが回路の外部に出力される構成とされている点が異なっている。
【０１３１】
図２３は、本発明の第５の実施の形態の選択信号を出力する部分（選択信号出力回路と称す）に係る構成例を示す図である。
この図に示すように、選択信号出力回路は、エンコーダ２００、ＣＭＯＳスイッチ２０１，２０３、インバータ２０２、および、出力バッファ２０４によって構成されている。
【０１３２】
ここで、エンコーダ２００は、選択信号ｆ１〜ｆｎのうち、“Ｈ”の状態になっている信号に対応するビット列を生成して出力する。
ＣＭＯＳスイッチ２０１は、特殊出力イネーブル信号が“Ｈ”の状態である場合には、ＯＮの状態になってエンコーダ２００からのビット列を出力する。
【０１３３】
ＣＭＯＳスイッチ２０３は、特殊出力イネーブル信号が“Ｌ”の状態である場合には、ＯＮの状態になって半導体記憶装置の内部データを出力する。
次に、以上の実施の形態の動作について説明する。
【０１３４】
クロック信号に対応する電源電圧の設定が完了したとすると、特殊出力イネーブル信号が“Ｈ”の状態にされる。すると、エンコーダ２００は、“Ｈ”の状態になっている選択信号に対応するビット列を生成して出力する。
【０１３５】
このとき、ＣＭＯＳスイッチ２０３はＯＦＦの状態であり、また、ＣＭＯＳスイッチ２０１はＯＮの状態であるので、内部データの代わりに、エンコーダ２００からのビット列が出力され、出力バッファ２０４に供給される。
【０１３６】
このようにして出力されたビット列は、内部における電源電圧を指示するものであるので、このビット列を参照して、外部の装置の電源電圧を設定することにより、装置全体の消費電力を更に低減させることが可能になる。
【０１３７】
なお、特殊出力イネーブル信号が“Ｌ”の状態になると、ＣＭＯＳスイッチ２０１はＯＦＦの状態になり、一方、ＣＭＯＳスイッチ２０３はＯＮの状態になるので、エンコーダ２００からのビット列の出力は停止され、内部データの出力が開始されることになる。
【０１３８】
以上の実施の形態によれば、内部電源の電圧を外部に通知するようにしたので、外部回路の電源電圧をそれに応じて変更させることにより、装置全体の消費電力を更に削減することが可能になる。
【０１３９】
なお、以上に説明した第１〜第５の実施の形態では、クロック信号の周波数を測定して、その周波数に応じた電源電圧をＤＲＡＭ５０に供給するようにしたが、本発明はこのような場合に限定されるものではないことはいうまでもない。
【０１４０】
また、以上に説明した回路は、ほんの一例であり、これらの場合のみに限定されるものではないことはいうまでもない。
更に、以上の実施の形態では、抵抗による分圧を利用して基準電圧を生成するようにしたが、例えば、コンデンサを直列接続し、これらのコンデンサによる分圧を利用することも可能である。
【０１４１】
更にまた、以上の実施の形態では、周波数と供給する電源電圧との関係が直線関係を有するようにしたが、非直線関係を有するように設定することも可能である。
【０１４２】
また、ＰチャネルＭＯＳ−ＦＥＴ８０およびＰチャネルＭＯＳ−ＦＥＴ１２１のソース電圧を降圧電位（一定電位）にし、ＰチャネルＭＯＳ−ＦＥＴ８０およびＰチャネルＭＯＳ−ＦＥＴ１２１のドライブ能力をＶｃｃによらず一定にすることができる。この様にすることで、より正確な動作が可能になる。
【０１４３】
また、分圧抵抗（図９に示す抵抗１０２−１〜１０２−ｎ＋１）をトランジスタのＯＮ抵抗（常時ＯＮ状態のトランジスタが有する抵抗）によって代替することも可能である。
【０１４４】
（付記１） 複数の基準電圧を発生する基準電圧発生手段と、
入力されたクロック信号の周期を測定する周期測定手段と、
前記周期測定手段による測定結果に応じて、前記基準電圧発生手段によって発生された基準電圧の何れかを選択する選択手段と、
前記選択手段によって選択された基準電圧に対応する電源電圧を出力する電源電圧出力手段と、
を有することを特徴とする電源発生回路。
【０１４５】
（付記２） 前記電源電圧出力手段は、前記クロック信号の周期が長い場合には低い電源電圧を、また、周期が短い場合には高い電源電圧を出力することを特徴とする付記１記載の電源発生回路。
【０１４６】
（付記３） 前記基準電圧発生手段は、所定の電圧を抵抗で分圧することによって前記複数の基準電圧を生成することを特徴とする付記１記載の電源発生回路。
【０１４７】
（付記４） 前記周期測定手段は、クロック信号の周期に対応した所定の期間においてコンデンサに蓄積された電荷によって発生する電圧と、前記基準電圧とを比較することにより、前記クロック信号の周期を測定することを特徴とする付記１記載の電源発生回路。
【０１４８】
（付記５） 前記周期測定手段は、複数の遅延素子群によって遅延されたクロック信号と、もとのクロック信号とを比較し、その遅延量からクロックの周期を測定することを特徴とする付記１記載の電源発生回路。
【０１４９】
（付記６） 前記遅延素子群に供給する電源電圧を定電圧化する定電圧化手段を更に有することを特徴とする付記５記載の電源発生回路。
（付記７） 前記電源電圧出力手段によって出力された電源電圧を示す電源電圧情報を出力する電源電圧情報出力手段を更に有することを特徴とする付記１記載の電源発生回路。
【０１５０】
（付記８） 複数の基準電圧を発生する基準電圧発生手段と、
入力された制御情報に応じて、前記基準電圧発生手段によって発生された基準電圧の何れかを選択する選択手段と、
前記選択手段によって選択された基準電圧に対応する電源電圧を出力する電源電圧出力手段と、
を有することを特徴とする電源発生回路。
【０１５１】
（付記９） 入力されたデータを記憶する記憶手段と、
複数の基準電圧を発生する基準電圧発生手段と、
入力されたクロック信号の周期を測定する周期測定手段と、
前記周期測定手段による測定結果に応じて、前記基準電圧発生手段によって発生された基準電圧の何れかを選択する選択手段と、
前記選択手段によって選択された基準電圧に対応する電源電圧を前記記憶手段に供給する電源電圧供給手段と、
前記記憶手段の入出力回路に対してクロック信号の周期に拘らず一定の電源電圧を供給する定電圧電源供給手段と、
を有することを特徴とする半導体記憶装置。
【０１５２】
（付記１０） 前記電源電圧出力手段よりも所定の電圧だけ高い電源電圧を発生し、ワード線電位として前記記憶手段に供給するワード電位供給手段を更に有することを特徴とする付記９記載の半導体記憶装置。
【０１５３】
（付記１１） 入力されたデータを記憶する記憶手段と、
複数の基準電圧を発生する基準電圧発生手段と、
入力された制御情報に応じて、前記基準電圧発生手段によって発生された基準電圧の何れかを選択する選択手段と、
前記選択手段によって選択された基準電圧に対応する電源電圧を前記記憶手段に供給する電源電圧供給手段と、
を有することを特徴とする半導体記憶装置。
【０１５４】
【発明の効果】
以上説明したように本発明では、複数の基準電圧を発生する基準電圧発生手段と、入力されたクロック信号の周期を測定する周期測定手段と、前記周期測定手段による測定結果に応じて、前記基準電圧発生手段によって発生された基準電圧の何れかを選択する選択手段と、前記選択手段によって選択された基準電圧に対応する電源電圧を出力する電源電圧出力手段と、を設けるようにしたので、電源電圧をクロック信号の周期に応じて微調整することが可能になる。
【０１５５】
また、入力されたデータを記憶する記憶手段と、複数の基準電圧を発生する基準電圧発生手段と、入力されたクロック信号の周期を測定する周期測定手段と、前記周期測定手段による測定結果に応じて、前記基準電圧発生手段によって発生された基準電圧の何れかを選択する選択手段と、前記選択手段によって選択された基準電圧に対応する電源電圧を前記記憶手段に供給する電源電圧供給手段と、前記記憶手段の入出力回路に対してクロック信号の周期に拘らず一定の電源電圧を供給する定電圧電源供給手段と、を設けるようにしたので、半導体記憶装置の各部に供給する電源電圧をクロック信号に応じて微調整することが可能になる。
【図面の簡単な説明】
【図１】本発明の動作原理を説明する原理図である。
【図２】本発明の第１の実施の形態の構成例を示す図である。
【図３】図２に示す周波数検出部の詳細な構成例を示す図である。
【図４】図３に示すクロック生成回路の詳細な構成例の一部を示す図である。
【図５】図４に示す第１段目の分周回路の詳細な構成例を示す回路図である。
【図６】図４に示す第２および第３段目の分周回路の詳細な構成例を示す回路図である。
【図７】図３に示すクロック生成回路の詳細な構成例の他の一部を示す図である。
【図８】図３に示す周波数検出回路および図２に示す基準電圧選択部の詳細な構成例を示す図である。
【図９】図３に示す基準電圧発生回路の詳細な構成例を示す図である。
【図１０】図２に示す電源電圧発生部の詳細な構成例を示す図である。
【図１１】図２に示すＤＲＡＭの詳細な構成例を示す図である。
【図１２】本発明の第１の実施の形態の動作を説明するためのタイミングチャートである。
【図１３】本発明の第１の実施の形態の動作を説明するためのタイミングチャートである。
【図１４】本発明の第１の実施の形態から出力される電源電圧と、クロック信号の周波数との関係を示す図である。
【図１５】図２に示す周波数検出部の第２の構成例を説明する図である。
【図１６】図１５に示す実施の形態の動作を説明するためのタイミングチャートである。
【図１７】本発明の第２の実施の形態の構成例を示す図である。
【図１８】図１７に示すセレクタの詳細な構成例を示す図である。
【図１９】本発明の第３の実施の形態の構成例を示す図である。
【図２０】本発明の第４の実施の形態の構成例を示す図である。
【図２１】図２０に示すＤＬＬの詳細な構成例を示す図である。
【図２２】図２０に示すＤＬＬに電源電圧を供給する電源回路の構成例を示す図である。
【図２３】本発明の第５の実施の形態の構成例を示す図である。
【符号の説明】
１ 基準電圧発生手段
２ クロック信号入力部
３ 周期測定手段
４ 選択手段
５ 電源電圧出力手段
２０ 周波数検出部
２１ クロック生成回路
２２ 基準電圧発生回路
２３ 周波数検出回路
３０ 基準電圧選択部
４０ 電源電圧発生部
５０ ＤＲＡＭ
１３０ モードレジスタ
１３１ デコーダ
１３２ セレクタ
１６０ モードレジスタ
１６１ シフトレジスタ
１６２ セレクタ
１７０ ＤＬＬ
１７１ セレクタ
１８０ 遅延回路
１８１ シフトレジスタ
１８２ 位相比較回路
１８３ 入力ダミー回路
１９０，１９１ 降圧回路
１９２ チップ内部回路
２００ エンコーダ
２０１ ＣＭＯＳスイッチ
２０２ インバータ
２０３ ＣＭＯＳスイッチ
２０４ 出力バッファ
Claims (5)
- 複数の基準電圧を発生する基準電圧発生手段と、
入力されたクロック信号の周期を測定する周期測定手段と、
前記周期測定手段による測定結果に応じて、前記複数の基準電圧の何れかを選択する選択手段と、
前記選択手段によって選択された基準電圧に対応する電源電圧を出力する電源電圧出力手段と、を備え、
前記周期測定手段は、前記クロック信号の周期に対応した期間にコンデンサに蓄積された電荷によって発生する電圧と前記複数の基準電圧とを比較することにより、前記クロック信号の周期を測定すること、
を特徴とする電圧発生回路。 - 前記基準電圧発生手段は、所定の電圧を抵抗で分圧することによって前記複数の基準電圧を生成することを特徴とする請求項１記載の電圧発生回路。
- 前記周期測定手段は、前記比較を行う比較器と、前記比較器の出力をカウントするカウンタと、前記カウント結果に基づいて前記複数の基準電圧の何れかを選択して前記比較器に出力する選択部を備えること、
を特徴とする請求項１記載の電圧発生回路。 - 入力されたデータを記憶する記憶手段と、
複数の基準電圧を発生する基準電圧発生手段と、
入力されたクロック信号の周期を測定する周期測定手段と、
前記周期測定手段による測定結果に応じて、前記複数の基準電圧の何れかを選択する選択手段と、
前記選択手段によって選択された基準電圧に対応する電源電圧を前記記憶手段に供給する電源電圧供給手段と、を備え、
前記周期測定手段は、前記クロック信号の周期に対応した期間にコンデンサに蓄積された電荷によって発生する電圧と前記複数の基準電圧とを比較することにより、前記クロック信号の周期を測定すること、
を特徴とする半導体記憶装置。 - 前記電源電圧供給手段よりも所定の電圧だけ高い電源電圧を発生し、ワード線電位として前記記憶手段に供給するワード電位供給手段を更に有することを特徴とする請求項４記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001030329A JP5034139B2 (ja) | 2001-02-07 | 2001-02-07 | 電圧発生回路および半導体記憶装置 |
| US10/061,304 US6661728B2 (en) | 2001-02-07 | 2002-02-04 | Supply voltage generating circuit and semiconductor memory device using same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001030329A JP5034139B2 (ja) | 2001-02-07 | 2001-02-07 | 電圧発生回路および半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002237183A JP2002237183A (ja) | 2002-08-23 |
| JP5034139B2 true JP5034139B2 (ja) | 2012-09-26 |
Family
ID=18894559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001030329A Expired - Fee Related JP5034139B2 (ja) | 2001-02-07 | 2001-02-07 | 電圧発生回路および半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6661728B2 (ja) |
| JP (1) | JP5034139B2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2373654B (en) * | 2001-03-21 | 2005-02-09 | Fujitsu Ltd | Reducing jitter in mixed-signal integrated circuit devices |
| KR100502675B1 (ko) * | 2001-12-12 | 2005-07-22 | 주식회사 하이닉스반도체 | 레지스터 제어형 지연고정루프회로 |
| DE10234997C1 (de) | 2002-07-31 | 2003-09-18 | Infineon Technologies Ag | Verringerung des Kontaktwiderstandes in organischen Feldeffekttransistoren mit Palladiumkontakten durch Verwendung von Phosphinen und metallhaltigen Phosphinen |
| US6985400B2 (en) * | 2002-09-30 | 2006-01-10 | Infineon Technologies Ag | On-die detection of the system operation frequency in a DRAM to adjust DRAM operations |
| KR100568116B1 (ko) * | 2004-09-13 | 2006-04-05 | 삼성전자주식회사 | 전압 조절 수단을 구비한 플래시 메모리 장치 |
| US7154794B2 (en) * | 2004-10-08 | 2006-12-26 | Lexmark International, Inc. | Memory regulator system with test mode |
| KR100684063B1 (ko) * | 2004-11-17 | 2007-02-16 | 삼성전자주식회사 | 조절가능한 기준전압 발생회로 |
| US7248102B2 (en) * | 2005-01-20 | 2007-07-24 | Infineon Technologies Ag | Internal reference voltage generation for integrated circuit testing |
| DE102006004851B4 (de) | 2006-02-02 | 2012-06-06 | Qimonda Ag | Integrierter Halbleiterspeicher mit Erzeugung von Spannungen |
| US7663446B1 (en) * | 2006-06-23 | 2010-02-16 | Marvell International Ltd. | Adjustable supply voltage in a voltage controlled oscillator (VCO) for wide range frequency coverage |
| US8291251B2 (en) * | 2006-07-18 | 2012-10-16 | Agere Systems Inc. | Systems and methods for modular power management |
| KR100911866B1 (ko) * | 2008-04-14 | 2009-08-11 | 주식회사 하이닉스반도체 | 내부전압 생성회로를 포함하는 반도체 메모리장치 |
| EP2539897B1 (en) * | 2010-02-23 | 2020-03-18 | Rambus Inc. | Methods and circuits for dynamically scaling dram power and performance |
| WO2012115839A1 (en) | 2011-02-23 | 2012-08-30 | Rambus Inc. | Protocol for memory power-mode control |
| US9939831B2 (en) * | 2016-01-11 | 2018-04-10 | Sandisk Technologies Llc | Fast settling low dropout voltage regulator |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58195218A (ja) * | 1982-05-08 | 1983-11-14 | Matsushita Electronics Corp | 集積回路装置 |
| US5283762A (en) * | 1990-05-09 | 1994-02-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device containing voltage converting circuit and operating method thereof |
| KR950010624B1 (ko) * | 1993-07-14 | 1995-09-20 | 삼성전자주식회사 | 반도체 메모리장치의 셀프리프레시 주기조절회로 |
| JPH0778471A (ja) * | 1993-09-10 | 1995-03-20 | Toshiba Corp | 半導体集積回路 |
| JPH0991960A (ja) * | 1995-09-25 | 1997-04-04 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP3627116B2 (ja) * | 1996-01-22 | 2005-03-09 | 株式会社ルネサステクノロジ | 半導体集積回路及び半導体集積回路装置 |
| JP3694998B2 (ja) * | 1996-08-05 | 2005-09-14 | ソニー株式会社 | 電圧発生回路 |
| EP1008923A4 (en) * | 1996-09-25 | 2009-09-09 | Panasonic Corp | FREQUENCY-VOLTAGE CONVERSION CIRCUIT, DELAY QUANTITY EVALUATION CIRCUIT, FREQUENCY-VOLTAGE CONVERSION CIRCUIT SYSTEM, METHOD OF ADAPTING CONVERSION CIRCUIT INPUT / OUTPUT CHARACTERISTICS, AND AUTOMATIC ADJUSTMENT DEVICE FOR INPUT / OUTPUT CHARACTERISTICS SAID |
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| JP4040140B2 (ja) * | 1997-05-14 | 2008-01-30 | 富士通株式会社 | 半導体装置及びそのアクセスタイム調整方法 |
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| JP3945897B2 (ja) * | 1998-03-20 | 2007-07-18 | 富士通株式会社 | 半導体装置 |
| JP4408470B2 (ja) * | 1998-12-25 | 2010-02-03 | 富士通株式会社 | タイミング信号発生回路 |
| JP2000065902A (ja) * | 1998-08-25 | 2000-03-03 | Mitsubishi Electric Corp | 半導体装置 |
| JP4212159B2 (ja) * | 1998-09-28 | 2009-01-21 | 株式会社ルネサステクノロジ | 同期型半導体記憶装置 |
| US6324103B2 (en) * | 1998-11-11 | 2001-11-27 | Hitachi, Ltd. | Semiconductor integrated circuit device, memory module, storage device and the method for repairing semiconductor integrated circuit device |
-
2001
- 2001-02-07 JP JP2001030329A patent/JP5034139B2/ja not_active Expired - Fee Related
-
2002
- 2002-02-04 US US10/061,304 patent/US6661728B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6661728B2 (en) | 2003-12-09 |
| JP2002237183A (ja) | 2002-08-23 |
| US20020105848A1 (en) | 2002-08-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20071219 |
|
| A711 | Notification of change in applicant |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5034139 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |