JP2001332086A - 同期信号発生回路 - Google Patents
同期信号発生回路Info
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/04—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
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- G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/22—Control and timing of internal memory operations
- G11C2207/2254—Calibration
Landscapes
- Pulse Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Dram (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】
【課題】アナログＤＬＬのコンパレータにおける製造プ
ロセス、電源電圧、温度バラツキによる遅延時間の変動
による影響を抑制する。 【解決手段】外部クロックを遅延するＩ／Ｏレプリカ１
２、その出力を遅延する遅延時間が可変のコンパレータ
レプリカ１３、レプリカ１３の出力レベルの遷移時に電
位レベルが上昇し、あるタイミングで上昇が停止するよ
うな電圧Ｖmeansを出力するランプ電圧発生回路１４、
電圧Ｖmeansの上昇停止後に電位レベルが上昇する電圧
Ｖdly を出力するランプ電圧発生回路１５、電圧Ｖmean
s、Ｖdlyを比較して内部クロックを発生するコンパレー
タ１６、レプリカ１２と実質的に等しい遅延時間を持ち
内部クロックを遅延するＩ／Ｏレプリカ１９、レプリカ
１９の出力及びレプリカ１２への入力の位相を比較する
位相比較器２０を有し、コンパレータレプリカ１３の遅
延時間が位相比較器２０の出力に応じて調整される。
ロセス、電源電圧、温度バラツキによる遅延時間の変動
による影響を抑制する。 【解決手段】外部クロックを遅延するＩ／Ｏレプリカ１
２、その出力を遅延する遅延時間が可変のコンパレータ
レプリカ１３、レプリカ１３の出力レベルの遷移時に電
位レベルが上昇し、あるタイミングで上昇が停止するよ
うな電圧Ｖmeansを出力するランプ電圧発生回路１４、
電圧Ｖmeansの上昇停止後に電位レベルが上昇する電圧
Ｖdly を出力するランプ電圧発生回路１５、電圧Ｖmean
s、Ｖdlyを比較して内部クロックを発生するコンパレー
タ１６、レプリカ１２と実質的に等しい遅延時間を持ち
内部クロックを遅延するＩ／Ｏレプリカ１９、レプリカ
１９の出力及びレプリカ１２への入力の位相を比較する
位相比較器２０を有し、コンパレータレプリカ１３の遅
延時間が位相比較器２０の出力に応じて調整される。
Description
【０００１】
【発明の属する技術分野】この発明は、例えばシンクロ
ナスＤＲＡＭ等の半導体集積回路内に設けられ、外部ク
ロックから、この外部クロックに同期した内部クロック
を発生する同期信号発生回路に関する。
ナスＤＲＡＭ等の半導体集積回路内に設けられ、外部ク
ロックから、この外部クロックに同期した内部クロック
を発生する同期信号発生回路に関する。
【０００２】
【従来の技術】近年、半導体集積回路ではＩ/Ｏ（デー
タ入出力部）におけるデータの入出力動作速度の向上が
望まれており、データとシステムクロックの位相を合わ
せるために、ＰＬＬ（Phase Locked Loop）やＤＬＬ（D
elay Locked Loop）が用いられている。ＤＬＬの内でも
ミラータイプＤＬＬはフィードバックタイプＤＬＬより
も同期速度が速いという利点を有する。
タ入出力部）におけるデータの入出力動作速度の向上が
望まれており、データとシステムクロックの位相を合わ
せるために、ＰＬＬ（Phase Locked Loop）やＤＬＬ（D
elay Locked Loop）が用いられている。ＤＬＬの内でも
ミラータイプＤＬＬはフィードバックタイプＤＬＬより
も同期速度が速いという利点を有する。
【０００３】特に、Journal of Solid-State Circuit V
ol.34, No.4, April, 1999 “An Analog Synchronous M
irror Delay for High-Speed DRAM Application”に開
示されているＡＳＭＤ（Analog Synchronous Mirror De
lay）や、特願平11-228710号の出願の明細書及び図面に
記載されているアナログ動作のミラータイプＤＬＬは、
デジタル動作するデジタルミラータイプＤＬＬにおける
ような量子化誤差が発生せず、高い精度が期待できると
いう優れた特性を有する。
ol.34, No.4, April, 1999 “An Analog Synchronous M
irror Delay for High-Speed DRAM Application”に開
示されているＡＳＭＤ（Analog Synchronous Mirror De
lay）や、特願平11-228710号の出願の明細書及び図面に
記載されているアナログ動作のミラータイプＤＬＬは、
デジタル動作するデジタルミラータイプＤＬＬにおける
ような量子化誤差が発生せず、高い精度が期待できると
いう優れた特性を有する。
【０００４】図１６は、アナログ動作する従来のミラー
タイプＤＬＬの一構成例を示している。このミラータイ
プＤＬＬは、入力バッファ（Input buffer）５１、Ｉ／
Ｏレプリカ（I/O replica）５２、コンパレータレプリ
カ（Comparator replica）５３、２個のランプ電圧発生
回路（ＲＶＧ１，ＲＶＧ２）５４、５５、コンパレータ
（Comparator）５６、及びＤＱバッファ（DQ buffer）
５７によって構成されている。
タイプＤＬＬの一構成例を示している。このミラータイ
プＤＬＬは、入力バッファ（Input buffer）５１、Ｉ／
Ｏレプリカ（I/O replica）５２、コンパレータレプリ
カ（Comparator replica）５３、２個のランプ電圧発生
回路（ＲＶＧ１，ＲＶＧ２）５４、５５、コンパレータ
（Comparator）５６、及びＤＱバッファ（DQ buffer）
５７によって構成されている。
【０００５】入力バッファ５１は、外部クロック（exte
rnal clock）を受け、外部クロックに対して遅延された
クロックＣＬＫ１を出力する。Ｉ／Ｏレプリカ５２は、
クロックＣＬＫ１を受け、このクロックＣＬＫ１に対
し、入力バッファ５１における遅延時間と、ＤＱバッフ
ァ５７における遅延時間との和の時間に実質的に等しい
遅延時間だけ遅延されたクロックＣＬＫ２を出力する。
コンパレータレプリカ５３は、クロックＣＬＫ２を受
け、このクロックＣＬＫ２に対し、コンパレータ５６に
おける遅延時間に実質的に等しい遅延時間だけ遅延され
たクロックを出力する。
rnal clock）を受け、外部クロックに対して遅延された
クロックＣＬＫ１を出力する。Ｉ／Ｏレプリカ５２は、
クロックＣＬＫ１を受け、このクロックＣＬＫ１に対
し、入力バッファ５１における遅延時間と、ＤＱバッフ
ァ５７における遅延時間との和の時間に実質的に等しい
遅延時間だけ遅延されたクロックＣＬＫ２を出力する。
コンパレータレプリカ５３は、クロックＣＬＫ２を受
け、このクロックＣＬＫ２に対し、コンパレータ５６に
おける遅延時間に実質的に等しい遅延時間だけ遅延され
たクロックを出力する。
【０００６】一方のランプ電圧発生回路（ＲＶＧ１）５
４は、コンパレータレプリカ５３から出力されるクロッ
ク及びクロックＣＬＫ１を受け、コンパレータレプリカ
５３から出力されるクロックの立ち上がりに同期して電
位レベルが一定の勾配で上昇し、クロックＣＬＫ１の立
ち上がりに同期して電位レベルの上昇が停止するような
ランプ電圧（アナログ電圧）Ｖmeansを発生する。
４は、コンパレータレプリカ５３から出力されるクロッ
ク及びクロックＣＬＫ１を受け、コンパレータレプリカ
５３から出力されるクロックの立ち上がりに同期して電
位レベルが一定の勾配で上昇し、クロックＣＬＫ１の立
ち上がりに同期して電位レベルの上昇が停止するような
ランプ電圧（アナログ電圧）Ｖmeansを発生する。
【０００７】他方のランプ電圧発生回路（ＲＶＧ２）５
５は、少なくともクロックＣＬＫ１を受け、このクロッ
クＣＬＫ１の立ち上がりに同期して電位レベルが一定の
勾配で上昇するようなランプ電圧（アナログ電圧）Ｖdl
yを発生する。なお、上記両ランプ電圧発生回路５４、
５５における出力電圧Ｖmeans、Ｖdlyの上昇時における
勾配は互いに等しくされている。
５は、少なくともクロックＣＬＫ１を受け、このクロッ
クＣＬＫ１の立ち上がりに同期して電位レベルが一定の
勾配で上昇するようなランプ電圧（アナログ電圧）Ｖdl
yを発生する。なお、上記両ランプ電圧発生回路５４、
５５における出力電圧Ｖmeans、Ｖdlyの上昇時における
勾配は互いに等しくされている。
【０００８】コンパレータ５６は、上記両電圧Ｖmean
s、Ｖdlyを受け、両電圧を比較することによって内部ク
ロック（internal clock）を発生する。ＤＱバッファ５
７は内部データ及び上記内部クロックを受け、内部クロ
ックに同期して内部データを取り込み、外部にデータＤ
Ｑとして出力する。
s、Ｖdlyを受け、両電圧を比較することによって内部ク
ロック（internal clock）を発生する。ＤＱバッファ５
７は内部データ及び上記内部クロックを受け、内部クロ
ックに同期して内部データを取り込み、外部にデータＤ
Ｑとして出力する。
【０００９】図１７は、上記ランプ電圧発生回路５４、
５５の原理を説明するための回路図である。電源ノード
には、定電流源（constant current source）として働
くＰＭＯＳＦＥＴ ＱＰの一端が接続されている。この
ＰＭＯＳＦＥＴ ＱＰの他端は、スイッチＳＷを介して
キャパシタＣに接続されている。
５５の原理を説明するための回路図である。電源ノード
には、定電流源（constant current source）として働
くＰＭＯＳＦＥＴ ＱＰの一端が接続されている。この
ＰＭＯＳＦＥＴ ＱＰの他端は、スイッチＳＷを介して
キャパシタＣに接続されている。
【００１０】一方のランプ電圧発生回路５４では、コン
パレータレプリカ５３の出力クロックによってスイッチ
ＳＷがオン状態にされると、キャパシタＣがＰＭＯＳＦ
ＥＴＱＰを流れる一定電流によって充電され、出力電圧
（output voltage）Ｖmeansは一定の電位勾配で上昇す
る。また、入力バッファ５１から出力されるクロックＣ
ＬＫ１によってスイッチＳＷがオフ状態にされると、キ
ャパシタＣの充電が停止し、出力電圧Ｖmeansの電位上
昇も停止する。
パレータレプリカ５３の出力クロックによってスイッチ
ＳＷがオン状態にされると、キャパシタＣがＰＭＯＳＦ
ＥＴＱＰを流れる一定電流によって充電され、出力電圧
（output voltage）Ｖmeansは一定の電位勾配で上昇す
る。また、入力バッファ５１から出力されるクロックＣ
ＬＫ１によってスイッチＳＷがオフ状態にされると、キ
ャパシタＣの充電が停止し、出力電圧Ｖmeansの電位上
昇も停止する。
【００１１】なお、コンパレータ５６における電圧比較
後は、両ランプ電圧発生回路５４、５５における出力電
圧Ｖmeans、Ｖdlyが図示しない手段によりリセットされ
る。
後は、両ランプ電圧発生回路５４、５５における出力電
圧Ｖmeans、Ｖdlyが図示しない手段によりリセットされ
る。
【００１２】図１８は、図１６に示したミラータイプＤ
ＬＬの動作の一例を示す波形図である。
ＬＬの動作の一例を示す波形図である。
【００１３】外部クロック（external clock）が供給さ
れると、この外部クロックの立ち上がりに対し、ｔIB
（input buffer delay：入力バッファ５１における遅延
時間）だけ遅れてクロックＣＬＫ１が立ち上がる。さら
に、クロックＣＬＫ１の立ち上がりに対し、ｔREP （＝
ｔIB＋ｔOB：ｔOBはＤＱバッファ５７における遅延時
間）だけ遅れてクロックＣＬＫ２が立ち上がる。そし
て、クロックＣＬＫ２の立ち上がりから、コンパレータ
レプリカ５３における遅延時間の後、コンパレータレプ
リカ５３の出力クロックが立ち上がると、一方のランプ
電圧発生回路５４における出力電圧Ｖmeansが上昇を開
始する。
れると、この外部クロックの立ち上がりに対し、ｔIB
（input buffer delay：入力バッファ５１における遅延
時間）だけ遅れてクロックＣＬＫ１が立ち上がる。さら
に、クロックＣＬＫ１の立ち上がりに対し、ｔREP （＝
ｔIB＋ｔOB：ｔOBはＤＱバッファ５７における遅延時
間）だけ遅れてクロックＣＬＫ２が立ち上がる。そし
て、クロックＣＬＫ２の立ち上がりから、コンパレータ
レプリカ５３における遅延時間の後、コンパレータレプ
リカ５３の出力クロックが立ち上がると、一方のランプ
電圧発生回路５４における出力電圧Ｖmeansが上昇を開
始する。
【００１４】外部クロックの１つ目のサイクルタイム
（cycle time）ｔCLK の期間が経過し、２サイクル目の
外部クロックが立ち上がり、さらに２サイクル目のクロ
ックＣＬＫ１が立ち上がると、一方のランプ電圧発生回
路５４における出力電圧Ｖmeansの上昇が停止し、他方
のランプ電圧発生回路５５における出力電圧Ｖdlyが上
昇を開始する。そして、ＶdlyがＶmeansとが比較され
（compare）、両電圧が一致した後に内部クロックが立
ち上がる。この内部クロックの立ち上がりに対し、ｔOB
（DQ buffer delay）だけ遅れてデータＤＱがＤＱバッ
ファ５７から出力される。
（cycle time）ｔCLK の期間が経過し、２サイクル目の
外部クロックが立ち上がり、さらに２サイクル目のクロ
ックＣＬＫ１が立ち上がると、一方のランプ電圧発生回
路５４における出力電圧Ｖmeansの上昇が停止し、他方
のランプ電圧発生回路５５における出力電圧Ｖdlyが上
昇を開始する。そして、ＶdlyがＶmeansとが比較され
（compare）、両電圧が一致した後に内部クロックが立
ち上がる。この内部クロックの立ち上がりに対し、ｔOB
（DQ buffer delay）だけ遅れてデータＤＱがＤＱバッ
ファ５７から出力される。
【００１５】ここで、２個のランプ電圧発生回路５４、
５５内の出力電圧Ｖmeans、Ｖdlyは同じ勾配で上昇する
ので、一方のランプ電圧発生回路５４の出力電圧Ｖmean
sが上昇を開始してからクロックＣＬＫ１に同期して上
昇を停止するまでの間の時間ｔRAMPと、他方のランプ電
圧発生回路５５の出力電圧Ｖdlyが上昇を開始してから
Ｖmeansと一致するまでの間の時間ｔRAMPとは互いに等
しい。また、コンパレータレプリカ５３及びコンパレー
タ５６における遅延時間は実質的に等しく、この時間を
それぞれｔCMP とすると、外部クロックに対するデータ
ＤＱの遅延時間ΔTOTAL は以下のように与えられる。
５５内の出力電圧Ｖmeans、Ｖdlyは同じ勾配で上昇する
ので、一方のランプ電圧発生回路５４の出力電圧Ｖmean
sが上昇を開始してからクロックＣＬＫ１に同期して上
昇を停止するまでの間の時間ｔRAMPと、他方のランプ電
圧発生回路５５の出力電圧Ｖdlyが上昇を開始してから
Ｖmeansと一致するまでの間の時間ｔRAMPとは互いに等
しい。また、コンパレータレプリカ５３及びコンパレー
タ５６における遅延時間は実質的に等しく、この時間を
それぞれｔCMP とすると、外部クロックに対するデータ
ＤＱの遅延時間ΔTOTAL は以下のように与えられる。
【００１６】 ΔTOTAL ＝ｔIB＋ｔREP ＋ｔCMP ＋ｔRAMP＋ｔRAMP＋ｔCMP ＋ｔOB … （１） ここで、ｔIB＋ｔOB＝ｔREP なので、これを上記（１）
式に代入してまとめると次の（２）式が得られる。
式に代入してまとめると次の（２）式が得られる。
【００１７】 ΔTOTAL ＝２（ｔREP ＋ｔCMP ＋ｔRAMP） … （２） また、ｔRAMPは、１サイクル目の外部クロックが立ち上
がるタイミングから、２サイクル目のクロックＣＫＬ１
が立ち上がるタイミングまでの期間（ｔIB＋ｔCLK ）か
ら、ｔIB、ｔREP 及びｔCMP の総和の時間を差し引いた
下記の（３）式に示すような時間となる。
がるタイミングから、２サイクル目のクロックＣＫＬ１
が立ち上がるタイミングまでの期間（ｔIB＋ｔCLK ）か
ら、ｔIB、ｔREP 及びｔCMP の総和の時間を差し引いた
下記の（３）式に示すような時間となる。
【００１８】 ｔRAMP＝（ｔIB ＋ｔCLK ）−（ｔIB＋ｔREP ＋ｔCMP ） ＝ｔCLK −（ｔREP ＋ｔCMP ） … （３） そして、（３）式を（２）式に代入してまとめると次の
（４）式が得られる。
（４）式が得られる。
【００１９】 ΔTOTAL ＝２｛ｔREP ＋ｔCMP ＋ｔCLK −（ｔREP ＋ｔCMP ）｝ ＝２ｔCLK … （４） すなわち、データＤＱは外部クロックの３サイクル目か
ら、外部クロックに同期して出力されることになる（Sy
nchronized with external clock）。
ら、外部クロックに同期して出力されることになる（Sy
nchronized with external clock）。
【００２０】ところで、図１６中のコンパレータ５６と
して、図１９に示すようにそれぞれ２個のＰＭＯＳＦＥ
Ｔ ＱＰ１１，ＱＰ１２、ＮＭＯＳＦＥＴ ＱＮ１１，
ＱＮ１２及び電流源Ｉとからなる差動増幅器や、図２０
に示すようにスイッチＳＷ１〜ＳＷ３、比較用のキャパ
シタＣCMP 及びインバータＩＮＶ１，ＩＮＶ２を用いた
ダイナミック型コンパレータなどが使用される。
して、図１９に示すようにそれぞれ２個のＰＭＯＳＦＥ
Ｔ ＱＰ１１，ＱＰ１２、ＮＭＯＳＦＥＴ ＱＮ１１，
ＱＮ１２及び電流源Ｉとからなる差動増幅器や、図２０
に示すようにスイッチＳＷ１〜ＳＷ３、比較用のキャパ
シタＣCMP 及びインバータＩＮＶ１，ＩＮＶ２を用いた
ダイナミック型コンパレータなどが使用される。
【００２１】図２１は、図２０のダイナミック型コンパ
レータの動作例を示す波形図である。ダイナミック型コ
ンパレータにはサンプリングモード期間（sampling mod
e）と比較モード期間（comparison mode）とがあり、サ
ンプリングモード期間ではスイッチＳＷ１とＳＷ３がオ
ン状態、スイッチＳＷ２がオフ状態に、比較モード期間
ではスイッチＳＷ１とＳＷ３がオフ状態、スイッチＳＷ
２がオン状態にされる。
レータの動作例を示す波形図である。ダイナミック型コ
ンパレータにはサンプリングモード期間（sampling mod
e）と比較モード期間（comparison mode）とがあり、サ
ンプリングモード期間ではスイッチＳＷ１とＳＷ３がオ
ン状態、スイッチＳＷ２がオフ状態に、比較モード期間
ではスイッチＳＷ１とＳＷ３がオフ状態、スイッチＳＷ
２がオン状態にされる。
【００２２】サンプリングモード期間にスイッチＳＷ１
がオン状態になると、スイッチＳＷ１を介して一方のラ
ンプ電圧発生回路５４の出力電圧Ｖmeansがキャパシタ
ＣCMPの一端のノードＸに供給される。このノードＸの
電位は電圧Ｖmeansの上昇に伴って上昇する。
がオン状態になると、スイッチＳＷ１を介して一方のラ
ンプ電圧発生回路５４の出力電圧Ｖmeansがキャパシタ
ＣCMPの一端のノードＸに供給される。このノードＸの
電位は電圧Ｖmeansの上昇に伴って上昇する。
【００２３】また、この期間ではスイッチＳＷ３がオン
状態になり、インバータＩＮＶ１の入出力ノート間が短
絡される。これにより、インバータＩＮＶ１の入力ノー
ド側の電位がインバータＩＮＶ１の論理閾値電圧（logi
cal threshold voltage）に設定される。
状態になり、インバータＩＮＶ１の入出力ノート間が短
絡される。これにより、インバータＩＮＶ１の入力ノー
ド側の電位がインバータＩＮＶ１の論理閾値電圧（logi
cal threshold voltage）に設定される。
【００２４】次に、比較モード期間になり、スイッチＳ
Ｗ１がオフ状態になり、スイッチＳＷ２がオン状態にな
ると、スイッチＳＷ２を介して今度は他方のランプ電圧
発生回路５５の出力電圧ＶdlyがキャパシタＣCOMPの一
端のノードＸに供給される。両スイッチＳＷ１、ＳＷ２
が切り替わった直後は、ノードＸの電位は電圧Ｖdlyが
低いので、インバータＩＮＶ１の出力ノード（output n
ode）の信号はＨレベルに立ち上がる。その後、電圧Ｖd
lyの上昇に伴ってノードＸの電位が上昇し、電圧Ｖdly
が電圧Ｖmeansと一致した後は、インバータＩＮＶ１の
入力ノード（input node）の電位が論理閾値電圧を超
え、インバータＩＮＶ１の出力ノードの信号はＬレベル
に反転する。インバータＩＮＶ１の出力はインバータＩ
ＮＶ２によって波形整形され、内部クロックとして出力
される。
Ｗ１がオフ状態になり、スイッチＳＷ２がオン状態にな
ると、スイッチＳＷ２を介して今度は他方のランプ電圧
発生回路５５の出力電圧ＶdlyがキャパシタＣCOMPの一
端のノードＸに供給される。両スイッチＳＷ１、ＳＷ２
が切り替わった直後は、ノードＸの電位は電圧Ｖdlyが
低いので、インバータＩＮＶ１の出力ノード（output n
ode）の信号はＨレベルに立ち上がる。その後、電圧Ｖd
lyの上昇に伴ってノードＸの電位が上昇し、電圧Ｖdly
が電圧Ｖmeansと一致した後は、インバータＩＮＶ１の
入力ノード（input node）の電位が論理閾値電圧を超
え、インバータＩＮＶ１の出力ノードの信号はＬレベル
に反転する。インバータＩＮＶ１の出力はインバータＩ
ＮＶ２によって波形整形され、内部クロックとして出力
される。
【００２５】ところで、図１９及び図２０に示すコンパ
レータはアナログ回路である。一般にアナログ回路は、
製造プロセス、使用電圧及び動作温度（Process，Volta
ge，Temperature：以下ＰＶＴと称する）などによって
特性にバラツキが生じる。特に回路を集積化する際にデ
ジタル用プロセスを用いると、アナログ用プロセスと比
較してプロセスバラツキが大きくなる。これらのＰＶＴ
バラツキは、特にアナログ回路に大きな影響を与え、特
性の変動が発生する。
レータはアナログ回路である。一般にアナログ回路は、
製造プロセス、使用電圧及び動作温度（Process，Volta
ge，Temperature：以下ＰＶＴと称する）などによって
特性にバラツキが生じる。特に回路を集積化する際にデ
ジタル用プロセスを用いると、アナログ用プロセスと比
較してプロセスバラツキが大きくなる。これらのＰＶＴ
バラツキは、特にアナログ回路に大きな影響を与え、特
性の変動が発生する。
【００２６】図２２は、図２０のダイナミック型コンパ
レータにおいて、ＮＭＯＳＦＥＴ／ＰＭＯＳＦＥＴの閾
値電圧（Ｖth）が規定値（center）よりも高い場合（HI
GH）と低い場合（LOW ）、温度Ｔemp（℃）が−１０℃
から１００℃の範囲で変化した場合に、遅延時間（dela
y time variation）（ｐｓ）がどのように変化するかを
示したものである。図示のように、ＮＭＯＳ／ＰＭＯＳ
の閾値電圧（Ｖth）が規定値よりも共に高い場合（HIGH
／HIGH）に遅延時間が大きく増加し、閾値電圧（Ｖth）
が規定値よりも共に低い場合（LOW ／LOW ）に遅延時間
が大きく減少する。また、温度が低くなると遅延時間が
増加する。
レータにおいて、ＮＭＯＳＦＥＴ／ＰＭＯＳＦＥＴの閾
値電圧（Ｖth）が規定値（center）よりも高い場合（HI
GH）と低い場合（LOW ）、温度Ｔemp（℃）が−１０℃
から１００℃の範囲で変化した場合に、遅延時間（dela
y time variation）（ｐｓ）がどのように変化するかを
示したものである。図示のように、ＮＭＯＳ／ＰＭＯＳ
の閾値電圧（Ｖth）が規定値よりも共に高い場合（HIGH
／HIGH）に遅延時間が大きく増加し、閾値電圧（Ｖth）
が規定値よりも共に低い場合（LOW ／LOW ）に遅延時間
が大きく減少する。また、温度が低くなると遅延時間が
増加する。
【００２７】このように、アナログ回路からなる図１６
中のコンパレータ５６ではＰＶＴバラツキが存在してお
り、このＰＶＴバラツキによってコンパレータ５６の遅
延時間ｔCMP が変動する。すると、このコンパレータ５
６から出力される内部クロックの位相ずれが発生し、図
２３に示すように、この内部クロックに同期してデータ
を取り込むＤＱバッファ５７ではデータウィンドウ（da
ta window：データを出力している期間）が変動し、出
力データＤＱが外部クロックに同期しなくなってしま
う。
中のコンパレータ５６ではＰＶＴバラツキが存在してお
り、このＰＶＴバラツキによってコンパレータ５６の遅
延時間ｔCMP が変動する。すると、このコンパレータ５
６から出力される内部クロックの位相ずれが発生し、図
２３に示すように、この内部クロックに同期してデータ
を取り込むＤＱバッファ５７ではデータウィンドウ（da
ta window：データを出力している期間）が変動し、出
力データＤＱが外部クロックに同期しなくなってしま
う。
【００２８】コンパレータにおける上記遅延時間の変動
量は基本的には補償されない変動量であり、また補償回
路を作ろうとしても、デジタル回路で構成することは極
めて困難であるとという問題がある。
量は基本的には補償されない変動量であり、また補償回
路を作ろうとしても、デジタル回路で構成することは極
めて困難であるとという問題がある。
【００２９】
【発明が解決しようとする課題】このようにアナログ動
作する従来のミラータイプＤＬＬは、デジタル動作する
デジタルミラータイプＤＬＬにおけるような量子化誤差
が発生せず、高い精度が期待できるという優れた特性を
有するが、アナログ回路である故に製造プロセス、使用
電圧及び動作温度などによって遅延時間が変動し、高精
度な同期特性が得られないという不都合がある。
作する従来のミラータイプＤＬＬは、デジタル動作する
デジタルミラータイプＤＬＬにおけるような量子化誤差
が発生せず、高い精度が期待できるという優れた特性を
有するが、アナログ回路である故に製造プロセス、使用
電圧及び動作温度などによって遅延時間が変動し、高精
度な同期特性が得られないという不都合がある。
【００３０】この発明は上記のような事情を考慮してな
されたものであり、その目的は、高精度な同期特性が得
られるアナログ動作する同期信号発生回路を提供するこ
とである。
されたものであり、その目的は、高精度な同期特性が得
られるアナログ動作する同期信号発生回路を提供するこ
とである。
【００３１】
【課題を解決するための手段】この発明の同期信号発生
回路は、外部クロックが入力される入力バッファ回路
と、上記入力バッファ回路の出力を第１の時間だけ遅延
して出力する第１の遅延回路と、上記第１の遅延回路の
出力を遅延して出力する遅延時間が可変の第２の遅延回
路と、上記第２の遅延回路及び上記入力バッファ回路の
出力を受け、上記第２の遅延回路の出力レベルの遷移時
に電位レベルが一定の勾配で上昇を開始し、上記入力バ
ッファ回路の出力レベルの遷移時に電位レベルの上昇が
停止するような第１のアナログ電圧を出力する第１の電
圧発生回路と、少なくとも上記入力バッファ回路の出力
を受け、この入力バッファ回路の出力のレベルの遷移時
に電位レベルが一定の勾配で上昇を開始するような第２
のアナログ電圧を出力する第２の電圧発生回路と、上記
第１及び第２のアナログ電圧を比較して内部クロックを
発生する電圧比較回路と、上記電圧比較回路で発生され
る内部クロックに同期して動作が制御される内部回路
と、上記電圧比較回路で発生される内部クロックを上記
第１の時間と実質的に等しい時間だけ遅延して出力する
第３の遅延回路と、上記第３の遅延回路及び上記入力バ
ッファ回路の出力を受け、両出力の位相を比較してその
位相差に応じた制御信号を出力する位相比較器とを具備
し、上記第２の遅延回路における遅延時間が、上記位相
比較器から出力される制御信号に基づいて調整されるこ
とを特徴とする。
回路は、外部クロックが入力される入力バッファ回路
と、上記入力バッファ回路の出力を第１の時間だけ遅延
して出力する第１の遅延回路と、上記第１の遅延回路の
出力を遅延して出力する遅延時間が可変の第２の遅延回
路と、上記第２の遅延回路及び上記入力バッファ回路の
出力を受け、上記第２の遅延回路の出力レベルの遷移時
に電位レベルが一定の勾配で上昇を開始し、上記入力バ
ッファ回路の出力レベルの遷移時に電位レベルの上昇が
停止するような第１のアナログ電圧を出力する第１の電
圧発生回路と、少なくとも上記入力バッファ回路の出力
を受け、この入力バッファ回路の出力のレベルの遷移時
に電位レベルが一定の勾配で上昇を開始するような第２
のアナログ電圧を出力する第２の電圧発生回路と、上記
第１及び第２のアナログ電圧を比較して内部クロックを
発生する電圧比較回路と、上記電圧比較回路で発生され
る内部クロックに同期して動作が制御される内部回路
と、上記電圧比較回路で発生される内部クロックを上記
第１の時間と実質的に等しい時間だけ遅延して出力する
第３の遅延回路と、上記第３の遅延回路及び上記入力バ
ッファ回路の出力を受け、両出力の位相を比較してその
位相差に応じた制御信号を出力する位相比較器とを具備
し、上記第２の遅延回路における遅延時間が、上記位相
比較器から出力される制御信号に基づいて調整されるこ
とを特徴とする。
【００３２】この発明の同期信号発生回路は、外部クロ
ックが入力される入力バッファ回路と、上記入力バッフ
ァ回路の出力を第１の時間だけ遅延して出力する第１の
遅延回路と、上記第１の遅延回路の出力を第２の時間だ
け遅延して出力する第２の遅延回路と、上記第２の遅延
回路及び上記入力バッファ回路の出力を受け、上記第２
の遅延回路の出力レベルの遷移時に電位レベルが一定の
勾配で上昇を開始し、上記入力バッファ回路の出力レベ
ルの遷移時に電位レベルの上昇が停止するような第１の
アナログ電圧を出力する第１の電圧発生回路と、少なく
とも上記入力バッファ回路の出力を受け、この入力バッ
ファ回路の出力のレベルの遷移時に電位レベルが一定の
勾配で上昇を開始するような第２のアナログ電圧を出力
する第２の電圧発生回路と、上記第１及び第２のアナロ
グ電圧を比較して内部クロックを発生し、この内部クロ
ックを遅延して出力する遅延時間が可変の電圧比較回路
と、上記電圧比較回路で発生される内部クロックに同期
して動作が制御される内部回路と、上記電圧比較回路で
発生される内部クロックを上記第１の時間と実質的に等
しい時間だけ遅延して出力する第３の遅延回路と、上記
第３の遅延回路及び上記入力バッファ回路の出力を受
け、両出力の位相を比較してその位相差に応じた制御信
号を出力する位相比較器とを具備し、上記電圧比較回路
における第３の時間が上記位相比較器から出力される位
相差に応じた制御信号に基づいて調整されることを特徴
とする。
ックが入力される入力バッファ回路と、上記入力バッフ
ァ回路の出力を第１の時間だけ遅延して出力する第１の
遅延回路と、上記第１の遅延回路の出力を第２の時間だ
け遅延して出力する第２の遅延回路と、上記第２の遅延
回路及び上記入力バッファ回路の出力を受け、上記第２
の遅延回路の出力レベルの遷移時に電位レベルが一定の
勾配で上昇を開始し、上記入力バッファ回路の出力レベ
ルの遷移時に電位レベルの上昇が停止するような第１の
アナログ電圧を出力する第１の電圧発生回路と、少なく
とも上記入力バッファ回路の出力を受け、この入力バッ
ファ回路の出力のレベルの遷移時に電位レベルが一定の
勾配で上昇を開始するような第２のアナログ電圧を出力
する第２の電圧発生回路と、上記第１及び第２のアナロ
グ電圧を比較して内部クロックを発生し、この内部クロ
ックを遅延して出力する遅延時間が可変の電圧比較回路
と、上記電圧比較回路で発生される内部クロックに同期
して動作が制御される内部回路と、上記電圧比較回路で
発生される内部クロックを上記第１の時間と実質的に等
しい時間だけ遅延して出力する第３の遅延回路と、上記
第３の遅延回路及び上記入力バッファ回路の出力を受
け、両出力の位相を比較してその位相差に応じた制御信
号を出力する位相比較器とを具備し、上記電圧比較回路
における第３の時間が上記位相比較器から出力される位
相差に応じた制御信号に基づいて調整されることを特徴
とする。
【００３３】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態を詳細に説明する。
実施の形態を詳細に説明する。
【００３４】図１は、この発明に係る同期信号発生回路
を、アナログ動作するミラータイプＤＬＬに実施した第
１の実施の形態による構成を示すブロック図である。
を、アナログ動作するミラータイプＤＬＬに実施した第
１の実施の形態による構成を示すブロック図である。
【００３５】このミラータイプＤＬＬは、入力バッファ
（Input buffer）１１、Ｉ／Ｏレプリカ（I/O replic
a）１２、コンパレータレプリカ（Comparator replic
a）１３、２個のランプ電圧発生回路（ＲＶＧ１，ＲＶ
Ｇ２）１４、１５、コンパレータ（Comparator：電圧比
較回路）１６、ＤＱバッファ（DQ buffer）１７、及び
自己調整フィードバック制御回路（Self-calibration f
eedback loop）１８によって構成されている。
（Input buffer）１１、Ｉ／Ｏレプリカ（I/O replic
a）１２、コンパレータレプリカ（Comparator replic
a）１３、２個のランプ電圧発生回路（ＲＶＧ１，ＲＶ
Ｇ２）１４、１５、コンパレータ（Comparator：電圧比
較回路）１６、ＤＱバッファ（DQ buffer）１７、及び
自己調整フィードバック制御回路（Self-calibration f
eedback loop）１８によって構成されている。
【００３６】入力バッファ１１は、外部クロック（exte
rnal clock）を受け、外部クロックに対して遅延された
クロックＣＬＫ１を出力する。Ｉ／Ｏレプリカ１２は、
クロックＣＬＫ１を受け、このクロックＣＬＫ１に対
し、入力バッファ１１における遅延時間と、ＤＱバッフ
ァ１７における遅延時間との和の時間に実質的に等しい
遅延時間だけ遅延されたクロックＣＬＫ２を出力する。
コンパレータレプリカ１３は、クロックＣＬＫ２を受
け、このクロックＣＬＫ２に対し、コンパレータ１６に
おける遅延時間に実質的に等しい遅延時間だけ遅延され
たクロックを出力する。なお、このコンパレータレプリ
カ１３には上記自己調整フィードバック制御回路１８か
らの制御信号が供給され、この制御信号に応じてその遅
延時間が調整されるようになっている。
rnal clock）を受け、外部クロックに対して遅延された
クロックＣＬＫ１を出力する。Ｉ／Ｏレプリカ１２は、
クロックＣＬＫ１を受け、このクロックＣＬＫ１に対
し、入力バッファ１１における遅延時間と、ＤＱバッフ
ァ１７における遅延時間との和の時間に実質的に等しい
遅延時間だけ遅延されたクロックＣＬＫ２を出力する。
コンパレータレプリカ１３は、クロックＣＬＫ２を受
け、このクロックＣＬＫ２に対し、コンパレータ１６に
おける遅延時間に実質的に等しい遅延時間だけ遅延され
たクロックを出力する。なお、このコンパレータレプリ
カ１３には上記自己調整フィードバック制御回路１８か
らの制御信号が供給され、この制御信号に応じてその遅
延時間が調整されるようになっている。
【００３７】一方のランプ電圧発生回路１４は、コンパ
レータレプリカ１３から出力されるクロック及びクロッ
クＣＬＫ１を受け、コンパレータレプリカ１３から出力
されるクロックの立ち上がりに同期して電位レベルが一
定の勾配で上昇し、クロックＣＬＫ１の立ち上がりに同
期して電位レベルの上昇が停止するようなランプ電圧
（アナログ電圧）Ｖmeansを発生する。
レータレプリカ１３から出力されるクロック及びクロッ
クＣＬＫ１を受け、コンパレータレプリカ１３から出力
されるクロックの立ち上がりに同期して電位レベルが一
定の勾配で上昇し、クロックＣＬＫ１の立ち上がりに同
期して電位レベルの上昇が停止するようなランプ電圧
（アナログ電圧）Ｖmeansを発生する。
【００３８】他方のランプ電圧発生回路１５は、少なく
ともクロックＣＬＫ１を受け、このクロックＣＬＫ１の
立ち上がりに同期して電位レベルが一定の勾配で上昇す
るようなランプ電圧（アナログ電圧）Ｖdlyを発生す
る。
ともクロックＣＬＫ１を受け、このクロックＣＬＫ１の
立ち上がりに同期して電位レベルが一定の勾配で上昇す
るようなランプ電圧（アナログ電圧）Ｖdlyを発生す
る。
【００３９】上記両ランプ電圧発生回路１４、１５は、
例えば図１７に示す場合と同様にＰＭＯＳＦＥＴ、スイ
ッチ及びキャパシタによって構成されており、出力電圧
Ｖmeans、Ｖdlyの上昇時における勾配が互いに等しくな
るように、定電流源として働くＰＭＯＳＦＥＴに流れる
電流値が互いに等しくなるようにされている。
例えば図１７に示す場合と同様にＰＭＯＳＦＥＴ、スイ
ッチ及びキャパシタによって構成されており、出力電圧
Ｖmeans、Ｖdlyの上昇時における勾配が互いに等しくな
るように、定電流源として働くＰＭＯＳＦＥＴに流れる
電流値が互いに等しくなるようにされている。
【００４０】コンパレータ１６は、上記両出力電圧Ｖme
ans、Ｖdlyを受け、両電圧を比較することによって内部
クロック（internal clock）を発生する。このコンパレ
ータ１６としては、図１９に示すような差動増幅器や、
図２０に示すようなダイナミック型コンパレータなどが
使用される。
ans、Ｖdlyを受け、両電圧を比較することによって内部
クロック（internal clock）を発生する。このコンパレ
ータ１６としては、図１９に示すような差動増幅器や、
図２０に示すようなダイナミック型コンパレータなどが
使用される。
【００４１】ＤＱバッファ１７は内部データ及び上記コ
ンパレータ１６で発生される内部クロックを受け、内部
クロックに同期して内部データを取り込み、外部にデー
タＤＱとして出力する。
ンパレータ１６で発生される内部クロックを受け、内部
クロックに同期して内部データを取り込み、外部にデー
タＤＱとして出力する。
【００４２】自己調整フィードバック制御回路１８は、
Ｉ／Ｏレプリカ（I/O replica）１９と位相比較回路（P
hase comparator）２０とから構成されている。Ｉ／Ｏ
レプリカ１９は上記Ｉ／Ｏレプリカ１２と実質的に等し
い遅延時間を有しており、このＩ／Ｏレプリカ１９には
上記コンパレータ１６で発生される内部クロックが入力
される。上記Ｉ／Ｏレプリカ１２からの出力クロック
は、入力バッファ１１から出力されるクロックＣＬＫ１
と共に位相比較回路２０に入力される。位相比較回路２
０は、上記両入力クロックの位相を比較し、その比較結
果に応じた制御信号を発生する。そして、位相比較回路
２０で発生された制御信号はコンパレータレプリカ１３
に供給される。
Ｉ／Ｏレプリカ（I/O replica）１９と位相比較回路（P
hase comparator）２０とから構成されている。Ｉ／Ｏ
レプリカ１９は上記Ｉ／Ｏレプリカ１２と実質的に等し
い遅延時間を有しており、このＩ／Ｏレプリカ１９には
上記コンパレータ１６で発生される内部クロックが入力
される。上記Ｉ／Ｏレプリカ１２からの出力クロック
は、入力バッファ１１から出力されるクロックＣＬＫ１
と共に位相比較回路２０に入力される。位相比較回路２
０は、上記両入力クロックの位相を比較し、その比較結
果に応じた制御信号を発生する。そして、位相比較回路
２０で発生された制御信号はコンパレータレプリカ１３
に供給される。
【００４３】このような構成でなるミラータイプＤＬＬ
において、コンパレータ１６における遅延時間と、コン
パレータレプリカ１３における遅延時間とが等しい場
合、コンパレータ１６から出力される内部クロックを遅
延する自己調整フィードバック制御回路１８内のＩ／Ｏ
レプリカ１９の出力クロックの位相と、入力バッファ１
１の出力クロックＣＫＬ１の位相とは一致する。なぜな
ら、コンパレータ１６から出力される内部クロックに対
するＤＱバッファ１７の出力データＤＱの遅延時間はｔ
OB、出力データＤＱと入力バッファ１１の出力クロック
ＣＬＫ１との間の遅延時間はｔIBであり、コンパレータ
１６から出力される内部クロックからみて、入力バッフ
ァ１１の出力クロックＣＬＫ１の遅延時間は（ｔIB＋ｔ
OB）となる。これに対して、コンパレータ１６から出力
される内部クロックからみて、Ｉ／Ｏレプリカ１９の出
力クロックの遅延時間も（ｔIB＋ｔOB）となるからであ
る。
において、コンパレータ１６における遅延時間と、コン
パレータレプリカ１３における遅延時間とが等しい場
合、コンパレータ１６から出力される内部クロックを遅
延する自己調整フィードバック制御回路１８内のＩ／Ｏ
レプリカ１９の出力クロックの位相と、入力バッファ１
１の出力クロックＣＫＬ１の位相とは一致する。なぜな
ら、コンパレータ１６から出力される内部クロックに対
するＤＱバッファ１７の出力データＤＱの遅延時間はｔ
OB、出力データＤＱと入力バッファ１１の出力クロック
ＣＬＫ１との間の遅延時間はｔIBであり、コンパレータ
１６から出力される内部クロックからみて、入力バッフ
ァ１１の出力クロックＣＬＫ１の遅延時間は（ｔIB＋ｔ
OB）となる。これに対して、コンパレータ１６から出力
される内部クロックからみて、Ｉ／Ｏレプリカ１９の出
力クロックの遅延時間も（ｔIB＋ｔOB）となるからであ
る。
【００４４】ここで、コンパレータ１６における遅延時
間が、先に説明したＰＶＴバラツキの影響によって例え
ば設計値よりも短くなったとする。すると、自己調整フ
ィードバック制御回路１８内の位相比較回路２０によっ
て両入力クロックの位相差が検出され、この位相差に応
じた制御信号がコンパレータレプリカ１３に供給される
ことによって、コンパレータレプリカ１３における遅延
時間が短くなるように制御される。そして、コンパレー
タレプリカ１３における遅延時間がコンパレータ１６に
おける遅延時間と一致するまで自己調整フィードバック
制御回路１８による制御動作が行われ、最終的にコンパ
レータレプリカ１３における遅延時間がコンパレータ１
６における遅延時間と一致する。
間が、先に説明したＰＶＴバラツキの影響によって例え
ば設計値よりも短くなったとする。すると、自己調整フ
ィードバック制御回路１８内の位相比較回路２０によっ
て両入力クロックの位相差が検出され、この位相差に応
じた制御信号がコンパレータレプリカ１３に供給される
ことによって、コンパレータレプリカ１３における遅延
時間が短くなるように制御される。そして、コンパレー
タレプリカ１３における遅延時間がコンパレータ１６に
おける遅延時間と一致するまで自己調整フィードバック
制御回路１８による制御動作が行われ、最終的にコンパ
レータレプリカ１３における遅延時間がコンパレータ１
６における遅延時間と一致する。
【００４５】上記とは逆に、コンパレータ１６における
遅延時間が設計値よりも長くなった場合には、自己調整
フィードバック制御回路１８内の位相比較回路２０によ
って両入力クロックの位相差が検出され、この位相差に
応じた制御信号がコンパレータレプリカ１３に供給され
ることによって、コンパレータレプリカ１３における遅
延時間が長くなるように制御される。そして、コンパレ
ータレプリカ１３における遅延時間がコンパレータ１６
における遅延時間と一致するまで自己調整フィードバッ
ク制御回路１８による制御動作が行われる。
遅延時間が設計値よりも長くなった場合には、自己調整
フィードバック制御回路１８内の位相比較回路２０によ
って両入力クロックの位相差が検出され、この位相差に
応じた制御信号がコンパレータレプリカ１３に供給され
ることによって、コンパレータレプリカ１３における遅
延時間が長くなるように制御される。そして、コンパレ
ータレプリカ１３における遅延時間がコンパレータ１６
における遅延時間と一致するまで自己調整フィードバッ
ク制御回路１８による制御動作が行われる。
【００４６】このように、コンパレータ１６における遅
延時間が変動しても、コンパレータレプリカ１３におけ
る遅延時間がそれに応じて変化し、コンパレータ１６に
おける遅延時間の変動が補償されるので、ＤＱバッファ
１７から出力されるデータＤＱが常に外部クロックと同
期するような内部クロックをコンパレータ１６で発生す
ることができる。
延時間が変動しても、コンパレータレプリカ１３におけ
る遅延時間がそれに応じて変化し、コンパレータ１６に
おける遅延時間の変動が補償されるので、ＤＱバッファ
１７から出力されるデータＤＱが常に外部クロックと同
期するような内部クロックをコンパレータ１６で発生す
ることができる。
【００４７】図２は、図１のミラータイプＤＬＬにおけ
る要部の信号波形を示している。図２中、ｔCMP REP は
クロックＣＬＫ２に対するコンパレータレプリカ１３の
出力クロックの遅延時間であり、上記のようなフィード
バック制御により、この遅延時間ｔCMP REP は常にコン
パレータ１６の遅延時間ｔCMP に一致するように制御さ
れる。
る要部の信号波形を示している。図２中、ｔCMP REP は
クロックＣＬＫ２に対するコンパレータレプリカ１３の
出力クロックの遅延時間であり、上記のようなフィード
バック制御により、この遅延時間ｔCMP REP は常にコン
パレータ１６の遅延時間ｔCMP に一致するように制御さ
れる。
【００４８】なお、図１に示した第１の実施の形態によ
るミラータイプＤＬＬでは、Ｉ／Ｏレプリカ１２の後段
にコンパレータレプリカ１３を設ける場合について説明
したが、これは両者の位置を変える、すなわち、コンパ
レータレプリカ１３の後段にＩ／Ｏレプリカ１２を配置
するように回路を変更しても同様の効果が得られる。
るミラータイプＤＬＬでは、Ｉ／Ｏレプリカ１２の後段
にコンパレータレプリカ１３を設ける場合について説明
したが、これは両者の位置を変える、すなわち、コンパ
レータレプリカ１３の後段にＩ／Ｏレプリカ１２を配置
するように回路を変更しても同様の効果が得られる。
【００４９】図３は、この発明に係る同期信号発生回路
をミラータイプＤＬＬに実施した第２の実施の形態によ
る構成を示すブロック図である。なお、この図３に示す
ミラータイプＤＬＬの基本的な構成は図１の場合と同様
なので、図１と対応する個所には同じ符号を付してその
説明は省略し、図１と異なる点のみを以下に説明する。
をミラータイプＤＬＬに実施した第２の実施の形態によ
る構成を示すブロック図である。なお、この図３に示す
ミラータイプＤＬＬの基本的な構成は図１の場合と同様
なので、図１と対応する個所には同じ符号を付してその
説明は省略し、図１と異なる点のみを以下に説明する。
【００５０】図３のミラータイプＤＬＬが図１のものと
異なる点は、遅延時間の調整機能を持つ先のコンパレー
タレプリカ１３の替わりに遅延時間の調整機能を持たな
いコンパレータレプリカ２１が設けられている点と、遅
延時間の調整機能を持たない先のコンパレータ１６に替
えて遅延時間の調整機能を持つコンパレータ（comparat
or：電圧比較回路）２２が設けられている点と、自己調
整フィードバック制御回路１８から出力される制御信号
に応じてコンパレータ２２の遅延時間を調整するように
した点である。
異なる点は、遅延時間の調整機能を持つ先のコンパレー
タレプリカ１３の替わりに遅延時間の調整機能を持たな
いコンパレータレプリカ２１が設けられている点と、遅
延時間の調整機能を持たない先のコンパレータ１６に替
えて遅延時間の調整機能を持つコンパレータ（comparat
or：電圧比較回路）２２が設けられている点と、自己調
整フィードバック制御回路１８から出力される制御信号
に応じてコンパレータ２２の遅延時間を調整するように
した点である。
【００５１】すなわち、図１のミラータイプＤＬＬで
は、コンパレータレプリカ１３に遅延時間の調整機能を
持たせ、自己調整フィードバック制御回路１８の制御信
号に応じてコンパレータレプリカ１３の遅延時間の調整
を行っていたが、図３のミラータイプＤＬＬでは、内部
クロックを発生するコンパレータ２２自体に遅延時間の
調整機能を持たせるようにしたものである。
は、コンパレータレプリカ１３に遅延時間の調整機能を
持たせ、自己調整フィードバック制御回路１８の制御信
号に応じてコンパレータレプリカ１３の遅延時間の調整
を行っていたが、図３のミラータイプＤＬＬでは、内部
クロックを発生するコンパレータ２２自体に遅延時間の
調整機能を持たせるようにしたものである。
【００５２】この場合、コンパレータ２２では、その遅
延時間がコンパレータレプリカ１３の遅延時間と一致す
るように、自己調整フィードバック制御回路１８による
フィードバック制御によって調整される。
延時間がコンパレータレプリカ１３の遅延時間と一致す
るように、自己調整フィードバック制御回路１８による
フィードバック制御によって調整される。
【００５３】この実施の形態によれば、コンパレータレ
プリカ２１として、適当な遅延時間を持つ回路を任意に
選択して使用することができる。例えばコンパレータレ
プリカ２１として、複数個のインバータが直列接続され
て構成されたインバータチェーンのようなＰＶＴバラツ
キの小さい回路を選択すれば、同期回路としての動作タ
イミングをＰＶＴバラツキによらず一定にでき、チップ
内部で発生するノイズの発生タイミングを一定にできる
という効果が得られる。
プリカ２１として、適当な遅延時間を持つ回路を任意に
選択して使用することができる。例えばコンパレータレ
プリカ２１として、複数個のインバータが直列接続され
て構成されたインバータチェーンのようなＰＶＴバラツ
キの小さい回路を選択すれば、同期回路としての動作タ
イミングをＰＶＴバラツキによらず一定にでき、チップ
内部で発生するノイズの発生タイミングを一定にできる
という効果が得られる。
【００５４】次に、図１中のコンパレータレプリカ１３
及び図３中のコンパレータ２２における遅延時間の調整
方法の具体例について説明する。
及び図３中のコンパレータ２２における遅延時間の調整
方法の具体例について説明する。
【００５５】２つのクロックの位相を比較する位相比較
回路から出力される制御信号を受けて遅延時間を調整す
る回路としては、ＰＬＬやＤＬＬなどで用いられている
一般的な方式をそのまま用いることができる。例えば、
IEEE Journal of Solid-State Circuits. Vol.34, No.1
1, November 1999 “A 2.5-V, 333-Mb/s/pin, 1-Gbit,
Double-Data-Rate Synchronous DRAM”（公知文献１）
で行われているように、位相比較回路から出力される制
御信号をチャージポンプに供給し、チャージポンプでは
位相比較回路の出力信号に応じた値を有する直流電圧を
発生させ、この直流電圧を遅延線に対して電源電圧とし
て供給することにより、遅延線における遅延時間を調整
する方式を用いることができる。
回路から出力される制御信号を受けて遅延時間を調整す
る回路としては、ＰＬＬやＤＬＬなどで用いられている
一般的な方式をそのまま用いることができる。例えば、
IEEE Journal of Solid-State Circuits. Vol.34, No.1
1, November 1999 “A 2.5-V, 333-Mb/s/pin, 1-Gbit,
Double-Data-Rate Synchronous DRAM”（公知文献１）
で行われているように、位相比較回路から出力される制
御信号をチャージポンプに供給し、チャージポンプでは
位相比較回路の出力信号に応じた値を有する直流電圧を
発生させ、この直流電圧を遅延線に対して電源電圧とし
て供給することにより、遅延線における遅延時間を調整
する方式を用いることができる。
【００５６】図４（ａ）は、チャージポンプを用いて図
１中のコンパレータレプリカ１３の遅延時間の調整を行
う場合の回路構成例を示している。位相比較回路２０か
ら出力される制御信号はチャージポンプ２３に供給さ
れ、このチャージポンプ２３からは制御信号に応じた値
の直流電圧が出力される。そして、この直流電圧がコン
パレータレプリカ１３に対し電源電圧として供給される
ことにより、コンパレータレプリカ１３の遅延時間が調
整される。
１中のコンパレータレプリカ１３の遅延時間の調整を行
う場合の回路構成例を示している。位相比較回路２０か
ら出力される制御信号はチャージポンプ２３に供給さ
れ、このチャージポンプ２３からは制御信号に応じた値
の直流電圧が出力される。そして、この直流電圧がコン
パレータレプリカ１３に対し電源電圧として供給される
ことにより、コンパレータレプリカ１３の遅延時間が調
整される。
【００５７】図４（ｂ）は、チャージポンプを用いて図
３中のコンパレータ２２の遅延時間の調整を行う場合の
回路構成例を示している。この回路では図４（ａ）の場
合と同様に、チャージポンプ２３から出力される制御信
号に応じた値の直流電圧がコンパレータ２２に電源電圧
として供給されることにより、コンパレータ２２の遅延
時間が調整される。
３中のコンパレータ２２の遅延時間の調整を行う場合の
回路構成例を示している。この回路では図４（ａ）の場
合と同様に、チャージポンプ２３から出力される制御信
号に応じた値の直流電圧がコンパレータ２２に電源電圧
として供給されることにより、コンパレータ２２の遅延
時間が調整される。
【００５８】なお、図１の場合のように、コンパレータ
レプリカ１３の遅延時間の調整を行う場合に、コンパレ
ータレプリカ１３には、例えば図５に示すように複数個
のインバータ２４を直列接続して構成されたインバータ
チェーン２５が設けられる。
レプリカ１３の遅延時間の調整を行う場合に、コンパレ
ータレプリカ１３には、例えば図５に示すように複数個
のインバータ２４を直列接続して構成されたインバータ
チェーン２５が設けられる。
【００５９】図６は、図１中のコンパレータレプリカ１
３の他の具体例を示している。このコンパレータレプリ
カ１３は、例えばIEEE Journal of Solid-State Circui
ts.Vol.34, No.4, April 1999 “Source-Synchronizati
on and Timing Vernier Techniques for 1.2 GB/s SLDR
AM Interface”（公知文献２）で行われているように、
基本的には複数個のインバータ２６を直列接続して構成
された遅延回路を用い、各インバータ２６のソースと電
源ノードとの間に電流制限素子として機能するＭＯＳＦ
ＥＴを挿入し、これら各ＭＯＳＦＥＴのゲートに前記チ
ャージポンプから出力される直流電圧及びこの直流電圧
に応じてその値が変化する直流電圧を供給することによ
って電流制限素子として機能するＭＯＳＦＥＴの抵抗値
を変え、これによって各インバータ２６における遅延時
間を調整するようにしたものである。
３の他の具体例を示している。このコンパレータレプリ
カ１３は、例えばIEEE Journal of Solid-State Circui
ts.Vol.34, No.4, April 1999 “Source-Synchronizati
on and Timing Vernier Techniques for 1.2 GB/s SLDR
AM Interface”（公知文献２）で行われているように、
基本的には複数個のインバータ２６を直列接続して構成
された遅延回路を用い、各インバータ２６のソースと電
源ノードとの間に電流制限素子として機能するＭＯＳＦ
ＥＴを挿入し、これら各ＭＯＳＦＥＴのゲートに前記チ
ャージポンプから出力される直流電圧及びこの直流電圧
に応じてその値が変化する直流電圧を供給することによ
って電流制限素子として機能するＭＯＳＦＥＴの抵抗値
を変え、これによって各インバータ２６における遅延時
間を調整するようにしたものである。
【００６０】すなわち、図６において、各インバータ２
６では、電源ノードと出力ノードとの間に２個のＰＭＯ
ＳＦＥＴ ＱＰ１，ＱＰ２が直列に挿入され、出力ノー
ドと接地ノードとの間には２個のＮＭＯＳＦＥＴ ＱＮ
１，ＱＮ２が直列に挿入され、それぞれ１個のＮＭＯＳ
ＦＥＴ（本例ではＮＭＯＳＦＥＴ ＱＮ２）のゲートに
はチャージポンプ２３（図４（ａ）に図示）の出力電圧
が供給され、それぞれ１個のＰＭＯＳＦＥＴ（本例では
ＰＭＯＳＦＥＴ ＱＰ１）のゲートには、ＰＭＯＳＦＥ
Ｔ ＱＰ２１及びＮＭＯＳＦＥＴ ＱＮ２１からなり、
チャージポンプ２３の出力電圧を受けるカレントミラー
回路の出力電圧が供給される。
６では、電源ノードと出力ノードとの間に２個のＰＭＯ
ＳＦＥＴ ＱＰ１，ＱＰ２が直列に挿入され、出力ノー
ドと接地ノードとの間には２個のＮＭＯＳＦＥＴ ＱＮ
１，ＱＮ２が直列に挿入され、それぞれ１個のＮＭＯＳ
ＦＥＴ（本例ではＮＭＯＳＦＥＴ ＱＮ２）のゲートに
はチャージポンプ２３（図４（ａ）に図示）の出力電圧
が供給され、それぞれ１個のＰＭＯＳＦＥＴ（本例では
ＰＭＯＳＦＥＴ ＱＰ１）のゲートには、ＰＭＯＳＦＥ
Ｔ ＱＰ２１及びＮＭＯＳＦＥＴ ＱＮ２１からなり、
チャージポンプ２３の出力電圧を受けるカレントミラー
回路の出力電圧が供給される。
【００６１】このような構成により、各インバータ２６
内のＰＭＯＳＦＥＴ ＱＰ１及びＮＭＯＳＦＥＴ ＱＮ
２のオン抵抗がチャージポンプ２３の出力電圧に応じて
変化することにより、各インバータ２６の遅延時間が制
御される。
内のＰＭＯＳＦＥＴ ＱＰ１及びＮＭＯＳＦＥＴ ＱＮ
２のオン抵抗がチャージポンプ２３の出力電圧に応じて
変化することにより、各インバータ２６の遅延時間が制
御される。
【００６２】なお、上記説明では電流制限素子として機
能するＭＯＳＦＥＴ（ＰＭＯＳＦＥＴ ＱＰ１，ＮＭＯ
ＳＦＥＴ ＱＮ２）をＰチャネル側及びＮチャル側の両
方に設ける場合について説明したが、これはいずれか一
方側のみに設けるように回路を変更してもよい。
能するＭＯＳＦＥＴ（ＰＭＯＳＦＥＴ ＱＰ１，ＮＭＯ
ＳＦＥＴ ＱＮ２）をＰチャネル側及びＮチャル側の両
方に設ける場合について説明したが、これはいずれか一
方側のみに設けるように回路を変更してもよい。
【００６３】図７は、図１中のコンパレータレプリカ１
３のさらに他の具体例を示している。このコンパレータ
レプリカ１３は、例えば先の公知文献１に記載されてい
るように、位相比較回路から出力される制御信号をカウ
ントするカウンタを持ち、このカウンタのカウント状態
に応じて、信号を遅延する遅延素子の個数を調整するこ
とにより遅延時間を調整するようにしたものである。
３のさらに他の具体例を示している。このコンパレータ
レプリカ１３は、例えば先の公知文献１に記載されてい
るように、位相比較回路から出力される制御信号をカウ
ントするカウンタを持ち、このカウンタのカウント状態
に応じて、信号を遅延する遅延素子の個数を調整するこ
とにより遅延時間を調整するようにしたものである。
【００６４】すなわち、前記位相比較回路２０（図１中
に図示）から出力される制御信号はカウンタ２７によっ
てカウントされる。一方、それぞれ遅延素子として機能
する複数個のインバータ２８が直列接続されてインバー
タチェーン２９が構成されている。インバータチェーン
２９内の異なる２個のインバータの出力ノードには２個
のスイッチ３０、３１それぞれの各一端が接続され、こ
の２個のスイッチ３０、３１の他端は共通接続されてい
る。そして、上記２個のスイッチ３０、３１は、カウン
タ２７の異なる２つのカウント出力ノードから出力され
る制御信号に応じて導通制御される。
に図示）から出力される制御信号はカウンタ２７によっ
てカウントされる。一方、それぞれ遅延素子として機能
する複数個のインバータ２８が直列接続されてインバー
タチェーン２９が構成されている。インバータチェーン
２９内の異なる２個のインバータの出力ノードには２個
のスイッチ３０、３１それぞれの各一端が接続され、こ
の２個のスイッチ３０、３１の他端は共通接続されてい
る。そして、上記２個のスイッチ３０、３１は、カウン
タ２７の異なる２つのカウント出力ノードから出力され
る制御信号に応じて導通制御される。
【００６５】このような構成でなるコンパレータレプリ
カ１３では、位相比較回路２０から出力される制御信号
に応じて、カウンタ２７の異なる２つのカウント出力ノ
ードのいずれか一方から出力される制御信号が活性化さ
れ、この活性化された制御信号を受ける２個のスイッチ
３０、３１のいずれか一方が導通して、対応するインバ
ータ２８からの出力が次段の回路に供給される。
カ１３では、位相比較回路２０から出力される制御信号
に応じて、カウンタ２７の異なる２つのカウント出力ノ
ードのいずれか一方から出力される制御信号が活性化さ
れ、この活性化された制御信号を受ける２個のスイッチ
３０、３１のいずれか一方が導通して、対応するインバ
ータ２８からの出力が次段の回路に供給される。
【００６６】ここで、スイッチ３０、３１が導通した時
に、スイッチ３０又は３１を介して出力される信号は、
それぞれの伝達経路に存在するインバータの個数が異な
るので、入力信号、すなわちクロックＣＬＫ２に対する
遅延時間が異なる。このようにして遅延時間を調整する
ことができる。
に、スイッチ３０又は３１を介して出力される信号は、
それぞれの伝達経路に存在するインバータの個数が異な
るので、入力信号、すなわちクロックＣＬＫ２に対する
遅延時間が異なる。このようにして遅延時間を調整する
ことができる。
【００６７】また、第２の実施の形態の場合、コンパレ
ータ２２として電圧を比較する電圧比較回路と、その後
段に設けられた遅延回路とで構成する場合に、この遅延
回路として図５乃至図７に示すような構成の回路を用い
るようにすればよい。
ータ２２として電圧を比較する電圧比較回路と、その後
段に設けられた遅延回路とで構成する場合に、この遅延
回路として図５乃至図７に示すような構成の回路を用い
るようにすればよい。
【００６８】ところで、先に説明したようにアナログ回
路からなるコンパレータの遅延時間はＰＶＴバラツキに
より変動する。先の図２２から分かるように、特にプロ
セスバラツキの影響が大きいが、プロセスバラツキは基
本的には動作途中での変動はなく、一度補償してしまえ
ば、動作途中で調整する必要はない。従って、電源投入
時に一度調整すれば、後は温度及び電圧による影響分の
みを調整すればよい。
路からなるコンパレータの遅延時間はＰＶＴバラツキに
より変動する。先の図２２から分かるように、特にプロ
セスバラツキの影響が大きいが、プロセスバラツキは基
本的には動作途中での変動はなく、一度補償してしまえ
ば、動作途中で調整する必要はない。従って、電源投入
時に一度調整すれば、後は温度及び電圧による影響分の
みを調整すればよい。
【００６９】近年、ＬＳＩは外部供給電源電圧に対し
て、降圧した内部電源電圧を用いており、電源電圧の変
動も急速な変動は起こらない。また、温度の変動速度
は、同期回路の動作速度と比較すると非常に遅い。従っ
て、温度及び電圧の変動に対する調整は常に行う必要は
なく、一定の間隔をおいて、同期誤差が仕様から著しく
離れることがない程度に、間欠的に行うことができる。
て、降圧した内部電源電圧を用いており、電源電圧の変
動も急速な変動は起こらない。また、温度の変動速度
は、同期回路の動作速度と比較すると非常に遅い。従っ
て、温度及び電圧の変動に対する調整は常に行う必要は
なく、一定の間隔をおいて、同期誤差が仕様から著しく
離れることがない程度に、間欠的に行うことができる。
【００７０】次に、遅延時間の調整を間欠的に行う場合
の実施の形態について以下に説明する。
の実施の形態について以下に説明する。
【００７１】図８は、この発明のミラータイプＤＬＬの
第３の実施の形態による構成を示すブロック図である。
なお、この図８に示すミラータイプＤＬＬの基本的な構
成は図１の場合と同様なので、図１と対応する個所には
同じ符号を付してその説明は省略し、図１と異なる点の
みを以下に説明する。
第３の実施の形態による構成を示すブロック図である。
なお、この図８に示すミラータイプＤＬＬの基本的な構
成は図１の場合と同様なので、図１と対応する個所には
同じ符号を付してその説明は省略し、図１と異なる点の
みを以下に説明する。
【００７２】図８のミラータイプＤＬＬが図１のものと
異なる点は、新たに分周回路３２及びＡＮＤ論理回路３
３が追加されている点である。
異なる点は、新たに分周回路３２及びＡＮＤ論理回路３
３が追加されている点である。
【００７３】上記分周回路３２には入力バッファ１１か
ら出力されるクロックＣＬＫ１が入力され、分周回路３
２はこのクロックＣＬＫ１を所定の分周比で分周して出
力する。この分周回路３２の分周出力はＡＮＤ論理回路
３３に入力される。このＡＮＤ論理回路３３の出力信号
はコンパレータレプリカ１３に供給されている。
ら出力されるクロックＣＬＫ１が入力され、分周回路３
２はこのクロックＣＬＫ１を所定の分周比で分周して出
力する。この分周回路３２の分周出力はＡＮＤ論理回路
３３に入力される。このＡＮＤ論理回路３３の出力信号
はコンパレータレプリカ１３に供給されている。
【００７４】この実施の形態によるミラータイプＤＬＬ
では、位相比較回路２０から出力される制御信号は、Ａ
ＮＤ論理回路３３によって分周回路３２の分周出力と論
理が取られた後にコンパレータレプリカ１３に供給され
る。
では、位相比較回路２０から出力される制御信号は、Ａ
ＮＤ論理回路３３によって分周回路３２の分周出力と論
理が取られた後にコンパレータレプリカ１３に供給され
る。
【００７５】このような構成によれば、分周回路３２の
分周出力が活性化されている期間にのみ、位相比較回路
２０から出力される制御信号がコンパレータレプリカ１
３に入力するので、コンパレータレプリカ１３における
遅延時間の調整動作が分周回路３２の分周出力に応じて
間欠的に制御されるようになる。
分周出力が活性化されている期間にのみ、位相比較回路
２０から出力される制御信号がコンパレータレプリカ１
３に入力するので、コンパレータレプリカ１３における
遅延時間の調整動作が分周回路３２の分周出力に応じて
間欠的に制御されるようになる。
【００７６】図９は、この発明のミラータイプＤＬＬの
第４の実施の形態による構成を示すブロック図である。
なお、この図９に示すミラータイプＤＬＬの基本的な構
成は図３の場合と同様なので、図３と対応する個所には
同じ符号を付してその説明は省略し、図３と異なる点の
みを以下に説明する。
第４の実施の形態による構成を示すブロック図である。
なお、この図９に示すミラータイプＤＬＬの基本的な構
成は図３の場合と同様なので、図３と対応する個所には
同じ符号を付してその説明は省略し、図３と異なる点の
みを以下に説明する。
【００７７】図９のミラータイプＤＬＬが図３のものと
異なる点は、図８の場合と同様に、新たに分周回路３２
及びＡＮＤ論理回路３３が追加されている点である。こ
れら分周回路３２及びＡＮＤ論理回路３３については、
図８の実施の形態において説明したので、その説明は省
略する。
異なる点は、図８の場合と同様に、新たに分周回路３２
及びＡＮＤ論理回路３３が追加されている点である。こ
れら分周回路３２及びＡＮＤ論理回路３３については、
図８の実施の形態において説明したので、その説明は省
略する。
【００７８】この実施の形態の場合には、分周回路３２
の分周出力が活性化されている期間にのみ、位相比較回
路２０から出力される制御信号がコンパレータ２２に入
力するので、コンパレータ２２における遅延時間の調整
動作が分周回路３２の分周出力に応じて間欠的に制御さ
れるようになる。
の分周出力が活性化されている期間にのみ、位相比較回
路２０から出力される制御信号がコンパレータ２２に入
力するので、コンパレータ２２における遅延時間の調整
動作が分周回路３２の分周出力に応じて間欠的に制御さ
れるようになる。
【００７９】なお、上記第３、第４の実施の形態では、
入力バッファ１１からの出力クロックＣＬＫ１を分周回
路３２で分周してＡＮＤ論理回路３３に供給する場合に
ついて説明したが、これは外部クロック、コンパレータ
１６または２２から出力される内部クロックなどを分周
回路３２で分周してＡＮＤ論理回路３３に供給するよう
に回路を変更しても同様の効果が得られる。
入力バッファ１１からの出力クロックＣＬＫ１を分周回
路３２で分周してＡＮＤ論理回路３３に供給する場合に
ついて説明したが、これは外部クロック、コンパレータ
１６または２２から出力される内部クロックなどを分周
回路３２で分周してＡＮＤ論理回路３３に供給するよう
に回路を変更しても同様の効果が得られる。
【００８０】図１０は、この発明のミラータイプＤＬＬ
の第５の実施の形態による構成を示すブロック図であ
る。なお、この図１０に示すミラータイプＤＬＬの基本
的な構成は図１の場合と同様なので、図１と対応する個
所には同じ符号を付してその説明は省略し、図１と異な
る点のみを以下に説明する。
の第５の実施の形態による構成を示すブロック図であ
る。なお、この図１０に示すミラータイプＤＬＬの基本
的な構成は図１の場合と同様なので、図１と対応する個
所には同じ符号を付してその説明は省略し、図１と異な
る点のみを以下に説明する。
【００８１】図１０のミラータイプＤＬＬが図１のもの
と異なる点は、新たに２個の分周回路３４、３５が追加
されている点である。
と異なる点は、新たに２個の分周回路３４、３５が追加
されている点である。
【００８２】一方の分周回路３４は、コンパレータ１６
と自己調整フィードバック制御回路１８内のＩ／Ｏレプ
リカ１９との間の経路の途中に挿入され、他方の分周回
路３５は、入力バッファ１１と自己調整フィードバック
制御回路１８内の位相比較回路２０との間のクロックＣ
ＬＫ１の伝達経路の途中に挿入されている。
と自己調整フィードバック制御回路１８内のＩ／Ｏレプ
リカ１９との間の経路の途中に挿入され、他方の分周回
路３５は、入力バッファ１１と自己調整フィードバック
制御回路１８内の位相比較回路２０との間のクロックＣ
ＬＫ１の伝達経路の途中に挿入されている。
【００８３】このような構成によれば、位相比較回路２
０に入力される２つのクロックの周期が図１の場合に比
べて長くなるので、コンパレータレプリカ１３における
遅延時間の調整動作が間欠的に制御されるようになる。
０に入力される２つのクロックの周期が図１の場合に比
べて長くなるので、コンパレータレプリカ１３における
遅延時間の調整動作が間欠的に制御されるようになる。
【００８４】図１１は、この発明のミラータイプＤＬＬ
の第５の実施の形態による構成を示すブロック図であ
る。なお、この図１１に示すミラータイプＤＬＬの基本
的な構成は図３の場合と同様なので、図３と対応する個
所には同じ符号を付してその説明は省略し、図３と異な
る点のみを以下に説明する。
の第５の実施の形態による構成を示すブロック図であ
る。なお、この図１１に示すミラータイプＤＬＬの基本
的な構成は図３の場合と同様なので、図３と対応する個
所には同じ符号を付してその説明は省略し、図３と異な
る点のみを以下に説明する。
【００８５】図１１のミラータイプＤＬＬが図３のもの
と異なる点は、図１０の場合と同様に、新たに２個の分
周回路３４、３５が追加されている点である。この２個
の分周回路３３、３４については、図１０の実施の形態
において説明したので、その説明は省略する。
と異なる点は、図１０の場合と同様に、新たに２個の分
周回路３４、３５が追加されている点である。この２個
の分周回路３３、３４については、図１０の実施の形態
において説明したので、その説明は省略する。
【００８６】この実施の形態の場合には、位相比較回路
２０に入力される２つのクロックの周期が図３の場合に
比べて長くなるので、コンパレータ２２における遅延時
間の調整動作が間欠的に制御されるようになる。
２０に入力される２つのクロックの周期が図３の場合に
比べて長くなるので、コンパレータ２２における遅延時
間の調整動作が間欠的に制御されるようになる。
【００８７】ところで、ＤＲＡＭ（Dynamic Random Acc
ess Memory）ではセルフリフレッシュと呼ばれ、ダイナ
ミック型メモリセルに記憶されているデータをセンスア
ンプで読み出した後、元のメモリセルに再格納する制御
が行われている。従来から、このセルフリフレッシュ中
にＤＬＬの動作を停止させて消費電流の削減を図るよう
にしているが、セルフリフレッシュ中以外でもＩ／Ｏに
おけるデータの送受信がなければ、ＤＬＬの動作を停止
させることができる。すなわち、チップがリード・コマ
ンドを受け取ってからＤＬＬの動作を開始しても、実際
にチップからデータが出力されるまでにＤＬＬの動作が
ロック（外部クロックに同期した内部クロックが得られ
る状態）しているからである。
ess Memory）ではセルフリフレッシュと呼ばれ、ダイナ
ミック型メモリセルに記憶されているデータをセンスア
ンプで読み出した後、元のメモリセルに再格納する制御
が行われている。従来から、このセルフリフレッシュ中
にＤＬＬの動作を停止させて消費電流の削減を図るよう
にしているが、セルフリフレッシュ中以外でもＩ／Ｏに
おけるデータの送受信がなければ、ＤＬＬの動作を停止
させることができる。すなわち、チップがリード・コマ
ンドを受け取ってからＤＬＬの動作を開始しても、実際
にチップからデータが出力されるまでにＤＬＬの動作が
ロック（外部クロックに同期した内部クロックが得られ
る状態）しているからである。
【００８８】図８または図９に示すＤＬＬがＤＲＡＭに
内蔵されているものであると、データの送受信がないと
きでも、温度変化などの影響をなくすために、フィード
バックに必要な回路部分のみを通常の周期よりも長い周
期で間欠的に動作させれば、図８においてはコンパレー
タレプリカ１３の遅延時間をコンパレータ１６の遅延時
間と実質的に等しく、図９においてはコンパレータ２２
の遅延時間をコンパレータレプリカ２１の遅延時間と実
質的に等しく保ちつつ、低消費電力化も図ることができ
る。
内蔵されているものであると、データの送受信がないと
きでも、温度変化などの影響をなくすために、フィード
バックに必要な回路部分のみを通常の周期よりも長い周
期で間欠的に動作させれば、図８においてはコンパレー
タレプリカ１３の遅延時間をコンパレータ１６の遅延時
間と実質的に等しく、図９においてはコンパレータ２２
の遅延時間をコンパレータレプリカ２１の遅延時間と実
質的に等しく保ちつつ、低消費電力化も図ることができ
る。
【００８９】また、以上と同様のことがセルフリフレッ
シュ中についてもいえる。セルフリフレッシュからイグ
ジット（exit）したら直ちにロックできるようにするた
めに、セルフリフレッシュ中にもチップ温度の変化によ
る遅延時間を補償し続けることが望ましい。この場合、
セルフリフレッシュ中に間欠的に外部クロックを取り込
み、ＤＬＬでフィードバック動作を行わせる必要があ
る。このような間欠動作を行わせるためには、図１２に
示すように外部クロックが入力される入力バッファ４
１、この入力バッファ４１の出力クロックを分周する分
周回路４２からなる起動回路を設け、分周回路４２から
出力されるクロックが、前記図８または図９中の分周回
路３１の出力の代わりに、ＡＮＤ論理回路３２に入力さ
れる。セルフリフレッシュからイグジットしたら、分周
回路４２の出力をＡＮＤ論理回路３２に入力する代わり
に、図示しない手段によってＡＮＤ論理回路３２に対し
てＨレベルの信号を入力すれば、位相比較回路２０の出
力がコンパレータレプリカ１３又はコンパレータ２２に
供給され、セルフリフレッシュ中よりも短い周期で遅延
時間の調整動作が行われる。
シュ中についてもいえる。セルフリフレッシュからイグ
ジット（exit）したら直ちにロックできるようにするた
めに、セルフリフレッシュ中にもチップ温度の変化によ
る遅延時間を補償し続けることが望ましい。この場合、
セルフリフレッシュ中に間欠的に外部クロックを取り込
み、ＤＬＬでフィードバック動作を行わせる必要があ
る。このような間欠動作を行わせるためには、図１２に
示すように外部クロックが入力される入力バッファ４
１、この入力バッファ４１の出力クロックを分周する分
周回路４２からなる起動回路を設け、分周回路４２から
出力されるクロックが、前記図８または図９中の分周回
路３１の出力の代わりに、ＡＮＤ論理回路３２に入力さ
れる。セルフリフレッシュからイグジットしたら、分周
回路４２の出力をＡＮＤ論理回路３２に入力する代わり
に、図示しない手段によってＡＮＤ論理回路３２に対し
てＨレベルの信号を入力すれば、位相比較回路２０の出
力がコンパレータレプリカ１３又はコンパレータ２２に
供給され、セルフリフレッシュ中よりも短い周期で遅延
時間の調整動作が行われる。
【００９０】図１３は、上記図１２に示す起動回路の替
わりに使用される他の起動回路の構成例を示している。
この起動回路は、起動専用の内部クロック発生回路４３
からなり、前記図８または図９中の分周回路３１の出力
の代わりに、この内部クロック発生回路４３で発生され
るクロックがＡＮＤ論理回路３２に入力される。この場
合にも、セルフリフレッシュからイグジットしたら、内
部クロック発生回路４３の出力をＡＮＤ論理回路３２に
入力する代わりに、ＡＮＤ論理回路３２に対してＨレベ
ルの信号を入力すれば、位相比較回路２０の出力がコン
パレータレプリカ１３又はコンパレータ２２に供給さ
れ、セルフリフレッシュ中よりも短い周期で遅延時間の
調整動作が行われる。
わりに使用される他の起動回路の構成例を示している。
この起動回路は、起動専用の内部クロック発生回路４３
からなり、前記図８または図９中の分周回路３１の出力
の代わりに、この内部クロック発生回路４３で発生され
るクロックがＡＮＤ論理回路３２に入力される。この場
合にも、セルフリフレッシュからイグジットしたら、内
部クロック発生回路４３の出力をＡＮＤ論理回路３２に
入力する代わりに、ＡＮＤ論理回路３２に対してＨレベ
ルの信号を入力すれば、位相比較回路２０の出力がコン
パレータレプリカ１３又はコンパレータ２２に供給さ
れ、セルフリフレッシュ中よりも短い周期で遅延時間の
調整動作が行われる。
【００９１】図１４は、上記図１２に示す起動回路の替
わりに使用される他の起動回路の構成例を示している。
ＤＲＡＭでは、セルフリフレッシュ動作を制御するため
に、セルフリフレッシュ周期を決めるタイマーとして、
チップ内にタイマー付きクロック発生回路や、温度モニ
ター付きのクロック発生回路が内蔵されている。図１４
に示す起動回路は、このセルフリフレッシュ周期を決め
るタイマー回路４４を起動回路としても使用するように
したものである。このタイマー回路４４から出力される
一方のクロックが、前記図８または図９中の分周回路３
１の出力の代わりにＡＮＤ論理回路３２に起動信号とし
て入力される。タイマー回路４４から出力される他方の
クロックは、セルフリフレッシュ起動信号としてセルフ
リフレッシュ動作を制御する回路に入力される。この場
合にも、セルフリフレッシュからイグジットしたら、タ
イマー回路４４の出力をＡＮＤ論理回路３２に入力する
代わりに、ＡＮＤ論理回路３２に対してＨレベルの信号
を入力すれば、位相比較回路２０の出力がコンパレータ
レプリカ１３又はコンパレータ２２に供給され、セルフ
リフレッシュ中よりも短い周期で遅延時間の調整動作が
行われる。
わりに使用される他の起動回路の構成例を示している。
ＤＲＡＭでは、セルフリフレッシュ動作を制御するため
に、セルフリフレッシュ周期を決めるタイマーとして、
チップ内にタイマー付きクロック発生回路や、温度モニ
ター付きのクロック発生回路が内蔵されている。図１４
に示す起動回路は、このセルフリフレッシュ周期を決め
るタイマー回路４４を起動回路としても使用するように
したものである。このタイマー回路４４から出力される
一方のクロックが、前記図８または図９中の分周回路３
１の出力の代わりにＡＮＤ論理回路３２に起動信号とし
て入力される。タイマー回路４４から出力される他方の
クロックは、セルフリフレッシュ起動信号としてセルフ
リフレッシュ動作を制御する回路に入力される。この場
合にも、セルフリフレッシュからイグジットしたら、タ
イマー回路４４の出力をＡＮＤ論理回路３２に入力する
代わりに、ＡＮＤ論理回路３２に対してＨレベルの信号
を入力すれば、位相比較回路２０の出力がコンパレータ
レプリカ１３又はコンパレータ２２に供給され、セルフ
リフレッシュ中よりも短い周期で遅延時間の調整動作が
行われる。
【００９２】なお、上記各実施の形態では、この発明を
アナログ動作するミラータイプＤＬＬに実施した場合に
ついて説明したが、デジタル動作するデジタルミラータ
イプＤＬＬに適用できることはもちろんである。デジタ
ルミラータイプＤＬＬであってもＰＶＴバラツキが生じ
ることがあり、デジタルミラータイプＤＬＬに本発明を
適用すればこのようなＰＶＴバラツキによる内部クロッ
クの同期ずれの発生を防止することができ、高精度な同
期特性を得ることができる。
アナログ動作するミラータイプＤＬＬに実施した場合に
ついて説明したが、デジタル動作するデジタルミラータ
イプＤＬＬに適用できることはもちろんである。デジタ
ルミラータイプＤＬＬであってもＰＶＴバラツキが生じ
ることがあり、デジタルミラータイプＤＬＬに本発明を
適用すればこのようなＰＶＴバラツキによる内部クロッ
クの同期ずれの発生を防止することができ、高精度な同
期特性を得ることができる。
【００９３】図１５は、この発明をデジタルミラータイ
プＤＬＬに適用した、この発明の第７の実施の形態によ
る構成を示すブロック図である。デジタルミラータイプ
ＤＬＬの基本的な構成については、例えば本出願人によ
る特開平１０−６９３２６号で提案されているＳＴＢＤ
（synchronous Traced Backwards Delay）が知られてい
る。このＳＴＢＤは、入力バッフア（Input buffer）１
１、ディレイモニタとしてのＩ／Ｏレプリカ１２、多段
縦続接続された複数の単位遅延ユニットを有する前進パ
ルス用遅延線（forward delay line）ＦＤＬ、前進パル
ス用遅延線内の単位遅延ユニットと同数の多段縦続接続
された複数の単位遅延ユニットを有する後退パルス用遅
延線（backward delay line）ＢＤＬ等から構成されて
おり、図１５のデジタルミラータイプＤＬＬでは、さら
に後退パルス用遅延線ＢＤＬの出力が入力され、遅延時
間が可変の遅延調整回路（delay cont）６１が設けられ
ている。そして、この遅延調整回路６１の出力が内部ク
ロックとしてＤＱバッファ１７に供給される。なお、図
１５中のその他の回路において、図１や図３と対応する
個所には同じ符号を付してその説明は省略する。
プＤＬＬに適用した、この発明の第７の実施の形態によ
る構成を示すブロック図である。デジタルミラータイプ
ＤＬＬの基本的な構成については、例えば本出願人によ
る特開平１０−６９３２６号で提案されているＳＴＢＤ
（synchronous Traced Backwards Delay）が知られてい
る。このＳＴＢＤは、入力バッフア（Input buffer）１
１、ディレイモニタとしてのＩ／Ｏレプリカ１２、多段
縦続接続された複数の単位遅延ユニットを有する前進パ
ルス用遅延線（forward delay line）ＦＤＬ、前進パル
ス用遅延線内の単位遅延ユニットと同数の多段縦続接続
された複数の単位遅延ユニットを有する後退パルス用遅
延線（backward delay line）ＢＤＬ等から構成されて
おり、図１５のデジタルミラータイプＤＬＬでは、さら
に後退パルス用遅延線ＢＤＬの出力が入力され、遅延時
間が可変の遅延調整回路（delay cont）６１が設けられ
ている。そして、この遅延調整回路６１の出力が内部ク
ロックとしてＤＱバッファ１７に供給される。なお、図
１５中のその他の回路において、図１や図３と対応する
個所には同じ符号を付してその説明は省略する。
【００９４】前進パルス用遅延線ＦＤＬは、Ｉ／Ｏレプ
リカ１２と入力バッフア１１の出力を受け、Ｉ／Ｏレプ
リカ１２からの出力レベルの遷移時にＩ／Ｏレプリカ１
２からの出力を多段縦続接続された複数の単位遅延ユニ
ットで順次遅延し、その後の入力バッフア１１の出力レ
ベルの遷移時に遅延動作を停止する。後退パルス用遅延
線ＢＤＬは、入力バッフア１１の出力を受け、前進パル
ス用遅延線ＦＤＬにおける遅延動作の停止後に、入力バ
ッフア１１の出力を、前進パルス用遅延線ＦＤＬ内でＩ
／Ｏレプリカ１２からの出力が伝播した単位遅延ユニッ
トの段数と同じ段数の単位遅延ユニットを介して順次遅
延する。従って、後退パルス用遅延線ＢＤＬにおける信
号遅延は前進パルス用遅延線ＦＤＬと同じになる。
リカ１２と入力バッフア１１の出力を受け、Ｉ／Ｏレプ
リカ１２からの出力レベルの遷移時にＩ／Ｏレプリカ１
２からの出力を多段縦続接続された複数の単位遅延ユニ
ットで順次遅延し、その後の入力バッフア１１の出力レ
ベルの遷移時に遅延動作を停止する。後退パルス用遅延
線ＢＤＬは、入力バッフア１１の出力を受け、前進パル
ス用遅延線ＦＤＬにおける遅延動作の停止後に、入力バ
ッフア１１の出力を、前進パルス用遅延線ＦＤＬ内でＩ
／Ｏレプリカ１２からの出力が伝播した単位遅延ユニッ
トの段数と同じ段数の単位遅延ユニットを介して順次遅
延する。従って、後退パルス用遅延線ＢＤＬにおける信
号遅延は前進パルス用遅延線ＦＤＬと同じになる。
【００９５】ここで、遅延調整回路６１における信号遅
延時間は、位相比較回路２０の比較結果に応じて制御さ
れ、これにより例えば前進パルス用遅延線ＦＤＬと後退
パルス用遅延線ＢＤＬとの間に生じるＰＶＴバラツキな
どによる同期誤差を抑制することができる。
延時間は、位相比較回路２０の比較結果に応じて制御さ
れ、これにより例えば前進パルス用遅延線ＦＤＬと後退
パルス用遅延線ＢＤＬとの間に生じるＰＶＴバラツキな
どによる同期誤差を抑制することができる。
【００９６】
【発明の効果】以上説明したようにこの発明の同期信号
発生回路によれば、アナログ動作するミラータイプＤＬ
Ｌが持つ、量子化誤差が発生しない、高い精度が期待で
きるという優れた特性を有する上に、製造プロセス、使
用電圧及び動作温度などによって遅延時間が変動するこ
とを補償することができるので、高精度な同期特性を得
ることができる。
発生回路によれば、アナログ動作するミラータイプＤＬ
Ｌが持つ、量子化誤差が発生しない、高い精度が期待で
きるという優れた特性を有する上に、製造プロセス、使
用電圧及び動作温度などによって遅延時間が変動するこ
とを補償することができるので、高精度な同期特性を得
ることができる。
【図１】この発明の第１の実施の形態によるミラータイ
プＤＬＬの構成を示すブロック図。
プＤＬＬの構成を示すブロック図。
【図２】図１のミラータイプＤＬＬの動作の一例を示す
信号波形図。
信号波形図。
【図３】この発明の第２の実施の形態によるミラータイ
プＤＬＬの構成を示すブロック図。
プＤＬＬの構成を示すブロック図。
【図４】図１及び図２のミラータイプＤＬＬにおいて遅
延時間を調整するための具体的な回路例を示す図。
延時間を調整するための具体的な回路例を示す図。
【図５】図１及び図２のミラータイプＤＬＬにおいて遅
延時間を調整するための具体的な回路例を示す図。
延時間を調整するための具体的な回路例を示す図。
【図６】図１及び図２のミラータイプＤＬＬにおいて遅
延時間を調整するための具体的な回路例を示す図。
延時間を調整するための具体的な回路例を示す図。
【図７】図１及び図２のミラータイプＤＬＬにおいて遅
延時間を調整するための具体的な回路例を示す図。
延時間を調整するための具体的な回路例を示す図。
【図８】この発明の第３の実施の形態によるミラータイ
プＤＬＬの構成を示すブロック図。
プＤＬＬの構成を示すブロック図。
【図９】この発明の第４の実施の形態によるミラータイ
プＤＬＬの構成を示すブロック図。
プＤＬＬの構成を示すブロック図。
【図１０】この発明の第５の実施の形態によるミラータ
イプＤＬＬの構成を示すブロック図。
イプＤＬＬの構成を示すブロック図。
【図１１】この発明の第６の実施の形態によるミラータ
イプＤＬＬの構成を示すブロック図。
イプＤＬＬの構成を示すブロック図。
【図１２】図８または図９の実施の形態において分周回
路の替わりに使用される起動回路の一構成例を示すブロ
ック図。
路の替わりに使用される起動回路の一構成例を示すブロ
ック図。
【図１３】図８または図９の実施の形態において分周回
路の替わりに使用される起動回路の他の構成例を示すブ
ロック図。
路の替わりに使用される起動回路の他の構成例を示すブ
ロック図。
【図１４】図８または図９の実施の形態において分周回
路の替わりに使用される起動回路のさらに他の構成例を
示すブロック図。
路の替わりに使用される起動回路のさらに他の構成例を
示すブロック図。
【図１５】この発明の第７の実施の形態によるミラータ
イプＤＬＬの構成を示すブロック図。
イプＤＬＬの構成を示すブロック図。
【図１６】アナログ動作する従来のミラータイプＤＬＬ
の一構成例を示すブロック図。
の一構成例を示すブロック図。
【図１７】図１６中のランプ電圧発生回路の原理を説明
するための回路図。
するための回路図。
【図１８】図１６の従来のミラータイプＤＬＬの動作の
一例を示す信号波形図。
一例を示す信号波形図。
【図１９】図１６中のコンパレータの一具体例を示す回
路図。
路図。
【図２０】図１６中のコンパレータの他の具体例を示す
回路図。
回路図。
【図２１】図２０のダイナミック型コンパレータの動作
例を示す信号波形図。
例を示す信号波形図。
【図２２】図２０のダイナミック型コンパレータにおけ
る遅延時間の変化特性を示す図。
る遅延時間の変化特性を示す図。
【図２３】図１６の従来のミラータイプＤＬＬで同期誤
差が発生する場合を説明するための信号波形図。
差が発生する場合を説明するための信号波形図。
１１…入力バッファ（Input buffer）、 １２…Ｉ／Ｏレプリカ（I/O replica）、 １３、２１…コンパレータレプリカ（Comparator repli
ca）、 １４、１５…ランプ電圧発生回路（ＲＶＧ１，ＲＶＧ
２）、 １６、２２…コンパレータ（Comparator：電圧比較回
路）、 １７…ＤＱバッファ（DQ buffer）、 １８…自己調整フィードバック制御回路（Self-calibra
tion feedback loop）， １９…Ｉ／Ｏレプリカ（I/O replica）、 ２０…位相比較回路（Phase comparator）、 ２３…チャージポンプ、 ２４、２６、２８…インバータ、 ２５、２９…インバータチェーン、 ２７…カウンタ、 ３０、３１…スイッチ、 ３２、３４、３５…分周回路、 ３３…ＡＮＤ論理回路、 ４１…入力バッファ、 ４２…分周回路、 ４３…内部クロック発生回路、 ４４…タイマー回路。
ca）、 １４、１５…ランプ電圧発生回路（ＲＶＧ１，ＲＶＧ
２）、 １６、２２…コンパレータ（Comparator：電圧比較回
路）、 １７…ＤＱバッファ（DQ buffer）、 １８…自己調整フィードバック制御回路（Self-calibra
tion feedback loop）， １９…Ｉ／Ｏレプリカ（I/O replica）、 ２０…位相比較回路（Phase comparator）、 ２３…チャージポンプ、 ２４、２６、２８…インバータ、 ２５、２９…インバータチェーン、 ２７…カウンタ、 ３０、３１…スイッチ、 ３２、３４、３５…分周回路、 ３３…ＡＮＤ論理回路、 ４１…入力バッファ、 ４２…分周回路、 ４３…内部クロック発生回路、 ４４…タイマー回路。
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｋ 5/13 Ｇ０６Ｆ 1/04 ３４０Ａ Ｈ０３Ｌ 7/00 Ｇ１１Ｃ 11/34 ３６２Ｓ 7/081 ３６３Ｍ Ｈ０３Ｌ 7/08 Ｊ Ｆターム(参考） 5B024 AA03 AA15 BA21 BA23 CA07 DA08 5B077 GG07 GG15 GG33 MM02 5B079 BC03 CC02 CC14 DD08 DD13 5J001 AA05 BB00 BB05 BB08 BB12 BB14 BB21 BB24 BB25 CC00 DD01 DD02 DD03 DD05 DD06 DD09 5J106 AA04 BB00 CC00 CC13 CC21 CC52 CC58 CC59 DD06 DD17 DD24 DD32 DD33 KK05
Claims (29)
- 【請求項１】 外部クロックが入力される入力バッファ
回路と、 上記入力バッファ回路の出力を第１の時間だけ遅延して
出力する第１の遅延回路と、 上記第１の遅延回路の出力を遅延して出力する遅延時間
が可変の第２の遅延回路と、 上記第２の遅延回路及び上記入力バッファ回路の出力を
受け、上記第２の遅延回路の出力レベルの遷移時に電位
レベルが一定の勾配で上昇を開始し、上記入力バッファ
回路の出力レベルの遷移時に電位レベルの上昇が停止す
るような第１のアナログ電圧を出力する第１の電圧発生
回路と、 少なくとも上記入力バッファ回路の出力を受け、この入
力バッファ回路の出力のレベルの遷移時に電位レベルが
一定の勾配で上昇を開始するような第２のアナログ電圧
を出力する第２の電圧発生回路と、 上記第１及び第２のアナログ電圧を比較して内部クロッ
クを発生する電圧比較回路と、 上記電圧比較回路で発生される内部クロックに同期して
動作が制御される内部回路と、 上記電圧比較回路で発生される内部クロックを上記第１
の時間と実質的に等しい時間だけ遅延して出力する第３
の遅延回路と、 上記第３の遅延回路及び上記入力バッファ回路の出力を
受け、両出力の位相を比較してその位相差に応じた制御
信号を出力する位相比較器とを具備し、 上記第２の遅延回路における遅延時間が、上記位相比較
器から出力される制御信号に基づいて調整されることを
特徴とする同期信号発生回路。 - 【請求項２】 前記第１の遅延回路における第１の時間
が、前記入力バッファ回路の前記外部クロックに対する
信号遅延時間と、前記内部回路における前記内部クロッ
クに対する信号遅延時間との和の時間に実質的に等しい
ことを特徴とする請求項１記載の同期信号発生回路。 - 【請求項３】 前記制御信号を受け、この制御信号に応
じた直流電圧を発生するチャージポンプ回路をさらに具
備し、このチャージポンプ回路で発生される直流電圧が
前記第２の遅延回路に電源電圧として供給されることを
特徴とする請求項２に記載の同期信号発生回路。 - 【請求項４】 前記第２の遅延回路が直列接続された２
個以上のインバータで構成されることを特徴とする請求
項３に記載の同期信号発生回路。 - 【請求項５】 前記制御信号を受け、この制御信号に応
じた直流電圧を発生するチャージポンプ回路をさらに具
備し、 かつ前記第２の遅延回路には直列接続された２個以上の
遅延素子が設けられ、これら複数個の各遅延素子と電源
との間には電流制限素子がそれぞれ挿入され、上記チャ
ージポンプ回路で発生される直流電圧が上記電流制限素
子に供給されることを特徴とする請求項２に記載の同期
信号発生回路。 - 【請求項６】 前記遅延素子がインバータで構成される
ことを特徴とする請求項５に記載の同期信号発生回路。 - 【請求項７】 前記制御信号を受け、この制御信号をカ
ウントするカウンタ回路をさらに具備し、このカウンタ
回路の出力に応じて前記第２の遅延回路における遅延時
間が制御されることを特徴とする請求項２に記載の同期
信号発生回路。 - 【請求項８】 前記第２の遅延回路が直列接続された２
個以上のインバータで構成され、 さらに上記２個以上のインバータの異なる出力を選択す
る選択回路をさらに具備し、前記カウンタ回路出力に応
じて上記選択回路の選択動作が制御されることを特徴と
する請求項７に記載の同期信号発生回路。 - 【請求項９】 前記位相比較器から出力される制御信号
を、前記第２の遅延回路に対し所定のタイミングで供給
する制御回路をさらに具備したことを特徴とする請求項
３ないし８のいずれか１項記載の同期信号発生回路。 - 【請求項１０】 前記制御回路は、 前記外部クロックを分周する分周回路と、 上記分周回路の出力及び前記位相比較器から出力される
制御信号とが入力され、出力が前記第２の遅延回路に入
力される論理回路とを含むことを特徴とする請求項９記
載の同期信号発生回路。 - 【請求項１１】 前記制御回路は、内部クロック発生回
路と、上記内部クロック発生回路の出力及び前記位相比
較器から出力される制御信号とが入力され、出力が前記
第２の遅延回路に入力される論理回路とを含むことを特
徴とする請求項９記載の同期信号発生回路。 - 【請求項１２】 前記内部回路が内部データを前記内部
クロックに同期して出力するＤＲＡＭに内蔵されたＤＱ
バッファ回路であり、 前記制御回路は、 ＤＲＡＭのセルフリフレッシュ動作を制御するために使
用されるリフレッシュ用クロックを発生するセルフリフ
レッシュ用クロック発生回路と、 上記リフレッシュ用クロックと前記位相比較器から出力
される制御信号とが入力され、出力が前記第２の遅延回
路に入力される論理回路とを含むことを特徴とする請求
項９記載の同期信号発生回路。 - 【請求項１３】 前記制御回路は、 前記入力バッファと前記位相比較器との間に設けられて
前記入力バッフアの出力を分周して前記位相比較器に入
力する第１の分周回路と、 前記電圧比較器と前記第３の遅延回路との間に設けられ
て前記電圧比較器の出力を分周して前記第３の遅延回路
に入力する第２の分周回路とを含むことを特徴とする請
求項９記載の同期信号発生回路。 - 【請求項１４】 前記制御回路は、電源投入後に１度の
み前記制御信号を前記第２の遅延回路に供給することを
特徴とする請求項３ないし８のいずれか１項記載の同期
信号発生回路。 - 【請求項１５】 外部クロックが入力される入力バッフ
ァ回路と、 上記入力バッファ回路の出力を第１の時間だけ遅延して
出力する第１の遅延回路と、 上記第１の遅延回路の出力を第２の時間だけ遅延して出
力する第２の遅延回路と、 上記第２の遅延回路及び上記入力バッファ回路の出力を
受け、上記第２の遅延回路の出力レベルの遷移時に電位
レベルが一定の勾配で上昇を開始し、上記入力バッファ
回路の出力レベルの遷移時に電位レベルの上昇が停止す
るような第１のアナログ電圧を出力する第１の電圧発生
回路と、 少なくとも上記入力バッファ回路の出力を受け、この入
力バッファ回路の出力のレベルの遷移時に電位レベルが
一定の勾配で上昇を開始するような第２のアナログ電圧
を出力する第２の電圧発生回路と、 上記第１及び第２のアナログ電圧を比較して内部クロッ
クを発生し、この内部クロックを遅延して出力する遅延
時間が可変の電圧比較回路と、 上記電圧比較回路で発生される内部クロックに同期して
動作が制御される内部回路と、 上記電圧比較回路で発生される内部クロックを上記第１
の時間と実質的に等しい時間だけ遅延して出力する第３
の遅延回路と、 上記第３の遅延回路及び上記入力バッファ回路の出力を
受け、両出力の位相を比較してその位相差に応じた制御
信号を出力する位相比較器とを具備し、 上記電圧比較回路における第３の時間が上記位相比較器
から出力される位相差に応じた制御信号に基づいて調整
されることを特徴とする同期信号発生回路。 - 【請求項１６】 前記第１の遅延回路における第１の時
間が、前記入力バッファ回路の前記外部クロックに対す
る信号遅延時間と、前記内部回路における前記内部クロ
ックに対する信号遅延時間との和の時間に実質的に等し
いことを特徴とする請求項１５記載の同期信号発生回
路。 - 【請求項１７】 前記制御信号を受け、この制御信号に
応じた直流電圧を発生するチャージポンプ回路をさらに
具備し、このチャージポンプ回路で発生される直流電圧
が前記電圧比較回路に電源電圧として供給されることを
特徴とする請求項１６に記載の同期信号発生回路。 - 【請求項１８】 前記電圧比較回路は第４の遅延回路を
有することを特徴とする請求項１６に記載の同期信号発
生回路。 - 【請求項１９】 前記制御信号を受け、この制御信号に
応じた直流電圧を発生するチャージポンプ回路をさらに
具備し、 かつ前記第４の遅延回路には直列接続された２個以上の
遅延素子が設けられ、これら複数個の各遅延素子と電源
との間には電流制限素子がそれぞれ挿入され、上記チャ
ージポンプ回路で発生される直流電圧が上記電流制限素
子に供給されることを特徴とする請求項１８に記載の同
期信号発生回路。 - 【請求項２０】 前記遅延素子がインバータで構成され
ることを特徴とする請求項１９に記載の同期信号発生回
路。 - 【請求項２１】 前記制御信号を受け、この制御信号を
カウントするカウンタ回路をさらに具備し、このカウン
タ回路の出力に応じて前記第４の遅延回路における信号
遅延時間が制御されることを特徴とする請求項１８に記
載の同期信号発生回路。 - 【請求項２２】 前記第４の遅延回路が直列接続された
２個以上のインバータで構成され、 さらに上記２個以上のインバータの異なる出力を選択す
る選択回路をさらに具備し、前記カウンタ回路出力に応
じて上記選択回路の選択動作が制御されることを特徴と
する請求項２１に記載の同期信号発生回路。 - 【請求項２３】 前記位相比較器から出力される制御信
号を、前記電圧比較回路に対し所定のタイミングで供給
する制御回路をさらに具備したことを特徴とする請求項
１７ないし２２のいずれか１項記載の同期信号発生回
路。 - 【請求項２４】 前記制御回路は、 前記外部クロックを分周する分周回路と、 上記分周回路の出力及び前記位相比較器から出力される
制御信号とが入力され、出力が前記電圧比較回路に入力
される論理回路とを含むことを特徴とする請求項２３記
載の同期信号発生回路。 - 【請求項２５】 前記制御回路は、 内部クロック発生回路と、 上記内部クロック発生回路の出力及び前記位相比較器か
ら出力される制御信号とが入力され、出力が前記電圧比
較回路に入力される論理回路とを含むことを特徴とする
請求項２３記載の同期信号発生回路。 - 【請求項２６】 前記内部回路が内部データを前記内部
クロックに同期して出力するＤＲＡＭに内蔵されたＤＱ
バッファ回路であり、 前記制御回路は、 ＤＲＡＭのセルフリフレッシュ動作を制御するために使
用されるリフレッシュ用クロックを発生するセルフリフ
レッシュ用クロック発生回路と、 上記リフレッシュ用クロックと前記位相比較器から出力
される制御信号とが入力され、出力が前記電圧比較回路
に入力される論理回路とを含むことを特徴とする請求項
２３記載の同期信号発生回路。 - 【請求項２７】 前記制御回路は、 前記入力バッファと前記位相比較器との間に設けられて
前記入力バッフアの出力を分周して前記位相比較器に入
力する第１の分周回路と、 前記電圧比較器と前記第３の遅延回路との間に設けられ
て前記電圧比較器の出力を分周して前記第３の遅延回路
に入力する第２の分周回路とを含むことを特徴とする請
求項２３記載の同期信号発生回路。 - 【請求項２８】 前記制御回路は、電源投入後に１度の
み前記制御信号を前記電圧比較回路に供給することを特
徴とする請求項１７ないし２２のいずれか１項記載の同
期信号発生回路。 - 【請求項２９】 外部クロックが入力される入力バッフ
ァ回路と、 上記入力バッファ回路の出力を第１の時間だけ遅延して
出力する第１の遅延回路と、 上記第１の遅延回路及び上記入力バッファ回路の出力を
受け、上記第１の遅延回路の出力レベルの遷移時に第１
の遅延回路の出力の遅延を開始し、上記入力バッファ回
路の出力レベルの遷移時に第１の遅延回路の出力の遅延
を停止する第２の遅延回路と、 少なくとも上記入力バッファ回路の出力を受け、この入
力バッファ回路の出力のレベルの遷移時に上記入力バッ
ファ回路の出力の遅延を開始し、上記入力バッファ回路
の出力を上記第２の遅延回路と実質的に同じ時間だけ遅
延して出力する第３の遅延回路と、 上記第３の遅延回路の出力を遅延して内部クロックを出
力する遅延時間が可変の第４の遅延回路と、 上記第４の遅延回路から出力される内部クロックに同期
して動作が制御される内部回路と、 上記第４の遅延回路から出力される内部クロックを上記
第１の時間と実質的に等しい時間だけ遅延して出力する
第５の遅延回路と、 上記第５の遅延回路及び上記入力バッファ回路の出力を
受け、両出力の位相を比較してその位相差に応じた制御
信号を出力する位相比較器とを具備し、 上記第４の遅延回路における遅延時間が、上記位相比較
器から出力される制御信号に基づいて調整されることを
特徴とする同期信号発生回路。
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