KR100632368B1 - 락킹속도가 향상되는 내부클락발생회로와 이에 포함되는아날로그 싱크로너스 미러 딜레이 - Google Patents

락킹속도가 향상되는 내부클락발생회로와 이에 포함되는아날로그 싱크로너스 미러 딜레이 Download PDF

Info

Publication number
KR100632368B1
KR100632368B1 KR1020040096059A KR20040096059A KR100632368B1 KR 100632368 B1 KR100632368 B1 KR 100632368B1 KR 1020040096059 A KR1020040096059 A KR 1020040096059A KR 20040096059 A KR20040096059 A KR 20040096059A KR 100632368 B1 KR100632368 B1 KR 100632368B1
Authority
KR
South Korea
Prior art keywords
signal
clock signal
delay
clock
predetermined
Prior art date
Application number
KR1020040096059A
Other languages
English (en)
Other versions
KR20060057034A (ko
Inventor
이재영
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040096059A priority Critical patent/KR100632368B1/ko
Priority to US11/177,846 priority patent/US7482848B2/en
Priority to DE102005038519A priority patent/DE102005038519B4/de
Priority to JP2005315318A priority patent/JP4847100B2/ja
Publication of KR20060057034A publication Critical patent/KR20060057034A/ko
Application granted granted Critical
Publication of KR100632368B1 publication Critical patent/KR100632368B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

락킹속도가 향상되는 내부클락발생회로와 이에 포함되는 아날로그 싱크로너스 미러 딜레이가 게시된다. 본 발명의 내부클락발생기에 의하면, 거시락킹블락이 포함된다. 그리고, 거시블락블락에 의하여, 본 발명의 내부클락 발생회로에서 제공되는 내부클락신호는 3번째 클락부터 즉, 2클락 싸이클 소요시간으로 거시적으로 락킹된다. 그러므로, 본 발명의 내부클락발생기는, 내부클락신호를 외부클락신호에 대하여, 락킹에 소요되는 시간이 현저히 감소한다. 또한, 본 발명의 일실시예에 따른 내부클락발생회로에 포함되는 아날로그 싱크로너스 미러 딜레이는 외부클락신호의 주파수 변화에 대응하여 디스차아지 능력이 능동적으로 가변된다. 이와 같은 아날로그 싱크로너스 미러 딜레이에 의하면, 동작영역의 폭이 넓어 수신되는 외부클락신호의 주파수 변화에 능동적으로 대처할 수 있다. 또한, 이러한 아날로그 싱크로너스 미러 딜레이를 포함하는 내부클락발생회로도 외부클락신호의 주파수 변화에 능동적으로 대처할 수 있다.
내부클락신호, 주파수, ASMD, 락킹

Description

락킹속도가 향상되는 내부클락발생회로와 이에 포함되는 아날로그 싱크로너스 미러 딜레이{INTERNAL CLOCK GENERATING CIRCUIT WITH HIGH LOCKING SPEED and ANALOG SYNCHRONOUS MIRROR DELAY BEING ADOPTABLE FOR THE SAME}
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 내부클락 발생회로를 나타내는 도면이다.
도 2는 본 발명의 제1 실시예에 따른 내부클락 발생회로를 개략적으로 나타내는 블락도이다.
도 3은 도 2의 거시락킹블락을 자세히 나타내는 블락도이다.
도 4는 도 3의 상기 제1 내지 제4 아날로그 싱크로너스 미러 딜레이들 중의 하나를 자세히 나타내는 회로도이다.
도 5a 내지 도 5d는 도 4의 아날로그 싱크로너스 미러 딜레이(ASMD)의 동작을 설명하기 위한 도면이다.
도 6 및 도 7은 각각 도 3의 상기 단부 감지기의 구성 및 동작을 구체적으로 나타내는 회로도 및 타이밍도이다.
도 8은 도 2의 내부클락발생기의 동작 타이밍을 나타내는 도면으로서, 내부 클락신호(ICLK)가 2클락의 락킹 소요시간으로 상기 외부클락신호(ECLK)에 락킹됨을 나타낸다.
도 9는 본 발명의 제2 실시예에 따른 내부클락발생회로를 나타내는 블락도이다.
도 10은 도 9의 거시락킹블락을 자세히 나타내는 블락도이다.
도 11은 도 10의 아날로그 싱크로너스 미러 딜레이(ASMD') 중의 하나를 자세히 나타내는 회로도이다.
도 12는 도 9의 디스차아지 제어신호 발생블락를 자세히 나타내는 블락도이다.
도 13은 도 12의 상기 기준주파수 발생부를 구체적으로 나타내는 회로도이다.
도 14는 도 12의 상기 시작클락포획부 및 활성화폭 비교부를 구체적으로 나타내는 회로도이다.
도 15a 및 도 15b는 도 12 내지 도 14의 주요신호의 타이밍도이다.
* 도면의 주요부분에 대한 부호의 설명 *
ECLK: 외부클락신호 BCLK: 버퍼링 클락신호
DCLK: 지연클락신호 ASCLK: 아날로그 동기 클락신호
PCLK: 예비클락신호
TCLK: 감지클락신호 ICLK: 내부클락신호
DMC1, DMC2: 지연미러 VCO: 전압제어지연블락
ASMD, ASMD': 아날로그 싱크로너스 미러 딜레이
230: 거시락킹블락 260:미세락킹블락
210: 입력버퍼 270: 출력버퍼
본 발명은 전자회로에 관한 것으로서, 특히 기준이 되는 외부클락신호에 동기하는 내부클락신호를 생성하는 내부클락 발생회로(Internal Clock Generating circuit) 및 이에 포함되는 아날로그 싱크로너스 미러 딜레이(Analog Synchronous Mirror Delay)에 관한 것이다.
일반적으로 싱크로너스 디램(SDRAM:Synchronous Dynamic RAM)은 외부클락신호에 락킹(locking)되는 내부클락신호를 발생하는 내부클락 발생회로를 내장한다. 그리고, 싱크로너스 디램(SDRAM)은 생성된 내부클락신호를 기준으로 하여, 대부분의 내부신호들을 발생하며, 또한, 데이터의 입출력 동작을 제어한다. 이와 같이, 내부클락신호는 싱크로너스 디램(SDRAM)의 입출력의 기준이 되는 중요한 신호로서, 외부클락신호에 정밀한 락킹(locking)이 필요하다.
도 1은 종래의 내부클락 발생회로(100)를 나타내는 도면이다. 종래의 내부클락 발생회로(100)에는, 미세락킹블락(160), 전압제어지연블락(VCD, 130), 지연미러 (DMC:Delay Mirror Circuit, 150)를 포함한다. 상기 미세락킹블락(160)은 위상감지수단(PD, 161), 전하펌핑수단(CP, 163) 및 저주파수필터(LF, 165)로 구성되며, 전압제어신호(VCONT)를 발생한다. 그리고, 상기 전압제어신호(VCONT)는, 감지클락신호(TCLK)의 위상이 버퍼링 클락신호(BCLK)의 위상에 일치되도록, 상기 전압제어지연블락(VCD, 130)의 지연시간을 제어한다. 이와 같이, 상기 감지클락신호(TCLK)의 위상이 상기 버퍼링 클락신호(BCLK)의 위상에 일치되도록 제어됨으로써, 궁극적으로는 내부클락신호(ICLK)의 위상이 외부클락신호(ECLK)의 위상에 일치되도록 제어된다.
그런데, 종래의 내부클락 발생회로(100)에서는, 상기 전압제어신호(VCONT)에 의한 상기 전압제어지연블락(VCD, 130)의 지연시간 제어에 의존하여, 상기 감지클락신호(TCLK) 궁극적으로는 상기 내부클락신호(ICLK)의 위상 제어가 수행된다.
그러므로, 종래의 내부클락 발생회로(100)는, 상기 내부클락신호(ICLK)의 위상이 외부클락신호(ECLK)의 위상에 일치되기 위하여, 수백에서 수천 싸이클(cycle)의 큰 락킹(locking)시간이 소요되는 문제점을 지닌다.
한편, 최근에 아날로그 싱크로너스 미러 딜레이(ASMD: Analog Synchronous Mirror Delay)가 개발되었다. 아날로그 싱크로너스 미러 딜레이(ASMD)를 이용하면, 출력되는 클락신호가 수신되는 클락신호에 대하여 2클락 싸이클의 락킹시간으로 락킹된다.
그러나, 종래의 아날로그 싱크로너스 미러 딜레이(ASMD)는 고정된 '디스차아지 능력'을 가진다. 그러므로, 종래의 아날로그 싱크로너스 미러 딜레이(ASMD)는 동작영역의 폭이 좁아, 수신되는 클락신호의 주파수 변화에 대처할 수 없다는 문제점을 지닌다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 외부클락신호에 대한 내부클락신호의 락킹소요시간을 단축시키는 내부클락발생회로를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기 내부클락발생회로에 적용되는 아날로그 싱크로너스 미러 딜레이로서, 동작영역의 폭이 넓어 수신되는 클락신호의 주파수 변화에 능동적으로 대처할 수 있는 아날로그 싱크로너스 미러 딜레이를 제공하는 데 있다.
상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일면은 소정의 외부클락신호에 동기하는 내부클락신호를 발생하는 내부클락 발생회로에 관한 것이다. 본 발명의 일면에 따른 내부클락 발생회로는 제1 지연미러, 거시락킹블락, 전압제어지연블락, 제2 지연미러 및 미세락킹블락을 구비한다. 상기 제1 지연미러는 소정의 버퍼링 클락신호를 소정의 제1 미러링 지연시간으로 지연하여 지연클락신호로 제공하기 위하여 구동된다. 상기 제1 미러링 지연시간은 소정의 제1 내지 제3 전송지연시간의 합과 동일하다. 그리고, 상기 버퍼링 클락신호는 상기 외부클락신호에 대하여 상기 제1 전송지연시간으로 동기된다. 상기 거시락킹블락은 상기 버퍼링 클락신호와 상기 지연클락신호를 이용하여, 소정의 아날로그 동기 클락신호를 제공한다. 그리고, 상기 거시락킹블락은 소정의 감지클락신호를 상기 버퍼링 클락신호에 락킹시키기 위하여 구동되는 아날로그 싱크로너스 미러 딜레이를 포함한다. 상기 아날로그 싱크로너스 미러 딜레이는 상기 아날로그 동기 클락신호의 일단부를 생성하도록 하는 아날로그 출력클락신호를 소정의 디스차아지 동일 전압레벨 시점에 응답하여 제공하되, 상기 디스차아지 동일 전압레벨 시점은 소정의 프리차아지 레벨이 되도록 프리차아지되는 제1 비교신호 및 제2 비교신호가 서로 상이한 구간동안에서 동일한 크기의 기준 디스차아지 능력으로 디스차아지되어 다시 동일한 전압레벨을 가지는 시점이다. 그리고, 상기 제1 비교신호와 상기 제2 비교신호의 프리차아지 및 디스차아지는 상기 버퍼링 클락신호와 상기 지연클락신호의 논리조합에 의하여 생성되는 신호들에 의하여 제어된다. 상기 전압제어지연블락은 상기 제2 전송지연시간으로 상기 아날로그 출력클락신호를 지연하여 예비클락신호로 제공하기 위하여 구동된다. 상기 내부클락신호는 상기 예비클락신호에 대하여 상기 제3 전송지연시간으로 동기된다. 그리고, 상기 제2 전송지연시간은 소정의 전압제어신호에 응답하여 제어된다. 상기 제2 지연미러는 상기 예비클락신호를 제2 미러링 지연시간으로 지연하여 감지클락신호로 제공하기 위하여 구동된다. 상기 제2 미러링 지연시간은 상기 제1 내지 제2 전송지연시간의 합과 동일하다. 상기 미세락킹블락은 상기 감지클락신호와 상기 버퍼링 클락신호를 위상 비교하여, 상기 전압제어신호를 발생하기 위하여 구동된다. 상기 전압제어신호는 상기 감지클락신호가 상기 버퍼링 클락신호에 락킹되도록 제어된다.
바람직하기로는, 상기 기준 디스차아지 능력은 상기 외부클락신호의 주파수 변화에 대응하여 가변된다.
상기와 같은 다른 기술적 과제를 달성하기 위한 본 발명의 다른 일면은 아날로그 싱크로너스 미러 딜레이에 관한 것이다. 본 발명의 아날로그 싱크로너스 미러 딜레이는 비교부, 제1 프리차아지부, 제2 프리차아지부, 제1 디스차아지부, 제2 디스차아지부, 제1 충전부 및 제2 충전부를 구비한다. 상기 비교부는 제1 비교신호의 전압레벨과 제2 비교신호의 전압레벨을 비교하여, 소정의 아날로그 출력클락신호를 발생하기 위하여 구동된다. 상기 제1 프리차아지부는 소정의 제1 프리차아지 신호에 응답하여, 상기 제1 비교신호를 프리차아지시키기 위하여 구동된다. 상기 제1 프리차아지부는 소정의 제2 프리차아지 신호에 응답하여, 상기 제2 비교신호를 프리차아지시키기 위하여 구동된다. 상기 제1 디스차아지부는 소정의 제1 기준입력신호에 응답하여, 상기 제1 비교신호를 소정의 기준 디스차아지 능력으로 디스차아지시키기 위하여 구동된다. 상기 제2 디스차아지부는 소정의 제2 기준입력신호에 응답하여, 상기 제2 비교신호를 상기 기준 디스차아지 능력으로 디스차아지시키기 위하여 구동된다. 상기 제1 충전부는 상기 제1 비교신호의 전하를 충전하기 위한 것이다. 그리고, 상기 제2 충전부는 상기 제2 비교신호의 전하를 충전하기 위한 것이다. 그리고, 상기 기준 디스차아지 능력은 소정의 디스차아지 제어신호에 응답하여, 제어된다.
본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도 면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다.
(제1 실시예)
도 2는 본 발명의 제1 실시예에 따른 내부클락 발생회로(200)를 개략적으로 나타내는 블락도이다. 상기 내부클락 발생회로(200)는 수신되는 외부클락신호(ECLK)에 락킹(locking)되는 내부클락신호(ICLK)를 제공하기 위한 회로이다. 본 명세서의 '락킹(locking)'은 비교되는 2개의 클락신호의 위상(phase)이 일치되는 것을 의미한다. 도 2를 참조하면, 상기 내부클락 발생회로(200)는 제1 지연미러(DMC1, 220), 거시락킹블락(230), 전압제어지연블락(VCO, 240), 제2 지연미러(DMC2, 250) 및 미세락킹블락(260)을 포함한다.
상기 제1 지연미러(220)는 버퍼링 클락신호(BCLK)를 수신한다. 이때, 상기 버퍼링 클락신호(BCLK)는 상기 외부클락신호(ECLK)에 소정의 '제1 전송지연시간(td1)'으로 동기된다. 만약, 상기 외부클락신호(ECLK)가 상기 버퍼링 클락신호(BCLK)로 직접 제공되는 경우라면, 상기 '제1 전송지연시간(td1)'은 '0'이 될 것이다.
바람직하기로는, 상기 내부클락 발생회로(200)는 상기 외부클락신호(ECLK)를 버퍼링하여 버퍼링 클락신호(BCLK)로 제공하는 입력버퍼(210)를 구비한다. 이 경 우, 상기 '제1 전송지연시간(td1)'은 상기 입력버퍼(210)에 의한 지연시간이 될 것이다.
상기 제1 지연미러(220)는 수신되는 상기 버퍼링 클락신호(BCLK)를 소정의 '제1 미러링 지연시간(tMD1)'으로 지연하여 지연클락신호(DCLK)로 제공하기 위한 회로이다. 본 실시예에서, 상기 제1 미러링 지연시간(tMD1)은 제1 전송지연시간(td1), 제2 전송지연시간(td2) 및 제3 전송지연시간(td3)의 합과 동일하다.
여기서, 상기 제1 전송지연시간(td1)은, 전술한 바와 같이, 상기 외부클락신호(ECLK)에 대한 상기 버퍼링 클락신호(BCLK)의 지연시간을 의미한다.
상기 제2 전송지연시간(td2)은 아날로그 동기 클락신호(ASCLK)에 대한 예비클락신호(PCLK)의 지연시간을 의미한다. 이때, 상기 아날로그 동기 클락신호(ASCLK)는 거시락킹블락(230)의 출력신호로서, 상기 전압제어지연블락(240)의 입력신호로 제공된다. 그리고, 상기 예비클락신호(PCLK)는 상기 전압제어지연블락(240)의 출력신호이다. 그러므로, 상기 제2 전송지연시간(td2)은 상기 전압제어지연블락(240)에 의한 지연시간을 의미한다.
상기 제3 전송지연시간(td3)은 상기 예비클락신호(PCLK)에 대한 상기 내부클락신호(ICLK)의 지연시간을 의미한다. 만약, 상기 예비클락신호(PCLK)가 상기 내부클락신호(ICLK)로 직접 제공되는 경우라면, 상기 '제3 전송지연시간(td3)'은 '0'이 될 것이다.
바람직하기로는, 상기 내부클락 발생회로(200)는 상기 예비클락신호(PCLK)를 버퍼링하여 상기 내부클락신호(ICLK)로 제공하는 출력버퍼(270)를 구비한다. 이 경 우, 상기 '제3 전송지연시간(td3)'은 상기 출력버퍼(210)에 의한 지연시간이 될 것이다.
상기 거시락킹블락(230)은, 상기 버퍼링 클락신호(BCLK)와 상기 지연클락신호(DCLK)를 수신하며, 소정의 아날로그 동기 클락신호(ASCLK)를 발생한다. 그리고, 상기 거시락킹블락(230)은 상기 제2 전류미러(250)에서 제공되는 감지클락신호(TCLK)가 상기 버퍼링 클락신호(BCLK)에 락킹(locking)되도록 구동되는 아날로그 싱크로너스 미러 딜레이(ASMD)들을 포함한다.
상기 아날로그 싱크로너스 미러 딜레이(ASMD)는 상기 아날로그 동기 클락신호(ASCLK)의 일단부를 생성하도록 하는 아날로그 출력클락신호(APCLK(A)~(D))를 생성한다. 상기 아날로그 출력클락신호(APCLK(A)~(D))는, 전압레벨이 비교되는 2개의 신호 즉, 제1 비교신호(VCOM1, 도 4 참조)와 제2 비교신호(VCOM2, 도 4 참조)의 '디스차아지 동일 전압레벨 시점'에 응답하여, 논리상태가 천이된다. 본 명세서에서, 상기 '디스차아지 동일 전압레벨 시점'은, 동일한 프리차아지 레벨(본 실시예에서는, 전원전압(VCC))이 되도록 프리차아지된 상기 제1 비교신호(VCOM1)와 상기 제2 비교신호(VCOM2)가 서로 상이한 구간에서 디스차아지되어 다시 동일한 전압레벨을 가지는 시점을 의미한다. 이때, 상기 제1 비교신호(VCOM1)와 상기 제2 비교신호(VCOM2)는 동일한 '기준 디스차아지 능력'으로 디스차아지된다.
상기 거시락킹블락(230)에 대한 구체적인 설명은 도 3과 관련하여 추후에 기술된다. 그리고, 상기 아날로그 싱크로너스 미러 딜레이(ASMD)에 대한 구체적인 설명은 도 4 및 도 5a 내지 도 5d와 관련하여 추후에 기술된다.
한편, 상기 전압제어지연블락(240)은, 전술한 바와 같이, 상기 아날로그 동기 클락신호(ASCLK)를 상기 '제2 전송지연시간(td2)'으로 지연하여, 상기 예비클락신호(PCLK)를 발생한다. 이때, 상기 '제2 전송지연시간(td2)'은 상기 미세락킹블락(260)으로부터 제공되는 전압제어신호(VCONT)의 전압레벨에 의하여, 제어될 수 있다.
상기 제2 지연미러(250)는 상기 예비클락신호(PCLK)를 소정의 제2 미러링 지연시간(tMD2)로 지연하여 상기 감지클락신호(TCLK)로 제공한다. 이때, 상기 제2 지연미러(250)는 상기 입력버퍼(210)와 상기 출력버퍼(270)를 미러링한 회로로서, 상기 제2 미러링 지연시간(tMD2)은 상기 제1 전송지연시간(td1)과 상기 제3 전송지연시간(td3)의 합과 동일하다. 그러므로, 상기 제1 지연미러(220)의 '제1 미러링 지연시간(tMD1)'은 상기 '제2 전송지연시간(td2)'과 상기 '제2 미러링 지연시간(tMD2)'의 합과 동일하다고 할 수 있다.
상기 미세락킹블락(260)은 상기 감지클락신호(TCLK)의 위상을 상기 감지클락신호(TCLK)의 위상과 비교하여, 그 결과에 따른 전압레벨을 가지는 전압제어신호(VCONT)를 제공한다. 그리고, 상기 미세락킹블락(260)으로부터 제공되는 전압제어신호(VCONT)의 전압레벨에 의하여, 상기 전압제어지연블락(240)의 상기 제2 전송지연시간(td2)은 정밀하게 제어될 수 있다.
상기 미세락킹블락(260)은 구체적으로 위상감지기(PD, 261), 전하펌프(CP, 263) 및 저주파수필터(LF, 265)를 구비한다. 상기 위상감지기(261)는 상기 버퍼링 클락신호(BCLK)에 대한 상기 감지클락신호(TCLK)의 위상의 빠름 또는 느림을 감지 한다. 그리고, 상기 전하펌프(263)는, 상기 위상감지기(261)에 의하여 감지된 결과에 대응하여 인에이블되며, 전하를 펌핑하여 출력신호(N264)의 전압레벨을 제어한다. 그리고, 상기 전하펌프(263)의 출력신호(N264)는 상기 저주파수필터(265)에 의하여 저주파수 성분이 필터링되어, 상기 전압제어신호(VCONT)로 제공된다.
도 3은 도 2의 거시락킹블락(230)을 자세히 나타내는 블락도이다. 도 3을 참조하면, 상기 거시락킹블락(230)은 제1 내지 제4 아날로그 싱크로너스 미러 딜레이(ASMD, 233_1 내지 233_4)를 포함한다. 상기 제1 아날로그 싱크로너스 미러 딜레이(ASMD, 233_1)는, 궁극적으로 상기 감지클락신호(TCLK, 도2 참조)의 홀수번째 싸이클의 상승단부를 상기 버퍼링 클락신호(BCLK)의 홀수번째 싸이클의 상승단부에 락킹시키기 위하여, 제1 아날로그 출력클락신호(APCLK(A))를 제공한다. 상기 제2 아날로그 싱크로너스 미러 딜레이(ASMD, 233_2)는, 궁극적으로 상기 감지클락신호(TCLK)의 홀수번째 싸이클의 하강단부를 상기 버퍼링 클락신호(BCLK)의 홀수번째 싸이클의 하강단부에 락킹시키기 위하여, 제2 아날로그 출력클락신호(APCLK(B))를 제공한다. 상기 제3 아날로그 싱크로너스 미러 딜레이(ASMD, 233_3)는, 궁극적으로 상기 감지클락신호(TCLK)의 짝수번째 싸이클의 상승단부를 상기 버퍼링 클락신호(BCLK)의 짝수번째 싸이클의 상승단부에 락킹시키기 위하여, 제3 아날로그 출력클락신호(APCLK(C))를 제공한다. 상기 제4 아날로그 싱크로너스 미러 딜레이(ASMD, 233_4)는, 궁극적으로 상기 감지클락신호(TCLK)의 짝수번째 싸이클의 하강단부를 상기 버퍼링 클락신호(BCLK)의 짝수번째 싸이클의 하강단부에 락킹시키기 위하여, 제4 아날로그 출력클락신호(APCLK(D))를 제공한다.
도 4는 도 3의 상기 제1 내지 제4 아날로그 싱크로너스 미러 딜레이(ASMD, 233_1 내지 233_4) 중의 하나를 자세히 나타내는 회로도이다. 도 4를 참조하면, 상기 아날로그 싱크로너스 미러 딜레이(ASMD)는 구체적으로 비교부(410), 제1 및 제2 프리차아지부(420, 430), 제1 및 제2 디스차아지부(440, 450) 그리고, 제1 및 제2 충전부(460, 470)를 구비한다.
상기 비교부(410)는 제1 비교신호(VCOM1)의 전압레벨과 상기 제2 비교신호(VCOM2)의 전압레벨을 비교하여, 상기 아날로그 출력클락신호(APCLK)를 발생한다. 상기 제1 프리차아지부(420)는 제1 프리차아지 신호(/PRE1)에 응답하여, 상기 제1 비교신호(VCOM1)를 프리차아지시킨다. 상기 제2 프리차아지부(430)는 제2 프리차아지 신호(/PRE2)에 응답하여, 상기 제2 비교신호(VCOM2)를 프리차아지시킨다. 본 실시예의 경우, 상기 제1 비교신호(VCOM1)와 상기 제2 비교신호(VCOM1)의 프리차아지 전압레벨은 전원전압(VCC)이다.
그리고, 상기 제1 프리차아지 신호(/PRE1)와 상기 제2 프리차아지 신호(/PRE2)는 서로 상이한 시점에 활성화되는 신호로 구현될 수 있다. 이 경우, 상기 제1 비교신호(VCOM2)와 상기 제2 비교신호(VCOM2)는, 서로 상이한 시점에서, 상기 전원전압(VCC)으로 프리차아지된다. 또한, 상기 제1 비교신호(VCOM2)와 상기 제2 비교신호(VCOM2)는, 동일한 신호로 구현될 수도 있다. 이 경우에는, 상기 제1 비교신호(VCOM2)와 상기 제2 비교신호(VCOM2)는, 서로 동일한 시점에서, 상기 전원전압(VCC)으로 프리차아지될 것이다. 본 명세서에서는, 설명의 편의를 위하여, 상기 제1 프리차아지 신호(/PRE1)와 상기 제2 프리차아지 신호(/PRE2)는 동일한 신호인 프 리차아지 신호(/PRE)로 구현되는 것으로 가정한다.
상기 제1 디스차아지부(440)는 제1 기준입력신호(VRIN1)에 응답하여, 상기 제1 비교신호(VCOM1)를 디스차아지한다. 상기 제2 디스차아지부(450)는 제2 기준입력신호(VRIN2)에 응답하여, 상기 제2 비교신호(VCOM2)를 디스차아지한다. 이때, 상기 제1 디스차아지부(440)와 상기 제2 디스차아지부(450)는 동일한 '기준 디스차아지 능력'으로 디스차아지한다. 본 명세서에서, 상기 '기준 디스차아지 능력'은, 상기 제1 기준입력신호(VRIN1) 및 제2 기준입력신호(VRIN2)의 전압레벨이 상기 전원전압(VCC)일 때, 단위시간당 디스차아지되는 상기 제1 및 상기 제2 비교신호(VCOM1, VCOM2)의 전하량을 의미한다.
상기 제1 충전부(460)와 상기 제2 충전부(470)는 각각 상기 제1 비교신호(VCOM1)와 상기 제2 비교신호(VCOM2)의 전하를 충전한다. 바람직하기로는, 상기 제1 충전부(460)와 상기 제2 충전부(470)는 동일한 충전용량을 가진다. 또한 상기 제1 충전부(460)는 상기 제1 비교신호(VCOM1)와 연결되는 제1 커패시터(C461)를 포함하며, 상기 제2 충전부(470)는 상기 제2 비교신호(VCOM2)와 연결되는 제2 커패시터(C471)를 포함하는 것이 바람직하다.
다시 도 3을 참조하면, 상기 제1 및 상기 제2 기준입력신호(VRIN1, VRIN2)와 상기 제1 및 상기 제2 프리차아지 신호(/PRE1, /PRE2)는, 상기 버퍼링 클락신호(BCLK)와 상기 지연클락신호(DCLK)의 논리조합에 의하여 생성되는 신호로서, 논리신호 발생부(231_1 내지 231_4)로부터 제공된다. 상기 제1 프리차아지 신호(/PRE1)와 상기 제2 프리차아지 신호(/PRE2)는 동일한 신호인 프리차아지 신호(/PRE)로 구 현되는 경우에는, 상기 프리차아지 신호(/PRE)가 상기 논리신호 발생부(231_1 내지 231_4)로부터 제공된다.
상기 제1 내지 제4 아날로그 싱크로너스 미러 딜레이(ASMD, 233_1 내지 233_4)는 동일한 구조로 구현될 수 있으며, 다만, 입력되는 신호들과 출력되는 신호의 연결관계에서만 차이가 있을 뿐이다.
따라서, 도 3 및 도 4에서는, 상기 제1 내지 제4 아날로그 싱크로너스 미러 딜레이(ASMD, 233_1 내지 233_4) 각각에 관련되는 입력신호들과 출력신호들을 구별하여 나타내기 위하여, 괄호 속에 영문자 A, B, C, D가 고유의 참조부호 뒤에 추가된다.
도 5a 내지 도 5d는 도 4의 아날로그 싱크로너스 미러 딜레이(ASMD)의 동작을 설명하기 위한 도면으로서, 각각 도 3의 제1 내지 제4 아날로그 싱크로너스 미러 딜레이(ASMD, 233_1 내지 233_4)로 작용하는 경우의 동작을 나타낸다.
도 5a를 참조하여, 상기 제1 아날로그 싱크로너스 미러 딜레이(ASMD, 233_1)의 동작 및 관련신호들의 동작이 기술된다.
먼저, 상기 제1 아날로그 싱크로너스 미러 딜레이(ASMD, 233_1)의 상기 제1 및 상기 제2 기준입력신호(VRIN1(A), VRIN2(A))와 상기 프리차아지 신호(/PRE(A))가, 상기 제1 논리신호 발생부(231_1)로부터 제공된다. 이때, 상기 제1 및 상기 제2 기준입력신호(VRIN1(A), VRIN2(A))와 상기 프리차아지 신호(/PRE(A))는 상기 버퍼링 클락신호(BCLK)와 상기 지연클락신호(DCLK)의 논리조합에 의하여 생성될 수 있다. 이와 같은, 상기 제1 및 상기 제2 기준입력신호(VRIN1(A), VRIN2(A))와 상기 프리차아지 신호(/PRE(A))의 생성방법은, 도 5a를 참조하면, 당업자에게는 자명하므로, 그에 대한 구체적인 기술은 생략된다. 참고로, 신호 2*BCLK는 상기 버퍼링 클락신호(BCLK)가 동일한 듀티(duty)를 가지되, 2배의 주기로 확장되는 신호를 의미하며, 신호 2*DCLK는 상기 지연클락신호(DCLK)가 동일한 듀티(duty)를 가지되, 2배의 주기로 확장되는 신호를 의미한다.
계속하여, 제1 아날로그 싱크로너스 미러 딜레이(ASMD, 233_1)의 동작을 살펴본다. 시점 t11에서, 상기 프리차아지 신호(/PRE(A))가 논리"L"로 되면, 상기 제1 비교신호(VCOM1(A))와 상기 제2 비교신호(VCOM2(A))가 전원전압(VCC)으로 프리차아지된다. 그리고, 시점 t12에서, 상기 프리차아지 신호(/PRE(A))가 논리"H"로 되고, 상기 제1 기준입력신호(VRIN1)가 논리"H"로 된다. 그러므로, 상기 제1 비교신호(VCOM1(A))의 전압레벨은 소정의 '기준 디스차아지 능력'으로 하강하기 시작한다. 그리고, 상기 제1 비교신호(VCOM1(A))의 전압레벨의 하강은 '제1 디스차아지 구간(pDIS1)' 동안 계속되어, 상기 제1 비교신호(VCOM1(A))는 소정의 디스차아지 전압레벨(VTER)로 된다. 상기 '제1 디스차아지 구간(pDIS1)'에서, 상기 제2 기준입력신호(VRIN2(A))는 논리"L"를 계속 유지하므로, 상기 제2 비교신호(VCOM2(A))는 전원전압(VCC)을 계속 유지한다.
그리고, 상기 버퍼링 클락신호(BCLK)의 두번째 클락의 상승단부와 일치하는 시점 t13에서, 상기 제1 기준입력신호(VRIN1(A))는 논리"L"로 되어서, 상기 제1 비교신호(VCOM1(A))는 상기 디스차아지 전압레벨(VTER)을 유지한다. 그리고, 상기 시점 t13에서, 상기 제2 기준입력신호(VRIN2)가 논리"H"로 된다. 그러므로, 상기 제2 비교신호(VCOM2(A))의 전압레벨은 상기 '기준 디스차아지 능력'으로 하강하기 시작한다. 그리고, 시점 t14에서, 상기 제2 비교신호(VCOM2(A))의 전압레벨은 상기 '디스차아지 전압레벨(VTER)'로 되어서, 상기 제1 비교신호(VCOM1(A))의 전압레벨과 동일하게 된다.
그런데, 상기 제1 비교신호(VCOM1(A))와 상기 제2 비교신호(VCOM2(A))는 모두 상기 '기준 디스차아지 능력'으로 디스차아지되므로, 상기 시점 t13에서부터 상기 t14까지의 구간(pDIS2)의 길이는 상기 제1 디스차아지 구간(pDIS1)의 길이와 동일하게 된다.
그리고, 상기 아날로그 출력클락신호(APCLK(A))는 상기 감지클락신호(TCLK)의 3번째부터의 홀수번째 클락의 상승단부를 제공한다. 이때, 상기 아날로그 출력클락신호(APCLK(A))에 대한 상기 감지클락신호(TCLK)의 지연시간은 상기 전압제어지연블락(240)의 제2 전송지연시간(td2)과 상기 제2 지연미러(250)의 제2 미러링 지연시간(tMD2)의 합과 동일하다. 따라서, 상기 아날로그 출력클락신호(APCLK(A))에 대한 상기 감지클락신호(TCLK)의 지연시간은 상기 제1 미러링 지연시간(tMD1=tMD2+td2=tMD1+tMD2+tMD3)에 해당한다.(도 3 참조)
따라서, 상기 감지클락신호(TCLK)의 홀수번째 클락의 상승단부는 상기 버퍼링 클락신호(BCLK)의 3번째 이후의 홀수번째 클락의 상승단부에 락킹된다.
계속하여 도 5b를 참조하면, 상기 제2 논리신호 발생부(231_2)와 상기 제2 아날로그 싱크로너스 미러 딜레이(ASMD, 233_2)에 의하여, 상기 감지클락신호(TCLK)의 홀수번째 클락의 하강단부는 상기 버퍼링 클락신호(BCLK)의 3번째 이후의 홀수번째 클락의 하강단부에 락킹됨을 알 수 있다.
그리고, 도 5c를 참조하면, 상기 제3 논리신호 발생부(231_3)와 상기 제3 아날로그 싱크로너스 미러 딜레이(ASMD, 233_3)에 의하여, 상기 감지클락신호(TCLK)의 짝수번째 클락의 상승단부는 상기 버퍼링 클락신호(BCLK)의 3번째 이후의 짝수번째 클락의 상승단부에 락킹됨을 알 수 있다.
그리고, 도 5d를 참조하면, 상기 제4 논리신호 발생부(231_4)와 상기 제4 아날로그 싱크로너스 미러 딜레이(ASMD, 233_4)에 의하여, 상기 감지클락신호(TCLK)의 짝수번째 클락의 하강단부는 상기 버퍼링 클락신호(BCLK)의 3번째 이후의 짝수번째 클락의 하강단부에 락킹됨을 알 수 있다.
이와 같은 상기 제2 내지 제4 논리신호 발생부(231_2 내지 231_4)와 상기 제2 내지 제4 아날로그 싱크로너스 미러 딜레이(ASMD, 233_2 내지 233_4)의 동작은, 도 5a와 관련되어 기술된 상기 제1 논리신호 발생부(231_1)와 상기 제2 아날로그 싱크로너스 미러 딜레이(ASMD, 233_1)의 동작을 참조하면, 용이하게 이해될 수 있다. 그러므로, 본 명세서에서는, 상기 제2 내지 제4 논리신호 발생부(231_2 내지 231_4)와 상기 제2 내지 제4 아날로그 싱크로너스 미러 딜레이(ASMD, 233_2 내지 233_4)의 동작에 대한 구체적인 기술은 생략된다.
그리고, 본 명세서에서는, 상기 아날로그 싱크로너스 미러 딜레이(ASMD, 233_1 내지 233_4)들이, 별개로 구현되는 논리신호 발생부(231_2 내지 231_4)들로 부터, 제1 기준입력신호들(VRIN1), 제2 기준입력신호들(VRIN1) 및 프리차아지 신호들(PRE)을 제공하는 실시예가 도시되고 기술되었다. 그러나, 상기 논리신호 발생부 (231_2 내지 231_4)들이 하나로 통합되어 구현될 수 있음은 당업자에게는 자명한 사실이다.
다시 도 3을 참조하면, 단부 감지기(235)는, 상기 제1 내지 제4 아날로그 싱크로너스 미러 딜레이(ASMD, 233_2 내지 233_4)의 상기 아날로그 출력클락신호들(APCLK(A), APCLK(B), APCLK(C), APCLK(D))을 감지하여, 상기 버퍼링 클락신호(BCLK)와 동일한 듀티 및 주기를 가지는 아날로그 동기 클락신호(ASCLK)를 생성한다.
도 6 및 도 7은 각각 도 3의 상기 단부 감지기(235)의 구성 및 동작을 구체적으로 나타내는 회로도 및 타이밍도이다.
도 6 및 도 7을 참조하면, 전술한 바와 같이, 시점 t14에서, 상기 제1 아날로그 싱크로너스 미러 딜레이(233_1, 도 3 참조)의 아날로그 출력클락신호(APCLK(A))가 논리"H"로 천이한다. 그러면, 제1 피모스 트랜지스터(601)가 턴온되어서, 상기 아날로그 동기 클락신호(ASCLK)는 논리 'H'로 천이한다.
그리고, 시점 t24에서, 상기 제2 아날로그 싱크로너스 미러 딜레이(233_2)의 아날로그 출력클락신호(APCLK(B))가 논리"H"로 천이한다. 그러면, 제1 앤모스 트랜지스터(603)가 턴온되어서, 상기 아날로그 동기 클락신호(ASCLK)는 논리 'L'로 천이한다.
그리고, 시점 t34에서, 상기 제3 아날로그 싱크로너스 미러 딜레이(233_3)의 아날로그 출력클락신호(APCLK(C))가 논리"H"로 천이한다. 그러면, 제2 피모스 트랜지스터(605)가 턴온되어서, 상기 아날로그 동기 클락신호(ASCLK)는 다시 논리 'H' 로 천이한다.
그리고, 시점 t44에서, 상기 제4 아날로그 싱크로너스 미러 딜레이(233_4)의 아날로그 출력클락신호(APCLK(D))가 논리"H"로 천이한다. 그러면, 제2 앤모스 트랜지스터(607)가 턴온되어서, 상기 아날로그 동기 클락신호(ASCLK)는 다시 논리 'L'로 천이한다.
상기와 같은 단부 감지기(235)의 동작에 의하여, 상기 아날로그 동기 클락신호(ASCLK)는 상기 버퍼링 클락신호(BCLK)와 동일한 듀티를 가지게 된다. 그리고, 상기 감지클락신호(TCLK)가, 상기 아날로그 동기 클락신호(ASCLK)에 대하여, 상기 제1 미러링 지연시간(tMD1)으로 지연됨은 전술한 바와 같다. 따라서, 상기 감지클락신호(TCLK)는 상기 버퍼링 클락신호(BCLK)에, 3번째 클락부터 즉, 2클락의 락킹 소요시간으로, 락킹됨을 알 수 있다.
도 8은 도 2의 내부클락발생기(200)의 동작 타이밍을 나타내는 도면으로서, 내부클락신호(ICLK)가 2클락의 락킹 소요시간으로 상기 외부클락신호(ECLK)에 락킹됨을 나타낸다.
도 8을 참조하면, 시점 t15에서, 상기 감지클락신호(TCLK)가 상기 버퍼링 클락신호(BCLK)에 거시적으로 락킹됨은 전술한 바와 같다.
한편, 상기 외부클락신호(ECLK)는, 상기 버퍼링 클락신호(BCLK)에 대하여, 제1 전송지연시간(td1)으로 앞서 연동된다. 그리고, 상기 내부클락신호(ICLK)도 상기 감지클락신호(TCLK)에 대하여 상기 제1 전송지연시간(td1)으로 앞서 연동된다. 따라서, 상기 감지클락신호(TCLK)가 상기 버퍼링 클락신호(BCLK)에 락킹된다는 것 은 상기 내부클락신호(ICLK)가 상기 외부클락신호(ECLK)에 락킹됨을 의미하게 된다.
그러므로, 본 발명의 내부클락 발생회로(200)에 의하면, 3번째 클락부터 즉, 2클락 싸이클 소요시간으로 상기 내부클락신호(ICLK)가 상기 외부클락신호(ECLK)에 거시적으로 락킹된다. 그 후에, 상기 미세락킹블락(260)과 상기 전압제어지연블락(240)에 의하여, 상기 내부클락신호(ICLK)가 상기 외부클락신호(ECLK)에 정밀(fine)하게 락킹된다.
따라서, 본 발명의 내부클락발생기(200)는, 상기 감지클락신호(TCLK)를 상기 버퍼링 클락신호(BCLK)에 대하여, 거시적인 락킹없이 바로 정밀하게 락킹하는 종래기술에 비하여, 락킹에 소요되는 시간이 현저히 감소한다.
그런데, 본 발명의 제1 실시예에 따른 내부클락 발생회로(200)는 상기 외부클락신호(ECLK)의 주파수에 변화에 따른 동작영역이 좁다는 문제점을 지닌다.
즉, 제1 실시예에 따른 내부클락 발생회로(200)에 포함되는 아날로그 싱크로너스 미러 딜레이(ASMD)는 도 4에 도시되는 바와 같이, 고정된 '기준 디스차아지 능력'을 가진다.
그러므로, 상기 외부클락신호(ECLK)의 주기가 상당한 크기로 길게 되는 경우 즉, 상기 외부클락신호(ECLK)가 저주파 신호인 경우에는, 제1 비교신호(VCOM1)의 디스차아지 전압(VTER)이 접지전압(VSS)과 같게 될 수 있다. 그리고, 상기 제1 비교신호(VCOM1)가 상기 접지전압(VSS)에 도달하는 시점이 상기 제2 비교신호(VCOM2)가 디스차아지되기 시작하는 시점 즉, 시점 t13(도 5a 참조)보다 앞서게 될 수 있 다. 이와 같은 경우, 구간 pDIS1과 구간 pDIS2의 길이는 상이하게 되며, 결과적으로 상기 내부클락신호(ICLK)는 상기 외부클락신호(ECLK)에 락킹될 수 없다.
또한, 상기 외부클락신호(ECLK)의 주기가 매우 짧게 되는 경우 즉, 상기 외부클락신호(ECLK)가 고주파 신호인 경우에는, 제1 비교신호(VCOM1)의 디스차아지 전압(VTER)과 전원전압(VCC)의 차이는 매우 작게 된다. 이와 같은 경우, 상기 제1 비교신호(VCOM1)와 상기 제2 비교신호(VCOM2)의 전압레벨 비교에 상당한 어려움이 있다.
상기와 같은 제1 실시예에 따른 내부클락발생회로(200)의 문제점을 해결하고자 제안된 것이 본 발명의 제2 실시예에 따른 내부클락발생회로이다.
(제2 실시예)
도 9는 본 발명의 제2 실시예에 따른 내부클락발생회로(900)를 나타내는 블락도이다. 도 9의 내부클락발생회로(900)는 도 2의 내부클락발생회로(200)의 거의 유사하지만, 거시락킹블락(930)이 디스차아지 제어신호(DISCON)에 의하여 제어된다는 점에서 차이가 있다. 바람직하기로는, 도 9의 내부클락발생회로(900)는 상기 디스차아지 제어신호(DISCON)를 발생하는 디스차아지 제어신호 발생블락(980)을 포함한다.
상기 디스차아지 제어신호(DISCON)는 궁극적으로 상기 외부클락신호(ECLK)의 1번째 클락의 주파수에 따라 논리상태가 제어되는 신호로서, 상기 거시락킹블락(930)을 제어한다. 결과적으로, 상기 거시락킹블락(930)에서의 상기 아날로그 싱크 로너스 미러 딜레이(ASMD')의 '기준 디스차아지 능력'은 상기 외부클락신호(ECLK)의 주파수 변화에 대응하여 능동적으로 가변하게 된다.
그 밖의 도 9의 내부클락발생회로(900)의 구성요소들의 구성 및 동작은 도 2의 내부클락발생회로(200)와 동일하다. 그러므로, 본 명세서에서는, 그에 대한 구체적인 기술이 생략된다.
도 10은 도 9의 거시락킹블락(930)을 자세히 나타내는 블락도이다. 도 10에 도시되는 거시락킹블락(930)도 도 3에 도시되는 거시락킹블락(230)와 거의 동일하지만, '기준 디스차아지 능력'이 제어된다는 점에서 차이가 있다. 즉, 거시락킹블락(230)에 포함되는 아날로그 싱크로너스 미러 딜레이(ASMD, 233_1 내지 233_4)의 '기준 디스차아지 능력'은 고정된다. 반면에, 거시락킹블락(930)에 포함되는 아날로그 싱크로너스 미러 딜레이(ASMD', 933_1 내지 933_4)의 '기준 디스차아지 능력'은 상기 디스차아지 제어신호(DISCON)에 의하여 제어된다. 그러므로, 아날로그 싱크로너스 미러 딜레이(ASMD', 933_1 내지 933_4)의 '기준 디스차아지 능력'은 상기 외부클락신호(ECLK)의 주파수 변화에 대응하여 능동적으로 가변하게 된다.
그 밖의 도 10의 거시락킹블락(930)의 구성요소들의 구성 및 동작은 도 3의 거시락킹블락(230)과 동일하므로, 본 명세서에서는, 그에 대한 구체적인 기술이 생략된다.
도 11은 도 10의 아날로그 싱크로너스 미러 딜레이(ASMD', 933_1 내지 933_4) 중의 하나를 자세히 나타내는 회로도이다. 도 11을 참조하면, 상기 아날로그 싱크로너스 미러 딜레이(ASMD')는 구체적으로 비교부(1110), 제1 및 제2 프리차 아지부(1120, 1130), 제1 및 제2 디스차아지부(1140, 1150) 그리고, 제1 및 제2 충전부(1160, 1170)를 구비한다.
도 11의 상기 아날로그 싱크로너스 미러 딜레이(ASMD')의 비교부(1110), 제1 및 제2 프리차아지부(1120, 1130), 그리고, 제1 및 제2 충전부(1160, 1170)는 도 4의 상기 아날로그 싱크로너스 미러 딜레이(ASMD')의 비교부(410), 제1 및 제2 프리차아지부(420, 430), 그리고, 제1 및 제2 충전부(460, 470)과 동일한 구성 및 작용효과를 가지므로, 본 명세서에서는 그에 대한 구체적인 기술은 생략된다.
그리고, 본 명세서에서는, 도 4의 경우와 차이점이 있는 상기 제1 및 제2 디스차아지부(1140, 1150)가 자세히 기술된다.
상기 제1 디스차아지부(1140)는 제1 기준입력신호(VRIN1)에 응답하여, 상기 제1 비교신호(VCOM1)를 디스차아지한다. 상기 제2 디스차아지부(450)는 제2 기준입력신호(VRIN2)에 응답하여, 상기 제2 비교신호(VCOM2)를 디스차아지한다. 이때, 상기 제1 디스차아지부(440)와 상기 제2 디스차아지부(450)의 '기준 디스차아지 능력'은 상기 디스차아지 제어신호(DISCON)에 의하여 제어된다.
상기 제1 디스차아지부(1140)는 구체적으로 제1 디스차아지 수단(1141) 및 제1 전류소스(1141)를 구비하며, 상기 제2 디스차아지부(1150)는 구체적으로 제2 디스차아지 수단(1151) 및 제2 전류소스(1153)를 구비한다.
상기 제1 디스차아지 수단(1141)은 상기 제1 기준입력신호(VRIN1)에 응답하여, 상기 제1 비교신호(VCOM1)의 전하를 디스차아지시킨다. 그리고, 상기 제2 디스차아지 수단(1143)은 상기 제2 기준입력신호(VRIN2)에 응답하여, 상기 제2 비교신 호(VCOM2)의 전하를 디스차아지시킨다.
상기 제1 전류소스(1143)는 상기 제1 디스차아지 수단(1141)으로 부터 제공되는 상기 제1 비교신호(VCOM1)의 디스차아지 전하를 상기 '기준 디스차아지 능력'으로 흐르게 한다. 그리고, 상기 제2 전류소스(1153)는 상기 제2 디스차아지 수단(1151)으로 부터 제공되는 상기 제2 비교신호(VCOM1)의 디스차아지 전하를 상기 '기준 디스차아지 능력'으로 흐르게 한다.
여기서, 상기 제1 전류소스(1143)와 제2 전류소스(1153)의 '기준 디스차아지 능력'은, 상기 디스차아지 제어신호(DISCON)에 응답하여, 제어된다.
즉, 상기 디스차아지 제어신호(DISCON)가 논리'H'인 경우에는, 앤모스 트랜지스터들(1143a, 1153a)이 턴온되어서 상기 '기준 디스차아지 능력'은 상대적으로 크게된다. 그리고, 상기 디스차아지 제어신호(DISCON)가 논리'L'인 경우에는, 앤모스 트랜지스터들(1143a, 1153a)이 턴오프되어서 상기 '기준 디스차아지 능력'은 상대적으로 작게된다.
이와 같이, 상기 '기준 디스차아지 능력'은 상기 디스차아지 제어신호(DISCON)의 논리상태 즉, 상기 외부클락신호(ECLK)의 주파수에 따라 가변하게 된다.
도 12는 도 9의 디스차아지 제어신호 발생블락(980)를 자세히 나타내는 블락도이며, 상기 디스차아지 제어신호 발생블락(980)은 상기 디스차아지 제어신호(DISCON)를 발생한다. 상기 디스차아지 제어신호(DISCON)는 상기 거시락킹블락(930)의 상기 '기준 디스차아지 능력'을 제어하는 신호로서, 궁극적으로 상기 외부 클락신호(ECLK)의 첫번째 클락의 주파수에 따라 논리상태가 제어된다.
도 12를 참조하면, 상기 디스차아지 제어신호 발생블락(980)은 기준주파수 발생부(1201), 시작클락포획부(1203) 및 활성화폭 비교부(1205)를 구비한다.
상기 기준주파수 발생부(1201)는 상기 외부클락신호(ECLK)의 첫번째 클락의 상승단부에 응답하여, 소정의 활성화폭을 가지는 기준주파수 신호(RFST)를 발생한다. 상기 시작클락포획부(1203)는 상기 외부클락신호(ECLK)의 첫번째 클락을 포획하여, 클락시작신호(FICK)로 발생한다.
상기 활성화폭 감지부(1205)는 상기 기준주파수 신호(RFST)과 상기 클락시작신호(FICK)를 수신하여 궁극적으로 상기 디스차아지 제어신호(DISCON)를 발생한다. 결과적으로, 상기 디스차아지 제어신호(DISCON)는 상기 기준주파수 신호(RFST)의 활성화폭에 대한 상기 클락시작신호(FICK)의 활성화폭의 대소관계에 따른 논리상태를 가진다.
도 13은 도 12의 상기 기준주파수 발생부(1201)를 구체적으로 나타내는 회로도이다. 도 13을 도 15a 및 도 15b와 함께 참조하면, 단자(N1301)의 신호는, 상기 외부클락신호(ECLK)의 첫번째 클락의 상승단부에 응답하여, 논리"L"상태로 되며, 이후에는 계속 논리"L"를 유지한다. 그리고, 반전지연수단(1302)는 상기 단자(N1301)의 신호를 소정의 제어지연시간(tCON)으로 반전지연시켜, 단자(N1303)의 신호로 제공한다. 따라서, 상기 기준주파수 발생부(1201)의 출력신호인 상기 기준 주파수 신호(RFST)는 상기 제어지연시간(tCON)의 활성화폭으로 1회 활성한다.
도 14는 도 12의 상기 시작클락포획부(1203) 및 활성화폭 비교부(1205)를 구 체적으로 나타내는 회로도이다. 도 14를 도 15a 및 도 15b와 함께 참조하면, 단자(N1401)는 상기 외부클락신호(ECLK)의 첫번째 클락의 하강단부에 응답하여, 논리 "H"에서 논리"L"로 천이한다. 이후, 단자(N1401)는 논리"L"를 계속 유지한다. 그러므로, 상기 시작클락포획부(1203)의 출력신호인 상기 클락시작신호(FICK)는 상기 외부클락신호(ECLK)의 첫번째 클락과 동일하게 된다.
그리고, 상기 클락시작신호(FICK)는, 상기 기준주파수 신호(RFST)가 논리"H"인 구간에서 전송게이트(1402)에 의하여 전송된다. 그리고, 상기 전송게이트(1402)의 출력신호(N1403)는 상기 디스차아지 제어신호(DISCON)로 반전래치된다.
결과적으로, 도 15a에서와 같이, 상기 외부클락신호(ECLK)가 고주파인 경우, 상기 디스차아지 제어신호(DISCON)는 논리"H"가 된다. 따라서, 상기 거시락킹블락(930)의 아날로그 싱크로너스 미러 딜레이(ASMD')의 '기준 디스차아지 능력'은 상대적으로 크게 되며, 본 발명의 내부클락 발생회로(900)는 상기 외부클락신호(ECLK)가 고주파에 대응할 수 있게 된다.
또한, 도 15b에서와 같이, 상기 외부클락신호(ECLK)가 저주파인 경우, 상기 디스차아지 제어신호(DISCON)는 논리"L"가 된다. 따라서, 상기 거시락킹블락(930)의 아날로그 싱크로너스 미러 딜레이(ASMD')의 '기준 디스차아지 능력'은 상대적으로 작게 되며, 본 발명의 내부클락 발생회로(900)는 상기 외부클락신호(ECLK)가 저주파에 대응할 수 있게 된다.
도 13 및 도 14에서, 신호(RET)는 단자(N1305)를 접지전압(VSS)으로 리셋시키는 신호로서, 상기 외부클락신호(ECLK)의 첫번째 클락이 발생되는 전에 발생되는 펄스 신호이다.
본 발명의 제2 실시예에 따른 내부클락발생회로(900)에 포함되는 아날로그 싱크로너스 미러 딜레이(ASMD')는 외부클락신호(ECLK)의 주파수 변화에 대응하여 상기 '기준 디스차아지 능력'이 능동적으로 가변된다. 그러므로, 상기 아날로그 싱크로너스 미러 딜레이(ASMD')에 의하면, 동작영역의 폭이 넓어 수신되는 외부클락신호의 주파수 변화에 능동적으로 대처할 수 있다. 따라서, 제2 실시예에 따른 내부클락발생회로(900)는 넓은 동작영역의 외부클락신호(ECLK)의 주파수 변화에 능동적으로 대처할 수 있다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.
예를 들면, 본 명세서에서는, 제1 비교신호와 제2 비교신호가 전원전압(VCC)쪽으로 프리차아지되고, 접지전압(VSS)쪽으로 디스차아지되는 아날로그 싱크로너스 미러 딜레이의 실시예가 도시되고 기술되었다. 그러나, 제1 비교신호와 제2 비교신호가 접지전압(VSS)쪽으로 프리차아지되고, 전원전압(VCC)쪽으로 디스차아지되는 아날로그 싱크로너스 미러 딜레이의 실시예에서도, 본 발명의 기술적 사상이 실현될 수 있음은 당업자에게는 자명한 사실이다.
그리고, 본 명세서에서는 거시락킹블락이 4개의 아날로그 싱크로너스 미러 딜레이와 단부 감지부를 포함하는 것으로 도시되고 기술되었다. 그러나, 상기 거시락킹블락이 1개의 아날로그 싱크로너스 미러 딜레이를 포함하는 실시예에 의해서도 구현될 수 있음 또한 당업자에게는 자명한 사실이다.
또한, 본 명세서에서는, 상기 '기준 디스차아지 능력'이 1개의 디스차아지 제어신호에 의하여 제어되는 실시예가 기술되었다. 그러나, 다수개의 디스차아지 제어신호가 구현되는 실시예에서는, 상기 '기준 디스차아지 능력'은 다양한 크기로 제어될 수 있음은 당업자에게는 자명한 사실이다.
또한, 제2 실시예의 디스차아지 제어신호 발생블락(980)은 외부클락신호(ECLK)를 수신하며, 상기 디스차아지 제어신호(DISCON)는 상기 외부클락신호(ECLK)의 첫번째 클락의 주파수에 따라 논리상태가 제어되는 실시예가 도시되고 기술되었다. 그러나, 상기 디스차아지 제어신호 발생블락(980)이 상기 버퍼링 클락신호(BCLK) 또는 상기 지연클락신호(DCLK)을 수신하며, 상기 디스차아지 제어신호(DISCON)는 상기 버퍼링 클락신호(BCLK) 또는 상기 지연클락신호(DCLK)의 첫번째 클락의 주파수에 따라 논리상태가 제어되는 실시예에 의해서도, 본 발명의 기술적 사상은 구현될 수 있음도 당업자에게는 자명한 사실이다.
따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상기와 같은 본 발명의 내부클락발생기에 의하면, 거시락킹블락이 포함된다. 그리고, 거시블락블락에 의하여, 본 발명의 내부클락 발생회로에서 제공되는 내부클락신호는 3번째 클락부터 즉, 2클락 싸이클 소요시간으로 거시적으로 락킹된다. 따라서, 본 발명의 내부클락발생기는, 내부클락신호를 외부클락신호에 대하여, 거시적인 락킹없이 바로 정밀하게 락킹하는 종래기술에 비하여, 락킹에 소요되는 시간이 현저히 감소한다.
또한, 본 발명의 제2 실시예에 따른 내부클락발생회로에 포함되는 아날로그 싱크로너스 미러 딜레이는 외부클락신호의 주파수 변화에 대응하여 디스차아지 능력이 능동적으로 가변된다. 이와 같은 아날로그 싱크로너스 미러 딜레이에 의하면, 동작영역의 폭이 넓어 수신되는 외부클락신호의 주파수 변화에 능동적으로 대처할 수 있다. 또한, 이러한 아날로그 싱크로너스 미러 딜레이를 포함하는 내부클락발생회로도 외부클락신호의 주파수 변화에 능동적으로 대처할 수 있다.

Claims (16)

  1. 소정의 외부클락신호에 동기하는 내부클락신호를 발생하는 내부클락 발생회로에 있어서,
    소정의 버퍼링 클락신호를 소정의 제1 미러링 지연시간으로 지연하여 지연클락신호로 제공하기 위한 제1 지연미러로서, 상기 제1 미러링 지연시간은 소정의 제1 내지 제3 전송지연시간의 합과 동일한 상기 제1 지연미러로서, 상기 버퍼링 클락신호는 상기 외부클락신호에 대하여 상기 제1 전송지연시간으로 동기되는 상기 제1 지연미러;
    상기 버퍼링 클락신호와 상기 지연클락신호를 이용하여, 소정의 아날로그 동기 클락신호를 제공하는 거시락킹블락으로서, 소정의 감지클락신호를 상기 버퍼링 클락신호에 락킹시키기 위하여 구동되는 아날로그 싱크로너스 미러 딜레이를 포함하는 상기 거시락킹블락으로서, 상기 아날로그 싱크로너스 미러 딜레이는 상기 아날로그 동기 클락신호의 일단부를 생성하도록 하는 아날로그 출력클락신호를 소정의 디스차아지 동일 전압레벨 시점에 응답하여 제공하되, 상기 디스차아지 동일 전압레벨 시점은 소정의 프리차아지 레벨이 되도록 프리차아지되는 제1 비교신호 및 제2 비교신호가 서로 상이한 구간동안에서 동일한 크기의 기준 디스차아지 능력으로 디스차아지되어 다시 동일한 전압레벨을 가지는 시점인 상기 거시락킹블락으로서, 상기 제1 비교신호와 상기 제2 비교신호의 프리차아지 및 디스차아지는 상기 버퍼링 클락신호와 상기 지연클락신호의 논리조합에 의하여 생성되는 신호들에 의하여 제어되는 상기 거시락킹블락;
    상기 제2 전송지연시간으로 상기 아날로그 출력클락신호를 지연하여 예비클락신호로 제공하기 위한 전압제어지연블락로서, 상기 내부클락신호는 상기 예비클락신호에 대하여 상기 제3 전송지연시간으로 동기되는 상기 전압제어지연블락로서, 상기 제2 전송지연시간은 소정의 전압제어신호에 응답하여 제어되는 상기 전압제어지연블락;
    상기 예비클락신호를 제2 미러링 지연시간으로 지연하여 감지클락신호로 제공하기 위한 제2 지연미러로서, 상기 제2 미러링 지연시간은 상기 제1 내지 제2 전송지연시간의 합과 동일한 상기 제2 지연미러; 및
    상기 감지클락신호와 상기 버퍼링 클락신호를 위상 비교하여, 상기 전압제어신호를 발생하기 위한 미세락킹블락으로서, 상기 전압제어신호는 상기 감지클락신호가 상기 버퍼링 클락신호에 락킹되도록 제어되는 상기 미세락킹블락을 구비하는 것을 특징으로 하는 내부클락 발생회로.
  2. 제1 항에 있어서, 상기 아날로그 싱크로너스 미러 딜레이는
    상기 제1 비교신호의 전압레벨과 상기 제2 비교신호의 전압레벨을 비교하여, 상기 아날로그 출력클락신호를 발생하기 위한 비교부;
    소정의 제1 프리차아지 신호에 응답하여, 상기 제1 비교신호를 프리차아지시키기 위한 제1 프리차아지부;
    소정의 제2 프리차아지 신호에 응답하여, 상기 제2 비교신호를 프리차아지시키기 위한 제2 프리차아지부;
    소정의 제1 기준입력신호에 응답하여, 상기 제1 비교신호를 상기 기준 디스차아지 능력으로 디스차아지시키기 위한 제1 디스차아지부;
    소정의 제2 기준입력신호에 응답하여, 상기 제2 비교신호를 상기 기준 디스차아지 능력으로 디스차아지시키기 위한 제2 디스차아지부;
    상기 제1 비교신호의 전하를 충전하기 위한 제1 충전부; 및
    상기 제2 비교신호의 전하를 충전하기 위한 제2 충전부를 구비하며,
    상기 제1 및 상기 제2 기준입력신호와 상기 제1 및 상기 제2 프리차아지 신호는 상기 버퍼링 클락신호와 상기 지연클락신호의 논리조합에 의하여 생성되는 것을 특징으로 하는 내부클락 발생회로.
  3. 제2 항에 있어서, 상기 제1 및 상기 제2 프리차아지 신호는
    동일신호인 것을 특징으로 하는 내부클락 발생회로.
  4. 제1 항에 있어서, 상기 내부클락 발생회로는
    상기 외부클락신호를 버퍼링하여 상기 버퍼링 클락신호로 제공하는 입력버퍼를 더 구비하는 것을 특징으로 하는 내부클락 발생회로.
  5. 제1 항에 있어서, 상기 내부클락 발생회로는
    상기 예비클락신호를 버퍼링하여 상기 내부클락신호로 제공하는 출력버퍼를 더 구비하는 것을 특징으로 하는 내부클락 발생회로.
  6. 소정의 외부클락신호에 동기하는 내부클락신호를 발생하는 내부클락 발생회로에 있어서,
    소정의 버퍼링 클락신호를 소정의 제1 미러링 지연시간으로 지연하여 지연클락신호로 제공하기 위한 제1 지연미러로서, 상기 제1 미러링 지연시간은 소정의 제1 내지 제3 전송지연시간의 합과 동일한 상기 제1 지연미러로서, 상기 버퍼링 클락신호는 상기 외부클락신호에 대하여 상기 제1 전송지연시간으로 동기되는 상기 제1 지연미러;
    상기 버퍼링 클락신호와 상기 지연클락신호를 이용하여, 소정의 아날로그 동기 클락신호를 제공하는 거시락킹블락으로서, 소정의 감지클락신호를 상기 버퍼링 클락신호에 락킹시키기 위하여 구동되는 아날로그 싱크로너스 미러 딜레이를 포함하는 상기 거시락킹블락으로서, 상기 아날로그 싱크로너스 미러 딜레이는 상기 아날로그 동기 클락신호의 일단부를 생성하도록 하는 아날로그 출력클락신호를 소정의 디스차아지 동일 전압레벨 시점에 응답하여 제공하되, 상기 디스차아지 동일 전압레벨 시점은 소정의 프리차아지 레벨이 되도록 프리차아지되는 제1 비교신호 및 제2 비교신호가 서로 상이한 구간동안에서 동일한 크기의 기준 디스차아지 능력으로 디스차아지되어 다시 동일한 전압레벨을 가지는 시점인 상기 거시락킹블락으로서, 상기 제1 비교신호와 상기 제2 비교신호의 프리차아지 및 디스차아지는 상기 버퍼링 클락신호와 상기 지연클락신호의 논리조합에 의하여 생성되는 신호들에 의하여 제어되는 상기 거시락킹블락;
    상기 제2 전송지연시간으로 상기 아날로그 출력클락신호를 지연하여 예비클락신호로 제공하기 위한 전압제어지연블락로서, 상기 내부클락신호는 상기 예비클락신호에 대하여 상기 제3 전송지연시간으로 동기되는 상기 전압제어지연블락로서, 상기 제2 전송지연시간은 소정의 전압제어신호에 응답하여 제어되는 상기 전압제어지연블락;
    상기 예비클락신호를 제2 미러링 지연시간으로 지연하여 감지클락신호로 제공하기 위한 제2 지연미러로서, 상기 제2 미러링 지연시간은 상기 제1 내지 제2 전송지연시간의 합과 동일한 상기 제2 지연미러; 및
    상기 감지클락신호와 상기 버퍼링 클락신호를 위상 비교하여, 상기 전압제어신호를 발생하기 위한 미세락킹블락으로서, 상기 전압제어신호는 상기 감지클락신호가 상기 버퍼링 클락신호에 락킹되도록 제어되는 상기 미세락킹블락을 구비하며,
    상기 기준 디스차아지 능력은
    상기 외부클락신호의 주파수 변화에 대응하여 가변되는 것을 특징으로 하는 내부클락 발생회로.
  7. 제6 항에 있어서, 상기 아날로그 싱크로너스 미러 딜레이는
    상기 제1 비교신호의 전압레벨과 상기 제2 비교신호의 전압레벨을 비교하여, 상기 아날로그 출력클락신호를 발생하기 위한 비교부;
    소정의 제1 프리차아지 신호에 응답하여, 상기 제1 비교신호를 프리차아지시키기 위한 제1 프리차아지부;
    소정의 제2 프리차아지 신호에 응답하여, 상기 제2 비교신호를 프리차아지시키기 위한 제2 프리차아지부;
    소정의 제1 기준입력신호에 응답하여, 상기 제1 비교신호를 상기 기준 디스차아지 능력으로 디스차아지시키기 위한 제1 디스차아지부;
    소정의 제2 기준입력신호에 응답하여, 상기 제2 비교신호를 상기 기준 디스차아지 능력으로 디스차아지시키기 위한 제2 디스차아지부;
    상기 제1 비교신호의 전하를 충전하기 위한 제1 충전부; 및
    상기 제2 비교신호의 전하를 충전하기 위한 제2 충전부를 구비하며,
    상기 제1 및 상기 제2 기준입력신호와 상기 제1 및 상기 제2 프리차아지 신호는 상기 버퍼링 클락신호와 상기 지연클락신호의 논리조합에 의하여 생성되는 것을 특징으로 하는 내부클락 발생회로.
  8. 제7 항에 있어서, 상기 제1 및 상기 제2 프리차아지 신호는
    동일신호인 것을 특징으로 하는 내부클락 발생회로.
  9. 제6 항에 있어서, 상기 내부클락 발생회로는
    상기 기준 디스차아지 능력을 제어하는 소정의 디스차아지 제어신호를 발생하는 디스차아지 제어신호 발생블락으로서, 상기 디스차아지 제어신호는 궁극적으로 상기 외부클락신호의 첫번째 클락의 주파수에 따라 논리상태가 제어되는 상기 디스차아지 제어신호 발생블락을 더 구비하는 것을 특징으로 하는 내부클락 발생회로.
  10. 제9 항에 있어서, 상기 디스차아지 제어신호 발생블락은
    궁극적으로 상기 외부클락신호의 첫번째 클락의 상승단부에 응답하여, 소정의 활성화폭을 가지는 기준주파수 신호를 발생하는 기준주파수 발생부;
    궁극적으로 상기 외부클락신호의 첫번째 클락을 포획하여, 소정의 클락시작신호로 발생하는 시작 클락포획부; 및
    상기 기준주파수 신호과 상기 클락시작신호를 수신하여 궁극적으로 상기 디스차아지 제어신호를 발생하는 활성화폭 감지부로서, 상기 디스차아지 제어신호는 상기 기준주파수 신호의 활성화폭에 대한 상기 클락시작신호의 활성화폭의 대소관 계에 따른 논리상태를 가지는 상기 활성화폭 감지부를 구비하는 것을 특징으로 하는 내부클락 발생회로.
  11. 제6 항에 있어서, 상기 내부클락 발생회로는
    상기 외부클락신호를 버퍼링하여 상기 버퍼링 클락신호로 제공하는 입력버퍼를 더 구비하는 것을 특징으로 하는 내부클락 발생회로.
  12. 제6 항에 있어서, 상기 내부클락 발생회로는
    상기 예비클락신호를 버퍼링하여 상기 내부클락신호로 제공하는 출력버퍼를 더 구비하는 것을 특징으로 하는 내부클락 발생회로.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
KR1020040096059A 2004-11-23 2004-11-23 락킹속도가 향상되는 내부클락발생회로와 이에 포함되는아날로그 싱크로너스 미러 딜레이 KR100632368B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020040096059A KR100632368B1 (ko) 2004-11-23 2004-11-23 락킹속도가 향상되는 내부클락발생회로와 이에 포함되는아날로그 싱크로너스 미러 딜레이
US11/177,846 US7482848B2 (en) 2004-11-23 2005-07-08 Internal clock generation circuits with improved locking speed and corresponding methods
DE102005038519A DE102005038519B4 (de) 2004-11-23 2005-07-29 Taktgeneratorschaltung und Taktsignalerzeugungsverfahren
JP2005315318A JP4847100B2 (ja) 2004-11-23 2005-10-28 ロッキング速度が向上した内部クロック発生回路とこれに含まれるアナログシンクロナスミラーディレイ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040096059A KR100632368B1 (ko) 2004-11-23 2004-11-23 락킹속도가 향상되는 내부클락발생회로와 이에 포함되는아날로그 싱크로너스 미러 딜레이

Publications (2)

Publication Number Publication Date
KR20060057034A KR20060057034A (ko) 2006-05-26
KR100632368B1 true KR100632368B1 (ko) 2006-10-09

Family

ID=36313927

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040096059A KR100632368B1 (ko) 2004-11-23 2004-11-23 락킹속도가 향상되는 내부클락발생회로와 이에 포함되는아날로그 싱크로너스 미러 딜레이

Country Status (4)

Country Link
US (1) US7482848B2 (ko)
JP (1) JP4847100B2 (ko)
KR (1) KR100632368B1 (ko)
DE (1) DE102005038519B4 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100886354B1 (ko) * 2007-05-17 2009-03-03 삼성전자주식회사 다중 위상 클럭신호를 사용하는 통신 시스템 및 통신 방법
KR100930415B1 (ko) * 2008-05-09 2009-12-08 주식회사 하이닉스반도체 클럭 제어 회로 및 이를 포함하는 반도체 메모리 장치
JP6828729B2 (ja) * 2018-11-28 2021-02-10 セイコーエプソン株式会社 回路装置、電気光学装置及び電子機器

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100269316B1 (ko) * 1997-12-02 2000-10-16 윤종용 동기지연회로가결합된지연동기루프(dll)및위상동기루프(pll)
JP3590304B2 (ja) * 1999-08-12 2004-11-17 株式会社東芝 アナログ同期回路
JP3790076B2 (ja) 1999-11-15 2006-06-28 株式会社東芝 アナログ同期回路
KR100335499B1 (ko) 1999-12-30 2002-05-08 윤종용 지연시간차를 보상하는 폐루프 아날로그 동기화 지연 시간반영 기법 구조의 클락 발생회로
US6333959B1 (en) 2000-04-25 2001-12-25 Winbond Electronics Corporation Cross feedback latch-type bi-directional shift register in a delay lock loop circuit
US6323705B1 (en) 2000-04-25 2001-11-27 Winbond Electronics Corporation Double cycle lock approach in delay lock loop circuit
JP4060514B2 (ja) 2000-05-22 2008-03-12 株式会社東芝 同期信号発生回路
US6628154B2 (en) * 2001-07-31 2003-09-30 Cypress Semiconductor Corp. Digitally controlled analog delay locked loop (DLL)
KR100505636B1 (ko) 2002-06-11 2005-08-04 삼성전자주식회사 듀티싸이클 보정 기능을 갖는 아날로그 싱크로너스 미러딜레이 및 이를 이용하는 내부클럭 발생기
KR100540930B1 (ko) * 2003-10-31 2006-01-11 삼성전자주식회사 지연동기루프 회로
US7095261B2 (en) * 2004-05-05 2006-08-22 Micron Technology, Inc. Clock capture in clock synchronization circuitry

Also Published As

Publication number Publication date
DE102005038519B4 (de) 2009-11-19
JP2006148887A (ja) 2006-06-08
US20060109044A1 (en) 2006-05-25
DE102005038519A1 (de) 2006-05-24
JP4847100B2 (ja) 2011-12-28
KR20060057034A (ko) 2006-05-26
US7482848B2 (en) 2009-01-27

Similar Documents

Publication Publication Date Title
US7199634B2 (en) Duty cycle correction circuits suitable for use in delay-locked loops and methods of correcting duty cycles of periodic signals
US6459314B2 (en) Delay locked loop circuit having duty cycle correction function and delay locking method
KR100662221B1 (ko) 2진-결합된 커패시터를 구비한 지연 고정 루프
US8358160B2 (en) Clock signal generation circuit
JP6121135B2 (ja) 同期化回路及びこれを含むクロックデータリカバリ回路
JP4812981B2 (ja) リングレジスタ制御型遅延固定ループ及びその制御方法
US8710886B2 (en) Semiconductor memory device and method for driving the same
US20070152680A1 (en) Duty detection circuit, dll circuit and semiconductor device having same
US7453753B2 (en) Semiconductor memory apparatus
KR19990047034A (ko) 동기지연회로가 결합된 지연동기루프(dll) 및 위상동기루프(pll)
KR100541685B1 (ko) 지연 동기 루프 장치
US6741507B2 (en) Semiconductor device outputting data at a timing with reduced jitter
US8164370B2 (en) Clock control circuit and semiconductor device including the same
KR100632368B1 (ko) 락킹속도가 향상되는 내부클락발생회로와 이에 포함되는아날로그 싱크로너스 미러 딜레이
KR100431330B1 (ko) 외부 클럭에 관련된 중간 위상의 내부 클럭 신호를발생하기 위한 회로와 그 방법
US7719921B2 (en) Duty detection circuit, DLL circuit using the same, semiconductor memory circuit, and data processing system
JP2799170B2 (ja) 位相／周波数比較回路
US20090097341A1 (en) Semiconductor memory apparatus and method of driving the same
US6801067B2 (en) Analog synchronous mirror delay circuit, method of generating a clock and internal clock generator using the same
KR100550633B1 (ko) 반도체 기억 소자의 지연 고정 루프 및 그의 제어 방법
US20050179478A1 (en) Device to be used in the synchronization of clock pulses, as well as a clock pulse synchronization process
US8379784B2 (en) Semiconductor memory device
KR101019985B1 (ko) 디엘엘 회로 및 그의 제어 방법
KR20110047873A (ko) 반도체 장치 및 그 구동 방법
KR20000065632A (ko) 반도체 장치의 내부 클럭 발생 회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120831

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20130902

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140901

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150831

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20180831

Year of fee payment: 13