JP6828729B2 - 回路装置、電気光学装置及び電子機器 - Google Patents

Description

本発明は、回路装置、電気光学装置及び電子機器等に関する。

従来より、回路装置間の高速な通信を可能にするインターフェースとしてＬＶＤＳ（Low Voltage Differential Signaling）などの高速シリアル転送が知られている。高速シリアル転送では、送信回路がシリアル化されたデータを差動信号により送信し、受信回路が差動信号を差動増幅することでデータ転送を実現する。このような高速シリアル転送の従来技術としては例えば特許文献１に開示される技術がある。

特開２００９−２２５４０６号公報

上記のような高速シリアル転送において、転送レートの上昇に伴って差動信号のクロスポイントがずれるという課題がある。クロスポイントがずれると、受信データのデータ確定時間が変動するため、受信データをクロック信号で取り込むときのセットアップホールド時間を確保することが、困難になる。クロスポイントがずれる要因として、例えば受信回路において正極と負極の能力にアンバランスがあること、或いは伝送線路において正極と負極の寄生負荷にアンバランスがあること等が、考えられる。

本発明の一態様は、差動信号の第１信号が入力される第１端子と、前記差動信号の第２信号が入力される第２端子と、前記第１端子及び前記第２端子を介して前記差動信号を受信する受信回路と、前記受信回路の第１入力端子と、前記第１端子とを接続する第１信号線と、前記受信回路の第２入力端子と、前記第２端子とを接続する第２信号線と、前記第１信号線に一端が接続され、所定電位のノードに他端が設定される第１容量回路と、前記第２信号線に一端が接続され、前記所定電位のノードに他端が設定される第２容量回路と、前記受信回路から出力される出力信号のデューティーを検出する検出回路と、を含み、前記第１容量回路の容量値である第１容量値は、前記検出回路の検出結果に基づく容量値に、設定されている回路装置に関係する。

比較例の回路装置。 比較例の動作を説明する波形図。 回路装置の第１構成例。 第１構成例の動作を説明する波形図。 回路装置の第２構成例。 回路装置の第３構成例。 第３構成例の動作を説明する波形図。 検出回路の第１の詳細な構成例。 検出回路の第２の詳細な構成例。 送信回路の詳細な構成例。 受信回路の詳細な構成例。 サーディスにおける受信処理回路の構成例。 受信処理回路の動作を説明する波形図。 電気光学装置の構成例。 電子機器の構成例。

以下、本開示の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本開示の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本開示の解決手段として必須であるとは限らない。

１．回路装置の第１構成例

まず図１、図２を用いて、差動信号のクロスポイントがずれることによりデータ確定時間が変動することについて説明する。図１は、比較例の回路装置であり、図２は、比較例の動作を説明する波形図である。

図１に示すように、差動信号ＣＫＰ、ＣＫＭは終端抵抗ＲＴＣＫにより電流電圧変換される。受信回路ＲＶＣＫは、電圧に変換された差動信号ＣＫＰ、ＣＫＭを受信することで、シングルエンドのクロック信号ＣＫＩを出力する。差動信号ＤＴＰ、ＤＴＭは終端抵抗ＲＴＤＴにより電流電圧変換される。受信回路ＲＶＤＴは、電圧に変換された差動信号ＤＴＰ、ＤＴＭを受信することで、シングルエンドのデータ信号ＤＴＩを出力する。受信処理回路ＲＰＣは、クロック信号ＣＫＩを用いてデータ信号ＤＴＩを取り込む。例えば受信処理回路ＲＰＣは、クロック信号ＣＫＩを用いてデータ信号ＤＴＩをシリアルパラレル変換する。

図２に示すように、受信回路ＲＶＣＫに入力される差動信号ＣＫＰ、ＣＫＭは、クロスポイントがずれていない状態であるとする。クロスポイントとは、正極信号であるＣＫＰと負極信号であるＣＫＭとが交わるポイントである。即ち、ＣＫＰとＣＫＭが交わる電圧及びタイミングのことである。図２において、クロスポイントの電圧は振幅の中心であり、またクロスポイントのタイミングは等間隔である。

受信回路ＲＶＣＫにおいて、クロック信号ＣＫＩをローレベルからハイレベルに変化させる能力と、クロック信号ＣＫＩをハイレベルからローレベルに変化させる能力とにアンバランスがある場合、差動信号ＣＫＰ、ＣＫＭのクロスポイントがずれていなくても、クロック信号ＣＫＩのデューティーが５０％からずれる。図２には、クロック信号ＣＫＩのハイデューティーが５０％より小さくなる例を示している。これは、実質的に差動信号ＣＫＰ、ＣＫＭのクロスポイントがずれたことと同じである。同様に、データ信号ＤＴＩのデューティーが５０％からずれる。図２には、データ信号ＤＴＩのローデューティーが５０％より小さくなる例を示している。

受信処理回路ＲＰＣは、データ信号ＤＴＩを取り込むためのクロック信号ＣＫＩＤを、クロック信号ＣＫＩに基づいて生成する。そして受信処理回路ＲＰＣは、クロック信号ＣＫＩＤの立ち上がりエッジ及び立ち上がりエッジで、データ信号ＤＴＩを取り込む。上記のようなデューティーの変動がある場合、データ信号ＤＴＩのデータ確定時間が変動する。図２の例では、データ信号ＤＴＩがローレベルになっている時間が短い。このようなデータ確定時間の変動があると、受信処理回路ＲＰＣがクロック信号ＣＫＩＤでデータ信号ＤＴＩを取り込む際のセットアップホールド時間が確保しにくくなる。図２の例では、クロック信号ＣＫＩＤの立ち下がりエッジでデータ信号ＤＴＩを取り込む際のセットアップ時間が短くなっている。クロック信号ＣＫＩ及びデータ信号ＤＴＩのデューティーはプロセス変動によってばらつくため、セットアップホールド時間のマージンを確保することが困難になる。転送レートが向上するほど、セットアップホールド時間のマージンを確保することが難しくなるため、転送レートを向上させる際に上記デューティーの変動が課題となる。

なお、上記では受信回路において正極と負極の能力にアンバランスがあることでデータ確定時間が変動する例を説明したが、データ確定時間が変動する要因はこれに限定されない。例えば、差動信号の伝送線路において正極と負極の寄生負荷にアンバランスがあること、或いは、送信回路において正極と負極の駆動能力にアンバランスがあること等によっても、データ確定時間が変動する。以下の本実施形態では、受信回路において正極と負極の能力にアンバランスがあることでデータ確定時間が変動する場合を例に説明するが、上記のような他の要因によってデータ確定時間が変動する場合にも本実施形態を適用できる。

以下、本実施形態の回路装置について説明する。図３は、回路装置１００の第１構成例である。回路装置１００は、受信回路１０と、検出回路２０と、メモリー３０と、設定回路４０と、インターフェース回路５０と、端子ＴＰ、ＴＭと、信号線ＬＰ、ＬＭと、容量回路ＣＰ、ＣＭと、終端抵抗ＲＴと、を含む。回路装置１００は例えば集積回路装置である。

回路装置１００の外部に設けられた送信回路５は、端子ＴＰ、ＴＭに対して差動信号を出力する。差動信号は信号ＳＰ、ＳＭを含む。信号ＳＰが端子ＴＰに入力され、信号ＳＭが端子ＴＭに入力される。送信回路５は例えば電流駆動回路である。この場合、電流の差動信号が終端抵抗ＲＴにより電圧の差動信号に変換される。信号ＳＰ、ＳＭは、電圧に変換された後の差動信号である。

信号線ＬＰは、受信回路１０の正極入力端子と端子ＴＰとを接続する。信号線ＬＭは、受信回路１０の負極入力端子と端子ＴＭとを接続する。なお、本実施形態における接続は、電気的な接続である。電気的な接続とは、電気信号が伝達可能に接続されていることである。電気信号による情報の伝達が可能となる接続が電気的な接続であり、受動素子等を介した接続であってもよい。例えば信号線ＬＰ、ＬＭの経路内に抵抗又はキャパシター等が挿入されてもよい。

受信回路１０は、非反転入力端子及び反転入力端子に入力された差動信号を受信する。受信回路１０は、受信した差動信号を、シングルエンドの出力信号ＳＩとして出力する。受信回路１０の構成例については後述する。なお以下では、出力信号ＳＩが、差動信号の正極信号である信号ＳＰと同極性である場合を例に説明するが、出力信号ＳＩが、差動信号の負極信号である信号ＳＭと同極性であってもよい。

容量回路ＣＰの一端は信号線ＬＰに接続され、容量回路ＣＰの他端は接地ノードに接続される。容量回路ＣＭの一端は信号線ＬＭに接続され、容量回路ＣＭの他端は接地ノードに接続される。なお、容量回路ＣＰ、ＣＭの他端は、接地ノードに限らず所定電位のノードに接続されればよい。

容量回路ＣＰは可変容量回路である。具体的には、容量回路ＣＰは、第１〜第ｐスイッチと第１〜第ｐキャパシターを含む。ｐは２以上の整数である。第ｉスイッチと第ｉキャパシターは、信号線ＬＰと接地ノードの間に直列に接続される。ｉは１以上ｐ以下の整数である。スイッチは例えばトランジスターである。設定回路４０が第１〜第ｐスイッチの各スイッチをオン又はオフに設定する。これにより、容量回路ＣＰの容量値が可変に設定される。同様に容量回路ＣＭは可変容量回路であり、容量回路ＣＰと同様な構成である。

検出回路２０は、出力信号ＳＩのデューティーを検出し、その検出結果を検出信号ＤＥＴとして出力する。なお以下では検出回路２０が出力信号ＳＩのハイデューティーを検出する場合を例に説明する。容量回路ＣＰの容量値は、検出回路２０の検出結果に基づく容量値に、設定されている。第１構成例では、回路装置１００の製造時において、検出回路２０が出力信号ＳＩのデューティーを検出し、その検出結果に基づく容量値が予め設定される。同様に、容量回路ＣＭの容量値は、検出回路２０の検出結果に基づく容量値に、設定されている。

容量回路ＣＰ、ＣＭの容量値が変更されると、差動信号のクロスポイントが変わるので、受信回路１０から出力される出力信号ＳＩのデューティーが変わる。即ち、本実施形態によれば、デューティーの検出結果に基づいて容量回路ＣＰ、ＣＭの容量値が設定されていることで、デューティーのずれを減少させることが可能になる。デューティーのずれは、基準デューティーに対するずれのことである。基準デューティーは例えば５０％である。本実施形態では、出力信号ＳＩのデューティーが５０％となるように、差動信号のクロスポイントを調整することが可能となる。なお、デューティーが略５０％となるようにクロスポイントが調整されていればよい。即ち、セットアップホールド時間を確保できる程度にデューティーが改善されていればよいので、デューティーが厳密に５０％になる必要はない。

図４に示すように、ｃｐ＝ｃｍのときデューティー＜５０％だったとする。ｃｐは容量回路ＣＰの容量値であり、ｃｍは容量回路ＣＭの容量値である。この場合、ｃｐ＜ｃｍとなるようにｃｐ、ｃｍが設定される。例えばｃｐ＝ｃｍのときｃｐ＝ｃｍ＝ｃ０だったとする。この場合、ｃｐ＜ｃ０＜ｃｍとなるようにｃｐ、ｃｍが設定される。図４に示すように、ｃｐ＜ｃｍに設定されることで、信号ＳＰの電圧変化が、信号ＳＭの電圧変化よりも急峻になる。これにより、出力信号ＳＩのデューティーが増加するように、差動信号のクロスポイントが変化する。一方、ｃｐ＝ｃｍのときデューティー＞５０％だったとする。この場合、ｃｐ＞ｃｍとなるようにｃｐ、ｃｍが設定される。これにより、出力信号ＳＩのデューティーが減少するように、差動信号のクロスポイントが変化する。このようにして、出力信号ＳＩのデューティーが５０％となるように、差動信号のクロスポイントが調整される。

メモリー３０は、容量回路ＣＰ、ＣＭの容量値を設定するための設定情報を記憶する。設定情報は、例えば、上述した第１〜第ｐスイッチをオン又はオフに設定するためのデータである。メモリー３０は不揮発性メモリーである。不揮発性メモリーは、例えばＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）又はフラッシュメモリー等である。ＥＥＰＲＯＭは例えばフローティングゲート型のメモリーセルなどにより実現できる。フラッシュメモリーは、例えばＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）のメモリーセルなどにより実現できる。或いは不揮発性メモリーは、ヒューズセルを用いたメモリーであってもよい。ヒューズセルは、記憶されるビット信号に対応して抵抗値が可変のプログラマブル抵抗を含む。

メモリー３０には、回路装置１００の製造時において設定情報が書き込まれる。具体的には、検出回路２０は、出力信号ＳＩのデューティーが５０％より高いか否かを検出する。インターフェース回路５０は、検出信号ＤＥＴを外部装置に送信する。外部装置は、例えば、回路装置１００を検査するテスターである。外部装置は、検出信号ＤＥＴに基づいて容量値ｃｐ、ｃｍの設定情報を、インターフェース回路５０に出力する。インターフェース回路５０は、設定情報を設定回路４０に出力する。例えばデューティー＜５０％のとき、外部装置はｃｐを減少させると共にｃｍを増加させ、デューティーが５０％に達したときのｃｐ、ｃｍを取得する。外部装置は、そのｃｐ、ｃｍの設定情報を、インターフェース回路５０を介してメモリー３０に書き込む。

電子機器等に組み込まれた回路装置１００の動作を通常動作と呼ぶこととする。通常動作において、設定回路４０は、メモリー３０からｃｐ、ｃｍの設定情報を読み出し、その設定情報に基づいて容量回路ＣＰ、ＣＭの容量値を設定する。これにより、通常動作において出力信号ＳＩのデューティーが５０％となる。第１構成例において設定回路４０は例えばレジスターである。この場合、メモリー３０からｃｐ、ｃｍの設定情報がレジスターに読み出される。レジスターは、保持する設定情報を容量回路ＣＰ、ＣＭに出力することで、容量回路ＣＰ、ＣＭの容量値を設定する。

なお、検出回路２０は、出力信号ＳＩのデューティーが所定範囲内であるか否かを検出してもよい。所定範囲は５０％を含む範囲であり、例えば（５０−α）％以上（５０＋α）％以下である。αは、データ取り込み時のセットアップホールド時間を確保できるように、シミュレーション等に基づいて設定される。例えばデューティー＜（５０−α）％のとき、外部装置はｃｐを減少させると共にｃｍを増加させ、デューティーが所定範囲内となったときのｃｐ、ｃｍを取得する。外部装置は、そのｃｐ、ｃｍの設定情報を、インターフェース回路５０を介してメモリー３０に書き込む。

以上では、容量回路ＣＰ、ＣＭの容量値が両方とも可変に設定される場合を例に説明したが、容量回路ＣＰの容量値のみが可変に設定されてもよい。この場合、容量回路ＣＭは、容量値が固定のキャパシターであってもよい。或いは、容量回路ＣＭの容量値のみが可変に設定されてもよい。この場合、容量回路ＣＰは、容量値が固定のキャパシターであってもよい。

なお、第１構成例において、ＳＰ、ＴＰ、ＬＰ、ＣＰ、受信回路１０の正極入力端子が、それぞれ第１信号、第１端子、第１信号線、第１容量回路、第１入力端子であり、ＳＭ、ＴＭ、ＬＭ、ＣＭ、受信回路１０の負極入力端子が、それぞれ第１信号、第２端子、第２信号線、第２容量回路、第２入力端子である。或いは、ＳＭ、ＴＭ、ＬＭ、ＣＭ、受信回路１０の負極入力端子を、それぞれ第１信号、第１端子、第１信号線、第１容量回路、第１入力端子とし、ＳＰ、ＴＰ、ＬＰ、ＣＰ、受信回路１０の正極入力端子を、それぞれ第１信号、第２端子、第２信号線、第２容量回路、第２入力端子としてもよい。

２．回路装置の第２構成例

図５は、回路装置１００の第２構成例である。回路装置１００は、受信回路１０と、検出回路２０と、設定回路４０と、端子ＴＰ、ＴＭと、信号線ＬＰ、ＬＭと、容量回路ＣＰ、ＣＭと、終端抵抗ＲＴと、を含む。なお、既に説明した構成要素と同一の構成要素には同一の符号を付し、その構成要素についての説明を適宜に省略する。

第２構成例では、通常動作時において、検出回路２０の検出結果に基づいて設定回路４０が容量回路ＣＰ、ＣＭの容量値を設定する。第２構成例において設定回路４０はロジック素子が組み合わせされたロジック回路である。

具体的には、検出回路２０は、受信回路１０から出力される出力信号ＳＩのデューティーが５０％より高いか否かを、検出する。デューティー＜５０％のとき、設定回路４０は、容量回路ＣＰの容量値ｃｐを減少させると共に容量回路ＣＭの容量値ｃｍを増加させる。一方、デューティー＞５０％のとき、設定回路４０は、ｃｐを増加させると共にｃｍを減少させる。これにより、出力信号ＳＩのデューティーが５０％となる。

或いは、検出回路２０は、出力信号ＳＩのデューティーが所定範囲内であるか否かを検出する。所定範囲は、例えば（５０−α）％以上（５０＋α）％以下である。デューティー＜（５０−α）％のとき、設定回路４０はｃｐを減少させると共にｃｍを増加させる。デューティー＞（５０＋α）％のとき、設定回路４０はｃｐを増加させると共にｃｍを減少させる。（５０−α）％＜デューティー＜（５０＋α）％のとき、設定回路４０はｃｐ、ｃｍを変化させない。これにより、出力信号ＳＩのデューティーが所定範囲内となる。

図１４で後述するように、回路装置１００は、例えば電気光学パネルを駆動する表示ドライバーである。受信回路１０は表示データ又は表示制御信号を受信するための受信回路である。表示制御信号は、ピクセルクロック信号又は垂直同期信号、水平同期信号、データイネーブル信号等である。このとき、設定回路４０は、表示データ転送における垂直ブランキング期間及び水平ブランキング期間の少なくとも一方において、容量回路ＣＰ、ＣＭの容量値を制御する。ブランキング期間は、表示データ転送がディセーブルとなっている期間、即ち受信回路１０に表示データが入力されない期間である。垂直ブランキング期間は、１フレームの表示データが転送される期間が終了した後、次の１フレームの表示データが転送される期間が開始されるまでの期間である。水平ブランキング期間は、１ラインの表示データが転送される期間が終了した後、次の１ラインの表示データが転送される期間が開始されるまでの期間である。

なお上記に限定されず、受信回路１０に表示データが入力されない期間において、設定回路４０が容量回路ＣＰ、ＣＭの容量値を制御すればよい。例えば、回路装置１００が起動された後の初期化期間等において、設定回路４０が容量回路ＣＰ、ＣＭの容量値を制御してもよい。

また、設定回路４０が容量回路ＣＰ、ＣＭの容量値を両方とも制御する場合に限定されない。即ち、設定回路４０が容量回路ＣＰの容量値のみを制御してもよい。この場合、容量回路ＣＭは、容量値が固定のキャパシターであってもよい。或いは、設定回路４０が容量回路ＣＭの容量値のみを制御してもよい。この場合、容量回路ＣＰは、容量値が固定のキャパシターであってもよい。

３．回路装置の第３構成例

図６は、回路装置１００の第３構成例である。回路装置１００は、受信回路１０と、検出回路２０と、メモリー３０と、設定回路４０と、インターフェース回路５０と、端子ＴＰ、ＴＭと、信号線ＬＰ、ＬＭと、抵抗回路ＲＰ１、ＲＰ２、ＲＭ１、ＲＭ２と、終端抵抗ＲＴＰ、ＲＴＭと、を含む。なお、既に説明した構成要素と同一の構成要素には同一の符号を付し、その構成要素についての説明を適宜に省略する。

終端抵抗ＲＴＰとＲＴＭは、信号線ＬＰとＬＭの間に直列に接続される。第１構成例と同様に、信号線ＬＰは、受信回路１０の正極入力端子と端子ＴＰとを電気的に接続し、信号線ＬＭは、受信回路１０の負極入力端子と端子ＴＭとを電気的に接続する。例えば、信号線ＬＰ、ＬＭの各々に、ＡＣカップリング用のキャパシターが挿入されてもよい。その場合、終端抵抗ＲＴＰとＲＴＭが接続されるノードにバイアス電圧が供給される。

抵抗回路ＲＰ１の一端は信号線ＬＰに接続され、抵抗回路ＲＰ１の他端は電源ノードに接続される。抵抗回路ＲＰ２の一端は信号線ＬＰに接続され、抵抗回路ＲＰ２の他端は接地ノードに接続される。抵抗回路ＲＭ１の一端は信号線ＬＭに接続され、抵抗回路ＲＭ１の他端は電源ノードに接続される。抵抗回路ＲＭ２の一端は信号線ＬＭに接続され、抵抗回路ＲＭ２の他端は接地ノードに接続される。なお、抵抗回路ＲＰ１、ＲＭ１の他端は、電源ノードに限らず第１電位のノードに接続されればよい。また抵抗回路ＲＰ２、ＲＭ２の他端は、接地ノードに限らず第２電位のノードに接続されればよい。第２電位は第１電位よりも低い。

抵抗回路ＲＰ１は可変抵抗回路である。具体的には、抵抗回路ＲＰ１は、第１〜第ｑスイッチと第１〜第ｑ抵抗を含む。ｑは２以上の整数である。第ｊスイッチと第ｊキャパシターは、信号線ＬＰと電源ノードの間に直列に接続される。ｊは１以上ｑ以下の整数である。スイッチは例えばトランジスターである。設定回路４０が第１〜第ｑスイッチの各スイッチをオン又はオフに設定する。これにより、抵抗回路ＲＰ１の抵抗値が可変に設定される。同様に、抵抗回路ＲＰ２、ＲＭ１、ＲＭ２は可変容量回路であり、抵抗回路ＲＰ１と同様な構成である。

抵抗回路ＲＰ１、ＲＰ２、ＲＭ１、ＲＭ２の抵抗値が変更されると、差動信号のクロスポイントが変わるので、受信回路１０から出力される出力信号ＳＩのデューティーが変わる。第３構成例では、抵抗回路ＲＰ１、ＲＰ２、ＲＭ１、ＲＭ２の抵抗値は、検出回路２０の検出結果に基づく抵抗値に、設定されている。即ち、デューティーの検出結果に基づいて抵抗回路ＲＰ１、ＲＰ２、ＲＭ１、ＲＭ２の抵抗値が設定されている。これにより、出力信号ＳＩのデューティーが５０％となるように、差動信号のクロスポイントを調整することが可能となる。

図７に示すように、ｒｐ１＝ｒｐ２＝ｒｍ１＝ｒｍ２のときデューティー＜５０％だったとする。ｒｐ１は抵抗回路ＲＰ１の抵抗値であり、ｒｐ２は抵抗回路ＲＰ２の抵抗値であり、ｒｍ１は抵抗回路ＲＭ１の抵抗値であり、ｒｍ２は抵抗回路ＲＭ２の抵抗値である。この場合、ｒｐ１＜ｒｐ２、且つｒｍ１＞ｒｍ２となるようにｒｐ１、ｒｐ２、ｒｍ１、ｒｍ２が設定される。例えばｒｐ１＝ｒｐ２＝ｒｍ１＝ｒｍ２のときｒｐ１＝ｒｐ２＝ｒｍ１＝ｒｍ２＝ｒ０だったとする。この場合、ｒｐ１＜ｒ０＜ｒｐ２、且つｒｍ１＞ｒ０＞ｒｍ２となるように設定される。図７に示すように、ｒｐ１＜ｒｐ２、且つｒｍ１＞ｒｍ２に設定されることで、信号ＳＰの振幅中心が信号ＳＭの振幅中心よりも高くなる。これにより、出力信号ＳＩのデューティーが増加するように、差動信号のクロスポイントが変化する。一方、ｒｐ１＝ｒｐ２＝ｒｍ１＝ｒｍ２のときのときデューティー＞５０％だったとする。この場合、ｒｐ１＞ｒｐ２、且つｒｍ１＜ｒｍ２となるようにｒｐ１、ｒｐ２、ｒｍ１、ｒｍ２が設定される。これにより、出力信号ＳＩのデューティーが減少するように、差動信号のクロスポイントが変化する。このようにして、出力信号ＳＩのデューティーが５０％となるように、差動信号のクロスポイントが調整される。

メモリー３０は、抵抗回路ＲＰ１、ＲＰ２、ＲＭ１、ＲＭ２の抵抗値を設定するための設定情報を記憶する。設定情報は、例えば、上述した第１〜第ｑスイッチをオン又はオフに設定するためのデータである。メモリー３０は不揮発性メモリーである。

メモリー３０には、回路装置１００の製造時において設定情報が書き込まれる。具体的には、検出回路２０は、出力信号ＳＩのデューティーが５０％より高いか否かを検出する。インターフェース回路５０は、検出信号ＤＥＴを外部装置に送信する。外部装置は、検出信号ＤＥＴに基づいて抵抗値ｒｐ１、ｒｐ２、ｒｍ１、ｒｍ２の設定情報を、インターフェース回路５０に出力する。インターフェース回路５０は、設定情報を設定回路４０に出力する。例えばデューティー＜５０％のとき、外部装置はｒｐ１、ｒｍ２を減少させると共にｒｐ２、ｒｍ１を増加させ、デューティーが５０％に達したときのｒｐ１、ｒｐ２、ｒｍ１、ｒｍ２を取得する。外部装置は、そのｒｐ１、ｒｐ２、ｒｍ１、ｒｍ２の設定情報を、インターフェース回路５０を介してメモリー３０に書き込む。

通常動作において、設定回路４０は、メモリー３０からｒｐ１、ｒｐ２、ｒｍ１、ｒｍ２の設定情報を読み出し、その設定情報に基づいて抵抗回路ＲＰ１、ＲＰ２、ＲＭ１、ＲＭ２の抵抗値を設定する。これにより、通常動作において出力信号ＳＩのデューティーが５０％となる。

なお、検出回路２０は、出力信号ＳＩのデューティーが所定範囲内であるか否かを検出してもよい。所定範囲は、例えば（５０−α）％以上（５０＋α）％以下である。例えばデューティー＜（５０−α）％のとき、外部装置はｒｐ１、ｒｍ２を減少させると共にｒｐ２、ｒｍ１を増加させ、デューティーが所定範囲内となったときのｒｐ１、ｒｐ２、ｒｍ１、ｒｍ２を取得する。外部装置は、そのｒｐ１、ｒｐ２、ｒｍ１、ｒｍ２の設定情報を、インターフェース回路５０を介してメモリー３０に書き込む。

以上では、メモリー３０が抵抗値の設定情報を記憶する場合を例に説明したが、第２構成例と同様に、検出回路２０の検出結果に基づいて設定回路４０が抵抗回路ＲＰ１、ＲＰ２、ＲＭ１、ＲＭ２の抵抗値を制御してもよい。この場合、メモリー３０及びインターフェース回路５０は省略されてもよい。

具体的には、検出回路２０は、受信回路１０から出力される出力信号ＳＩのデューティーが５０％より高いか否かを、検出する。デューティー＜５０％のとき、設定回路４０は、ｒｐ１、ｒｍ２を減少させると共にｒｐ２、ｒｍ１を増加させる。一方、デューティー＞５０％のとき、設定回路４０は、ｒｐ１、ｒｍ２を増加させると共にｒｐ２、ｒｍ１を減少させる。これにより、出力信号ＳＩのデューティーが５０％となる。

或いは、検出回路２０は、出力信号ＳＩのデューティーが所定範囲内であるか否かを検出する。所定範囲は、例えば（５０−α）％以上（５０＋α）％以下である。デューティー＜（５０−α）％のとき、設定回路４０はｒｐ１、ｒｍ２を減少させると共にｒｐ２、ｒｍ１を増加させる。デューティー＞（５０＋α）％のとき、設定回路４０はｒｐ１、ｒｍ２を増加させると共にｒｐ２、ｒｍ１を減少させる。（５０−α）％＜デューティー＜（５０＋α）％のとき、設定回路４０はｒｐ１、ｒｐ２、ｒｍ１、ｒｍ２を変化させない。これにより、出力信号ＳＩのデューティーが所定範囲内となる。

また以上では、抵抗回路ＲＰ１、ＲＰ２、ＲＭ１、ＲＭ２の抵抗値が可変に設定される場合を例に説明したが、抵抗回路ＲＰ１、ＲＰ２の抵抗値のみが可変に設定されてもよい。この場合、抵抗回路ＲＭ１、ＲＭ２は、抵抗値が固定の抵抗素子であってもよい。或いは、抵抗回路ＲＭ１、ＲＭ２の抵抗値のみが可変に設定されてもよい。この場合、抵抗回路ＲＰ１、ＲＰ２は、抵抗値が固定の抵抗であってもよい。

なお、第３構成例において、ＳＰ、ＴＰ、ＬＰ、ＲＰ１、ＲＰ２、受信回路１０の正極入力端子が、それぞれ第１信号、第１端子、第１信号線、第１抵抗回路、第２抵抗回路、第１入力端子であり、ＳＭ、ＴＭ、ＬＭ、ＲＭ１、ＲＭ２、受信回路１０の負極入力端子が、それぞれ第１信号、第２端子、第２信号線、第３抵抗回路、第４抵抗回路、第２入力端子である。或いは、ＳＭ、ＴＭ、ＬＭ、ＲＭ１、ＲＭ２、受信回路１０の負極入力端子を、それぞれ第１信号、第１端子、第１信号線、第１抵抗回路、第２抵抗回路、第１入力端子とし、ＳＰ、ＴＰ、ＬＰ、ＲＰ１、ＲＰ２、受信回路１０の正極入力端子を、それぞれ第１信号、第２端子、第２信号線、第３抵抗回路、第４抵抗回路、第２入力端子としてもよい。

４．検出回路

図８は、検出回路２０の第１の詳細な構成例である。検出回路２０は、積分回路１４と比較回路ＣＰＡと基準電圧生成回路１３とを含む。

積分回路１４は、受信回路１０の出力信号ＳＩを積分し、その結果を出力電圧ＱＩＮＴとして出力する。積分回路１４は抵抗ＲＩＮＴとキャパシターＣＩＮＴとを含む。抵抗ＲＩＮＴの一端には出力信号ＳＩが入力され、抵抗ＲＩＮＴの他端はキャパシターＣＩＮＴの一端が接続される。キャパシターＣＩＮＴの他端は接地ノードに接続される。抵抗ＲＩＮＴの他端から出力電圧ＱＩＮＴが出力される。

基準電圧生成回路１３は、基準電圧ＶＲＡを生成する。基準電圧生成回路１３は抵抗ＲＲＡ１、ＲＲＡ２を含む。抵抗ＲＲＡ１の一端は電源ノードに接続され、抵抗ＲＲＡ１の他端は抵抗ＲＲＡ２の一端に接続される。抵抗ＲＲＡ２の他端は接地ノードに接続される。抵抗ＲＲＡ１の他端から基準電圧ＶＲＡが出力される。

比較回路ＣＰＡは、積分回路１４の出力電圧ＱＩＮＴと基準電圧ＶＲＡとを比較することで、検出信号ＤＥＴを出力する。受信回路１０から出力される出力信号ＳＩのデューティーが５０％より大きいとき、比較回路ＣＰＡは、第１電圧レベルの検出信号ＤＥＴを出力する。一方、出力信号ＳＩのデューティーが５０％より小さいとき、比較回路ＣＰＡは、第２電圧レベルの検出信号ＤＥＴを出力する。例えば図８に示すように、比較回路ＣＰＡの正極入力端子に出力電圧ＱＩＮＴが入力され、比較回路ＣＰＡの負極入力端子に基準電圧ＶＲＡが入力される。この場合、ＱＩＮＴ＞ＶＲＡのときＤＥＴはハイレベルであり、ＱＩＮＴ＜ＶＲＡのときＤＥＴはローレベルである。即ち、この例では、第１電圧レベルがハイレベルであり、第２電圧レベルがローレベルである。

図８の検出回路２０を図５の第２構成例に適用した場合における、設定回路４０の動作を説明する。なお、図８の検出回路２０は図３の第１構成例及び図６の第３構成例にも適用可能である。

設定回路４０は、検出信号ＤＥＴに基づいて容量回路ＣＰ、ＣＭの容量値ｃｐ、ｃｍを設定する。即ち、検出信号ＤＥＴが第１電圧レベルであるとき、設定回路４０は容量値ｃｐを増加させると共に容量値ｃｍを減少させる。一方、検出信号ＤＥＴが第２電圧レベルであるとき、設定回路４０は容量値ｃｐを減少させると共に容量値ｃｍを増加させる。

このようにすれば、出力信号ＳＩのデューティーが５０％より大きいとき、設定回路４０が容量値ｃｐを増加させると共に容量値ｃｍを減少させる。これにより、出力信号ＳＩのデューティーが低下する。一方、出力信号ＳＩのデューティーが５０％より小さいとき、設定回路４０が容量値ｃｐを減少させると共に容量値ｃｍを増加させる。これにより、出力信号ＳＩのデューティーが増加する。このようにして、出力信号ＳＩのデューティーを５０％にすることができる。

図９は、検出回路２０の第２の詳細な構成例である。検出回路２０は、積分回路１４と比較回路ＣＰＢ１、ＣＰＢ２と基準電圧生成回路１３とを含む。なお、既に説明した構成要素と同一の構成要素には同一の符号を付し、その構成要素についての説明を適宜に省略する。

基準電圧生成回路１３は、第１基準電圧である基準電圧ＶＲＢ１と、第２基準電圧である基準電圧ＶＲＢ２を生成する。ＶＲＢ１＞ＶＲＢ２である。デューティーの所定範囲を（５０−α）％以上（５０＋α）％以下としたとき、ＶＲＢ１は所定範囲の上限（５０＋α）％に対応し、ＶＲＢ２は所定範囲の下限（５０−α）％に対応する。基準電圧生成回路１３は抵抗ＲＲＢ１〜ＲＲＢ３を含む。抵抗ＲＲＢ１の一端は電源ノードに接続され、抵抗ＲＲＢ１の他端は抵抗ＲＲＢ２の一端に接続される。抵抗ＲＲＢ２の他端は抵抗ＲＲＢ３の一端に接続され、抵抗ＲＲＢ２の他端は抵抗ＲＲＢ３の一端に接続される。抵抗ＲＲＢ３の他端は接地ノードに接続される。抵抗ＲＲＢ１の他端から基準電圧ＶＲＢ１が出力され、抵抗ＲＲＢ２の他端から基準電圧ＶＲＢ２が出力される。

比較回路ＣＰＢ１は、積分回路１４の出力電圧ＱＩＮＴと基準電圧ＶＲＢ１とを比較することで、第１検出信号である検出信号ＤＥＴ１を出力する。受信回路１０から出力される出力信号ＳＩのデューティーが（５０＋α）％より大きいとき、比較回路ＣＰＢ１は、第１電圧レベルの検出信号ＤＥＴ１を出力する。一方、出力信号ＳＩのデューティーが（５０＋α）％より小さいとき、比較回路ＣＰＢ１は、第２電圧レベルの検出信号ＤＥＴ１を出力する。例えば図９に示すように、比較回路ＣＰＢ１の正極入力端子に出力電圧ＱＩＮＴが入力され、比較回路ＣＰＢ１の負極入力端子に基準電圧ＶＲＢ１が入力される。この場合、ＱＩＮＴ＞ＶＲＢ１のときＤＥＴ１はハイレベルであり、ＱＩＮＴ＜ＶＲＢ１のときＤＥＴ１はローレベルである。

比較回路ＣＰＢ２は、積分回路１４の出力電圧ＱＩＮＴと基準電圧ＶＲＢ２とを比較することで、第２検出信号である検出信号ＤＥＴ２を出力する。受信回路１０から出力される出力信号ＳＩのデューティーが（５０−α）％より大きいとき、比較回路ＣＰＢ２は、第１電圧レベルの検出信号ＤＥＴ２を出力する。一方、出力信号ＳＩのデューティーが（５０−α）％より小さいとき、比較回路ＣＰＢ２は、第２電圧レベルの検出信号ＤＥＴ２を出力する。例えば図９に示すように、比較回路ＣＰＢ２の正極入力端子に出力電圧ＱＩＮＴが入力され、比較回路ＣＰＢ２の負極入力端子に基準電圧ＶＲＢ２が入力される。この場合、ＱＩＮＴ＞ＶＲＢ２のときＤＥＴ２はハイレベルであり、ＱＩＮＴ＜ＶＲＢ２のときＤＥＴ２はローレベルである。

図９の検出回路２０を図５の第２構成例に適用した場合における、設定回路４０の動作を説明する。ここでは、図９の検出信号ＤＥＴ１、ＤＥＴ２が図５の検出信号ＤＥＴに対応する。なお、図９の検出回路２０は図３の第１構成例及び図６の第３構成例にも適用可能である。

設定回路４０は、検出信号ＤＥＴ１、ＤＥＴ２に基づいて容量回路ＣＰ、ＣＭの容量値ｃｐ、ｃｍを設定する。即ち、検出信号ＤＥＴ１、ＤＥＴ２が第１電圧レベルであるとき、設定回路４０は容量値ｃｐを増加させると共に容量値ｃｍを減少させる。一方、検出信号ＤＥＴ１、ＤＥＴ２が第２電圧レベルであるとき、設定回路４０は容量値ｃｐを減少させると共に容量値ｃｍを増加させる。検出信号ＤＥＴ１が第２電圧レベルであり、且つ検出信号ＤＥＴ２が第１電圧レベルであるとき、設定回路４０は容量値ｃｐ、ｃｍを変化させない。

このようにすれば、出力信号ＳＩのデューティーが（５０＋α）％より大きいとき、設定回路４０が容量値ｃｐを増加させると共に容量値ｃｍを減少させる。これにより、出力信号ＳＩのデューティーが低下する。一方、出力信号ＳＩのデューティーが（５０−α）％より小さいとき、設定回路４０が容量値ｃｐを減少させると共に容量値ｃｍを増加させる。これにより、出力信号ＳＩのデューティーが増加する。出力信号ＳＩのデューティーが（５０−α）％より大きく（５０＋α）％より小さいとき、設定回路４０が容量値ｃｐ、ｃｍを変化させない。これにより、出力信号ＳＩのデューティーが変化しない。このようにして、出力信号ＳＩのデューティーを（５０−α）％以上（５０＋α）％以下の所定範囲内にすることができる。

５．送信回路、受信回路

図１０は、送信回路５の詳細な構成例である。送信回路５は、Ｐ型トランジスターＴＰＡとＮ型トランジスターＴＮＡ１〜ＴＮＡ４とを含む。

Ｎ型トランジスターＴＮＡ１〜ＴＮＡ４はＨブリッジ回路を構成しており、Ｈブリッジ回路は信号ＩＰ、ＩＮ、ＩＰＸ、ＩＮＸにより駆動される。信号ＩＰＸは信号ＩＰの論理反転信号であり、信号ＩＮＸは信号ＩＮの論理反転信号である。Ｐ型トランジスターＴＰＡのゲートにはバイアス電圧ＶＲＰが入力されており、Ｐ型トランジスターＴＰＡは電流源として機能する。この電流源は、Ｈブリッジ回路に定電流を供給する。

以下、ハイレベルをＨと記載し、ローレベルをＬと記載する。ＩＰ＝Ｈ、ＩＮ＝Ｌのとき、Ｎ型トランジスターＴＮＡ１、ＴＮＡ４がオンであり、Ｎ型トランジスターＴＮＡ２、ＴＮＡ３がオフである。電流源からＮ型トランジスターＴＮＡ１を介して出力ノードＱＰに電流が流れる。この電流は受信回路の終端抵抗を介して出力ノードＱＮに戻り、Ｎ型トランジスターＴＮＡ４を介して接地ノードに流れる。ＩＰ＝Ｌ、ＩＮ＝Ｈのとき、Ｎ型トランジスターＴＮＡ１、ＴＮＡ４がオフであり、Ｎ型トランジスターＴＮＡ２、ＴＮＡ３がオンである。電流源からＮ型トランジスターＴＮＡ３を介して出力ノードＱＮに電流が流れる。この電流は受信回路の終端抵抗を介して出力ノードＱＰに戻り、Ｎ型トランジスターＴＮＡ２を介して接地ノードに流れる。このように、送信回路５は電流駆動により差動信号を出力する。

図１１は、受信回路１０の詳細な構成例である。受信回路１０は、Ｐ型トランジスターＴＰＢ１、ＴＰＢ２とＮ型トランジスターＴＮＢ１〜ＴＮＡ３と論理反転回路ＩＶＢ１、ＩＶＢ２とを含む。

Ｐ型トランジスターＴＰＢ１、ＴＰＢ２及びＮ型トランジスターＴＮＢ１、ＴＮＢ２は差動対回路を構成しており、差動対回路は信号ＳＰ、ＳＭを増幅する。信号ＳＰ、ＳＭは、受信回路１０に入力された差動信号である。Ｎ型トランジスターＴＮＢ３のゲートにはバイアス電圧ＶＲＮが入力されており、Ｎ型トランジスターＴＮＢ３は電流源として機能する。この電流源は、差動対回路に定電流を供給する。論理反転回路ＩＶＢ１、ＩＶＢ２は、差動対回路の出力信号をバッファリングすることで出力信号ＳＩを出力する。このように、受信回路１０は、受信した差動信号をシングルエンドの出力信号ＳＩとして出力する。

例えば、受信回路１０に入力された差動信号のクロスポイントがずれていなかったとする。しかし、差動対回路にアンバランスがある場合には、出力信号ＳＩのデューティーがずれる。或いは、論理反転回路ＩＶＢ１、ＩＶＢ２が信号をローレベルからハイレベルに変化させる能力と、論理反転回路ＩＶＢ１、ＩＶＢ２が信号をハイレベルからローレベルに変化させる能力との間にアンバランスがある場合には、出力信号ＳＩのデューティーがずれる。本実施形態の回路装置１００は、このようなアンバランスがある場合であっても、出力信号ＳＩのデューティーを５０％にできる。

６．クロック埋め込み式サーディス（SerDes）

以上に説明した本実施形態の回路装置１００は、クロック埋め込み式サーディスに適用できる。クロック埋め込み式サーディスは、データ信号にクロック信号を埋め込むことで１組の差動信号によりデータ信号及びクロック信号を転送する方式である。以下、単にサーディスと呼ぶ。なお、本実施形態の回路装置１００は、図１等で説明したデータ信号とクロック信号をそれぞれ差動信号として転送する方式にも適用できる。

図１２は、サーディスにおける受信処理回路１７の構成例である。受信処理回路１７は、ＰＬＬ回路１５とデータ抽出回路１６とを含む。なお、図３、図５、図６の回路装置１００は図１２の受信処理回路１７を含むことができる。

受信回路１０は、サーディス規格の差動信号を受信し、その受信した信号を出力信号ＤＴＩＮとして出力する。出力信号ＤＴＩＮは図３、図５、図６の出力信号ＳＩに対応する。ＰＬＬ回路１５は、出力信号ＤＴＩＮに含まれるクロック信号に同期したクロック信号ＲＥＣＫを生成する。データ抽出回路１６は、クロック信号ＲＥＣＫに基づいて、出力信号ＤＴＩＮからデータ信号を抽出する。このデータ信号は、例えば８ｂ１０ｂ方式により符号化されている。データ抽出回路１６は、抽出されたデータ信号に対して８ｂ１０ｂ方式の復号化を行うことで、符号化前のデータ信号ＲＥＤＴを復元する。

図１３は、受信処理回路１７の動作を説明する波形図である。出力信号ＤＴＩＮは、８ｂ１０ｂ方式で符号化された１０ビットデータＤ０〜Ｄ９と、クロック信号とを含む。１０ビットデータＤ０〜Ｄ９の次はビット“０”であり、その次はビット“１”であり、その次は１０ビットデータＤ０〜Ｄ９である。この“０”から“１”への遷移が、データに埋め込まれたクロック信号になっている。

ＰＬＬ回路１５は、ＶＣＯの発振信号を分周したフィードバッククロック信号ＦＢＣＫと、出力信号ＤＴＩＮにおける“０”から“１”への遷移とを位相比較する。ＰＬＬ回路１５は、その位相比較結果に基づいて、ＶＣＯの発振信号を、出力信号ＤＴＩＮにおける“０”から“１”への遷移にロックさせる。ＰＬＬ回路１５は、ＶＣＯの発振信号に基づいてクロック信号ＲＥＣＫを出力する。

データ抽出回路１６は、出力信号ＤＴＩＮに含まれる１０ビットデータＤ０〜Ｄ９を、クロック信号ＲＥＣＫに基づいて取り込む。このとき、クロスポイントのずれによって出力信号ＤＴＩＮのデータ確定時間が変動すると、１０ビットデータＤ０〜Ｄ９を、クロック信号ＲＥＣＫに基づいて取り込む際のセットアップホールド時間を確保することが困難になる。例えば出力信号ＤＴＩＮのハイデューティーが５０％より小さい場合、出力信号ＤＴＩＮがハイレベルに確定している時間が短いので、クロック信号ＲＥＣＫに基づいてハイレベルを取り込む際のセットアップホールド時間が厳しくなる。本実施形態の回路装置１００は、出力信号ＤＴＩＮのデューティーを５０％にできるので、セットアップホールド時間を改善できる。

７．電気光学装置

次に本実施形態の回路装置１００を用いた電気光学装置２５０の構成例について説明する。図１４の電気光学装置２５０は、表示ドライバーである回路装置１００と、電気光学パネル２００とを含む。表示ドライバーである回路装置１００は、受信回路１０が受信したデータ信号に基づいて電気光学パネル２００を駆動する。

回路装置１００は、インターフェース回路１２と駆動回路１２０とＤ／Ａ変換回路１３０と階調電圧生成回路１３２と表示データレジスター１３４と処理回路１４０とを含む。

インターフェース回路１２は、受信回路１０を含む。外部装置の送信回路から端子ＴＰ、ＴＭを介してインターフェース回路１２に差動信号が入力される。外部装置は、例えばＣＰＵ又はマイクロコンピューター等のプロセッサー、或いは表示コントローラーである。インターフェース回路１２は、図３の検出回路２０、設定回路４０、インターフェース回路５０、容量回路ＣＰ、ＣＭ、終端抵抗ＲＴを含む。或いは、インターフェース回路１２は、図５の検出回路２０、設定回路４０、容量回路ＣＰ、ＣＭ、終端抵抗ＲＴを含む。或いは、インターフェース回路１２は、図６の検出回路２０、設定回路４０、インターフェース回路５０、抵抗回路ＲＰ１、ＲＰ２、ＲＭ１、ＲＭ２、終端抵抗ＲＴＰ、ＲＴＭを含む。

処理回路１４０は各種の制御処理を行う。例えば処理回路１４０は、表示タイミング制御、及び回路装置１００内の各回路の制御、外部装置とのインターフェース処理等を行う。処理回路１４０は、例えばゲートアレイなどの自動配置配線により実現できる。処理回路１４０には、受信回路１０により受信されたデータ信号が、入力される。処理回路１４０は、そのデータ信号に基づいて表示データを出力する。

表示データレジスター１３４は、処理回路１４０からの表示データをラッチする。ガンマ電圧回路である階調電圧生成回路１３２は、複数の階調電圧をＤ／Ａ変換回路１３０に出力する。Ｄ／Ａ変換回路１３０は複数のＤ／Ａ変換器ＤＡＣ１〜ＤＡＣｎを含む。そしてＤ／Ａ変換回路１３０は、階調電圧生成回路１３２からの複数の階調電圧の中から、表示データレジスター１３４からの表示データに対応する階調電圧を選択して、駆動回路１２０に出力する。駆動回路１２０は、選択された階調電圧をデータ電圧として各データ線に出力する。

駆動回路１２０は、表示データに対応するデータ電圧ＶＤ１〜ＶＤｎをデータ線ＤＬ１〜ＤＬｎに出力することで、電気光学パネル２００を駆動する。ｎは２以上の整数である。駆動回路１２０は、複数のアンプ回路ＡＭ１〜ＡＭｎを有する。アンプ回路ＡＭ１〜ＡＭｎは、Ｄ／Ａ変換器ＤＡＣ１〜ＤＡＣｎからの階調電圧をバッファリング又は増幅することで、データ電圧ＶＤ１〜ＶＤｎをデータ線ＤＬ１〜ＤＬｎに出力する。

電気光学パネル２００は、画像を表示するためのパネルであり、例えば液晶パネルや有機ＥＬパネルなどにより実現できる。液晶パネルとしては、薄膜トランジスター（ＴＦＴ）などのスイッチ素子を用いたアクティブマトリクス方式のパネルを採用できる。

８．電子機器、プロジェクター

図１５に本実施形態の回路装置１００を含む電子機器３００の構成例を示す。電子機器３００は、本実施形態の回路装置１００、電気光学パネル２００、処理装置３１０、記憶部３２０、操作インターフェース３３０、通信インターフェース３４０を含む。表示ドライバーである回路装置１００と電気光学パネル２００により電気光学装置２５０が構成される。電子機器３００の具体例としては、例えばプロジェクター、ヘッドマウントディスプレイ、携帯情報端末、メーターパネル、カーナビゲーションシステム等の車載装置、携帯型ゲーム端末、ロボット、或いは情報処理装置などの種々の電子機器がある。

処理装置３１０は、電子機器３００の制御処理や、種々の信号処理等を行う。処理装置３１０は、例えばＣＰＵやＭＰＵ等のプロセッサー、或いはＡＳＩＣ等により実現できる。或いは処理装置３１０は表示コントローラーであってもよい。記憶部３２０は、例えば操作インターフェース３３０や通信インターフェース３４０からのデータを記憶したり、或いは、処理装置３１０のワークメモリーとして機能する。記憶部３２０は、例えばＲＡＭやＲＯＭ等の半導体メモリー、或いはＨＤＤ等の磁気記憶装置、或いはＣＤドライブ、ＤＶＤドライブ等の光学記憶装置等により実現できる。操作インターフェース３３０は、ユーザーからの種々の操作を受け付けるユーザーインターフェースである。例えば操作インターフェース３３０は、ボタンやマウスやキーボード、或いは電気光学パネル２００に装着されたタッチパネル等により実現できる。通信インターフェース３４０は、表示データや制御データの通信を行うインターフェースである。通信インターフェース３４０の通信処理は、有線の通信処理であってもよいし、無線の通信処理であってもよい。

処理装置３１０には、通信インターフェース３４０が受信した表示データ、又は記憶部３２０から読み出された表示データが、入力される。処理装置３１０は、その表示データを回路装置１００へ転送する。回路装置１００は、入力された表示データに基づいて電気光学パネル２００を駆動することで、表示データに対応した画像を電気光学パネル２００に表示させる。

なお電子機器３００がプロジェクターである場合には、光源と光学系を有する投影部が更に設けられる。光源は、例えばハロゲンランプ等の白色光源からなるランプユニットなどにより実現される。光学系は、例えばレンズ、プリズム又はミラー等により実現される。電気光学パネル２００が透過型である場合、光源からの光が光学系を介して電気光学パネル２００に入射され、電気光学パネル２００を透過した光がスクリーンに投影される。電気光学パネル２００が反射型である場合、光源からの光が光学系を介して電気光学パネル２００に入射され、電気光学パネル２００から反射された光がスクリーンに投影される。

以上に説明した本実施形態の回路装置は、差動信号の第１信号が入力される第１端子と、差動信号の第２信号が入力される第２端子と、第１端子及び第２端子を介して差動信号を受信する受信回路と、を含む。また回路装置は、第１信号線と第２信号線と第１容量回路と第２容量回路と検出回路とを含む。第１信号線は、受信回路の第１入力端子と、第１端子とを接続する。第２信号線は、受信回路の第２入力端子と、第２端子とを接続する。第１容量回路の一端は、第１信号線に接続され、第１容量回路の他端は、所定電位のノードに接続される。第２容量回路の一端は、第２信号線に接続され、第２容量回路の他端は、所定電位のノードに接続される。検出回路は、受信回路から出力される出力信号のデューティーを検出する。第１容量回路の容量値である第１容量値は、検出回路の検出結果に基づく容量値に、設定されている。

第１容量回路の容量値が変更されると、差動信号のクロスポイントが変わるので、受信回路から出力される出力信号のデューティーが変わる。即ち、本実施形態によれば、第１容量回路の容量値が、デューティーの検出結果に基づく容量値に設定されているので、基準デューティーに対するデューティーのずれを減少させることが可能になる。

また本実施形態では、回路装置は、第１容量値の設定情報を記憶するメモリーと、メモリーから読み出した設定情報に基づいて、第１容量値を設定する設定回路と、を含んでもよい。

このようにすれば、検出回路の検出結果に基づく第１容量値の設定情報を、メモリーに記憶させることができる。そして、設定回路が、メモリーから読み出した設定情報に基づいて第１容量値を設定することで、第１容量値が、検出回路の検出結果に基づく容量値に設定される。

また本実施形態では、メモリーは、不揮発性メモリーであってもよい。

このようにすれば、検出回路の検出結果に基づく第１容量値の設定情報を、不揮発性メモリーに記憶させることができる。例えば、回路装置の製造時等において、設定情報を不揮発性メモリーに書き込んでおくことができる。

また本実施形態では、回路装置は、検出結果に基づいて第１容量値を設定する設定回路を含んでもよい。

このようにすれば、設定回路が、検出回路の検出結果に基づいて第１容量値を設定することで、第１容量値が、検出回路の検出結果に基づく容量値に設定される。また、このようにすれば、回路装置の通常動作時において、設定回路が第１容量値を設定することが可能となる。

また本実施形態では、検出回路は、受信回路の出力信号を積分する積分回路と、積分回路の出力電圧と基準電圧とを比較することで、検出信号を出力する比較回路と、を含んでもよい。設定回路は、検出信号に基づいて第１容量値を設定してもよい。

このようにすれば、積分回路の出力電圧は、受信回路の出力信号を平滑化した電圧となる。即ち、受信回路から出力される出力信号のデューティーに応じて、積分回路の出力電圧が変化する。このため、比較回路が、積分回路の出力電圧と基準電圧とを比較することで、出力信号のデューティーを検出できる。即ち、比較回路が、出力信号のデューティーの方が基準デューティーよりも高いか否かを、判定できる。基準デューティーは、基準電圧に対応したデューティーである。

また本実施形態では、比較回路は、積分回路の出力電圧と基準電圧との比較結果に応じて、第１電圧レベル又は第２電圧レベルの検出信号を出力してもよい。設定回路は、検出信号が第１電圧レベルであるとき、第１容量値を増加させ、検出信号が第２電圧レベルであるとき、第１容量値を減少させてもよい。

このようにすれば、受信回路から出力される出力信号のデューティーが、基準デューティーよりも高いか否かに応じて、第１容量値が制御される。これにより、基準デューティーに対するデューティーのずれを減少させることが可能になる。

また本実施形態では、検出回路は、受信回路の出力信号を積分する積分回路と、積分回路の出力電圧と第１基準電圧とを比較することで、第１検出信号を出力する第１比較回路と、積分回路の出力電圧と、第１基準電圧と異なる第２基準電圧とを比較することで、第２検出信号を出力する第２比較回路と、を含んでもよい。設定回路は、第１検出信号及び第２検出信号に基づいて、第１容量値を設定してもよい。

このようにすれば、第１比較回路が、積分回路の出力電圧と第１基準電圧とを比較することで、出力信号のデューティーの方が第１基準デューティーよりも高いか否かを、判定できる。第１基準デューティーは、第１基準電圧に対応したデューティーである。また第２比較回路が、積分回路の出力電圧と第２基準電圧とを比較することで、出力信号のデューティーの方が第２基準デューティーよりも高いか否かを、判定できる。第２基準デューティーは、第２基準電圧に対応したデューティーである。そして設定回路が、第１検出信号及び第２検出信号に基づいて第１容量値を設定することで、出力信号のデューティーが第１基準デューティーと第２基準デューティーの間となるように、第１容量値を設定できる。

また本実施形態では、回路装置は、電気光学パネルを駆動する駆動回路を含んでもよい。設定回路は、表示データ転送における垂直ブランキング期間及び水平ブランキング期間の少なくとも一方において、第１容量値を制御してもよい。

このようにすれば、受信回路に表示データが入力されない垂直ブランキング期間及び水平ブランキング期間の少なくとも一方において、第１容量値を制御できる。例えば、垂直ブランキング期間及び水平ブランキング期間の少なくとも一方において、デューティー検出用の差動信号が受信回路に入力される。このデューティー検出用の差動信号に基づいて第１容量値が制御される。このようなデューティー検出用の差動信号は、受信回路に表示データが入力されないブランキング期間において受信回路に入力できる。

また本実施形態では、第１容量値は、デューティーを５０％にする容量値であってもよい。

このようにすれば、上述した基準デューティーは５０％であり、受信回路から出力される出力信号のデューティーが５０％となるように、第１容量値が設定される。デューティーが５０％となることで、セットアップホールド時間を確保しやすくなる。

また第２容量回路の容量値である第２容量値は、検出回路による検出結果に基づく容量値に、設定されている。

第２容量回路の容量値が変更されると、差動信号のクロスポイントが変わるので、受信回路から出力される出力信号のデューティーが変わる。即ち、本実施形態によれば、第２容量回路の容量値が、デューティーの検出結果に基づく容量値に設定されているので、基準デューティーに対するデューティーのずれを減少させることが可能になる。

また本実施形態の他の態様では、回路装置は、差動信号の第１信号が入力される第１端子と、差動信号の第２信号が入力される第２端子と、差動信号を受信する受信回路と、を含む。また回路装置は、第１信号線と第２信号線と第１抵抗回路と第２抵抗回路と第３抵抗回路と第４抵抗回路と検出回路とを含む。第１信号線は、受信回路の第１入力端子と、第１端子とを接続する。第２信号線は、受信回路の第２入力端子と、第２端子とを接続する。第１抵抗回路の一端は、第１信号線に接続され、第１抵抗回路の他端は、第１電位のノードに接続される。第２抵抗回路の一端は、第１信号線に接続され、第２抵抗回路の他端は、第１電位のノードより電位が低い第２電位のノードに接続される。第３抵抗回路の一端は、第２信号線に接続され、第３抵抗回路の他端は、第１電位のノードに接続される。第４抵抗回路の一端は、第２信号線に接続され、第４抵抗回路の他端は、第２電位のノードに接続される。検出回路は、受信回路の出力信号のデューティーを検出する。第１抵抗回路の抵抗値である第１抵抗値、及び第２抵抗回路の抵抗値である第２抵抗値は、検出回路の検出結果に基づく抵抗値に、設定されている。

第１抵抗回路の抵抗値及び第２抵抗回路の抵抗値が変更されると、差動信号のクロスポイントが変わるので、受信回路から出力される出力信号のデューティーが変わる。即ち、本実施形態によれば、第１抵抗回路の抵抗値及び第２抵抗回路の抵抗値が、デューティーの検出結果に基づく抵抗値に設定されているので、基準デューティーに対するデューティーのずれを減少させることが可能になる。

また本実施形態では、回路装置は、第１抵抗値及び第２抵抗値の設定情報を記憶するメモリーと、メモリーから読み出した設定情報に基づいて、第１抵抗値及び第２抵抗値を設定する設定回路と、を含んでもよい。

このようにすれば、検出回路の検出結果に基づく第１抵抗値及び第２抵抗値の設定情報を、メモリーに記憶させることができる。そして、設定回路が、メモリーから読み出した設定情報に基づいて第１抵抗値及び第２抵抗値を設定することで、第１抵抗値及び第２抵抗値が、検出回路の検出結果に基づく抵抗値に設定される。

また本実施形態では、回路装置は、検出結果に基づいて第１抵抗値及び第２抵抗値を設定する設定回路を含んでもよい。

このようにすれば、設定回路が、検出回路の検出結果に基づいて第１抵抗値及び第２抵抗値を設定することで、第１抵抗値及び第２抵抗値が、検出回路の検出結果に基づく抵抗値に設定される。また、このようにすれば、回路装置の通常動作時において、設定回路が第１抵抗値及び第２抵抗値を設定することが可能となる。

また本実施形態では、検出回路は、受信回路の出力信号を積分する積分回路と、積分回路の出力電圧と基準電圧とを比較することで、検出信号を出力する比較回路と、を含んでもよい。設定回路は、検出信号に基づいて第１抵抗値及び第２抵抗値を設定してもよい。

このようにすれば、比較回路が、積分回路の出力電圧と基準電圧とを比較することで、出力信号のデューティーを検出できる。即ち、比較回路が、出力信号のデューティーの方が基準デューティーよりも高いか否かを、判定できる。そして、設定回路が、デューティーの検出結果に基づいて第１抵抗値及び第２抵抗値を設定できる。

また本実施形態の電気光学装置は、電気光学パネルと、上記に記載され、電気光学パネルを駆動する回路装置と、を含む。

また本実施形態の電子機器は、上記に記載された回路装置を含む。

なお、上記のように本実施形態について詳細に説明したが、本開示の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本開示の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本開示の範囲に含まれる。また回路装置、電気光学装置及び電子機器等の構成及び動作等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。

５…送信回路、１０…受信回路、１２…インターフェース回路、１３…基準電圧生成回路、１４…積分回路、１５…ＰＬＬ回路、１６…データ抽出回路、１７…受信処理回路、２０…検出回路、３０…メモリー、４０…設定回路、５０…インターフェース回路、１００…回路装置、１２０…駆動回路、１３０…Ｄ／Ａ変換回路、１３２…階調電圧生成回路、１３４…表示データレジスター、１４０…処理回路、２００…電気光学パネル、２５０…電気光学装置、３００…電子機器、３１０…処理装置、３２０…記憶部、３３０…操作インターフェース、３４０…通信インターフェース、ＣＭ，ＣＰ…容量回路、ＣＰＡ，ＣＰＢ１，ＣＰＢ２…比較回路、ＤＥＴ，ＤＥＴ１，ＤＥＴ２…検出信号、ＬＭ，ＬＰ…信号線、ＲＭ１，ＲＭ２，ＲＰ１，ＲＰ２…抵抗回路、ＳＩ…出力信号、ＳＭ，ＳＰ…信号、ＴＭ，ＴＰ…端子、ＶＲＡ，ＶＲＢ１，ＶＲＢ２…基準電圧、ｃｍ，ｃｐ…容量値、ｒｍ１，ｒｍ２，ｒｐ１，ｒｐ２…抵抗値

Claims (6)

1. 差動信号の第１信号が入力される第１端子と、
   前記差動信号の第２信号が入力される第２端子と、
   前記第１端子及び前記第２端子を介して前記差動信号を受信する受信回路と、
   前記受信回路の第１入力端子と、前記第１端子とを接続する第１信号線と、
   前記受信回路の第２入力端子と、前記第２端子とを接続する第２信号線と、
   前記第１信号線に一端が接続されると共に、第１電位のノードに他端が接続される第１抵抗回路と、
   前記第１信号線に一端が接続されると共に、前記第１電位のノードより電位が低い第２電位のノードに他端が接続される第２抵抗回路と、
   前記第２信号線に一端が接続されると共に、前記第１電位のノードに他端が接続される第３抵抗回路と、
   前記第２信号線に一端が接続されると共に、前記第２電位のノードに他端が接続される第４抵抗回路と、
   前記受信回路の出力信号のデューティーを検出する検出回路と、
   を含み、
   前記第１抵抗回路の抵抗値である第１抵抗値、及び前記第２抵抗回路の抵抗値である第２抵抗値は、
   前記検出回路の検出結果に基づく抵抗値に、設定されていることを特徴とする回路装置。
2. 請求項１に記載の回路装置において、
   前記第１抵抗値及び前記第２抵抗値の設定情報を記憶するメモリーと、
   前記メモリーから読み出した前記設定情報に基づいて、前記第１抵抗値及び前記第２抵抗値を設定する設定回路と、
   を含むことを特徴とする回路装置。
3. 請求項１に記載の回路装置において、
   前記検出結果に基づいて前記第１抵抗値及び前記第２抵抗値を設定する設定回路を含む
   ことを特徴とする回路装置。
4. 請求項３に記載の回路装置において、
   前記検出回路は、
   前記受信回路の前記出力信号を積分する積分回路と、
   前記積分回路の出力電圧と基準電圧とを比較することで、検出信号を出力する比較回路と、
   を含み、
   前記設定回路は、
   前記検出信号に基づいて前記第１抵抗値及び前記第２抵抗値を設定することを特徴とする回路装置。
5. 電気光学パネルと、
   請求項１乃至４のいずれか一項に記載され、前記電気光学パネルを駆動する回路装置と、
   を含むことを特徴とする電気光学装置。
6. 請求項１乃至４のいずれか一項に記載の回路装置を含むことを特徴とする電子機器。

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