CN109426645B - 发送电路、集成电路装置以及电子设备 - Google Patents

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Abstract

提供发送电路、集成电路装置以及电子设备，发送电路包含：电流输出电路，其向第1节点输出电流；第1开关元件，其设置于第1节点与第1信号线之间；以及第2开关元件，其设置于第1节点与第2信号线之间。在发送信号为第1逻辑电平时，第1开关元件接通，第2开关元件断开。在发送信号为第2逻辑电平时，第1开关元件断开，第2开关元件接通。电流输出电路在从发送信号的逻辑电平翻转起的n比特期间输出第2电流，在n比特期间之后输出第1电流。

Description

发送电路、集成电路装置以及电子设备
技术领域
本发明涉及发送电路、集成电路装置以及电子设备等。
背景技术
作为USB标准的一种认证测试，存在眼图的测试。即，在要接受认证的设备的USB插座(USB receptacle)中，要求发送信号的眼图与禁止区域不重叠。例如，在从发送电路到USB插座的传送路径中存在缆线(线束)、附加电路、附加部件，但它们的电阻或电容成为使眼图劣化的原因。例如考虑通过部件的选择等来降低该电阻或电容，但例如在缆线较长的情况下，缆线的电容的影响变大，难以改善眼图的特性。作为改善眼图的特性的有效的方法，例如存在增加发送电路的驱动电流(发送电流)的方法、使发送电路的Tr/Tf(发送信号的信号电平的转变时间)缩短的方法以及降低HS终端(HS模式下的总线的终端电阻)的电阻值这样的方法。
例如在专利文献1中公开了增加驱动电流的类型的差动电流驱动器的现有技术。在该现有技术中，在发送信号的逻辑电平(信号电平)翻转之后的最初的1比特期间，使驱动电流增加。在该差动电流驱动器中，以不使电流增加时的正常的电流对总线进行驱动的正常驱动用驱动器与在上述1比特期间输出增加的部分的电流的预增强用驱动器相对于总线而并列地设置。
专利文献1：日本特表2007-505575号公报
在上述那样的增加驱动电流来改善眼图的特性的方法中，发送信号的逻辑电平发生变化的定时(timing)与驱动电流发生变化的定时之间的关系可能对发送信号的品质(例如边沿定时的抖动(Edge timing jitter)等)带来影响。例如，在专利文献1那样将2个驱动器并列设置的方法中，存在正常驱动用驱动器的正侧用、负侧用的晶体管导通和截止的定时以及预增强用驱动器的正侧用、负侧用的晶体管导通和截止的定时。因此，要考虑的定时的关系存在2×2＝4个，定时的调整可能变得复杂。
发明内容
根据本发明的几个方式，能够提供能够降低对发送信号的品质的不好的影响并改善眼图的特性的发送电路、集成电路装置以及电子设备等。
本发明的一个方式涉及一种发送电路，其经由构成差动信号线的第1信号线和第2信号线对发送信号进行发送，该发送电路包含：电流输出电路，其向第1节点输出电流；第1开关元件，其设置于所述第1节点与所述第1信号线之间；以及第2开关元件，其设置于所述第1节点与所述第2信号线之间，在所述发送信号为第1逻辑电平时，所述第1开关元件接通，所述第2开关元件断开，利用来自所述电流输出电路的所述电流对所述第1信号线进行驱动，在所述发送信号为第2逻辑电平时，所述第1开关元件断开，所述第2开关元件接通，利用来自所述电流输出电路的所述电流对所述第2信号线进行驱动，在从所述发送信号的逻辑电平翻转起的n比特期间(n是1以上的整数)，所述电流输出电路将比第1电流大的第2电流作为所述电流而输出，在所述n比特期间之后直至所述逻辑电平下一次翻转为止的期间，所述电流输出电路将所述第1电流作为所述电流而输出。
根据本发明的一个方式，在从发送信号的逻辑电平翻转起的n比特期间，能够使对差动信号线进行驱动的驱动电流增加。由此，在从发送信号的逻辑电平翻转起的n比特期间中的发送信号的振幅与n比特期间之后的发送信号的振幅之差降低，能够改善眼图的特性。此外，根据本发明的一个方式，来自电流输出电路的电流经由第1、第2开关元件输出到第1、第2信号线。因此，对发送信号的逻辑电平发生变化的定时与驱动电流发生变化的定时之间的关系造成影响的切换定时的关系为1×2＝2个。即，第1个关系是电流输出电路从第1电流切换为第2电流的定时与将第1开关元件从断开切换为接通的定时之间的关系。第2个关系是电流输出电路从第1电流切换为第2电流的定时与将第2开关元件从断开切换为接通的定时之间的关系。这样，由于应该考虑的定时的关系变为2个，由此，能够实现定时调整的简单化。如上所述，根据本发明的一个方式，能够通过定时调整的简单化来降低对发送信号的品质的不好的影响，并改善眼图的特性。
此外，在本发明的一个方式中，可以是，所述电流输出电路具有：第1电流源，其向所述第1节点输出所述第1电流；第2电流源，其向第2节点输出第3电流；以及第3开关元件，其设置于所述第1节点与所述第2节点之间。
这样，在第3开关元件断开时，第1电流输出到第1节点，在第3开关元件接通时，第1电流和第3电流输出到第1节点。因此，电流输出电路能够输出比第1电流大的第2电流。
此外，在本发明的一个方式中，可以是，所述第3开关元件在所述n比特期间接通，所述第2电流是将所述第1电流与所述第3电流相加而得的电流。
这样，在从发送信号的逻辑电平翻转起的n比特期间，电流输出电路能够输出比第1电流大的第2电流。
此外，在本发明的一个方式中，可以是，发送电路包含：第1驱动器，其进行所述第1开关元件的接通和断开的驱动；第1驱动用布线，其将所述第1驱动器与所述第1开关元件连接；第2驱动器，其进行所述第2开关元件的接通和断开的驱动；第2驱动用布线，其将所述第2驱动器与所述第2开关元件连接；第3驱动器，其进行所述第3开关元件的接通和断开的驱动；以及第3驱动用布线，其将所述第3驱动器与所述第3开关元件连接，所述第3驱动用布线的长度大于等于所述第1驱动用布线的长度及所述第2驱动用布线的长度。
这样，由第3驱动用布线的寄生电阻或寄生电容导致的信号延迟是由第1、第2驱动用布线的寄生电阻或寄生电容导致的信号延迟以上。因此，能够使得第3开关元件从断开变为接通的定时在第1、第2开关元件从断开变为接通的定时以后。由此，由于从电流输出电路输出的电流从第1电流变化为第2电流的定时在发送信号的逻辑电平翻转的定时以后，因此，降低了对发送信号的品质的影响。
此外，在本发明的一个方式中，可以是，发送电路包含：第1电流用布线，其一端与所述第1电流源连接；以及第2电流用布线，其一端与所述第3开关元件连接，另一端与所述第1电流用布线的另一端连接，所述第1电流用布线的长度比所述第2电流用布线的长度长。
这样，第2电流用布线中的信号延迟(布线的寄生电容被电流充电的时间)在第1电流用布线中的信号延迟以上。因此，能够使得第3开关元件从断开变为接通而信号(电流)从第3开关元件到达第2电流用布线的另一端的定时在第1、第2开关元件从断开变为接通而信号(电流)从第1电流源到达第1电流用布线的另一端的定时以后。由此，从电流输出电路输出的电流从第1电流变化为第2电流的定时在发送信号的逻辑电平翻转的定时以后，由此，降低了对发送信号的品质的影响。
此外，在本发明的一个方式中，可以是，发送电路包含：第1驱动器，其具有将所述第1开关元件从断开驱动为接通的第1接通驱动用晶体管和将所述第1开关元件从接通驱动为断开的第1断开驱动用晶体管；第2驱动器，其具有将所述第2开关元件从断开驱动为接通的第2接通驱动用晶体管和将所述第2开关元件从接通驱动为断开的第2断开驱动用晶体管；以及第3驱动器，其具有将所述第3开关元件从断开驱动为接通的第3接通驱动用晶体管和将所述第3开关元件从接通驱动为断开的第3断开驱动用晶体管，所述第3接通驱动用晶体管的尺寸比所述第1接通驱动用晶体管的尺寸及所述第2接通驱动用晶体管的尺寸小。
这样，第3接通驱动用晶体管的驱动能力是第1、第2接通驱动用晶体管的驱动能力以下。因此，能够使得第3开关元件从断开变为接通的定时在第1、第2开关元件从断开变为接通的定时以后。由此，从电流输出电路输出的电流从第1电流变化为第2电流的定时在发送信号的逻辑电平翻转的定时以后，由此，降低了对发送信号的品质的影响。
此外，在本发明的一个方式中，可以是，所述电流输出电路具有：第1电流源，其向所述第1节点输出所述第2电流；第3开关元件，其设置于所述第1节点与第2节点之间；以及第2电流源，其使第3电流从所述第2节点流入第3节点。
这样，在第3开关元件接通时，第2电流输出到第1节点并且第3电流从第1节点流入第3节点。在第3开关元件断开时，第2电流输出到第1节点。因此，电流输出电路能够输出比第1电流大的第2电流。
此外，在本发明的一个方式中，可以是，在所述n比特期间之后直至所述逻辑电平下一次翻转为止的期间，所述第3开关元件接通，所述第1电流是从所述第2电流中减去所述第3电流而得的电流。
这样，在从发送信号的逻辑电平翻转起的n比特期间，电流输出电路能够输出比第1电流大的第2电流。
此外，在本发明的一个方式中，可以是，n＝1。
设想为在发送信号的逻辑电平翻转后，发送信号的信号电平的变化较大的期间是最初的1比特期间。因此，认为通过在从发送信号的逻辑电平翻转起的1比特期间使驱动电流增加，能够充分降低眼图中的振幅抖动。
此外，在本发明的一个方式中，可以是，所述差动信号线是USB(Universal SerialBus：通用串行总线)标准的总线的差动信号线。
在与发送电路连接的总线是USB的情况下，例如发送电路与USB插座之间通过缆线或者线束等连接。在这样的连接中，存在采用各种缆线或线束的可能性，由此，有时会由于其电容等而导致发送信号的眼图的特性受到影响。根据本发明的一个方式，通过在从发送信号的逻辑电平翻转起的n比特期间使驱动电流增加，能够改善发送信号的眼图的特性。
此外，在本发明的一个方式中，可以是，发送电路是所述USB标准的HS(HighSpeed：高速)模式的发送电路。
在USB标准的HS模式中，发送信号的编码采用NRZI方式和比特填充方式。在该方式中，在对接收信号进行解码而生成接收数据，并对该接收数据进行编码而生成发送信号时，接收信号与发送信号成为相同的信号(与相同的比特串对应的信号)。因此，能够通过接收数据的比特串来判断发送信号的逻辑电平翻转的定时。因此，当在分组解析等中对接收信号进行解码而生成接收数据时，能够根据该接收数据生成控制信号。
此外，本发明的其他方式涉及一种集成电路装置，该集成电路装置包含上述任意一项所述的发送电路。
此外，在本发明的其他方式中，可以是，集成电路装置包含：第1物理层电路，其连接于USB标准的第1总线；第2物理层电路，其具有所述发送电路，并连接于由所述差动信号线构成的所述USB标准的第2总线；以及处理电路，其进行传输处理，在该传输处理中经由所述第2物理层电路将从所述第1总线经由所述第1物理层电路接收到的分组发送到所述第2总线，所述处理电路具有传输控制电路，该传输控制电路进行所述分组的分组解析，并根据所述分组解析的结果对所述传输处理进行控制，所述传输控制电路在所述分组解析中，对来自所述第1总线的接收信号进行解码来取得接收数据，并根据所述接收数据而生成使所述电流输出电路在所述n比特期间输出所述第2电流的控制信号。
在USB标准的HS模式中，编码方式采用NRZI方式和比特填充方式。在该方式中，数据与对该数据进行编码而得到信号唯一地对应，因此，接收信号与发送信号成为相同的信号(与相同的比特串对应的信号)。因此，能够根据对接收信号进行解码而得的接收数据得知发送信号的逻辑电平翻转的位置(比特)。因此，能够根据接收数据而生成控制信号。
此外，在本发明的其他方式中，可以是，集成电路装置包含：物理层电路，其具有所述发送电路，并连接于由所述差动信号线构成的所述USB标准的总线；以及处理电路，其经由所述物理层电路将分组发送到所述总线，所述处理电路具有发送控制电路，该发送控制电路进行发送数据的编码，并将所述编码后的发送信号经由所述物理层电路发送到所述总线，所述发送控制电路根据所述发送数据而生成使所述电流输出电路在所述n比特期间输出所述第2电流的控制信号。
在USB标准的HS模式所采用的编码方式(NRZI方式和比特填充方式)中，数据与对该数据进行编码而得的信号唯一地对应。因此，能够根据发送数据得知发送信号的逻辑电平翻转的位置(比特)。因此，能够根据发送数据生成控制信号。
此外，本发明另一其他方式涉及一种电子设备，该电子设备包含上述任意一项所述的发送电路。
附图说明
图1是本实施方式的发送电路的结构例。
图2是对本实施方式的发送电路的动作进行说明的时序图。
图3是不增加驱动电流的情况下的发送信号的波形例。
图4是本实施方式中的发送信号的波形例。
图5是本实施方式的发送电路的变形例。
图6是发送电路的布局配置例。
图7是发送电路的详细结构例。
图8是定时调整的说明图。
图9是集成电路装置的第1结构例。
图10是对控制信号的生成处理进行说明的图。
图11是对控制信号的生成处理进行说明的图。
图12是集成电路装置的第2结构例。
图13是集成电路装置的第3结构例。
图14是对第3结构例的集成电路装置的动作进行说明的图。
图15是对第3结构例的集成电路装置的动作进行说明的图。
图16是物理层电路的结构例。
图17是电子设备的结构例。
具体实施方式
以下，对本发明的优选的实施方式进行详细说明。另外，另外，以下说明的本实施方式并非对权利要求书中记载的本发明的内容进行不当限定，本实施方式中说明的结构的全部并不都是本发明的解决手段所必需的。
1.发送电路
图1是本实施方式的发送电路的结构例。发送电路100包含电流输出电路110、开关元件SWIA、SWM、SWP(开关)以及电阻RIA、RDM、RDP(电阻元件)。电流输出电路110包含电流源ISA、ISB(电流源电路)、开关元件SWE、SWIB(开关)以及电阻RIB(电阻元件)。另外，发送电路不限于图1的结构，能够进行将其结构要素的一部分(例如开关元件SWIA、SWIB、电阻RIA、RIB)省略或者追加其他的结构要素等的各种变形实施。
发送电路100是与给定的串行通信标准的总线连接的物理层电路所包含的发送电路。发送电路100向与总线连接的接收侧装置(外部装置)输出发送信号，并通过该发送信号例如将给定的串行通信标准的分组(packet)发送到接收侧装置。另外，以下，以给定的串行通信标准为USB标准(HS模式)的情况为例进行说明，但本发明的应用对象不限于USB标准。即，给定的串行通信标准只要是通过对总线进行电流驱动而输出发送信号的串行通信标准即可。更具体而言，是如下串行通信标准：发送信号的频率与接收侧装置的工作时钟频率非同步，除了分组(数据)以外，不另行发送时钟信号，用于与发送信号的频率同步地接收分组的SYNC(同步信号)被赋予给分组的开头。
连接于发送电路100的总线是包含构成差动信号线的第1信号线和第2信号线等在内的总线。差动信号线是构成差动信号的第1信号DP和第2信号DM的信号线。另外，总线能够还包含电源VBUS、GND的信号线。
开关元件SWP和电阻RDP与节点N1和电源节点GND(低电位侧电源节点。例如接地节点)串联连接。开关元件SWP与电阻RDP之间的节点NP与第1信号线连接。开关元件SWM和电阻RDM与节点N1和电源节点GND串联连接。开关元件SWM与电阻RDM之间的节点NM与第2信号线连接。开关元件SWIA和电阻RDA与节点N1和电源节点GND串联连接。开关元件SWP、SWN、SWIA由晶体管构成，例如是N型晶体管。另外，在节点N1与开关元件SWP之间可以还设置有其他的电路元件(例如晶体管、电阻等)。同样地，在节点N1与开关元件SWM之间可以还设置有其他的电路元件。
在开关元件SWP接通时，开关元件SWM和开关元件SWIA断开，电流输出电路110向节点N1输出的电流IDR输出到节点NP。此外，在开关元件SWM接通时，开关元件SWP和开关元件SWIA断开，电流IDR输出到节点NM。电阻RDP、RDM是终端电阻，同样的终端电阻也设置于接收侧装置的接收电路。输出到节点NP、NM的电流IDR通过发送侧和接收侧的终端电阻进行电流电压转换，差动的电压信号的发送信号(信号DP、DM)输出到总线。在开关元件SWP接通、开关元件SWM断开时，信号DP为高电平，信号DM为低电平。此时，差动的发送信号为高电平(第1逻辑电平)。另一方面，在开关元件SWP断开、开关元件SWM接通时，信号DP为低电平，信号DM为高电平。此时，差动的发送信号为低电平(第2逻辑电平)。
在开关元件SWP、SWM中的任意开关元件接通时，开关元件SWIA断开，在开关元件SWP、SWM都断开时，开关元件SWIA接通。因此，在不输出发送信号的期间，也能够确保电流输出电路110输出的电流IDR流过的路径，实现电流输出电路110的动作的稳定化。
电流输出电路110的电流源ISA向节点N1输出电流IA。电流源ISB向节点N2输出电流IB。这里，电流IA、IB是正的电流值的电流，IA＞IB。例如电流IB比零大，是电流IA的1/2以下。电流源ISA、ISB例如由电流镜电路等构成。开关元件SWE设置于节点N2与节点N1之间。开关元件SWIB串联连接于节点N2与电源节点GND之间。开关元件SWE、SWIB由晶体管构成，例如是N型晶体管。
开关元件SWE根据控制信号TGL(触发控制信号、触发比特)而被控制为接通或者断开，在开关元件SWP或者开关元件SWM从断开变为接通之后的n比特期间(n为1以上的整数)，开关元件SWE接通。在这以外的期间，开关元件SWE断开。n可以是固定的，例如也可以设定为通过寄存器设定等而改变。在开关元件SWE接通时，电流IDR为IA+IB，在开关元件SWE断开时，电流IDR为IA。即，在上述n比特期间，电流IDR增加(驱动电流被增强)。这样，通过增加驱动电流，如后述那样能够改善眼图的特性(发送信号的振幅抖动)。
这里，n比特期间是输出与串行数据的n比特对应的发送信号的期间。例如1比特期间对应于比特“0”或者“1”，是输出低电平或者高电平的发送信号的期间。在USB的HS模式中，将DP为低电平、DM为高电平的信号称为“K”，将DP为高电平、DM为低电平的信号称为“J”。“K”对应于比特“0”，“J”对应于比特“1”。
开关元件SWIB在开关元件SWE接通时断开，在开关元件SWE断开时接通。因此，在不增加驱动电流的期间(n比特期间以外的期间)，也能够确保电流源ISB输出的电流IB流过的路径，实现电流源ISB的动作的稳定化。
另外，可以是，以能够将电流IB设定为可变的方式构成电流输出电路110。例如，电流源ISB由电流源ISBa～ISBc构成，开关元件SWE由开关元件SWEa～SWEc构成。在该情况下，电流源ISBa和开关元件SWEa串联连接于电源节点NVD(高电位侧电源节点)与节点N1之间，电流源ISBb和开关元件SWEb串联连接于电源节点NVD与节点N1之间，电流源ISBc和开关元件SWEc串联连接于电源节点NVD与节点N1之间。而且，通过对开关元件SWEa～SWEc中的1个或者多个开关元件(例如通过寄存器设定等)进行选择，而将电流IB设定为可变。未被选择的开关元件断开，被选择的开关元件根据控制信号TGL而被控制为接通和断开。
图2是对本实施方式的发送电路的动作进行说明的时序图。另外，图2以n＝1的情况为例进行说明，但n不限于1。例如，在USB中，通过比特填充(bit stuffing)，成为同一逻辑电平的发送信号的比特期间最大是7比特期间。在该情况下，n是1以上且6以下的整数。
当开关元件SWP从断开变为接通，开关元件SWM从接通变为断开时，信号DP从低电平变为高电平，信号DM从高电平变为低电平。在从该信号DP、DM的边沿起的1比特期间TB，控制信号TGL为有效(高电平)，开关元件SWE接通。在该1比特期间TB，电流IDR＝IA+IB，成为驱动电流比期间TC增加的状态。
在1比特期间TB之后直至信号DP、DM的下一个边沿为止的期间TC，控制信号TGL为非有效(低电平)，开关元件SWE断开。在图2中，在4比特期间TA，信号DP、DM分别为高电平，低电平。在该情况下，期间TC为3比特期间。在该期间TC，电流IDR＝IA，是正常的驱动电流。该电流IA的电流值例如是在USB标准中规定的驱动电流的电流值。
当开关元件SWP从接通变为断开，开关元件SWM从断开变为接通时，信号DP从高电平变为低电平，信号DM从低电平变为高电平。在从该信号DP、DM的边沿起的1比特期间，也是，控制信号TGL为有效(高电平)，开关元件SWE接通，成为驱动电流增加的状态。
在从信号DP、DM的边沿起直至下一个边沿为止是1比特期间TB’的情况下，下一个1比特期间TB”也相当于从信号DP、DM的边沿起的1比特期间。因此，在2比特期间(TB’+TB”)，在形式上成为驱动电流增加的状态。
另外，在图2中，图示出了信号DP、DM排他性地成为高电平、低电平的情况，但也存在信号DP、DM都是低电平的情况。在该情况下，在从信号DP、DM中的任意信号由低电平转变为高电平的边沿起的1比特期间，控制信号TGL为有效，开关元件SWE接通，成为驱动电流增加的状态。
以上的本实施方式的发送电路100是经由构成差动信号线的第1信号线(DP的信号线)和第2信号线(DM的信号线)对发送信号(DP、DM)进行发送的发送电路。发送电路100包含：电流输出电路110，其向第1节点N1输出电流IDR；第1开关元件SWP，其设置于第1节点N1与第1信号线之间；以及第2开关元件SWM，其设置于第1节点N1与第2信号线之间。在发送信号为第1逻辑电平(高电平)时，第1开关元件SWP接通，第2开关元件SWM断开，利用来自电流输出电路110的电流IDR对第1信号线(DP的信号线)进行驱动。在发送信号为第2逻辑电平(低电平)时，第1开关元件SWP断开，第2开关元件SWM接通，利用来自电流输出电路110的电流IDR对第2信号线(DM的信号线)进行驱动。而且，在从发送信号的逻辑电平翻转起的n比特期间(图2的TB。n为1以上的整数)，电流输出电路110将比第1电流IA大的第2电流(IA+IB)作为电流IDR而输出。在n比特期间之后直至逻辑电平下一次翻转为止的期间(图2的TC)，电流输出电路110将第1电流IA作为电流IDR而输出。
这样，在从发送信号的逻辑电平翻转起的n比特期间，能够使对差动信号线进行驱动的驱动电流增加。由此，能够改善眼图的特性。关于这方面，使用图3、图4进行说明。另外，以下，设n＝1，但n不限于1。
图3示出了不增加驱动电流的情况下的发送信号的波形例。当发送信号的逻辑电平翻转时，通过驱动电流对总线(差动信号线)的缆线等的电容进行充电，因此，信号电平的转变变得平缓。因此，例如在缆线等的电容较大的情况下，在从发送信号的逻辑电平翻转起的最初的1比特期间TBP，存在发送信号未达到最大振幅MPB的可能性。当在1比特期间TBP之后，发送信号的逻辑电平再次翻转的情况下(由虚线表示)，该发送信号的振幅MPA比最大振幅MPB小，当在1比特期间TBP之后仍维持发送信号的逻辑电平的情况下，发送信号达到最大振幅MPB。该振幅MPA、MPB的差异成为眼图中的振幅抖动(振幅的偏差或者波动)。
图4示出本实施方式中的发送信号的波形例。在本实施方式中，在从发送信号的逻辑电平翻转起的1比特期间TBP，驱动电流增加，因此，能够通过该增加的驱动电流对缆线等的电容进行充电。由此，即使当信号电平的转变变得急剧，在1比特期间TBP之后发送信号的逻辑电平再次翻转的情况下(由虚线表示)，也能够使该发送信号的振幅MPA’成为最大振幅MPB(包含大致最大振幅)。在发送信号的振幅达到最大振幅MPB之后，通过缆线等的电容对与该最大振幅MPB对应的电荷进行保持，因此，能够使驱动电流恢复正常。这样，眼图中的振幅抖动得以降低，能够改善眼图的特性。
此外，根据本实施方式，来自电流输出电路110的电流IDR经由开关元件SWP、SWM输出到第1、第2信号线。因此，对发送信号的逻辑电平发生变化的定时与驱动电流发生变化的定时之间的关系造成影响的切换定时的关系为1×2＝2个。即，第一种关系为将电流IDR从第1电流IA切换为第2电流(IA+IB)的定时与将开关元件SWP从断开切换为接通的定时之间的关系。第二种关系为将电流IDR从第1电流IA切换为第2电流(IA+IB)的定时与将开关元件SWM从断开切换为接通的定时之间的关系。关于这两种关系，只要对定时进行调整(设计)即可。例如，只要进行调整，以使得在开关元件SWP从断开切换为接通之后，电流IDR从第1电流IA切换为第2电流(IA+IB)即可。在开关元件SWP从断开切换为接通时，开关元件SWM从接通切换为断开，但如果设为上述那样的定时，则能够防止开关元件SWM断开之前电流IDR增加。同样地，只要进行调整，以使得在开关元件SWM从断开切换为接通之后，电流IDR从第1电流IA切换为第2电流(IA+IB)即可。如上所述，由于应该考虑的定时的数量变为2个，由此，能够实现定时调整的简单化。
这样，根据本实施方式，能够通过定时调整的简单化来降低对发送信号的品质的不好的影响，并且能够通过从发送信号的逻辑电平翻转起的n比特期间的驱动电流的增加来改善眼图的特性。
此外，在本实施方式中，电流输出电路110具有：第1电流源ISA，其将第1电流IA输出到第1节点N1；第2电流源ISB，其将第3电流IB输出到第2节点N2；以及第3开关元件SWE，其设置于第1节点N1与第2节点N2之间。
这样，在第3开关元件SWE断开时，仅第1电流IA作为电流IDR而输出到第1节点N1，在第3开关元件SWE接通时，第1电流IA和第3电流IB作为电流IDR而输出到第1节点N1。因此，电流输出电路110能够将比第1电流IA大的第2电流(IA+IB)作为电流IDR而输出。
此外，在本实施方式中，第3开关元件SWE在从发送信号的逻辑电平翻转起的n比特期间接通。在该n比特期间作为电流IDR而输出的第2电流是将第1电流IA与第3电流IB相加而得的电流(IA+IB)。另外，在n比特期间之后直至发送信号的逻辑电平下一次翻转为止的期间，第3开关元件SWE断开。
这样，在从发送信号的逻辑电平翻转起的n比特期间，电流输出电路110能够将比第1电流IA大的第2电流(IA+IB)作为电流IDR而输出。
此外，在本实施方式中，n＝1。即，在从发送信号的逻辑电平翻转起的1比特期间，电流输出电路110将比第1电流IA大的第2电流(IA+IB)作为电流IDR而输出。
如图3所示，设想为在发送信号的逻辑电平翻转后，发送信号的信号电平的变化较大的期间是最初的1比特期间。因此，认为通过在从发送信号的逻辑电平翻转起的1比特期间使驱动电流增加，能够充分降低眼图中的振幅抖动。此外，通过使n＝1，能够使对驱动电流的增加进行控制的控制信号TGL的生成简单化。例如，在图10、图11中，如后述那样，通过利用NRZI方式等的特性，能够将从接收信号解码出的接收数据转换为控制信号TGL。通过使n＝1，能够按照非常简单的规则(例如对接收数据进行逻辑反转等)来实现这样的转换。
此外，在本实施方式中，差动信号线是USB标准的总线的差动信号线。
在与发送电路连接的总线是USB的情况下，例如发送电路与USB插座(包含发送电路在内的发送侧装置的USB插座)之间通过缆线或者线束等而连接，该USB插座与接收侧装置的USB插座之间通过USB缆线而连接。在这样的连接中，存在采用各种缆线、线束、USB缆线的可能性，因此，有时发送信号的眼图的特性会像图3那样受到影响。关于这方面，根据本实施方式，通过在从发送信号的逻辑电平翻转起的n比特期间使驱动电流增加，能够改善发送信号的眼图的特性。
此外，在本实施方式中，发送电路100是USB标准的HS(High Speed：高速)模式的发送电路。
在图10、图11中，如后述那样，在HS模式中，发送信号的编码采用NRZI方式和比特填充方式。在NRZI方式和比特填充方式中，在对接收信号进行解码而生成接收数据，并对该接收数据进行编码而生成发送信号时，接收信号与发送信号成为相同的信号(与相同的比特串对应的信号)。因此，发送信号的逻辑电平翻转的定时能够根据接收数据的比特串来判断。因此，当在分组解析等中对接收信号进行解码而生成接收数据时，能够根据该接收数据生成控制信号TGL。
2.变形例
图5是本实施方式的发送电路的变形例。在图5中，电流输出电路110包含电流源ISC、ISD(电流源电路)以及开关元件SWE2。
电流源ISC向节点N1输出电流IC。电流源ISD使电流ID从节点N3流入电源节点GND。即，电流源ISD向节点N3输出负的电流ID。这里，电流IC、ID是正的电流值的电流，IC＞ID。例如电流ID被设定为电流(IC-ID)的1/2以下。电流源ISC、ISD例如由电流镜电路等构成。开关元件SWE2设置于节点N1与节点N3之间。开关元件SWE2由晶体管构成，例如是N型晶体管。
开关元件SWE2根据控制信号TGLX而被控制为接通和断开，在开关元件SWP或者开关元件SWM从断开变为接通之后的n比特期间，开关元件SWE2断开。在这以外的期间，开关元件SWE2接通。控制信号TGLX是控制信号TGL的逻辑反转信号。在开关元件SWE2断开时，电流IDR是IC，在开关元件SWE接通时，电流IDR是IC-ID。即，在上述n比特期间，电流IDR增加。另外，电流IC相当于图2的IA+IB，电流IC-ID相当于图2的IA。
另外，电流输出电路110可以还包含串联连接于节点N3与电源节点NVD之间的电阻和开关元件。该开关元件在开关元件SWE2断开时接通，在开关元件SWE2接通时断开。
此外，可以是，以能够将电流ID设定为可变的方式构成电流输出电路110。例如，电流源ISD由电流源ISDa～ISDc构成，开关元件SWE2由开关元件SWE2a～SWE2c构成。在该情况下，电流源ISDa和开关元件SWE2a串联连接于电源节点NVD与节点N1之间，电流源ISDb和开关元件SWE2b串联连接于电源节点NVD与节点N1之间，电流源ISDc和开关元件SWE2c串联连接于电源节点NVD和节点N1之间。而且，通过对开关元件SWE2a～SWE2c中的1个或者多个开关元件进行选择，将电流ID设定为可变。未被选择的开关元件断开，被选择的开关元件根据控制信号TGLX而被控制为接通和断开。
根据以上的变形例，电流输出电路110具有：第1电流源(ISC)，其将第2电流(IC)输出到第1节点N1；第3开关元件(SWE2)，其设置于第1节点N1与第2节点(N3)之间；以及第2电流源(ISD)，其使第3电流(ID)从第2节点(N3)流入第3节点(电源节点GND)。
这样，在第3开关元件(SWE2)接通时，第2电流(IC)输出到第1节点N1并且第3电流(ID)从第1节点N1流入第3节点(GND)。在第3开关元件(SWE2)断开时，第2电流(IC)输出到第1节点N1。因此，电流输出电路110能够将比第1电流(IC-ID)大的第2电流(IC)作为电流IDR而输出。
此外，在本变形例中，在从发送信号的逻辑电平翻转起的n比特期间之后直至发送信号的逻辑电平下一次翻转为止的期间，第3开关元件(SWE2)接通。在n比特期间之后直至发送信号的逻辑电平下一次翻转为止的期间，作为电流IDR而输出的第1电流是从第2电流(IC)中减去第3电流(ID)而得的电流(IC-ID)。
这样，在从发送信号的逻辑电平翻转起的n比特期间，电流输出电路110能够将比第1电流(IC-ID)大的第2电流(IC)作为电流IDR而输出。
3.布局
图6是发送电路的布局配置例。另外，图6示出了用于对布线长的关系进行说明的配置例，但并不是必须按照图6那样配置。即，只要以使以下说明的布线长的关系成立的方式进行布局即可。
发送电路100配置(形成)于集成电路装置的基板(半导体基板)上。在基板上配置有电流源ISA、ISB、开关元件SWE、SWP、SWM以及驱动器DRE、DRVP、DRVM。此外，在基板上配置有布线LC、LD、LCD、LE(电流用布线)以及布线LB、LAP、LAM(驱动用布线)。这些布线由金属布线(例如铝布线)和过孔(例如钨过孔)以及触点形成。
驱动器DRE是对开关元件SWE进行驱动的驱动器。同样地，驱动器DRVP、DRVM分别是对开关元件SWP、SWM进行驱动的驱动器。布线LB的一端与驱动器DRE的输出连接，布线LB的另一端与构成开关元件SWE的晶体管的栅极连接。同样地，布线LAP、LAM的一端分别与驱动器DRVP、DRVM的输出连接，布线LAP、LAM的另一端分别与构成开关元件SWP、SWM的晶体管的栅极连接。
布线LAP、LAM的长度例如相同。将该长度设为A。此外，将布线LB的长度设为B。此时B≥A。例如，布线LAP、LAM、LB按照相同的布线宽度而被布线于相同的布线层。在B≥A的情况下，布线LB中的信号延迟(布线的寄生电阻或寄生电容)是布线LAP、LAM中的信号延迟以上。因此，能够使得开关元件SWE从断开变为接通的定时在开关元件SWP、SWM从断开变为接通的定时以后。
布线LC的一端与电流源ISA的输出连接，布线LD的一端与构成开关元件SWE的晶体管的源极(或者漏极)连接。布线LC的另一端与布线LD的另一端连接，将它们连接的点称为合流点PCD。布线LCD是将合流点PCD与构成开关元件SWP、SWM的晶体管的漏极(或者源极)连接的布线。布线LE的一端与电流源ISB的输出连接，布线LE的另一端与构成开关元件SWE的晶体管的漏极(或者源极)连接。
将布线LC的长度设为C，将布线LD的长度设为D。此时，D≥C。例如，布线LC、LD按照相同的布线宽度被布线于相同的布线层。在D≥C的情况下，布线LD中的信号延迟(布线的寄生电容利用电流进行充电的时间)是布线LC中的信号延迟以上。因此，能够使得开关元件SWE从断开变为接通而信号(电流)从开关元件SWE到达合流点PCD的定时在开关元件SWP、SWM从断开变为接通而信号(电流)从电流源ISA到达合流点PCD的定时以后。
图7是发送电路的详细结构例。在图7中，电流源ISA是P型晶体管TPA，电流源ISB是P型晶体管TPB。P型晶体管TPA、TPB是用于在电流镜电路中实现镜像电流的晶体管，其栅极输入由电流镜电路生成的偏置电压。
此外，在图7中，开关元件SWE、SWP、SWN分别是N型晶体管TNSE、TNSP、TNSE。对TNSE进行驱动的驱动器DRE是由P型晶体管TPE和N型晶体管TNE构成的反相器。对TNSP进行驱动的驱动器DRVP是由P型晶体管TPP和N型晶体管TNP构成的反相器。对TNSM进行驱动的驱动器DRVM是由P型晶体管TPM和N型晶体管TNM构成的反相器。
另外，在图7中，省略电阻RDP、RDM、RIA、RIB、开关元件SWIA、SWIB的图示。
例如，晶体管TNSE、TNSP、TNSM的尺寸(沟道宽(W)和沟道长(L)。栅极面积)相同。而且，驱动器DRE的P型晶体管TPE的驱动能力(栅极的尺寸(W/L))是驱动器DRVP、DRVM的P型晶体管TPP、TPM的驱动能力以下。因此，能够使得开关元件SWE(晶体管TNSE)从断开变为接通的定时在开关元件SWP、SWM(晶体管TNSP、TNSM)从断开变为接通的定时以后。
另外，这里，将驱动能力作为晶体管的栅极的尺寸(W/L)来进行说明，但驱动能力的定义不限于此。例如，驱动能力可以是驱动器的晶体管的栅极的尺寸(W/L)与由驱动器驱动的晶体管的栅极面积之比。
根据以上的实施方式，发送电路100包含：第1驱动器DRVP，其进行第1开关元件SWP的接通和断开的驱动；以及第1驱动用布线LAP，其将第1驱动器DRVP与第1开关元件SWP连接。此外，发送电路100包含：第2驱动器DRVM，其进行第2开关元件SWM的接通和断开的驱动；以及第2驱动用布线LAM，其将第2驱动器DRVM和第2开关元件SWM连接。此外，发送电路100包含：第3驱动器DRE，其进行第3开关元件SWE的接通和断开的驱动；以及第3驱动用布线LB，其将第3驱动器DRE和第3开关元件SWE连接。而且，第3驱动用布线LB的长度(B)是第1驱动用布线LAP的长度(A)和第2驱动用布线LAM的长度(A)以上。
这样，由布线LB的寄生电阻或寄生电容导致的信号延迟是由布线LAP、LAM的寄生电阻或寄生电容导致的信号延迟以上。因此，能够使得开关元件SWE从断开变为接通的定时在开关元件SWP、SWM从断开变为接通的定时以后。例如如图8所示的电流IDR’那样，从第1电流变化为第2电流的定时在发送信号的逻辑电平翻转的定时之前。例如如图8所示，当电流IDR’在信号DM从高电平变为低电平的定时之前增加时，在信号DM即将转变为低电平之前，信号DM的信号电平上升，可能对发送信号的品质带来影响。在本实施方式中，由于电流IDR从第1电流变化为第2电流的定时在发送信号的逻辑电平翻转的定时以后，因此，降低了对发送信号的品质的影响。
此外，在本实施方式中，发送电路100包含：第1电流用布线LC，其一端与第1电流源ISA连接；以及第2电流用布线LD，其一端与第3开关元件SWE连接，另一端与第1电流用布线LC的另一端连接。而且，第1电流用布线LC的长度(C)比第2电流用布线LD的长度(D)长。
这样，布线LD中的信号延迟(布线的寄生电容被电流充电的时间)是布线LC中的信号延迟以上。因此，能够使得开关元件SWE从断开变为接通而信号(电流)从开关元件SWE到达布线LD的另一端(PCD)的定时在开关元件SWP、SWM从断开变为接通而信号(电流)从电流源ISA到达布线LC的另一端(PCD)的定时以后。由此，如图8所示，能够使得电流IDR从第1电流变化为第2电流的定时在发送信号的逻辑电平翻转的定时以后。
此外，在本实施方式中，发送电路100包含第1驱动器DRVP、第2驱动器DRVM以及第3驱动器DRE。第1驱动器DRVP具有：第1接通驱动用晶体管(TPP)，其将第1开关元件SWP从断开驱动为接通；以及第1断开驱动用晶体管(TNP)，其将第1开关元件SWP从接通驱动为断开。第2驱动器DRVM具有：第2接通驱动用晶体管(TPM)，其将第2开关元件SWM从断开驱动为接通；以及第2断开驱动用晶体管(TNM)，其将第2开关元件SWM从接通驱动为断开。第3驱动器DRE具有：第3接通驱动用晶体管(TPE)，其将第3开关元件SWE从断开驱动为接通；以及第3断开驱动用晶体管(TNE)，其将第3开关元件SWE从接通驱动为断开。而且，第3接通驱动用晶体管(TPE)的尺寸比第1接通驱动用晶体管(TPP)的尺寸和第2接通驱动用晶体管(TPM)的尺寸小。另外，晶体管的尺寸为W/L。在L(沟道长)相同的情况下，晶体管的尺寸为W(沟道宽)。
这样，第3接通驱动用晶体管(TPE)的驱动能力是第1、第2接通驱动用晶体管(TPP、TPM)的驱动能力以下。因此，能够使得开关元件SWE(晶体管TNSE)从断开变为接通的定时在开关元件SWP、SWM(晶体管TNSP、TNSM)从断开变为接通的定时以后。由此，如图8所示，能够使得电流IDR从第1电流变化为第2电流的定时在发送信号的逻辑电平翻转的定时以后。
4.集成电路装置的第1、第2结构例
图9是包含本实施方式的发送电路在内的集成电路装置的第1结构例。集成电路装置10(广义上是电路装置)包含物理层电路11(第1物理层电路)、物理层电路12(第2物理层电路)以及处理电路20。另外，集成电路装置不限于图9的结构，能够进行省略其结构要素的一部分或者追加其他的结构要素等的各种变形实施。作为图9那样的结构的集成电路装置10，例如能够设想USB集线器。
物理层电路11连接于USB标准(给定的串行通信标准)的总线BS1(第1总线)。物理层电路12连接于USB标准的总线BS2(第2总线)。处理电路20进行将从总线BS1经由物理层电路11接收到的分组经由物理层电路12发送到总线BS2的传输处理。此外，处理电路20进行将从总线BS2经由物理层电路12接收到的分组经由物理层电路11发送到总线BS1的传输处理。
物理层电路11、12分别由物理层的模拟电路构成。物理层的模拟电路例如是HS、FS用的发送电路、接收电路、各种检测电路以及上拉电阻电路等。物理层电路11包含发送电路101作为HS用的发送电路，物理层电路12包含发送电路102作为HS用的发送电路。发送电路101、102与图1等的本实施方式的发送电路100对应。另外，将经由USB接收到的串行数据转换为并行数据的串行/并行转换电路、将并行数据转换为串行数据的并行/串行转换电路以及对应于NRZI电路等的链路层的电路包含于处理电路20中。例如对应于USB的收发器宏单元(Transceiver macrocell)中的链路层等的电路包含于处理电路20中，发送电路、接收电路、检测电路等模拟电路包含于物理层电路11、12中。
总线BS1例如是与主控制器侧连接的总线，总线BS2例如是与外围设备侧连接的总线。但是，本实施方式不限于这样的连接结构。总线BS1、BS2是包含构成差动信号的信号DP、DM(第1、第2信号)等的信号线在内的USB标准的总线。总线BS1、BS2能够包含电源VBUS、GND的信号线。
处理电路20是进行传输处理或各种控制处理的电路，能够通过基于门阵列等的自动配置布线的逻辑电路等来实现。另外，可以通过CPU、MPU等处理器来实现处理电路20。处理电路20包含对分组的传输进行控制的传输控制电路21(中继器控制电路)。传输控制电路21进行接收到的分组的分组解析，并根据其结果例如对传输处理的开始、结束、停止、重新开始等进行控制。在分组解析中，对按照给定的编码方式进行编码而得的接收信号进行解码并将其转换为接收数据，并根据该接收数据例如进行SOP的检测、EOP的检测、分组的CRC错误的检查、分组的对准错误的检查等。在USB标准的HS模式中，编码方式采用NRZI(NonReturn to Zero Inversion：反向不归零)方式和比特填充方式。传输控制电路21使用该编码中的转换规则来根据接收数据生成控制信号TGL(触发控制信号)，并将该控制信号TGL输出到发送电路101、102。
图10、图11是对控制信号TGL的生成处理进行说明的图。如图10所示，例如作为接收信号而接收到了“LHLHLHLH”。“L”表示低电平(“K”)，“H”表示高电平(“J”)。处理电路20将该接收信号作为比特串“01010101”而接收，并通过NRZI方式将该比特串解码为比特串“00000000”的接收数据。处理电路20在根据分组解析而判断为对分组进行传输的情况下，将接收到的比特串“01010101”转换为发送信号“LHLHLHLH”并经由物理层电路发送到总线。即，在NRZI方式中，接收信号与发送信号是相同的信号。因此，能够根据接收数据的比特串“00000000”来判断在发送信号“LHLHLHLH”中逻辑电平翻转的比特期间。在图10中，在8比特中的全部比特中，逻辑反转，由此，控制信号TGL是对应于比特串“11111111”的信号。即，在发送电路将发送信号“LHLHLHLH”发送到总线的8比特期间，控制信号TGL为高电平(“1”)。传输控制电路21通过对接收数据的比特串“00000000”的逻辑进行翻转的转换而生成控制信号TGL的比特串“11111111”。
如图11所示，例如接收“LLLLLLLH”作为接收信号。处理电路20将该接收信号作为比特串“00000001”而接收，并按照NRZI方式和比特填充方式将该比特串解码为比特串“11111111”的接收数据。比特填充方式是在相同的逻辑电平持续了给定的比特数(在HS模式中是7比特)的情况下使逻辑电平翻转的方式。在使用了NRZI方式和比特填充方式的情况下，接收信号和发送信号也是相同的信号。在图11中，在发送信号的8比特中，在第7比特与第8比特之间，逻辑反转，因此，控制信号TGL是对应于比特串“00000001”的信号。传输控制电路21通过使接收数据的比特串“11111111”的逻辑反转并且使第8比特以后的逻辑进一步反转的转换，来生成控制信号TGL的比特串“00000001”。
根据以上的实施方式，处理电路20具有进行分组的分组解析并根据该分组解析的结果对传输处理进行控制的传输控制电路21。传输控制电路21在分组解析中，对来自第1总线BS1的接收信号进行解码来取得接收数据，并根据该接收数据而生成控制信号TGL。如上所述，控制信号TGL是在从发送信号的逻辑电平翻转起的n比特期间使电流输出电路110输出第2电流的控制信号。
NRZI方式和比特填充方式是数据与对该数据进行编码而得的信号唯一地对应的编码方式。如图10、图11中说明的那样，在这样的编码方式中，接收信号与发送信号是相同的信号(与相同的比特串对应的信号)，因此，能够根据对接收信号进行解码而得的接收数据而得知发送信号的逻辑电平翻转的位置(比特)。因此，能够对接收数据进行转换而生成控制信号TGL。例如，在要根据发送信号生成控制信号TGL的情况下，能够将使发送信号延迟1比特而得的信号与原来的发送信号的异或值用作控制信号TGL。但是，在该方法中，为了使控制信号TGL与发送信号的定时一致，需要使发送信号延迟1比特。在本实施方式中，由于能够通过接收数据的转换来生成控制信号TGL，由此，无需添加这样的延迟。
图12是包含本实施方式的发送电路在内的集成电路装置的第2结构例。在图12中，集成电路装置10包含物理层电路13和处理电路25。作为图12那样的的结构的集成电路装置10，例如能够设想USB主机(主控制器)和USB设备(外围设备)。
处理电路25经由物理层电路13将分组发送到总线BS。物理层电路13包含发送电路103，发送电路103向总线BS的差动信号线输出发送信号。发送电路103与图1等的发送电路100对应。此外，处理电路25经由物理层电路13从总线BS接收分组。处理电路25包含发送控制电路22，发送控制电路22按照NRZI方式和比特填充方式对发送数据进行编码，并将通过该编码而得的发送信号经由物理层电路13发送到总线BS。发送控制电路22按照与图10、图11中说明的方法同样的方法生成控制信号TGL。即，在发送数据的比特串是“00000000”的情况下，按照NRZI方式将该比特串编码为比特串“01010101”。而且，发送与该比特串对应的发送信号“LHLHLHLH”。在该情况下，发送控制电路22通过使发送数据的比特串“00000000”的逻辑反转的转换而生成控制信号TGL的比特串“11111111”。此外，在发送数据的比特串为“11111111”的情况下，按照NRZI方式和比特填充方式将该比特串编码为比特串“00000001”。而且，发送与该比特串对应的发送信号“LLLLLLLH”。在该情况下，发送控制电路22通过使发送数据的比特串“11111111”的逻辑反转并且使第8比特以后的逻辑进一步反转的转换，来生成控制信号TGL的比特串“00000001”。
根据以上的实施方式，处理电路25具有发送控制电路22，发送控制电路22进行发送数据的编码，将编码后的发送信号经由物理层电路13发送到总线BS。发送控制电路22根据发送数据生成控制信号TGL，该控制信号TGL使电流输出电路110在从发送信号的逻辑电平翻转起的n比特期间输出第2电流。
如上所述，在NRZI方式和比特填充方式中，数据与对该数据进行编码而得的信号唯一地对应。因此，能够根据发送数据得知发送信号的逻辑电平翻转的位置(比特)。因此，能够对发送数据进行转换而生成控制信号TGL。
5.集成电路装置的第3结构例
图13是包含本实施方式的发送电路在内的集成电路装置的第3结构例。集成电路装置10包含物理层电路11、12、处理电路20、总线监视电路30以及总线开关电路40。物理层电路11、12分别包含发送电路101、102。处理电路20包含传输控制电路21。另外，对与已经说明的结构要素相同的结构要素标注同一标号，并适当省略该结构要素的说明。
处理电路20能够还包含链路层电路和中继器电路等。链路层电路是进行对应于链路层的处理的电路。链路层电路例如进行将通过USB接收到的串行数据转换为并行数据的串行/并行转换处理、将并行数据转换为发送用的串行数据的并行/串行转换处理以及用于NRZI的编码或解码的处理等。中继器电路进行用于将从总线BS1侧接收到的分组发送到总线BS2侧并将从总线BS2侧接收到的分组发送到总线BS1侧的逻辑处理。例如，使用时钟信号对接收到的分组的各比特进行采样，并将通过采样而得到的串行数据转换为并行数据。而且，进行了NRZI等各种逻辑处理之后的并行数据被转换为串行数据，并与集成电路装置10内的时钟信号同步地发送。这样，实现了分组的比特的再同步化处理(Resynchronization)。
总线监视电路30进行总线BS1、BS2的监视动作。例如进行根据来自物理层电路11或物理层电路12(至少一个物理层电路)的信号对总线BS1或总线BS2(至少一个总线)的状态进行监视的监视动作。而且，总线开关电路40根据总线监视电路30中的监视结果来使总线BS1与总线BS2的连接(电连接)接通或者断开。即，使总线BS1与总线BS2电连接或不电连接。使总线BS1与总线BS2的连接接通或者断开(电连接或者不电连接)例如是指使设置于总线BS1的DP、DM的信号线与总线BS2的DP、DM的信号线之间的开关元件(第1、第2开关元件)等接通或者断开。
具体而言，如图14所示，以总线开关电路40将总线BS1与总线BS2的连接接通的期间为期间T1(第1期间)。即，在期间T1，设置于总线BS1与总线BS2之间的总线开关电路40的开关元件接通。由此，连接于总线BS1的主控制器200(广义上是第1装置)与连接于总线BS2的外围设备260(广义上是第2装置)能够通过USB的总线而直接进行USB的信号传输。
此外，如图15所示，以总线开关电路40将总线BS1与总线BS2的连接断开的期间为期间T2(第2期间)。即，在期间T2，设置于总线BS1与总线BS2之间的总线开关电路40的开关元件断开。而且，处理电路20在期间T2(至少在期间T2的一部分)进行上述传输处理。即，处理电路20在期间T2进行将从总线BS1经由物理层电路11接收到的分组经由物理层电路12传输到总线BS2，并将从总线BS2经由物理层电路12接收到的分组经由物理层电路11传输到总线BS1的传输处理。由此，进行分组的比特的再同步化处理，能够实现改善了USB的发送信号的信号特性的劣化的高品质的信号传输。
具体而言，总线监视电路30进行总线开关电路40的开关控制。即，总线监视电路30在期间T1利用总线开关电路40将总线BS1与总线BS2的连接接通。例如总线监视电路30在期间T1使总线开关电路40的开关元件的开关控制信号为有效，使开关元件接通。此外，总线监视电路30在期间T2利用总线开关电路40将总线BS1与总线BS2的连接断开，利用处理电路20进行传输处理。例如总线监视电路30在期间T2使总线开关电路40的开关元件的开关控制信号为非有效，使开关元件断开。此外，总线监视电路30使针对处理电路20的传输处理的指示信号(许可信号)为有效。
在本实施方式中，总线BS1与总线BS2的连接的接通、断开的切换定时(期间T1、T2的切换定时)被设定为规定的范围内的定时。即，当主机侧(主控制器)开始复位时，设备侧送出设备啁啾(Device chirp)K。至少，在该设备啁啾K的开始定时之后，总线BS1与总线BS2的连接从接通切换为断开(从期间T1切换为T2)。或者，当在设备啁啾K之后，经过一定时间时，设备侧停止设备啁啾K，主机侧执行主机啁啾K/J。至少，在该主机啁啾K/J的结束定时之后，总线BS1与总线BS2的连接从接通切换为断开。当设备侧检测到主机啁啾K/J时，使HS终端接通，转移到HS模式。而且，当主机侧结束复位时，转移到HS空转，主机侧开始SOF的送出。例如至少在设备啁啾K的开始定时之后并且在例如SOF送出的开始定时之前，总线BS1与总线BS2的连接从接通切换为断开，图15的传输路径TR2中的传输处理从断开切换为接通。
此外，在本实施方式中，在HS模式中，当主机开始复位的情况下，USB开关从断开切换为接通，处理电路20的传输处理从接通切换为断开。即，在进行复位的情况下，总线开关电路40将总线BS1与总线BS2的连接从断开切换为接通，处理电路20停止传输处理。例如，当主机侧开始复位而转移到FS模式并且在总线上分组消失起经过了3ms以上的情况下，USB开关从断开切换为接通。此外，在本实施方式中，在主机开始暂停(suspend)的情况下，USB开关也从断开切换为接通，处理电路20的传输处理从接通切换为断开。即，在进行暂停的情况下，总线开关电路40将总线BS1与总线BS2的连接从断开切换为接通，处理电路20停止传输处理。例如，在主机侧开始暂停而转移到FS模式并且在总线上分组消失起经过了3ms以上的情况下，USB开关从断开切换为接通。
6.物理层电路
图16是物理层电路(11、12)的结构例。物理层电路包含上拉电阻Rpu、开关元件SW＿Rpu、SW＿Dm以及下拉电阻Rpd1、Rpd2。开关元件SW＿Rpu根据控制信号Rpu＿Enable而接通或者断开。由此，实现下拉动作。此外，物理层电路包含HS模式用的发送电路HSD(电流驱动器)、LS/FS模式用的发送电路LSD(驱动器)以及电阻Rs1、Rs2。此外，物理层电路包含HS模式用的差动的接收电路HSR(数据接收器)、静噪(squelch)的检测电路SQL(Transmissionenvelope detector)、LS/FS模式用的差动的接收电路LSR(数据接收器)、切断的检测电路DIS(disconnection envelope detector)以及单端的接收电路DP＿SER、DM＿SER(接收器)。
另外，本实施方式的发送电路100(101、102、103)与HS模式用的发送电路HSD对应。
在本实施方式中，根据来自构成物理层电路的模拟电路的信号来进行总线监视电路30中的总线的监视动作。具体而言，如图16所示，例如总线监视电路30根据来自HS模式用的差动的接收电路HSR、静噪用的检测电路SQL、LS/FS模式用的差动的接收电路LSR、切断的检测电路DIS、或者单端的接收电路DP＿SER、DM＿SER的信号来进行总线的监视动作。即，总线监视电路30能够根据来自这些模拟电路的信号来监视设备啁啾K、主机啁啾K/J、空转、复位、暂停、恢复(Resume)、SE0、J、K、总线复位、或者HS切断等总线的各状态。而且，总线监视电路30进行根据监视结果而使总线开关电路40的开关元件(USB开关、BC开关)接通或者断开的控制、或者进行使处理电路20的传输处理开启或者关闭的控制。由此，能够实现对总线的状态进行了适当地判断的恰当的总线开关电路40的开关控制和处理电路20的传输控制。
7.电子设备
图17示出了包含本实施方式的发送电路(集成电路装置)在内的电子设备的结构例。该电子设备300包含集成电路装置10和主控制器200(广义上是处理装置)。集成电路装置10包含本实施方式的发送电路101、102。主控制器200与总线BS1连接。例如主控制器200与集成电路装置10经由总线BS1而连接。此外，集成电路装置10的总线BS2例如与外围设备260连接。
主控制器200(处理装置)例如通过CPU或者MPU等处理器实现。或者可以通过各种ASIC的电路装置来实现主控制器200。此外，可以通过安装有多个电路装置(IC)和电路部件的电路基板来实现主控制器200。作为外围设备260，例如能够设想便携型终端装置等，但不限于此。外围设备260可以是可佩带设备等。
电子设备300能够还包含存储部310、操作部320以及显示部330。存储部310存储数据，其功能能够通过RAM或ROM等半导体存储器或HDD(硬盘驱动器)等来实现。操作部320用于供用户进行输入操作，能够通过操作按钮或触摸板显示器等操作设备来实现。显示部330显示各种信息，能够通过液晶或有机EL等显示器来实现。另外，在使用触摸板显示器作为操作部320的情况下，该触摸板显示器兼具有操作部320和显示部330的功能。
作为通过本实施方式实现的电子设备300，例如能够设想车载设备、印刷装置、投影装置、机器人、头戴型显示装置、活体信息测定设备、对距离、时间、流速或者流量等物理量进行测量的测量设备、基站或者路由器等网络相关设备、分发内容的内容提供设备、或者数码照相机或者视频照相机等影像设备等各种设备。
另外，如上述那样对本实施方式进行了详细说明，但本领域技术人员能够容易地理解实质上不脱离本发明的新的事项和效果的诸多变形。因此，这样的变形例全部包含于本发明的范围。例如，在说明书或者附图中，至少一次与更广义或者同义的不同的术语一同记载的术语在说明书或者附图中的任何位置，都能够置换为其不同的术语。此外，本实施方式和变形例的全部组合也包含于本发明的范围。此外，发送电路、集成电路装置、电子设备的结构和动作等也不限于本实施方式中说明内容，能够进行各种变形实施。

Claims (15)

1.一种发送电路，其经由构成差动信号线的第1信号线和第2信号线对发送信号进行发送，该发送电路的特征在于，该发送电路包含：
电流输出电路，其向第1节点输出电流；
第1开关元件，其设置于所述第1节点与所述第1信号线之间；以及
第2开关元件，其设置于所述第1节点与所述第2信号线之间，
所述第1信号线与所述第2信号线以彼此不电连接的方式分离，
在所述发送信号为第1逻辑电平时，所述第1开关元件接通，所述第2开关元件断开，利用来自所述电流输出电路的所述电流对所述第1信号线进行驱动，
在所述发送信号为第2逻辑电平时，所述第1开关元件断开，所述第2开关元件接通，利用来自所述电流输出电路的所述电流对所述第2信号线进行驱动，
在从所述发送信号的逻辑电平翻转起的n比特期间，所述电流输出电路将比第1电流大的第2电流作为所述电流而输出，其中，n是1以上的整数，
在所述n比特期间之后直至所述逻辑电平下一次翻转为止的期间，所述电流输出电路将所述第1电流作为所述电流而输出。
2.根据权利要求1所述的发送电路，其特征在于，
所述电流输出电路具有：
第1电流源，其向所述第1节点输出所述第1电流；
第2电流源，其向第2节点输出第3电流；以及
第3开关元件，其设置于所述第1节点与所述第2节点之间。
3.根据权利要求2所述的发送电路，其特征在于，
所述第3开关元件在所述n比特期间接通，
所述第2电流是将所述第1电流与所述第3电流相加而得的电流。
4.根据权利要求2或3所述的发送电路，其特征在于，该发送电路包含：
第1驱动器，其进行所述第1开关元件的接通和断开的驱动；
第1驱动用布线，其将所述第1驱动器与所述第1开关元件连接；
第2驱动器，其进行所述第2开关元件的接通和断开的驱动；
第2驱动用布线，其将所述第2驱动器与所述第2开关元件连接；
第3驱动器，其进行所述第3开关元件的接通和断开的驱动；以及
第3驱动用布线，其将所述第3驱动器与所述第3开关元件连接，
所述第3驱动用布线的长度大于等于所述第1驱动用布线的长度及所述第2驱动用布线的长度。
5.根据权利要求2或3所述的发送电路，其特征在于，该发送电路包含：
第1电流用布线，其一端与所述第1电流源连接；以及
第2电流用布线，其一端与所述第3开关元件连接，另一端与所述第1电流用布线的另一端连接，
所述第1电流用布线的长度比所述第2电流用布线的长度长。
6.根据权利要求2或3所述的发送电路，其特征在于，该发送电路包含：
第1驱动器，其具有将所述第1开关元件从断开驱动为接通的第1接通驱动用晶体管和将所述第1开关元件从接通驱动为断开的第1断开驱动用晶体管；
第2驱动器，其具有将所述第2开关元件从断开驱动为接通的第2接通驱动用晶体管和将所述第2开关元件从接通驱动为断开的第2断开驱动用晶体管；以及
第3驱动器，其具有将所述第3开关元件从断开驱动为接通的第3接通驱动用晶体管和将所述第3开关元件从接通驱动为断开的第3断开驱动用晶体管，
所述第3接通驱动用晶体管的尺寸比所述第1接通驱动用晶体管的尺寸及所述第2接通驱动用晶体管的尺寸小。
7.根据权利要求1所述的发送电路，其特征在于，
所述电流输出电路具有：
第1电流源，其向所述第1节点输出所述第2电流；
第3开关元件，其设置于所述第1节点与第2节点之间；以及
第2电流源，其使第3电流从所述第2节点流入第3节点。
8.根据权利要求7所述的发送电路，其特征在于，
在所述n比特期间之后直至所述逻辑电平下一次翻转为止的期间，所述第3开关元件接通，
所述第1电流是从所述第2电流中减去所述第3电流而得的电流。
9.根据权利要求1至3中的任意一项所述的发送电路，其特征在于，
n＝1。
10.根据权利要求1至3中的任意一项所述的发送电路，其特征在于，
所述差动信号线是USB标准的总线的差动信号线。
11.根据权利要求10所述的发送电路，其特征在于，
该发送电路是所述USB标准的HS模式的发送电路。
12.一种集成电路装置，其特征在于，
该集成电路装置包含权利要求1至11中的任意一项所述的发送电路。
13.根据权利要求12所述的集成电路装置，其特征在于，该集成电路装置包含：
第1物理层电路，其连接于USB标准的第1总线；
第2物理层电路，其具有所述发送电路，并连接于由所述差动信号线构成的所述USB标准的第2总线；以及
处理电路，其进行传输处理，在该传输处理中经由所述第2物理层电路将从所述第1总线经由所述第1物理层电路接收到的分组发送到所述第2总线，
所述处理电路具有传输控制电路，该传输控制电路进行所述分组的分组解析，并根据所述分组解析的结果对所述传输处理进行控制，
所述传输控制电路在所述分组解析中，对来自所述第1总线的接收信号进行解码来取得接收数据，并根据所述接收数据而生成使所述电流输出电路在所述n比特期间输出所述第2电流的控制信号。
14.根据权利要求12所述的集成电路装置，其特征在于，该集成电路装置包含：
物理层电路，其具有所述发送电路，并连接于由所述差动信号线构成的所述USB标准的总线；以及
处理电路，其经由所述物理层电路将分组发送到所述总线，
所述处理电路具有发送控制电路，该发送控制电路进行发送数据的编码，并将所述编码后的发送信号经由所述物理层电路发送到所述总线，
所述发送控制电路根据所述发送数据而生成使所述电流输出电路在所述n比特期间输出所述第2电流的控制信号。
15.一种电子设备，其特征在于，
该电子设备包含权利要求1至11中的任意一项所述的发送电路。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020177435A (ja) * 2019-04-18 2020-10-29 セイコーエプソン株式会社 回路装置、回路装置の判定方法および電子機器
US11645222B1 (en) * 2022-01-11 2023-05-09 United States Of America As Represented By The Secretary Of The Air Force Real time generation of differential serial bus traffic
CN114301556B (zh) * 2022-03-10 2022-06-10 武汉普赛斯电子技术有限公司 眼图模板裕量获取方法、装置、计算机设备及存储介质
CN115174431B (zh) * 2022-06-30 2023-09-05 无锡融卡科技有限公司 一种简易的swp全双工逻辑信号采集装置及方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4678944A (en) * 1985-05-13 1987-07-07 Advanced Micro Devices, Inc. Circuit for improving performance of an ECL-to-TTL translator
CN1428935A (zh) * 2001-12-28 2003-07-09 松下电器产业株式会社 半导体集成电路
CN101420223A (zh) * 2007-10-23 2009-04-29 三星电子株式会社 差分发送器
CN101465643A (zh) * 2007-12-19 2009-06-24 恩益禧电子股份有限公司 电平移位电路及使用该电路的驱动器和显示装置
CN101656476A (zh) * 2009-09-10 2010-02-24 东南大学 预充放电lvds驱动器

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6975132B2 (en) 2003-09-11 2005-12-13 Xilinx, Inc. DAC based driver with selectable pre-emphasis signal levels
US7183813B2 (en) * 2003-11-11 2007-02-27 Stmicroelectronics Pvt. Ltd. Differential signaling driver
JP4384084B2 (ja) 2005-06-14 2009-12-16 株式会社マクニカ 高速信号伝送のための信号出力回路と高速信号伝送のための方法
JP2010287035A (ja) 2009-06-11 2010-12-24 Fujitsu Semiconductor Ltd 通信制御方法及びインターフェース装置
CA2790393C (en) * 2010-02-19 2019-03-12 Pacific Biosciences Of California, Inc. Integrated analytical system and method
WO2012176250A1 (ja) * 2011-06-23 2012-12-27 パナソニック株式会社 差動スイッチ駆動回路及び電流ステアリング型デジタル・アナログ変換器
US9362917B1 (en) * 2014-11-24 2016-06-07 Via Alliance Semiconductor Co., Ltd. Low voltage differential signaling (LVDS) driving circuit

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4678944A (en) * 1985-05-13 1987-07-07 Advanced Micro Devices, Inc. Circuit for improving performance of an ECL-to-TTL translator
CN1428935A (zh) * 2001-12-28 2003-07-09 松下电器产业株式会社 半导体集成电路
CN101420223A (zh) * 2007-10-23 2009-04-29 三星电子株式会社 差分发送器
CN101465643A (zh) * 2007-12-19 2009-06-24 恩益禧电子股份有限公司 电平移位电路及使用该电路的驱动器和显示装置
CN101656476A (zh) * 2009-09-10 2010-02-24 东南大学 预充放电lvds驱动器

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