WO2012176250A1 - 差動スイッチ駆動回路及び電流ステアリング型デジタル・アナログ変換器 - Google Patents

差動スイッチ駆動回路及び電流ステアリング型デジタル・アナログ変換器 Download PDF

Info

Publication number
WO2012176250A1
WO2012176250A1 PCT/JP2011/006995 JP2011006995W WO2012176250A1 WO 2012176250 A1 WO2012176250 A1 WO 2012176250A1 JP 2011006995 W JP2011006995 W JP 2011006995W WO 2012176250 A1 WO2012176250 A1 WO 2012176250A1
Authority
WO
WIPO (PCT)
Prior art keywords
terminal
circuit
current
differential switch
pair
Prior art date
Application number
PCT/JP2011/006995
Other languages
English (en)
French (fr)
Inventor
俊伸 長沢
美智子 徳丸
平治 生駒
Original Assignee
パナソニック株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パナソニック株式会社 filed Critical パナソニック株式会社
Priority to CN201180071847.3A priority Critical patent/CN103620960A/zh
Publication of WO2012176250A1 publication Critical patent/WO2012176250A1/ja
Priority to US14/133,087 priority patent/US20140104088A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/09432—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors with coupled sources or source coupled logic
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H03K19/09441—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/013—Modifications of generator to prevent operation by noise or interference
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/16—Modifications for eliminating interference voltages or currents
    • H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
    • H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit

Definitions

  • the present invention relates to a differential switch drive circuit for driving a differential switch circuit, and a current steering type digital-analog converter using the same.
  • DACs digital-to-analog converters
  • the current steering type DAC has a differential switch circuit in which two switch elements are connected to each of a plurality of constant current sources, and selects a switch element of each differential switch circuit based on digital data. In this circuit, the selected current is added together with the polarity of the output, and the added current amount or the voltage amount generated by flowing the added current to the load element is output as an analog signal.
  • Each differential switch circuit is connected to a differential switch drive circuit that drives a control terminal (see Patent Document 1).
  • the differential switch drive circuit generally uses a configuration based on a CMOS (Complementary Metal-Oxide-Semiconductor) inverter configuration (see Patent Document 1), but in a current steering type DAC used for communication equipment, Since a signal output of 100 MHz to several GHz is required, a configuration using a current mode logic (CML) circuit has been announced for the purpose of high-speed operation of the internal circuit (see Non-Patent Document 1). The configuration of the CML circuit is also shown in other documents (see Patent Document 2).
  • CMOS Complementary Metal-Oxide-Semiconductor
  • FIG. 36 shows a differential switch drive circuit and a differential switch circuit used in a conventional current steering type DAC for communication (see Non-Patent Document 1).
  • the differential switch circuit 4 has a configuration in which a constant current source 3 is connected to a node VS to which switch elements 1 and 2 are connected in common.
  • the gate voltage of an NMOS (N-type Metal-Oxide-Semiconductor) transistor constituting the constant current source 3 is VBIAS
  • the current flowing through one switch element 1 is IOUTA
  • the current flowing through the other switch element 2 is IOUTB.
  • the input terminals A and B to which signals of opposite phases are input to the forward and inversion are connected to the gate terminals of the NMOS transistors 501 and 502, and the source terminals of the NMOS transistors 501 and 502 are used as a common node.
  • the constant current source 500 is connected to the node, load elements 503 and 504 are connected between the positive power supply voltage VDD and the drain terminals of the NMOS transistors 501 and 502, respectively, and the drain terminals and the load of the NMOS transistors 501 and 502 are connected.
  • the contacts with the elements 503 and 504 are connected to the output terminals X and Y.
  • the drain current of one NMOS transistor 501 is IA, and the drain current of the other NMOS transistor 502 is IB.
  • Such a differential switch drive circuit 505 is a general CML circuit (see Patent Document 2).
  • the output terminal X is connected to the gate terminal of the NMOS transistor constituting one switch element 1, and the output terminal Y is connected to the gate terminal of the NMOS transistor constituting the other switch element 2.
  • differential switch drive circuit 505 and the differential switch circuit 4 configured as described above, signals of opposite phases of forward and inversion are input to the input terminals A and B, and based on this, the current of the constant current source 500 is converted to an NMOS transistor. 501 and 502, control current is distributed, and current is supplied to each of the load elements 503 and 504. Due to the voltage drop, binary level voltages at the output terminals X and Y to the differential switch circuit 4, that is, high (Hi) level voltages And a low (Lo) level voltage. Depending on the voltage of the output terminals X and Y, it is selected which of the switch elements 1 and 2 the current of the constant current source 3 is made to flow.
  • FIG. 37 (a) to FIG. 37 (c) are voltage waveforms or current waveforms of the respective terminals in FIG.
  • FIG. 37 (a) shows an example of voltage waveforms at the input terminals A and B.
  • FIG. FIG. 37B shows the waveforms of the drain currents IA and IB of the NMOS transistors 501 and 502.
  • FIG. 37C shows voltage waveforms at the output terminals X and Y of the differential switch drive circuit 505 and the input terminal of the differential switch circuit 4.
  • the cross point IP of the currents IA and IB is almost the midpoint of Hi / Lo.
  • the cross point VP of the voltage at the output terminals X and Y also takes approximately the midpoint of Hi / Lo.
  • FIG. 38A to 38 (e) show the simulation results of the voltage waveform or current waveform of each terminal in FIG.
  • FIG. 38A shows the voltage waveforms at the input terminals A and B
  • FIG. 38B shows the waveforms of the drain currents IA and IB of the NMOS transistors 501 and 502 and the sum of the currents IA and IB
  • 38 (c) shows the voltage waveform of the output terminals X and Y
  • FIG. 38 (d) shows the voltage waveform of the node VS in the differential switch circuit 4, and FIG. The waveforms of the currents IOUTA and IOUTB flowing through are shown.
  • the cross point IP of the currents IA and IB is almost the midpoint of Hi / Lo.
  • the sum of the currents IA and IB is almost the same as that in the stable state at the cross point.
  • the voltage cross point VP of the output terminals X and Y also takes approximately the midpoint of Hi / Lo.
  • FIG. 38D as a result of both the switch elements 1 and 2 being turned off in the vicinity of the cross point of the voltage at the output terminals X and Y, the fluctuation of the node VS is large.
  • the waveforms of the currents IOUTA and IOUTB are affected by the potential fluctuation of the node VS, and the transient response of switching from Lo to Hi is deteriorated.
  • the differential switch driving circuit 505 when the signals of the input terminals A and B are inverted, the signals output to the output terminals X and Y change from Lo to Hi and from Hi to Lo, respectively.
  • the voltage cross point is near the midpoint of Hi / Lo due to the voltage-current conversion characteristics of the differential pair consisting of the NMOS transistors 501 and 502 and the constant current source 500, and the switch elements 1 and 2 are composed of, for example, MOS transistors.
  • the moment when both the switch elements 1 and 2 are turned off, and the moment when the total value of the currents flowing through both the switch elements 1 and 2 extremely decreases with respect to the constant current source 3 are generated. This eliminates the path through which the current of the constant current source 3 flows.
  • the constant current source 3 is configured by, for example, a MOS transistor
  • a connection node between the constant current source 3 and the switch elements 1 and 2 due to a finite output impedance.
  • the potential of VS varies greatly instantaneously.
  • the fluctuation of the connection node VS causes charging / discharging of the parasitic capacitance, which adversely affects the responsiveness of the output signal of the differential switch circuit 4, and causes distortion deterioration when applied to the current steering type DAC. Had a problem.
  • the present invention solves the above-mentioned conventional problems, and prevents a plurality of switch elements of the differential switch circuit from turning off together, thereby improving the response of the output signal of the differential switch circuit and current steering.
  • the purpose is to improve distortion when applied to a type DAC, and to realize high performance of the application circuit.
  • a differential switch driving circuit is a differential switch for driving a differential switch circuit including first and second switch elements each having one end connected to a current source.
  • a driving circuit having a current source, a differential input terminal pair and a differential output terminal pair, and having a common connection connected to the current source and a differential output terminal pair;
  • a load voltage element, a signal voltage is applied to the differential input terminal pair, and each value is a substantially constant binary value depending on the voltage of the differential input terminal pair to the differential output terminal pair.
  • a sum of values of current flowing in the load element in the steady state of the differential output voltage is Flow through the load element in a transient state Current value sum with differently in that, is characterized in that to control the current flowing through the transistor pair.
  • the current steering type DAC includes a decoding circuit that decodes a digital signal, a plurality of differential switch circuits, and a differential switch drive circuit that drives each of the plurality of differential switch circuits.
  • each differential switch drive circuit applies forward / inverted signals to which signals decoded by the decode circuit are applied.
  • the current control circuit controls the current flowing through the two load elements in accordance with the input signal applied to the forward / reverse input terminal, and inputs the differential switch circuit. That the output voltage of each differential switch driving circuit connected to the child pair become equal, and is characterized in that it has substantially shifted from the intermediate voltage of the DC output voltage range of the output voltage.
  • the differential switch drive circuit according to the present invention enables high-speed operation, and has the effect of improving the response of the output signal of the differential switch circuit and improving distortion when applied to a current steering type DAC.
  • FIG. 1 is a block diagram illustrating a configuration of a differential switch drive circuit and a differential switch circuit according to a first embodiment of the present invention.
  • A), (b) and (c) is a figure which shows the voltage waveform or current waveform of each terminal in FIG.
  • FIG. 2 is a circuit diagram illustrating a specific example of a differential switch drive circuit in FIG. 1.
  • (A), (b), (c) and (d) are figures which show the voltage waveform or current waveform of each terminal in FIG.
  • FIG. 6 is a circuit diagram showing another specific example of the differential switch drive circuit in FIG. 1.
  • A), (b), (c) and (d) is a figure which shows the voltage waveform or current waveform of each terminal in FIG. FIG.
  • FIG. 6 is a circuit diagram showing still another specific example of the differential switch drive circuit in FIG. 1.
  • A), (b), (c) and (d) are the figures which show the voltage waveform or current waveform of each terminal in FIG. It is a block diagram which shows the structure of the differential switch drive circuit based on the 2nd Embodiment of this invention.
  • (A) And (b) is a circuit diagram which shows the specific example of the delay circuit in FIG. 9, respectively.
  • FIG. 10 is a circuit diagram illustrating a specific example of the differential switch drive circuit of FIG. 9. It is a block diagram which shows the structure of the differential switch drive circuit which concerns on the 3rd Embodiment of this invention.
  • (A), (b), (c), and (d) is a figure which shows the voltage waveform or current waveform of each terminal in FIG.
  • FIG. 17 is a circuit diagram showing a specific example of the differential switch drive circuit of FIG. 16.
  • FIG. 17 is a circuit diagram showing another specific example of the differential switch drive circuit of FIG. 16.
  • FIG. 17 is a circuit diagram showing still another specific example of the differential switch drive circuit of FIG. 16.
  • FIG. 17 is a circuit diagram showing still another specific example of the differential switch drive circuit of FIG. 16.
  • FIG. 17 is a circuit diagram showing still another specific example of the differential switch drive circuit of FIG. 16.
  • FIG. 17 is a circuit diagram showing still another specific example of the differential switch drive circuit of FIG. 16.
  • FIG. 17 is a circuit diagram showing still another specific example of the differential switch drive circuit of FIG. 16. It is a block diagram which shows the structure of the differential switch drive circuit and differential switch circuit which concern on the 4th Embodiment of this invention.
  • (A) And (b) is a circuit diagram which shows the specific example of the CML circuit in FIG. 25, respectively. It is a block diagram which shows the structure of the differential switch drive circuit and differential switch circuit which concern on the 5th Embodiment of this invention.
  • (A), (b), (c) and (d) is a figure which shows the voltage waveform or current waveform of each terminal in FIG.
  • FIG. 28 is a circuit diagram showing a specific example of the differential switch drive circuit in FIG. 27.
  • FIG. 28 is a circuit diagram showing another specific example of the differential switch drive circuit in FIG. 27.
  • (A), (b), (c), (d), and (e) are figures which show the simulation result of the voltage waveform or current waveform of each terminal in FIG.
  • It is a block diagram which shows the structure of the differential switch drive circuit and differential switch circuit which concern on the 6th Embodiment of this invention.
  • It is a block diagram which shows the structure of the current steering type DAC which concerns on the 7th Embodiment of this invention.
  • It is a block diagram which shows the structure of the millimeter wave communication type system which concerns on the 8th Embodiment of this invention.
  • FIG. 1 It is a circuit diagram which shows the structure of the conventional differential switch drive circuit and differential switch circuit.
  • A), (b) and (c) is a figure which shows the voltage waveform or current waveform of each terminal in FIG.
  • (A), (b), (c), (d), and (e) are figures which show the simulation result of the voltage waveform or current waveform of each terminal in FIG.
  • FIG. 1 is a configuration diagram according to the first embodiment of the present invention.
  • the differential switch circuit 4 in FIG. 1 is the same as that of the conventional configuration.
  • the differential switch driving circuit 10 has input terminals A and B to which signals of opposite phases are input to the current control circuit 6 and a control terminal C in addition to the input terminals A and B.
  • the current control circuit 6 includes A constant current source 5 is connected, and the current of the constant current source 5 is distributed under the control of three terminals A, B, and C.
  • the currents IA and IB controlled and distributed by the current control circuit 6 change their current values as Hi / Lo switches between the input terminals A and B.
  • the current IA changes from Hi to Lo
  • the current IB changes.
  • the point at which the values of currents IA and IB cross takes a value shifted from the midpoint of Hi / Lo.
  • the current IA changes from Lo to Hi and the current IB changes from Hi to Lo the value shifted from the same midpoint as before is taken.
  • the currents IA and IB are passed through load elements 7 and 8 connected to the current control circuit 6 to generate voltages at the output terminals X and Y, respectively, and are connected to the input terminals of the differential switch circuit 4 respectively.
  • FIG. 2A to 2 (c) are voltage waveforms or current waveforms of the respective terminals according to the first embodiment of the present invention.
  • FIG. 2A shows an example of voltage waveforms at terminals A, B, and C.
  • FIG. 2B shows the waveforms of the currents IA and IB that are controlled and distributed by the current control circuit 6.
  • FIG. 2C shows voltage waveforms at the output terminals X and Y of the differential switch drive circuit 10 and the input terminals of the differential switch circuit 4.
  • the currents IA and IB controlled and distributed by the current control circuit 6 take values shifted from the midpoint of Hi / Lo, and the currents are used as load elements.
  • the voltage waveforms at the output terminals X and Y are also shifted from the midpoint of Hi / Lo.
  • the load elements 7 and 8 are connected to the power source side or the load elements 7 and 8 are connected to the ground side.
  • FIG. 3 is a circuit configuration example according to the first embodiment of the present invention.
  • NMOS transistors 12 and 13 having a common source terminal are provided, and the normal input of input terminal A and the inverted input of input terminal B are applied to the gate terminals, respectively.
  • the common current source terminal is connected to the constant current source 5, and the drain terminals of the NMOS transistors 12 and 13 are connected to load elements 16 and 17 whose other ends are connected to the power source.
  • the bypass circuit 11 controlled by the control terminal C is connected to the common source terminal of the NMOS transistors 12 and 13. Further, the connection point between the NMOS transistors 12 and 13 and the load elements 16 and 17 is connected to the output terminals X and Y.
  • a current control circuit 15 including the bypass circuit 11 and the NMOS transistors 12 and 13 corresponds to the current control circuit 6 in FIG.
  • FIG. 4A shows an example of voltage waveforms at terminals A, B, and C.
  • FIG. 4B shows the waveforms of the drain currents IA and IB of the NMOS transistors 12 and 13.
  • FIG. 4C shows the waveform of the current IC flowing through the bypass circuit 11 and the waveform of the sum of the currents IA and IB.
  • FIG. 4D shows voltage waveforms at the output terminals X and Y of the differential switch driving circuit.
  • the bypass circuit 11 controls so that a large amount of current flows at the cross point, it can be seen that the sum of the currents IA and IB in the transient state is lower than the steady value. Therefore, the current cross point IP shifts to a value lower than the midpoint of Hi / Lo. Further, the cross point VP of the voltage waveform at the output terminals X and Y takes a value shifted above the middle point.
  • FIG. 5 shows another circuit configuration example according to the first embodiment of the present invention.
  • NMOS transistors 12, 13, and 14 having a common source terminal are provided, and each of the gate terminals has a normal input of the input terminal A, an inverting input of the input terminal B, and a DC voltage as the control terminal C.
  • a constant current source 5 is connected to the common source terminal of the NMOS transistors 12, 13, 14, and load elements 16, 17 whose other ends are connected to the power source are connected to the drain terminals of the NMOS transistors 12, 13, respectively.
  • the drain terminal of the NMOS transistor 14 is electrically connected to the power source to which the load elements 16 and 17 are connected so that a drain current flows.
  • the connection point between the NMOS transistors 12 and 13 and the load elements 16 and 17 is connected to the output terminals X and Y.
  • the current control circuit 15 configured by the NMOS transistors 12, 13, and 14 corresponds to the current control circuit 6 of FIG.
  • FIG. 6A shows an example of voltage waveforms at terminals A, B, and C.
  • FIG. 6B shows the waveforms of the drain currents IA and IB of the NMOS transistors 12 and 13, respectively.
  • FIG. 6C shows the waveform of the drain current IC of the NMOS transistor 14.
  • FIG. 6D shows voltage waveforms at the output terminals X and Y of the differential switch driving circuit 10 and the input terminals of the differential switch circuit 4. As shown in FIG.
  • a control voltage is applied to the input terminals A and B by forward inversion, and a DC value at the midpoint of the Hi / Lo values of the input terminals A and B is applied to the control terminal C.
  • Shall be applied if the transistor sizes of the NMOS transistors 12, 13, and 14 are the same, the voltages at the input terminals A and B are switched from Hi to Lo or from Lo to Hi, respectively, and the voltages at the terminals A, B, and C are crossed.
  • the drain currents of the NMOS transistors 12, 13, and 14 respectively flow 1/3 of the current I of the constant current source 5 as shown in FIGS. 6 (b) and 6 (c).
  • the transistor size is selected so that the current flowing through the NMOS transistor 14 becomes almost zero except when the voltages at the input terminals A and B are changed, the Hi value is I, the Lo value is zero, and the crossing current in the currents IA and IB.
  • the point is I / 3. That is, the current cross point IP shifts to a value lower than the midpoint instead of the midpoint of Hi / Lo.
  • VP also takes a voltage of 2/3 of the amplitude width of Hi / Lo and takes a value shifted above the midpoint.
  • the voltage applied to the gate terminal of the NMOS transistor 14 preferably takes a DC value between the Hi / Lo values of the voltages at the input terminals A and B, but is not limited to the DC value, and for example, the input terminals A and B
  • a control voltage having a peak when the voltage is switched from Hi to Lo and from Lo to Hi may be applied to the gate terminal of the NMOS transistor 14.
  • an NMOS transistor is taken as an example, the power supply side and the ground side may be turned over, and the NMOS transistor may be replaced with a PMOS transistor. In that case, it is clear that the cross point of the voltage at the output terminals X and Y is lower than the midpoint of the amplitude of Hi / Lo.
  • FIG. 7 shows still another circuit configuration example according to the first embodiment of the present invention.
  • one NMOS transistor 14 constituting the bypass circuit 11 is replaced with four NMOS transistors in FIG. 7, and the gate terminals of the four NMOS transistors are connected to the input terminals A and B.
  • the circuit operates so that the current IC flows through the bypass circuit 11 during the transition of the input signals at the terminals A and B.
  • 8 (a) to 8 (d) are diagrams showing the voltage waveform or current waveform of each terminal in FIG. Since this is the same as FIG. 4A to FIG. 4D, the description thereof is omitted.
  • the differential switch drive circuit is configured with a CML circuit (a circuit that controls the current of a constant current source using a plurality of control terminals and flows current to a load element to generate an output voltage) suitable for high-speed operation.
  • CML circuit a circuit that controls the current of a constant current source using a plurality of control terminals and flows current to a load element to generate an output voltage
  • FIG. 9 is a configuration diagram of a differential switch drive circuit according to the second embodiment of the present invention.
  • a current control circuit 22 composed of logic units 20 and 21 includes input terminals A and B to which signals of opposite phases are input in normal and inverted directions, and two or more control terminals D and E in addition thereto.
  • the signals of the input terminals A and B are input to the control terminals D and E through the delay circuit 23.
  • the constant current source 5 is connected to the current control circuit 22 and the current of the constant current source 5 is distributed by the control of the terminals A, B, D, and E.
  • the currents IA and IB controlled and distributed by the current control circuit 22 change their current values as Hi / Lo switches between the input terminals A and B, and the current IA changes from Hi to Lo and the current IB changes from Lo to Hi.
  • the point at which the values of the currents IA and IB cross during the value switching takes a value shifted from the midpoint of Hi / Lo.
  • the current IA changes from Lo to Hi and the current IB changes from Hi to Lo the value shifted from the same midpoint as before is taken.
  • the currents IA and IB are passed through the load elements 24 and 25 connected to the current control circuit 22 to generate voltages at the output terminals X and Y, respectively.
  • FIG. 10A and 10B are configuration examples of the delay circuit 23.
  • FIG. FIG. 10A is an example of a functional block diagram of the delay circuit 23.
  • the signal at the input terminal A is inverted by the inverter 26 and supplied to the control terminal E, and the signal at the input terminal B is inverted by the inverter 27 and controlled. Supply to terminal D.
  • FIG. 10B is a general CML circuit shown as a conventional circuit, which is composed of a constant current source 30, NMOS transistors 31 and 32, and load elements 33 and 34.
  • the delay amount is based on a delay caused by parasitic capacitance, current amount, and the like in the process of output inversion operation.
  • FIGS. 10A and 10B are examples of the delay circuit 23, and any configuration can be used as long as it has a delay function.
  • a time constant may be given to a signal path in the middle using a capacitor and a resistor, or the configurations shown in FIGS. 10A and 10B may be connected in multiple stages.
  • a DC value intermediate between the Hi / Lo values may be given to one of the input terminals A and B.
  • FIG. 11A shows an example of a functional block diagram of the logic units 20 and 21 by the NAND circuit 40
  • FIG. 11B shows an example of a circuit in which the NAND function is configured by NMOS transistors
  • FIG. 11C shows the NAND function. Shows an example of a circuit comprising PMOS transistors.
  • the vertically stacked portions of the NMOS transistors 42 and 43 correspond to the circuit configuration example of the logic units 20 and 21 in FIG.
  • the current of the current source 41 is controlled by the gate terminals of the NMOS transistors 42 and 43, and the current of the current source 41 is allowed to flow through the load element 44 connected to the power source only when the gate terminals are both Hi.
  • the Lo level is output, and the Hi level is output during other control.
  • the configuration of the connection between the source terminals and the connection between the drain terminals of the PMOS transistors 46 and 47 corresponds to the circuit configuration example of the logic units 20 and 21 in FIG.
  • the current of the current source 45 is controlled by the gate terminals of the PMOS transistors 46 and 47, and the current flowing through the load element 48 connected to the ground potential side is stopped only when the gate terminals are both Hi.
  • the Lo level is output, and the Hi level is output during other control.
  • FIGS. 12A to 12C are configuration examples of the logic units 20 and 21.
  • FIG. 12A shows a functional block diagram example of the logic units 20 and 21 as a NOR circuit 50
  • FIG. 12B shows a circuit example in which the NOR function is constituted by NMOS transistors
  • FIG. 12C shows a NOR function. Shows an example of a circuit comprising PMOS transistors.
  • FIG. 12B the configuration of connection between the source terminals and connection between the drain terminals of the NMOS transistors 52 and 53 corresponds to a circuit configuration example of the logic units 20 and 21 in FIG.
  • the current of the current source 51 is controlled by the gate terminals of the NMOS transistors 52 and 53, and the current flowing through the load element 54 connected to the power supply side is stopped only when the gate terminals are both Lo.
  • the level is output, and the Lo level is output during other control.
  • the vertically stacked portions of the PMOS transistors 56 and 57 correspond to the circuit configuration example of the logic units 20 and 21 in FIG.
  • the current of the current source 55 is controlled by the gate terminals of the NMOS transistors 56 and 57, and the current of the current source 55 is supplied to the load element 58 connected to the ground potential side only when the gate terminals are both Lo. Accordingly, the Hi level is output, and the Lo level is output during other control.
  • the dotted line portion indicates when the current flowing through the load elements 44, 48, 54, and 58 is stopped. This represents a bypass path in the case where the currents of the constant current sources 41, 45, 51 and 55 are supplied to other paths.
  • FIGS. 13 (a) to 13 (d) The operation of the differential switch driving circuit according to the second embodiment of the present invention when the NAND function (power supply side load) is used for the logic units 20 and 21 is shown in FIGS. 13 (a) to 13 (d).
  • 13A shows voltage waveforms at the input terminals A and B
  • FIG. 13B shows voltage waveforms at the control terminals D and E
  • FIG. 13C shows currents IA and IB controlled and distributed by the current control circuit 22
  • FIG. 13D shows the waveform of the voltage at the output terminals X and Y, respectively.
  • forward and reverse voltages are applied to the input terminals A and B
  • the control terminals D and E are connected to the input terminals A and E through the delay circuit 23, respectively.
  • a delayed version of the B signal is applied. Since both the logic units 20 and 21 have a NAND function, the current IA flows only when the terminals A and D are both Hi, and similarly the current IB flows only when both the terminals B and E are Hi.
  • the cross point IP of the currents IA and IB is shifted from the middle point of the Hi / Lo value of the current to the lower side as shown in FIG. As shown in FIG. 13D, the voltage cross point VP shifts to the upper side of the midpoint of the Hi / Lo value of the output voltage.
  • the operation of the differential switch drive circuit according to the second embodiment of the present invention when the NOR function is used in the logic units 20 and 21 will be described with reference to FIGS. 14 (a) to 14 (d). .
  • the current IB is the same when the terminals A and D are both Lo. The current is stopped only when the terminals B and E are both Lo.
  • the cross point IP of the currents IA and IB is shifted upward from the midpoint of the current Hi / Lo value as shown in FIG.
  • the voltage cross point VP shifts below the midpoint of the Hi / Lo value of the output voltage.
  • the voltage cross point VP of the output terminals X and Y shifts upward, and when the NOR function is used, the output terminals X and Y The voltage cross point VP can be shifted downward.
  • FIG. 15 is a circuit example of a differential switch driving circuit according to the second embodiment of the present invention.
  • a dotted line portion 23 is a delay circuit of FIGS. 10A and 10B
  • a dotted line portion 68 is a current control circuit including NMOS transistors 60, 61, 62, 64, 65, 66.
  • the vertically stacked transistors 60 and 61 and the NMOS transistors 64 and 65 have the NAND function shown in FIG. 11B, and the NMOS transistors 62 and 66 bypass current when no current flows through the load elements 63 and 67. Have a role.
  • the load elements 63 and 67 are connected to the drain terminals of the NMOS transistors 61 and 65, respectively, and the connection points are the output terminals X and Y, respectively.
  • the input terminals A and B are connected to the gate terminals of the NMOS transistors 60 and 64 of the current control circuit 68 and the gate terminals of the NMOS transistors 31 and 32 of the delay circuit 23, respectively. These are connected to the gate terminals of NMOS transistors 61 and 65, respectively.
  • the control voltages of the terminals E and D which are signals opposite in phase to the control signals of the terminals D and E, are input to the gate terminals F and G of the NMOS transistors 62 and 66, respectively.
  • a circuit having such a configuration has a NAND function in the logic part, and has voltage and current waveforms at each terminal as shown in FIGS. 13 (a) to 13 (d). The voltage cross point of the output terminals X and Y is shifted to a higher level.
  • the configuration in FIG. 15 is an example, and other configurations shown in FIGS. 11 (a) to 11 (c) and FIGS. 12 (a) to 12 (c) and other similar functions are provided in the logic unit. You may use the structure with.
  • the delay circuit 23 is not limited to the configuration of FIG. 10B as long as it can have a delay amount.
  • the NMOS transistors 62 and 66 have a bypass system for passing currents other than the current flowing through the load elements 63 and 67. However, if a stable operation can be ensured by using an element having a finite output impedance, there is no bypass system. Also good.
  • a control voltage having a phase opposite to that of the terminals D and E is applied in FIG. 15, but a DC value between Hi / Lo of the control voltages of the terminals D and E may be applied. .
  • a differential switch drive circuit is provided with a CML circuit (a circuit that controls the current of a constant current source with a plurality of control terminals and supplies current to a load element to generate an output voltage) suitable for high-speed operation.
  • CML circuit a circuit that controls the current of a constant current source with a plurality of control terminals and supplies current to a load element to generate an output voltage
  • FIG. 16 is a configuration diagram of a differential switch drive circuit according to the third embodiment of the present invention.
  • a current control circuit 72 including logic units 70 and 71 includes input terminals A and B to which signals of opposite phases are input in normal and inverted directions, and two or more control terminals D and E in addition thereto.
  • the control terminals D and E are inputted with signals via the logic units 71 and 70 directly or via the delay circuits 73 and 74, respectively.
  • the constant current source 5 is connected to the current control circuit 72, and the current of the constant current source 5 is distributed under the control of the four terminals A, B, D, and E.
  • the currents IA and IB controlled and distributed by the current control circuit 72 change their current values as Hi / Lo switches between the input terminals A and B, the current IA changes from Hi to Lo, and the current IB changes from Lo to Hi.
  • the point at which the values of the currents IA and IB cross when the values are switched takes a value shifted from the midpoint of Hi / Lo.
  • the current IA changes from Lo to Hi and the current IB changes from Hi to Lo the value shifted from the same midpoint as before is taken.
  • the currents IA and IB are passed through load elements 75 and 76 connected to the current control circuit 72, respectively, and voltages are generated at the output terminals X and Y.
  • the internal configurations of the logic units 70 and 71 and the delay circuits 73 and 74 are the same as those in the second embodiment.
  • 17A shows the voltage waveforms at the input terminals A and B
  • FIG. 17B shows the waveforms of the currents IA and IB controlled and distributed by the current control circuit 72
  • FIG. 17C shows the voltages at the output terminals X and Y
  • FIG. 17D shows the waveform of the voltage at the control terminals D and E, respectively.
  • the voltage of the control terminal E increases the potential with a delay amount due to the circuit delay of the logic unit 70 and further the circuit delay of the delay circuit 74 with respect to the voltage of the input terminal B (the reverse phase of the voltage of the input terminal A), A current flows through the logic unit 71 following the voltage at the terminal E, and the voltage at the output terminal Y decreases with a delay amount generated in the logic unit 71.
  • the voltage at the output terminal Y is applied to the control terminal D of the logic unit 70 via the delay circuit 73. This series of operations is performed as a pair of operations at a voltage from Hi to Lo at the input terminal B and at a voltage from Lo to Hi at the input terminal A.
  • the cross point IP of the currents IA and IB shifts from the midpoint of the current Hi / Lo value to the lower side as shown in FIG.
  • the cross point VP of the output shifts upward from the midpoint of the Hi / Lo value of the output voltage.
  • FIGS. 18 (a) to 18 (d) the operation of the differential switch drive circuit according to the third embodiment of the present invention when the NOR function is used in the logic units 70 and 71 is also shown in FIGS. 18 (a) to 18 (d).
  • the cross point IP of the currents IA and IB distributed and controlled by the current control circuit 72 is shifted upward from the midpoint of the current Hi / Lo value as shown in FIG.
  • the cross point VP is shifted to a lower side than the midpoint of the Hi / Lo value of the output voltage as shown in FIG.
  • 19 to 24 are circuit examples of the differential switch driving circuit according to the third embodiment of the present invention.
  • a dotted line 79 is a current control circuit composed of NMOS transistors 80 to 85.
  • the NMOS transistors 80 and 82 and the NMOS transistors 81 and 84 are vertically stacked to have the NAND function shown in FIG.
  • the NMOS transistors 83 and 85 have a role of current bypass when no current flows through the load elements 86 and 87.
  • the drain terminals of the NMOS transistors 82 and 84 are connected to the load elements 86 and 87, and the connection points are the output terminals X and Y, respectively.
  • Output terminals Y and X are connected to the gate terminals D and E of the NMOS transistors 82 and 84, respectively, and circuits corresponding to the delay circuits 73 and 74 in FIG. 16 are omitted.
  • a DC value between the Hi / Lo voltages of the control terminals D and E is applied to the bypass NMOS transistors 83 and 85.
  • the circuit having the configuration as shown in FIG. 19 has a NAND function in the logic part, and has voltage and current waveforms at the respective terminals as shown in FIGS. 17 (a) to 17 (d).
  • the voltage cross point of the output terminals X and Y is shifted higher. Note that, as in this circuit example, the cross point of the output voltage can be shifted by a delay amount delayed by its own parasitic capacitance or the like without providing a delay circuit.
  • FIG. 20 is a modification of the circuit example of FIG. 19, and the voltages of the input terminals B and A are connected to the gate terminals of the NMOS transistors 83 and 85 for bypass, respectively.
  • the NMOS transistors 83 and 85 serve as a bypass system. Further, the current flowing through the NMOS transistors 83 and 85 can be stopped in a steady state.
  • FIG. 21 is a modification of the circuit example of FIG. 19.
  • the NMOS transistor 90 is used as a bypass system, and the input terminals A and B are gate terminals.
  • the connected NMOS transistors 88 and 89 and the source terminal are connected in common.
  • the NMOS transistors 91 and 92 and load elements 94 and 95 in FIG. 21 correspond to the NMOS transistors 82 and 84 and load elements 86 and 87 in FIG.
  • FIG. 19 the voltages and current waveforms of the respective terminals as shown in FIGS. 17 (a) to 17 (d) are obtained, and the voltages of the output terminals X and Y are changed. The cross point will be higher.
  • FIG. 22 is also a modification of the circuit example of FIG. 19 in which the bypass system by the NMOS transistors 83 and 85 of FIG. 19 is deleted.
  • the NMOS transistors 96, 97, 98, 99 in the current control circuit 100 of FIG. 22 correspond to the NMOS transistors 80, 81, 82, 84 of FIG.
  • the load elements 101 and 102 in FIG. 22 correspond to the load elements 86 and 87 in FIG.
  • the current is limited as described above, and the combined value of the currents IA and IB decreases.
  • the constant current source 5 is actually composed of a MOS transistor or the like and has a finite output impedance, the current amount is balanced. Also in this case, the voltage and current waveforms of the terminals as shown in FIGS. 17A to 17D are obtained, and the voltage crosspoints of the output terminals X and Y are shifted to higher levels. Become.
  • FIG. 23 shows an example in which a delay circuit is connected to the current control circuit of FIG.
  • a delay circuit 125 including constant current sources 115 and 120, NMOS transistors 116, 117, 121, and 122 and load elements 118, 119, 123, and 124 is a general configuration of the CML circuit shown in FIG.
  • the delay amount is obtained by inputting the signals of the output terminals X and Y and the DC value BIAS2 to the respective input terminals and connecting the output of the delay circuit 125 to the control terminals D and E.
  • This is a configuration example in which the shift amount of the cross point of the voltage of the final output terminals X and Y is increased.
  • the NMOS transistors 105, 106, 107, and 108 in the current control circuit 109 of FIG. 23 correspond to the NMOS transistors 96, 97, 98, and 99 of FIG.
  • the load elements 110 and 111 in FIG. 23 correspond to the load elements 101 and 102 in FIG.
  • a dotted line unit 141 is a current control circuit, and load elements 135 and 140 are connected between the current control circuit 141 and the power source.
  • the NMOS transistors 132 and 133 and the NMOS transistors 138 and 139 correspond to the configuration of FIG.
  • the constant current sources 130 and 131 are connected to the portions constituting the NOR functions, the input terminals A and B are connected to the gate terminals of the NMOS transistors 132 and 138, respectively, and the gate terminals of the NMOS transistors 133 and 139.
  • the control terminals D and E are connected to output terminals Y and X, respectively.
  • a delay circuit may be provided between the control terminals D and E and the output terminals Y and X.
  • the NMOS transistors 134 and 137 are bypass systems through which current other than the current flowing through the load elements 135 and 140 flows.
  • a DC value between the Hi / Lo values of the voltages at the control terminals D and E is applied to the gate terminals of the NMOS transistors 134 and 137.
  • a circuit having such a configuration has a NOR function in the logic part, and has voltage and current waveforms at each terminal as shown in FIGS. 18 (a) to 18 (d). The cross point of the voltage at the output terminals X and Y is shifted slightly.
  • the current control circuit may require two or more constant current sources.
  • the differential switch drive circuit is configured with a CML circuit suitable for high-speed operation (a circuit that controls the current of a constant current source using a plurality of control terminals and supplies current to a load element to generate an output voltage).
  • a CML circuit suitable for high-speed operation a circuit that controls the current of a constant current source using a plurality of control terminals and supplies current to a load element to generate an output voltage.
  • the shift amount of the cross point of the output voltage can be changed depending on the delay amount of the delay circuit, and the degree of freedom in design can be increased.
  • circuit configurations of FIGS. 19 to 24 are examples, and the logic unit includes other configurations shown in FIGS. 11 (a) to 11 (c) and FIGS. 12 (a) to 12 (c), Other configurations having the same function may be used.
  • the delay circuit is not limited to the configuration shown in FIGS. 10A and 10B as long as it can have a delay amount.
  • a circuit example having a bypass system for supplying a current other than the current flowing through the load element may not be required if a stable operation can be ensured when the circuit is configured by elements having a finite output impedance.
  • a bypass type MOS transistor that gives a DC value to the gate terminal is not limited to the DC value, and any signal that is controlled so that current other than the current flowing to the load element connected to the output can be applied. Good.
  • FIG. 25 is a configuration diagram according to the fourth embodiment of the present invention.
  • the differential switch circuit 4 in FIG. 25 is the same as that of the conventional configuration and the first embodiment.
  • the differential switch driving circuit 152 has input terminals A and B to which signals of opposite phases are input in normal and inverted directions, and the internal configuration has a differential input and differential output terminal having a NAND function or a NOR function.
  • the first and second CML circuits 150 and 151 are connected, the input terminal A is connected to the normal input terminal of the signal P of the first CML circuit 150, and the input terminal B is connected to the inverted input terminal of the signal P.
  • the input terminal B is connected to the normal input terminal of the signal P of the second CML circuit 151, and the input terminal A is connected to the inverted input terminal of the signal P, so that the normal rotation and inverted output of the signal R of the first CML circuit 150 are obtained.
  • the terminals are respectively connected to the normal and inverted input terminals of the signal Q of the second CML circuit 151, and the normal and inverted output terminals of the signal R of the second CML circuit 151 are respectively connected to the signal Q of the first CML circuit 150.
  • the normal output of the signal R of the first CML circuit 150 is connected to the output terminal X
  • the normal output of the signal R of the second CML circuit 151 is connected to the output terminal Y
  • the output terminals X, Y is connected to the differential switch circuit 4.
  • the operation principle of this embodiment is based on the third embodiment.
  • the circuit delays of the CML circuits 150 and 151 are used, but a delay circuit may be provided separately as in the third embodiment.
  • the output of one CML circuit is used to control the other CML circuit.
  • the input signal itself may be delayed and controlled.
  • the CML circuit has a differential input and a differential output.
  • the present invention is not limited to this as long as it has the same functions as those shown in the first to third embodiments. Not what you want.
  • FIG. 26A and FIG. 26B show circuit examples of the first and second CML circuits 150 and 151.
  • FIG. 26A shows an example of a CML configuration NAND circuit having a differential input / differential output terminal
  • FIG. 26B shows an example of a CML configuration NOR circuit having a differential input / differential output terminal.
  • the circuit configuration is the same, and only the terminal allocation is different.
  • An NMOS transistor 163 having a constant current source 160, having a common source terminal and having NMOS transistors 161 and 162 connected to the constant current source 160, and having a source terminal commonly connected to the drain terminal of the NMOS transistor 161
  • the drain terminal of the NMOS transistor 163 is connected to one end of a load element 165 connected to the power source, the drain terminals of the NMOS transistor 164 and the NMOS transistor 162 are connected to each other, and the load connected to the power source is connected.
  • One end of the element 166 is connected. In the case of FIG.
  • the normal input of the signal P is input to the gate terminal of the NMOS transistor 161
  • the inverted input of the signal P is input to the gate terminal of the NMOS transistor 162
  • the normal rotation of the signal Q is input to the gate terminal of the NMOS transistor 163.
  • the inverted input of the signal Q is input to the gate terminal of the NMOS transistor 164
  • the node between the drain terminal of the NMOS transistor 163 and the load element 165 is the normal output of the NAND (the normal output of the signal R)
  • the NMOS transistor A connection point between the drain terminals 162 and 164 and the load element 166 is an NAND inverted output (AND output, signal R inverted output).
  • the inverted input of the signal P is input to the gate terminal of the NMOS transistor 161
  • the normal input of the signal P is input to the gate terminal of the NMOS transistor 162
  • the inverted input of the signal Q is input to the gate terminal of the NMOS transistor 163.
  • the non-inverting input of the signal Q is input to the gate terminal of the NMOS transistor 164, and the connection point between the drain terminal of the NMOS transistor 163 and the load element 165 is the NOR inverted output (OR output, inverted output of the signal R), NMOS
  • a connection point between the drain terminals of the transistors 162 and 164 and the load element 166 is a normal output of NOR (a normal output of the signal R).
  • the differential switch drive circuit is configured with a CML circuit suitable for high-speed operation (a circuit that controls the current of a constant current source using a plurality of control terminals and flows current to a load element to generate an output voltage).
  • a CML circuit suitable for high-speed operation a circuit that controls the current of a constant current source using a plurality of control terminals and flows current to a load element to generate an output voltage.
  • the configuration example of the CML circuits 150 and 151 is not limited to the above, and another CML circuit may be used as long as it is a CML circuit equivalent to this function. The same is true for those having the same function using a plurality of CML circuits.
  • FIG. 27 is a configuration diagram according to the fifth embodiment of the present invention.
  • the differential switch circuit 4 in FIG. 27 is the same as that of the conventional configuration and the first and fourth embodiments.
  • a dotted line portion 10 is a differential switch drive circuit configured in the first to fourth embodiments.
  • One end of another load element 182 is connected to a common node of load elements 180 and 181 each having one end connected to output terminals X and Y, and the other end of the other load element 182 is connected to a reference potential.
  • FIG. 28A shows an example of voltage waveforms at terminals A, B, and C.
  • FIG. 28B shows waveforms of the currents IA and IB that are controlled and distributed by the current control circuit 6.
  • FIG. 28C shows the waveform of the current flowing through the load element 182.
  • FIG. 28D shows the voltage waveform at the connection point VZ of the load elements 180, 181 and 182 and the voltage waveform at the output terminals X and Y of the differential switch drive circuit 10.
  • the cross-point IP of the currents IA and IB controlled and distributed by the current control circuit 6 takes a value shifted from the midpoint of Hi / Lo. For example, the current value is lower. If there is a shift, as shown in FIG. 28 (c), the sum of the currents IA and IB at the cross point IP is lower than the other points. As shown in FIG. 28 (d), the voltages of the output terminals X and Y have an offset corresponding to the voltage at the connection point VZ, and are connected as the sum of the currents IA and IB at the current crosspoint IP decreases.
  • the voltage at the point VZ rises, and the voltage cross point VP at the output terminals X and Y is also shifted by the change ⁇ V of the voltage at the connection point VZ. That is, it is possible to obtain a large shift amount with respect to the cross point shift amount before the load element 182 is connected. Further, by giving an offset voltage to the output voltage, the Hi level for driving the switch elements 1 and 2 of the differential switch circuit 4 can be lowered, and a resistor or the like is connected to the output terminal of the differential switch circuit 4, For example, when a current steering type DAC or the like is configured and a relatively large amplitude is output, it is effective for ensuring the saturation characteristics of the switch elements 1 and 2.
  • FIG. 29 shows an example of a differential switch drive circuit according to the fifth embodiment of the present invention.
  • the circuit configuration in FIG. 29 is based on FIG. 5, and is a configuration in which a load element 187 connected to a power source is further connected to a connection point VZ to which load elements 185 and 186 are connected in common.
  • FIG. 30 (a) shows an example of voltage waveforms at terminals A, B, and C.
  • FIG. 30B shows the waveforms of the currents IA and IB that are controlled and distributed by the current control circuit 15.
  • FIG. 30C shows the waveforms of the current IA + IB that flows through the load element 187 and the current IC that flows through the NMOS transistor 14.
  • FIG. 30 (d) shows the voltage waveform at the connection point VZ of the load elements 185, 186 and 187 and the voltage waveform at the output terminals X and Y of the differential switch drive circuit.
  • the sum of the currents IA and IB is 2I / 3 at the cross point
  • the sum of the currents IA and IB at the cross point is As the current drops by I / 3, the voltage at the connection point VZ rises, and the cross point VP of the voltage waveform at the output terminals X and Y is also shifted upward by the voltage change ⁇ V at the connection point VZ. It comes to take.
  • FIG. 31 shows a configuration in which a load element 182 connected to a power source is further connected to a connection point where load elements 86 and 87 are connected in common based on the circuit of FIG.
  • 32 (a) to 32 (e) show the simulation results of the voltage waveform or current waveform of each terminal in FIG.
  • the cross point IP of the currents IA and IB shifts lower than in the past, and the sum of the currents IA and IB also shifts to a value lower than the stable state at the cross point.
  • the voltages at the output terminals X and Y have an offset due to the load element 182, and the cross point VP is also shifted toward the Hi level.
  • 32D and 32E the fluctuation of the node VS in the differential switch circuit 4 is also reduced, and the transient response of the waveforms of the output currents IOUTA and IOUTB is improved.
  • the fifth embodiment by combining the shift configuration of the output voltage cross-point as configured in the other embodiments and the connection configuration of the load element illustrated in the present embodiment, high speed can be achieved. It is possible to increase the amount of shift of the cross-point of the output voltage without damaging it, and to prevent the multiple switch elements of the differential switch circuit from being turned off together, thereby obtaining the effect of improving the response of the differential switch circuit output. it can.
  • FIG. 33 is a configuration diagram according to the sixth embodiment of the present invention.
  • the differential switch circuit 4 in FIG. 33 is the same as that of the conventional configuration and the first, fourth, and fifth embodiments.
  • a dotted line portion 10 is a differential switch drive circuit configured in the first to fifth embodiments.
  • the voltage generated by flowing the current controlled and distributed by the current control circuit to the load element is connected to the differential switch circuit as it is. If so, buffer circuits (source follower, inverter of CML circuit, etc.) 190, 191 are provided between the output terminals X, Y of the differential switch drive circuit 10 and the input terminals X ′, Y ′ of the differential switch circuit 4. Even if the switch is used, it is possible to prevent both of the switch elements 1 and 2 from being turned off, and the same effect as in the other embodiments can be realized.
  • FIG. 34 is a configuration diagram of a current steering type DAC according to the seventh embodiment of the present invention.
  • the current steering type DAC 230 in FIG. 34 is a decoder unit 200 connected to a multi-bit digital code D1 to Dm, a clock signal CLK, or the like, and any one or combination of the present invention that inputs a signal decoded by the decoder unit 200.
  • the differential switch drive circuit group 210 using the configured differential switch drive circuit, and the differential switch circuit group 220 to which the output of the differential switch drive circuit group 210 is connected. Are connected by a normal output DAOUT and an inverted output NDAOUT, respectively, and connected to a load element as necessary.
  • the current steering type DAC 230 configured as described above can prevent both switch elements of the differential switch circuit group 220 from turning off, and can obtain a low distortion analog output.
  • the CML circuit that controls the current of the constant current source with a plurality of control terminals and applies the controlled current to the load element to generate the output voltage is applied to the differential switch drive circuit group 210, the operation can be performed at high speed. Is also suitable.
  • the switch element and the current source are divided into the switch element group and the current source group in the differential switch circuit group 220, and the layout elements are arranged together. It is preferable to do. By doing so, it is possible to realize a layout arrangement effective for preventing distortion deterioration due to current source mismatch and crosstalk between the input control signal of the differential switch circuit group 220 and the bias voltage of the current source.
  • FIG. 35 is a block diagram of a millimeter wave communication system according to the eighth embodiment of the present invention.
  • the signal received by the receiving antenna 300 in the receiving system 305 passes through an RF receiving circuit 301 composed of an LNA (low noise amplifier), a mixer, a VGA, and the like, and is converted into an analog-to-digital converter (Analog-to-to).
  • -Digital Converter (ADC) 302, 303 is input, converted into a digital value, and input to the digital baseband processing circuit 316 for processing.
  • ADC Analog-to-to
  • the signal digitally processed by the digital baseband processing circuit 316 is converted into an analog signal via the current steering type DACs 312 and 313, and RF transmission configured by a mixer, a PA (power amplifier), and the like. Radio waves are transmitted from the transmitting antenna 310 via the circuit 311.
  • the low-distortion and high-speed current steering type DAC configured in the seventh embodiment of the present invention is used for the DACs 312 and 313, so that it can be used for millimeter wave communication. It is possible to realize a system that requires transmission of a signal having a GHz-class signal band and low distortion.
  • the output terminals between the input terminals A and B and the output terminals X and Y are preferably symmetrical.
  • the bypass system is the final in order to reduce the amount of power supply noise that occurs at the time of control switching by keeping the sum of the current flowing to the power supply constant.
  • the load element may be a resistance element or an active element.
  • the current that flows through the load element connected to the output terminal may pass through a folded circuit (folded circuit).
  • the control terminal is not limited to the number of terminals described in each embodiment, and the number of terminals more than described may be used.
  • the number of constant current sources connected to the current control circuit is not limited to the number described in each embodiment, and a plurality of constant current sources may be connected.
  • a plurality of switches of the differential switch circuit are used as signals of the output terminals of the differential switch drive circuit.
  • the one in which the cross point is shifted higher is preferable
  • the one formed by the PMOS transistor is preferably one in which the cross point is shifted lower.
  • each circuit configuration example has been described using MOS transistors, other active elements such as bipolar transistors may be used. Furthermore, the top and bottom of each circuit configuration may be inverted to replace the NMOS transistor and the PMOS transistor.
  • the circuit connected to the input terminal of the differential switch drive circuit of the present invention is preferably a CML circuit, and the difference in voltage of the present invention is that the voltage amplitude applied to the input terminal is smaller than that between the power supply and GND. It is suitable for operating a dynamic switch drive circuit at high speed.
  • the present invention is suitable for use in application circuits such as a high-speed communication system because it can improve the high speed and response of the differential switch circuit.

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Theoretical Computer Science (AREA)
  • Electronic Switches (AREA)
  • Analogue/Digital Conversion (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

　電流源（３）に各々の一端が接続された第１と第２のスイッチ素子（１，２）を備えた差動スイッチ回路（４）を駆動する差動スイッチ駆動回路（１０）であって、電流源（５）と、差動入力端子対（Ａ，Ｂ）と差動出力端子対（Ｘ，Ｙ）とを有して共通接続部を電流源（５）に接続したトランジスタ対を有する電流制御回路（６）と、差動出力端子対（Ｘ，Ｙ）にそれぞれ接続された負荷素子（７，８）とを備える。差動スイッチ駆動回路（１０）は、差動入力端子対（Ａ，Ｂ）の電圧に応じて、それぞれの値が略一定な２値の定常状態と２値間を遷移する過渡状態とを有した出力電圧を差動出力端子対（Ｘ，Ｙ）に出力する。この際、差動出力電圧の定常状態における負荷素子（７，８）に流れる電流値の和が、過渡状態における負荷素子（７，８）に流れる電流値の和と異なるように、トランジスタ対に流れる電流を制御する。

Description

差動スイッチ駆動回路及び電流ステアリング型デジタル・アナログ変換器
　本発明は、差動スイッチ回路を駆動する差動スイッチ駆動回路と、これを利用した電流ステアリング型デジタル・アナログ変換器とに関するものである。
　近年、プラズマテレビ、液晶テレビ、有機ＥＬ（Electro-Luminescence）テレビ、ブルーレイレコーダ等の映像機器や、ミリ波通信、無線ＬＡＮ（Local Area Network）、ＰＬＣ（Power Line Communication）等の各種の通信方式を採用した通信機器等に、電流ステアリング型デジタル・アナログ変換器（Digital-to-Analog Converter：ＤＡＣ）が利用されている。
　電流ステアリング型ＤＡＣは、複数の定電流源に各々２つのスイッチ素子を接続した差動スイッチ回路を有し、デジタルデータに基づき各差動スイッチ回路のいずれのスイッチ素子に電流を流すかを選択し、選択した電流を出力の極性ごと合算し、その合算した電流量、又はその合算した電流を負荷素子に流して発生した電圧量をアナログ信号として出力する回路である。各差動スイッチ回路には、制御端子を駆動する差動スイッチ駆動回路が接続されている（特許文献１参照）。
　差動スイッチ駆動回路は、一般的にはＣＭＯＳ（Complementary Metal-Oxide-Semiconductor）インバータ構成を元にした構成（特許文献１参照）を用いるが、通信用機器に使用する電流ステアリング型ＤＡＣでは、数百ＭＨｚ～数ＧＨｚの信号出力を必要とするため、内部回路の高速動作を目的に、カレントモードロジック（ＣＭＬ）回路を使用した構成も発表されている（非特許文献１参照）。また、ＣＭＬ回路の構成は他の文献にも示されている（特許文献２参照）。
　図３６は、従来の通信用の電流ステアリング型ＤＡＣに使用している差動スイッチ駆動回路及び差動スイッチ回路を示している（非特許文献１参照）。差動スイッチ回路４は、スイッチ素子１，２が共通に繋がるノードＶＳに定電流源３を接続した構成である。定電流源３を構成するＮＭＯＳ（N-type Metal-Oxide-Semiconductor）トランジスタのゲート電圧をＶＢＩＡＳとし、一方のスイッチ素子１に流れる電流をＩＯＵＴＡとし、他方のスイッチ素子２に流れる電流をＩＯＵＴＢとする。差動スイッチ駆動回路５０５では、正転反転それぞれ逆相の信号が入力される入力端子Ａ，ＢをＮＭＯＳトランジスタ５０１，５０２のゲート端子に繋ぎ、ＮＭＯＳトランジスタ５０１，５０２のソース端子を共通ノードとし、そのノードに定電流源５００を接続し、正の電源電圧ＶＤＤとＮＭＯＳトランジスタ５０１，５０２のドレイン端子との間にそれぞれ負荷素子５０３，５０４を接続し、ＮＭＯＳトランジスタ５０１，５０２の各ドレイン端子と負荷素子５０３，５０４との接点を出力端子Ｘ，Ｙに接続する。一方のＮＭＯＳトランジスタ５０１のドレイン電流をＩＡとし、他方のＮＭＯＳトランジスタ５０２のドレイン電流をＩＢとする。このような差動スイッチ駆動回路５０５は、一般的なＣＭＬ回路である（特許文献２参照）。そして、一方のスイッチ素子１を構成するＮＭＯＳトランジスタのゲート端子に出力端子Ｘが、他方のスイッチ素子２を構成するＮＭＯＳトランジスタのゲート端子に出力端子Ｙがそれぞれ接続される。
　このように構成された差動スイッチ駆動回路５０５及び差動スイッチ回路４では、正転反転それぞれ逆相の信号が入力端子Ａ，Ｂに入力され、それに基づき、定電流源５００の電流をＮＭＯＳトランジスタ５０１，５０２で制御分配し、負荷素子５０３，５０４に各々電流を流し、その電圧降下により差動スイッチ回路４への出力端子Ｘ，Ｙに２値のレベル電圧、すなわち高（Ｈｉ）レベルの電圧と低（Ｌｏ）レベルの電圧とを出力する。その出力端子Ｘ，Ｙの電圧によって、定電流源３の電流をスイッチ素子１，２のいずれに流すかを選択する。
　図３７（ａ）～図３７（ｃ）は、図３６中の各端子の電圧波形又は電流波形である。図３７（ａ）は入力端子Ａ，Ｂの電圧波形例を示したものである。図３７（ｂ）はＮＭＯＳトランジスタ５０１，５０２のドレイン電流ＩＡ，ＩＢの波形を示したものである。図３７（ｃ）は差動スイッチ駆動回路５０５の出力端子Ｘ，Ｙ及び差動スイッチ回路４の入力端子の電圧波形を示したものである。図３７（ｂ）によれば、電流ＩＡ，ＩＢのクロスポイントＩＰは、ほぼＨｉ／Ｌｏの中点である。また、図３７（ｃ）によれば、出力端子Ｘ，Ｙの電圧のクロスポイントＶＰも、Ｈｉ／Ｌｏのほぼ中点をとる。
　図３８（ａ）～図３８（ｅ）は、図３６中の各端子の電圧波形又は電流波形のシミュレーション結果を示している。具体的には、図３８（ａ）は入力端子Ａ，Ｂの電圧波形を、図３８（ｂ）はＮＭＯＳトランジスタ５０１，５０２のドレイン電流ＩＡ，ＩＢの波形及び電流ＩＡ，ＩＢの合算値の波形を、図３８（ｃ）は出力端子Ｘ，Ｙの電圧波形を、図３８（ｄ）は差動スイッチ回路４中のノードＶＳの電圧波形を、図３８（ｅ）は両スイッチ素子１，２に流れる電流ＩＯＵＴＡ，ＩＯＵＴＢの波形をそれぞれ示している。
　図３８（ｂ）によれば、電流ＩＡ，ＩＢのクロスポイントＩＰは、ほぼＨｉ／Ｌｏの中点である。また、電流ＩＡ，ＩＢの合算値もクロスポイント時、安定状態とほぼ同じ値をとる。図３８（ｃ）によれば、出力端子Ｘ，Ｙの電圧のクロスポイントＶＰも、Ｈｉ／Ｌｏのほぼ中点をとる。図３８（ｄ）によれば、出力端子Ｘ，Ｙの電圧のクロスポイント付近で両スイッチ素子１，２が共にオフするような状態になる結果、ノードＶＳの変動が大きくなっている。また、図３８（ｅ）によれば、電流ＩＯＵＴＡ，ＩＯＵＴＢの波形はノードＶＳの電位変動の影響を受け、ＬｏからＨｉへの切り替わりの過渡応答性が悪くなっている。
特許第４２０２５０４号明細書 特開２００６－８０９１７号公報
Ｋ．Ｄｏｒｉｓ， ｅｔ ａｌ．， "Ａ １２ｂ ５００ＭＳ／ｓ ＤＡＣ ｗｉｔｈ ＞７０ｄＢ ＳＦＤＲ ｕｐ ｔｏ １２０ＭＨｚ ｉｎ ０．１８μｍ ＣＭＯＳ"， ＩＳＳＣＣ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ， ｐｐ．１１６－１１７， Ｆｅｂ．， ２００５．
　上記差動スイッチ駆動回路５０５では、入力端子Ａ，Ｂの信号が反転する際、出力端子Ｘ，Ｙに出力される信号がＬｏからＨｉへ、ＨｉからＬｏへとそれぞれ変化するとき、その各出力電圧のクロスポイントは、ＮＭＯＳトランジスタ５０１，５０２と定電流源５００とからなる差動対の電圧電流変換特性により、Ｈｉ／Ｌｏの中点付近になり、スイッチ素子１，２を例えばＭＯＳトランジスタで構成した場合、両スイッチ素子１，２が共にオフする瞬間や、両スイッチ素子１，２に流れる電流の合算値が定電流源３に対し極端に少なくなる瞬間を発生させる。このことは定電流源３の電流が流れる経路を無くすことになり、定電流源３を例えばＭＯＳトランジスタで構成した場合、有限な出力インピーダンスにより定電流源３とスイッチ素子１，２との接続ノードＶＳの電位が瞬間的に大きく変動する。この接続ノードＶＳの変動により寄生容量の充放電が生じ、それに伴い差動スイッチ回路４の出力信号の応答性に悪影響を与え、また電流ステアリング型ＤＡＣに応用した場合は、歪み悪化の原因になる問題を有していた。
　本発明は、上記従来の問題点を解決するものであり、差動スイッチ回路の複数のスイッチ素子が共にオフすることを防ぎ、以て差動スイッチ回路の出力信号の応答性の改善、電流ステアリング型ＤＡＣに応用した場合の歪の改善、またその応用回路の高性能化の実現を目的とする。
　上記課題を解決するために、本発明に係る差動スイッチ駆動回路は、電流源に各々の一端が接続された第１と第２のスイッチ素子を備えた差動スイッチ回路を駆動する差動スイッチ駆動回路であって、電流源と、差動入力端子対と差動出力端子対とを有して共通接続部を前記電流源に接続したトランジスタ対と、前記差動出力端子対にそれぞれ接続された負荷素子とを備え、前記差動入力端子対に信号電圧が印加されて、前記差動出力端子対に前記差動入力端子対の電圧に応じて、それぞれの値が略一定な２値の定常状態と前記２値間を遷移する過渡状態とを有した出力電圧を出力する差動スイッチ駆動回路において、前記差動出力電圧の前記定常状態における前記負荷素子に流れる電流値の和が、前記過渡状態における前記負荷素子に流れる電流値の和と異なるように、前記トランジスタ対に流れる電流を制御することを特徴とするものである。
　また、本発明に係る電流ステアリング型ＤＡＣは、デジタル信号をデコードするデコード回路と、複数の差動スイッチ回路と、その複数の差動スイッチ回路をそれぞれ駆動する差動スイッチ駆動回路とを有し、複数の差動スイッチ回路で各々選択された電流を加算しアナログ量を出力する電流ステアリング型ＤＡＣにおいて、各差動スイッチ駆動回路は、前記デコード回路によりデコードされた信号を印加する正転・反転の入力端子と、正転・反転の出力端子と、前記反転・正転の出力端子にそれぞれ接続される第１と第２の負荷素子と、電流源とが接続される電流制御回路とを有し、前記電流制御回路によって前記正転・反転の入力端子に印加される入力信号に応じ、前記２つの負荷素子に流れる電流を制御し、差動スイッチ回路の入力端子対に接続されるそれぞれの差動スイッチ駆動回路の出力電圧が等しくなる点が、出力電圧の直流出力電圧範囲の中間電圧から実質的にシフトしたことを特徴とするものである。
　本発明の差動スイッチ駆動回路では、高速動作を可能とし、差動スイッチ回路の出力信号の応答性の改善、電流ステアリング型ＤＡＣに応用した場合の歪の改善という効果を奏することができる。
本発明の第１の実施形態に係る差動スイッチ駆動回路及び差動スイッチ回路の構成を示すブロック図である。 （ａ）、（ｂ）及び（ｃ）は、図１中の各端子の電圧波形又は電流波形を示す図である。 図１中の差動スイッチ駆動回路の具体例を示す回路図である。 （ａ）、（ｂ）、（ｃ）及び（ｄ）は、図３中の各端子の電圧波形又は電流波形を示す図である。 図１中の差動スイッチ駆動回路の他の具体例を示す回路図である。 （ａ）、（ｂ）、（ｃ）及び（ｄ）は、図５中の各端子の電圧波形又は電流波形を示す図である。 図１中の差動スイッチ駆動回路の更に他の具体例を示す回路図である。 （ａ）、（ｂ）、（ｃ）及び（ｄ）は、図７中の各端子の電圧波形又は電流波形を示す図である。 本発明の第２の実施形態に係る差動スイッチ駆動回路の構成を示すブロック図である。 （ａ）及び（ｂ）は、各々図９中の遅延回路の具体例を示す回路図である。 （ａ）、（ｂ）及び（ｃ）は、各々図９中の論理部のＮＡＮＤ機能を有する具体例を示す回路図である。 （ａ）、（ｂ）及び（ｃ）は、各々図９中の論理部のＮＯＲ機能を有する具体例を示す回路図である。 （ａ）、（ｂ）、（ｃ）及び（ｄ）は、論理部がＮＡＮＤ機能を有する場合の図９中の各端子の電圧波形又は電流波形を示す図である。 （ａ）、（ｂ）、（ｃ）及び（ｄ）は、論理部がＮＯＲ機能を有する場合の図９中の各端子の電圧波形又は電流波形を示す図である。 図９の差動スイッチ駆動回路の具体例を示す回路図である。 本発明の第３の実施形態に係る差動スイッチ駆動回路の構成を示すブロック図である。 （ａ）、（ｂ）、（ｃ）及び（ｄ）は、論理部がＮＡＮＤ機能を有する場合の図１６中の各端子の電圧波形又は電流波形を示す図である。 （ａ）、（ｂ）、（ｃ）及び（ｄ）は、論理部がＮＯＲ機能を有する場合の図１６中の各端子の電圧波形又は電流波形を示す図である。 図１６の差動スイッチ駆動回路の具体例を示す回路図である。 図１６の差動スイッチ駆動回路の他の具体例を示す回路図である。 図１６の差動スイッチ駆動回路の更に他の具体例を示す回路図である。 図１６の差動スイッチ駆動回路の更に他の具体例を示す回路図である。 図１６の差動スイッチ駆動回路の更に他の具体例を示す回路図である。 図１６の差動スイッチ駆動回路の更に他の具体例を示す回路図である。 本発明の第４の実施形態に係る差動スイッチ駆動回路及び差動スイッチ回路の構成を示すブロック図である。 （ａ）及び（ｂ）は、各々図２５中のＣＭＬ回路の具体例を示す回路図である。 本発明の第５の実施形態に係る差動スイッチ駆動回路及び差動スイッチ回路の構成を示すブロック図である。 （ａ）、（ｂ）、（ｃ）及び（ｄ）は、図２７中の各端子の電圧波形又は電流波形を示す図である。 図２７中の差動スイッチ駆動回路の具体例を示す回路図である。 （ａ）、（ｂ）、（ｃ）及び（ｄ）は、図２９中の各端子の電圧波形又は電流波形を示す図である。 図２７中の差動スイッチ駆動回路の他の具体例を示す回路図である。 （ａ）、（ｂ）、（ｃ）、（ｄ）及び（ｅ）は、図３１中の各端子の電圧波形又は電流波形のシミュレーション結果を示す図である。 本発明の第６の実施形態に係る差動スイッチ駆動回路及び差動スイッチ回路の構成を示すブロック図である。 本発明の第７の実施形態に係る電流ステアリング型ＤＡＣの構成を示すブロック図である。 本発明の第８の実施形態に係るミリ波通信系システムの構成を示すブロック図である。 従来の差動スイッチ駆動回路及び差動スイッチ回路の構成を示す回路図である。 （ａ）、（ｂ）及び（ｃ）は、図３６中の各端子の電圧波形又は電流波形を示す図である。 （ａ）、（ｂ）、（ｃ）、（ｄ）及び（ｅ）は、図３６中の各端子の電圧波形又は電流波形のシミュレーション結果を示す図である。
　以下、本発明の実施形態を図面に基づいて詳細に説明する。
　《第１の実施形態》
　図１は、本発明の第１の実施形態に係る構成図である。図１における差動スイッチ回路４は、従来構成のそれと同じである。差動スイッチ駆動回路１０は、電流制御回路６に正転反転それぞれ逆相の信号が入力される入力端子Ａ，Ｂと、それ以外に制御端子Ｃとを有し、更に電流制御回路６には定電流源５が接続され、その定電流源５の電流を３端子Ａ，Ｂ，Ｃの制御で分配する。電流制御回路６で制御分配された電流ＩＡ，ＩＢは入力端子Ａ，ＢのＨｉ／Ｌｏの切り替わりに伴い電流値を変化させ、３端子制御の結果、電流ＩＡがＨｉからＬｏに、電流ＩＢがＬｏからＨｉになる電流値の切り替わり途中で、電流ＩＡ，ＩＢの値がクロスするポイントが、Ｈｉ／Ｌｏの中点からシフトした値をとる。また、電流ＩＡがＬｏからＨｉに、電流ＩＢがＨｉからＬｏになるときも、先ほどと同じ中点からシフトした値をとる。この電流ＩＡ，ＩＢを、電流制御回路６に接続した負荷素子７，８にそれぞれ流し、出力端子Ｘ，Ｙの電圧を発生させ、それぞれ差動スイッチ回路４の入力端子に接続する。
　図２（ａ）～図２（ｃ）は、本発明の第１の実施形態に係る各端子の電圧波形又は電流波形である。図２（ａ）は端子Ａ，Ｂ，Ｃの電圧波形例を示したものである。図２（ｂ）は電流制御回路６で制御分配された電流ＩＡ，ＩＢの波形を示したものである。図２（ｃ）は差動スイッチ駆動回路１０の出力端子Ｘ，Ｙ及び差動スイッチ回路４の入力端子の電圧波形を示したものである。図２（ｂ）及び図２（ｃ）に示したように、電流制御回路６で制御分配された電流ＩＡ，ＩＢは、Ｈｉ／Ｌｏの中点からシフトした値をとり、その電流を負荷素子７，８に流すことにより、出力端子Ｘ，Ｙの電圧波形もＨｉ／Ｌｏの中点からシフトした値をとるようになる。なお、図１の構成において、負荷素子７，８を電源側に接続するか、負荷素子７，８を接地側に接続するかは任意である。
　図３は、本発明の第１の実施形態に係る回路構成例である。図３に示すように、ソース端子を共通にしたＮＭＯＳトランジスタ１２，１３を有し、それぞれゲート端子には入力端子Ａの正転入力、入力端子Ｂの反転入力を印加し、ＮＭＯＳトランジスタ１２，１３の共通のソース端子には定電流源５を接続し、ＮＭＯＳトランジスタ１２，１３のドレイン端子にはそれぞれ他端が電源に接続される負荷素子１６，１７を接続する。ＮＭＯＳトランジスタ１２，１３の共通のソース端子に、制御端子Ｃにより制御されるバイパス回路１１を接続する。更にＮＭＯＳトランジスタ１２，１３と負荷素子１６，１７との接続点を出力端子Ｘ，Ｙに接続する。なお、バイパス回路１１とＮＭＯＳトランジスタ１２，１３とによって構成される電流制御回路１５は、図１の電流制御回路６に相当する。
　このように構成された本発明の第１の実施形態に係る回路構成例の動作を、各端子の電圧波形又は電流波形を示した図４（ａ）～図４（ｄ）を用いて説明する。図４（ａ）は端子Ａ，Ｂ，Ｃの電圧波形例を示したものである。図４（ｂ）はＮＭＯＳトランジスタ１２，１３のドレイン電流ＩＡ，ＩＢの波形を示したものである。図４（ｃ）はバイパス回路１１に流れる電流ＩＣの波形と、電流ＩＡ，ＩＢの合算値の波形とを示したものである。図４（ｄ）は差動スイッチ駆動回路の出力端子Ｘ，Ｙの電圧波形を示したものである。クロスポイントにて電流を多く流すようにバイパス回路１１が制御するので、過渡状態のときの電流ＩＡ，ＩＢの合算値が定常値に比べて下がることが分かる。したがって、電流クロスポイントＩＰはＨｉ／Ｌｏの中点よりも低い値にシフトすることになる。また、出力端子Ｘ，Ｙの電圧波形のクロスポイントＶＰは、中点より上にシフトした値をとるようになる。
　図５は、本発明の第１の実施形態に係る他の回路構成例である。図５に示すように、ソース端子を共通にしたＮＭＯＳトランジスタ１２，１３，１４を有し、それぞれゲート端子には入力端子Ａの正転入力、入力端子Ｂの反転入力、制御端子ＣとしてＤＣ電圧を印加し、ＮＭＯＳトランジスタ１２，１３，１４の共通のソース端子には定電流源５を接続し、ＮＭＯＳトランジスタ１２，１３のドレイン端子にはそれぞれ他端が電源に接続される負荷素子１６，１７を接続し、ＮＭＯＳトランジスタ１４のドレイン端子は負荷素子１６，１７が接続されている電源に対し、ドレイン電流が流れるように電気的に接続する。更にＮＭＯＳトランジスタ１２，１３と負荷素子１６，１７との接続点を出力端子Ｘ，Ｙに接続する。なお、ＮＭＯＳトランジスタ１２，１３，１４によって構成される電流制御回路１５は、図１の電流制御回路６に相当する。
　このように構成された本発明の第１の実施形態に係る回路構成例の動作を、各端子の電圧波形又は電流波形を示した図６（ａ）～図６（ｄ）を用いて説明する。図６（ａ）は端子Ａ，Ｂ，Ｃの電圧波形例を示したものである。図６（ｂ）はそれぞれＮＭＯＳトランジスタ１２，１３のドレイン電流ＩＡ，ＩＢの波形を示したものである。図６（ｃ）はＮＭＯＳトランジスタ１４のドレイン電流ＩＣの波形を示したものである。図６（ｄ）は差動スイッチ駆動回路１０の出力端子Ｘ，Ｙ及び差動スイッチ回路４の入力端子の電圧波形を示したものである。図６（ａ）に示したように、入力端子Ａ，Ｂには正転反転で制御電圧が印加され、制御端子Ｃには入力端子Ａ，ＢのＨｉ／Ｌｏ値の中点のＤＣ値を印加するものとする。ここで、ＮＭＯＳトランジスタ１２，１３，１４のトランジスタサイズを互いに同じとすると、入力端子Ａ，Ｂの電圧がそれぞれＨｉからＬｏに又はＬｏからＨｉに切り替わり、端子Ａ，Ｂ，Ｃの電圧がクロスする点において、ＮＭＯＳトランジスタ１２，１３，１４のドレイン電流は図６（ｂ）及び図６（ｃ）に示すように定電流源５の電流Ｉの１／３をそれぞれ流すことになる。更に入力端子Ａ，Ｂの電圧の変化時以外で、ＮＭＯＳトランジスタ１４に流れる電流がほぼゼロになるようなトランジスタサイズを選べば、電流ＩＡ，ＩＢにおいて、Ｈｉ値はＩ、Ｌｏ値はゼロ、クロスポイントはＩ／３になる。つまり、電流クロスポイントＩＰはＨｉ／Ｌｏの中点ではなく、中点よりも低い値にシフトすることになる。このように端子Ａ，Ｂ，Ｃの電圧により分配された電流ＩＡ，ＩＢを負荷素子１６，１７に流すことにより、図６（ｄ）のように、出力端子Ｘ，Ｙの電圧波形のクロスポイントＶＰもＨｉ／Ｌｏの振幅幅の２／３の電圧をとり、中点よりも上にシフトした値をとるようになる。なお、ＮＭＯＳトランジスタ１４のゲート端子に印加される電圧は入力端子Ａ，Ｂの電圧のＨｉ／Ｌｏ値の間のＤＣ値をとることが好ましいが、ＤＣ値に限らず、例えば入力端子Ａ，Ｂの電圧のＨｉからＬｏへ、ＬｏからＨｉへの切り替わり時にピークを持つ制御電圧をＮＭＯＳトランジスタ１４のゲート端子に与えてもよい。また、ＮＭＯＳトランジスタを例にしたが、電源側と接地側をひっくり返し、ＮＭＯＳトランジスタをＰＭＯＳトランジスタと置き換えてもよい。その場合、出力端子Ｘ，Ｙの電圧のクロスポイントはＨｉ／Ｌｏの振幅の中点よりも低くなることは明白である。
　図７は、本発明の第１の実施形態に係る更に他の回路構成例である。図５においてバイパス回路１１を構成する１個のＮＭＯＳトランジスタ１４が、図７では４個のＮＭＯＳトランジスタに置き換えられ、当該４個のＮＭＯＳトランジスタのゲート端子は入力端子Ａ，Ｂに接続される。これにより、端子Ａ，Ｂの入力信号が遷移する区間に、バイパス回路１１に電流ＩＣが流れるように動作する。
　図８（ａ）～図８（ｄ）は、図７中の各端子の電圧波形又は電流波形を示す図である。図４（ａ）～図４（ｄ）と同様であるので、説明を省略する。
　第１の実施形態によれば、高速動作に適したＣＭＬ回路（定電流源の電流を複数の制御端子で制御し負荷素子に電流を流し出力電圧を発生する回路）で差動スイッチ駆動回路を構成でき、差動スイッチ回路の複数のスイッチ素子が共にオフすることを防ぎ、差動スイッチ回路出力の応答性を改善できるという効果を得ることができる。
　《第２の実施形態》
　図９は、本発明の第２の実施形態に係る差動スイッチ駆動回路の構成図である。図９において、論理部２０，２１で構成される電流制御回路２２は、正転反転それぞれ逆相の信号が入力される入力端子Ａ，Ｂと、それ以外に２端子以上の制御端子Ｄ，Ｅとを有し、制御端子Ｄ，Ｅには入力端子Ａ，Ｂの信号を遅延回路２３を介して入力する。また、電流制御回路２２には定電流源５が接続され、その定電流源５の電流を端子Ａ，Ｂ，Ｄ，Ｅの制御で分配する。電流制御回路２２で制御分配された電流ＩＡ，ＩＢは入力端子Ａ，ＢのＨｉ／Ｌｏの切り替わりに伴い電流値を変化させ、電流ＩＡがＨｉからＬｏに、電流ＩＢがＬｏからＨｉになる電流値の切り替わり途中で、電流ＩＡ，ＩＢの値がクロスするポイントは、Ｈｉ／Ｌｏの中点からシフトした値をとる。また、電流ＩＡがＬｏからＨｉに、電流ＩＢがＨｉからＬｏになるときも、先ほどと同じ中点からシフトした値をとる。この電流ＩＡ，ＩＢを電流制御回路２２に接続された負荷素子２４，２５にそれぞれ流し、出力端子Ｘ，Ｙに電圧を発生させる。
　図１０（ａ）及び図１０（ｂ）は、遅延回路２３の構成例である。図１０（ａ）は遅延回路２３の機能ブロック図例であって、入力端子Ａの信号をインバータ２６で反転して制御端子Ｅへ供給し、入力端子Ｂの信号をインバータ２７で反転して制御端子Ｄへ供給する。図１０（ｂ）は、従来回路で示した一般的なＣＭＬ回路であって、定電流源３０と、ＮＭＯＳトランジスタ３１，３２と、負荷素子３３，３４とで構成され、正転反転の信号を入力端子Ａ，Ｂに印加することで、それぞれを反転した出力Ｅ，Ｄを得る。遅延量は、出力反転動作の過程における寄生容量、電流量等によって生じる遅延に基づくものとなる。
　なお、図１０（ａ）及び図１０（ｂ）は遅延回路２３の一例であり、遅延機能を持たせるものであれば、その構成を問わない。例えば遅延量を稼ぐために、途中の信号経路に容量、抵抗を用いて時定数を持たせることや、図１０（ａ）及び図１０（ｂ）の構成を多段に接続してもよい。また、入力端子Ａ，Ｂのうち一方にＨｉ／Ｌｏ値の中間のＤＣ値を与えてもよい。
　図１１（ａ）～図１１（ｃ）は、論理部２０，２１の構成例である。図１１（ａ）は論理部２０，２１の機能ブロック図例をＮＡＮＤ回路４０で示したもの、図１１（ｂ）はＮＡＮＤ機能をＮＭＯＳトランジスタで構成した回路例、図１１（ｃ）はＮＡＮＤ機能をＰＭＯＳトランジスタで構成した回路例を示している。図１１（ｂ）において、ＮＭＯＳトランジスタ４２，４３の縦積み部分が図９の論理部２０，２１の回路構成例に相当する。このような構成において、電流源４１の電流をＮＭＯＳトランジスタ４２，４３のゲート端子で制御し、共にゲート端子がＨｉのときのみ電流源４１の電流を電源側に接続された負荷素子４４に流すことにより、Ｌｏレベルを出力し、他の制御時にはＨｉレベルを出力する。図１１（ｃ）において、ＰＭＯＳトランジスタ４６，４７のソース端子同士接続、ドレイン端子同士接続の構成が図９の論理部２０，２１の回路構成例に相当する。このような構成において、電流源４５の電流をＰＭＯＳトランジスタ４６，４７のゲート端子で制御し、共にゲート端子がＨｉのときのみ、接地電位側に接続された負荷素子４８に流す電流を止めることによりＬｏレベルを出力し、他の制御時にはＨｉレベルを出力する。
　同様に、図１２（ａ）～図１２（ｃ）も論理部２０，２１の構成例である。図１２（ａ）は論理部２０，２１の機能ブロック図例をＮＯＲ回路５０で示したもの、図１２（ｂ）はＮＯＲ機能をＮＭＯＳトランジスタで構成した回路例、図１２（ｃ）はＮＯＲ機能をＰＭＯＳトランジスタで構成した回路例を示している。図１２（ｂ）において、ＮＭＯＳトランジスタ５２，５３のソース端子同士接続、ドレイン端子同士接続の構成が図９の論理部２０，２１の回路構成例に相当する。このような構成において、電流源５１の電流をＮＭＯＳトランジスタ５２，５３のゲート端子で制御し、共にゲート端子がＬｏのときのみ、電源側に接続された負荷素子５４に流す電流を止めることによりＨｉレベルを出力し、他の制御時はＬｏレベルを出力する。図１２（ｃ）において、ＰＭＯＳトランジスタ５６，５７の縦積み部分が図９の論理部２０，２１の回路構成例に相当する。このような構成において、電流源５５の電流をＮＭＯＳトランジスタ５６，５７のゲート端子で制御し、共にゲート端子がＬｏのときのみ電流源５５の電流を接地電位側に接続された負荷素子５８に流すことによりＨｉレベルを出力し、他の制御時にはＬｏレベルを出力する。
　なお、図１１（ｂ）、図１１（ｃ）、図１２（ｂ）及び図１２（ｃ）に描かれている点線部は、負荷素子４４，４８，５４，５８に流す電流を止める際に、定電流源４１，４５，５１，５５の電流を他の経路に流す場合のバイパス経路を表している。
　論理部２０，２１にＮＡＮＤ機能（電源側負荷）を用いたときの本発明の第２の実施形態に係る差動スイッチ駆動回路の動作を、図１３（ａ）～図１３（ｄ）を用いて説明する。図１３（ａ）は入力端子Ａ，Ｂの電圧波形、図１３（ｂ）は制御端子Ｄ，Ｅの電圧波形、図１３（ｃ）は電流制御回路２２で制御分配された電流ＩＡ，ＩＢの波形、図１３（ｄ）は出力端子Ｘ，Ｙの電圧波形をそれぞれ示したものである。図１３（ａ）及び図１３（ｂ）に示したように、入力端子Ａ，Ｂには正転反転の電圧が印加され、制御端子Ｄ，Ｅには遅延回路２３を介しそれぞれ入力端子Ａ，Ｂの信号を遅延させたものを印加する。論理部２０，２１は共にＮＡＮＤ機能を有しているので電流ＩＡは端子Ａ，Ｄが共にＨｉのときのみ流れ、同じく電流ＩＢは端子Ｂ，Ｅが共にＨｉのときのみ流れる。このような論理をとることで電流ＩＡ，ＩＢのクロスポイントＩＰは、図１３（ｃ）に示しているように電流のＨｉ／Ｌｏ値の中点から下側にシフトし、出力端子Ｘ，Ｙの電圧のクロスポイントＶＰは、図１３（ｄ）に示しているように、出力電圧のＨｉ／Ｌｏ値の中点よりも上側にシフトする。
　同様に論理部２０，２１にＮＯＲ機能を用いたときの本発明の第２の実施形態に係る差動スイッチ駆動回路の動作を、図１４（ａ）～図１４（ｄ）を用いて説明する。図１４（ｃ）に示したように、論理部２０，２１は共にＮＯＲ機能（電源側負荷）を有しているので、電流ＩＡは端子Ａ，Ｄが共にＬｏのときのみ、同じく電流ＩＢは端子Ｂ，Ｅが共にＬｏのときのみ電流を止める。このような論理をとることで電流ＩＡ，ＩＢのクロスポイントＩＰは、図１４（ｃ）に示しているように電流のＨｉ／Ｌｏ値の中点から上側にシフトし、出力端子Ｘ，Ｙの電圧のクロスポイントＶＰは、図１４（ｄ）に示しているように出力電圧のＨｉ／Ｌｏ値の中点よりも下側にシフトする。
　以上説明したように、本実施形態によれば、ＮＡＮＤ機能を用いたものは出力端子Ｘ，Ｙの電圧のクロスポイントＶＰが上側にシフトし、ＮＯＲ機能を用いたものは出力端子Ｘ，Ｙの電圧のクロスポイントＶＰが下側にシフトするという特徴を有することができる。
　図１５は、本発明の第２の実施形態に係る差動スイッチ駆動回路の回路例である。図１５において点線部２３は図１０（ａ）及び図１０（ｂ）の遅延回路、点線部６８はＮＭＯＳトランジスタ６０，６１，６２，６４，６５，６６で構成される電流制御回路であり、ＮＭＯＳトランジスタ６０，６１、更にＮＭＯＳトランジスタ６４，６５の縦積みは図１１（ｂ）のＮＡＮＤ機能を持つ構成であり、ＮＭＯＳトランジスタ６２，６６は負荷素子６３，６７に電流が流れないときの電流のバイパスの役割を持っている。負荷素子６３，６７にはそれぞれ、ＮＭＯＳトランジスタ６１，６５のドレイン端子を接続し、接続点を出力端子Ｘ，Ｙとする。入力端子Ａ，Ｂは、電流制御回路６８のＮＭＯＳトランジスタ６０，６４のゲート端子、遅延回路２３のＮＭＯＳトランジスタ３１，３２のゲート端子にそれぞれ接続し、遅延回路２３の出力である端子Ｄ，ＥはそれぞれＮＭＯＳトランジスタ６１，６５のゲート端子に接続する。ＮＭＯＳトランジスタ６２，６６のゲート端子Ｆ，Ｇには、端子Ｄ，Ｅの制御信号と逆相の信号である端子Ｅ，Ｄの制御電圧をそれぞれ入力する。このような構成を持った回路は、論理部にＮＡＮＤ機能を持つことになり、図１３（ａ）～図１３（ｄ）で示したような各端子の電圧、電流波形を持つことになり、出力端子Ｘ，Ｙの電圧のクロスポイントは高めにシフトしたものになる。
　なお、図１５の構成は一例であり、論理部に図１１（ａ）～図１１（ｃ）、図１２（ａ）～図１２（ｃ）で示した他の構成や、他の同機能を持った構成を用いてもよい。また、遅延回路２３も、遅延量を持たせることができれば図１０（ｂ）の構成に限定されるものではない。また更に、ＮＭＯＳトランジスタ６２，６６によって負荷素子６３，６７に流れる電流以外を流すバイパス系を持たせているが、有限な出力インピーダンスを持つ素子で構成し安定動作が確保できれば、バイパス系はなくてもよい。ＮＭＯＳトランジスタ６２，６６を持つ場合、図１５では端子Ｄ，Ｅと逆相の制御電圧を印加しているが、端子Ｄ，Ｅの制御電圧のＨｉ／Ｌｏ間のＤＣ値を印加してもよい。
　第２の実施形態によれば、高速動作に適したＣＭＬ回路（定電流源の電流を複数の制御端子で制御し負荷素子に電流を流し出力電圧を発生する回路）で差動スイッチ駆動回路を構成でき、差動スイッチ回路の複数のスイッチ素子が共にオフすることを防ぎ、差動スイッチ回路出力の応答性を改善できるという効果を得ることができる。また、遅延回路の遅延量の大小によって、出力のクロスポイントのシフト量を変えることができ、設計の自由度を増すことができる。
　《第３の実施形態》
　図１６は、本発明の第３の実施形態に係る差動スイッチ駆動回路の構成図である。図１６において、論理部７０，７１で構成される電流制御回路７２は、正転反転それぞれ逆相の信号が入力される入力端子Ａ，Ｂと、それ以外に２端子以上の制御端子Ｄ，Ｅとを有し、制御端子Ｄ，Ｅには、それぞれ論理部７１，７０を介した信号を直接、又は遅延回路７３，７４を介して入力する。また、電流制御回路７２には定電流源５が接続され、その定電流源５の電流を４端子Ａ，Ｂ，Ｄ，Ｅの制御で分配する。電流制御回路７２で制御分配された電流ＩＡ，ＩＢは入力端子Ａ，ＢのＨｉ／Ｌｏの切り替わりに伴い電流値を変化させ、電流ＩＡがＨｉからＬｏへ、電流ＩＢがＬｏからＨｉへの電流値の切り替わりで電流ＩＡ，ＩＢの値がクロスするポイントは、Ｈｉ／Ｌｏの中点からシフトした値をとる。また、電流ＩＡがＬｏからＨｉに、電流ＩＢがＨｉからＬｏになるときも、先ほどと同じ中点からシフトした値をとる。この電流ＩＡ，ＩＢを電流制御回路７２に接続された負荷素子７５，７６にそれぞれ流し、出力端子Ｘ，Ｙに電圧を発生する。論理部７０，７１、遅延回路７３，７４の各々の内部構成は、第２の実施形態のそれと同様である。
　論理部７０，７１にＮＡＮＤ機能（電源側負荷）を用いたときの本発明の第３の実施形態に係る差動スイッチ駆動回路の動作を、図１７（ａ）～図１７（ｄ）を用いて説明する。図１７（ａ）は入力端子Ａ，Ｂの電圧波形、図１７（ｂ）は電流制御回路７２で制御分配された電流ＩＡ，ＩＢの波形、図１７（ｃ）は出力端子Ｘ，Ｙの電圧波形、図１７（ｄ）は制御端子Ｄ，Ｅの電圧波形をそれぞれ示したものである。図１７（ａ）及び図１７（ｂ）に示すように、入力端子ＡにＨｉからＬｏへ、入力端子ＢにＬｏからＨｉへの電圧が印加されると、それまで端子Ａ，ＤがＨｉであり電流を流す制御になっていた論理部７０では、端子ＡがＬｏになるにつれＮＡＮＤ機能の制御により電流ＩＡを減少させる。出力端子Ｘの電圧は、電流ＩＡの減少に追従するように、論理部７０で生じる遅延量を持ち上昇する。また、出力端子Ｘの電圧は、遅延回路７４を介して制御端子Ｅに印加される。この制御端子Ｅの電圧は、入力端子Ｂの電圧（入力端子Ａの電圧の逆相）に対し論理部７０の回路遅延、更に遅延回路７４の回路遅延による遅延量を持って電位を上昇させ、その端子Ｅの電圧に追従し論理部７１に電流が流れ、論理部７１で生じる遅延量を持ち出力端子Ｙの電圧は下降する。その出力端子Ｙの電圧を、遅延回路７３を介し論理部７０の制御端子Ｄに印加する。この一連の動作を、入力端子ＢにＨｉからＬｏへ、入力端子ＡにＬｏからＨｉへの電圧で、対の動作で動作させる。それらの動作の繰り返しで電流ＩＡ，ＩＢのクロスポイントＩＰは、図１７（ｂ）に示しているように電流のＨｉ／Ｌｏ値の中点から下側にシフトし、出力端子Ｘ，Ｙの電圧のクロスポイントＶＰは、図１７（ｃ）に示しているように出力電圧のＨｉ／Ｌｏ値の中点よりも上側にシフトする。
　同様に論理部７０，７１にＮＯＲ機能を用いたときの本発明の第３の実施形態に係る差動スイッチ駆動回路の動作も図１８（ａ）～図１８（ｄ）のように示され、電流制御回路７２で制御分配された電流ＩＡ，ＩＢのクロスポイントＩＰは、図１８（ｂ）のように電流のＨｉ／Ｌｏ値の中点から上側にシフトし、出力端子Ｘ，Ｙの電圧のクロスポイントＶＰは、図１８（ｃ）のように出力電圧のＨｉ／Ｌｏ値の中点よりも下側にシフトする。
　図１９～図２４は、本発明の第３の実施形態に係る差動スイッチ駆動回路の回路例である。
　図１９において、点線部７９はＮＭＯＳトランジスタ８０～８５で構成された電流制御回路であって、ＮＭＯＳトランジスタ８０，８２、更にＮＭＯＳトランジスタ８１，８４の縦積みは図１１（ｂ）のＮＡＮＤ機能を持ち、ＮＭＯＳトランジスタ８３，８５は負荷素子８６，８７に電流が流れないときの電流のバイパスの役割を持っている。負荷素子８６，８７にはそれぞれ、ＮＭＯＳトランジスタ８２，８４のドレイン端子を接続し、接続点を出力端子Ｘ，Ｙとする。ＮＭＯＳトランジスタ８２，８４のゲート端子Ｄ，Ｅにはそれぞれ出力端子Ｙ，Ｘを接続し、図１６の遅延回路７３，７４に相当する回路を省略している。バイパス用のＮＭＯＳトランジスタ８３，８５には、制御端子Ｄ，ＥのＨｉ／Ｌｏ電圧の間のＤＣ値を印加する。
　図１９のような構成を持った回路は、論理部にＮＡＮＤ機能を持つことになり、図１７（ａ）～図１７（ｄ）で示したような各端子の電圧、電流波形を持つことになり、出力端子Ｘ，Ｙの電圧のクロスポイントは高めにシフトしたものになる。なお、この回路例のように、遅延回路を特に設けなくても、自身の寄生容量等によって遅延する遅延量をもって、出力電圧のクロスポイントをシフトすることができる。
　図２０は、図１９の回路例の変形であり、バイパス用のＮＭＯＳトランジスタ８３，８５のゲート端子に、入力端子Ｂ，Ａの電圧をそれぞれ接続する。入力端子Ａ，Ｂの信号が遷移する区間では、ＮＭＯＳトランジスタ８３，８５がバイパス系の役割を果たす。また、定常時にはＮＭＯＳトランジスタ８３，８５に流れる電流を止めることができる。
　図２１は、図１９の回路例の変形であり、図２１の電流制御回路９３では、ＮＭＯＳトランジスタ８３，８５を削除する代わりにバイパス系としてＮＭＯＳトランジスタ９０を、入力端子Ａ，Ｂがゲート端子に接続されたＮＭＯＳトランジスタ８８，８９とソース端子を共通に接続する。図２１のＮＭＯＳトランジスタ９１，９２及び負荷素子９４，９５は、図１９のＮＭＯＳトランジスタ８２，８４及び負荷素子８６，８７に対応する。このような構成をとっても、図１９と同様に、図１７（ａ）～図１７（ｄ）で示したような各端子の電圧、電流波形を持つことになり、出力端子Ｘ，Ｙの電圧のクロスポイントは高めにシフトしたものになる。
　図２２も、図１９の回路例の変形であり、図１９のＮＭＯＳトランジスタ８３，８５によるバイパス系を削除したものである。図２２の電流制御回路１００におけるＮＭＯＳトランジスタ９６，９７，９８，９９は、図１９のＮＭＯＳトランジスタ８０，８１，８２，８４に対応する。また、図２２の負荷素子１０１，１０２は、図１９の負荷素子８６，８７に対応する。電流ＩＡ，ＩＢがクロスするポイントにおいて、上記で説明しているように電流が制限され電流ＩＡ，ＩＢの合算値は減る。この際、定電流源５は実際にはＭＯＳトランジスタなどで構成され有限な出力インピーダンスを持つため、電流量はつりあうようになる。この場合においても図１７（ａ）～図１７（ｄ）で示したような各端子の電圧、電流波形を持つことになり、出力端子Ｘ，Ｙの電圧のクロスポイントは高めにシフトしたものになる。
　更にクロスポイントのシフト量を高めたい場合には、遅延回路を用いる。図２３は、図２２の電流制御回路に遅延回路を接続した例である。図２３において、定電流源１１５，１２０、ＮＭＯＳトランジスタ１１６，１１７，１２１，１２２、負荷素子１１８，１１９，１２３，１２４からなる遅延回路１２５は、図１０（ｂ）で示したＣＭＬ回路の一般的な構成を２個用いたもので、それぞれの入力端子に出力端子Ｘ，Ｙの信号とＤＣ値ＢＩＡＳ２とを入力し、遅延回路１２５の出力を制御端子Ｄ，Ｅに接続することで、遅延量を増し、最終的な出力端子Ｘ，Ｙの電圧のクロスポイントのシフト量を高める構成例である。図２３の電流制御回路１０９におけるＮＭＯＳトランジスタ１０５，１０６，１０７，１０８は、図２２のＮＭＯＳトランジスタ９６，９７，９８，９９に対応する。また、図２３の負荷素子１１０，１１１は、図２２の負荷素子１０１，１０２に対応する。
　図２４は、論理部にＮＯＲ機能を持った回路例であり、図２４において、点線部１４１は電流制御回路であり、負荷素子１３５，１４０が電流制御回路１４１と電源との間に接続され、ＮＭＯＳトランジスタ１３２，１３３、更にＮＭＯＳトランジスタ１３８，１３９は図１２（ｂ）の構成に相当する。それぞれのＮＯＲ機能を構成する部分には、定電流源１３０，１３１を接続し、ＮＭＯＳトランジスタ１３２，１３８のゲート端子にそれぞれ入力端子Ａ，Ｂを接続し、ＮＭＯＳトランジスタ１３３，１３９のゲート端子である制御端子Ｄ，Ｅには出力端子Ｙ，Ｘをそれぞれ接続する構成を持つ。なお、制御端子Ｄ，Ｅと出力端子Ｙ，Ｘとの間に遅延回路を設けてもよい。ＮＭＯＳトランジスタ１３４，１３７は負荷素子１３５，１４０に流れる電流以外を流すバイパス系であり、ＮＭＯＳトランジスタ１３４，１３７のゲート端子には制御端子Ｄ，Ｅの電圧のＨｉ／Ｌｏ値の間のＤＣ値を印加する。このような構成を持った回路は、論理部にＮＯＲ機能を持つことになり、図１８（ａ）～図１８（ｄ）で示したような各端子の電圧、電流波形を持つことになり、出力端子Ｘ，Ｙの電圧のクロスポイントは低めにシフトしたものになる。なお、この回路例のように電流制御回路に、２つ以上の定電流源を必要とする場合がある。
　第３の実施形態によれば、高速動作に適したＣＭＬ回路（定電流源の電流を複数の制御端子で制御し負荷素子に電流を流し出力電圧を発生する回路）で差動スイッチ駆動回路を構成でき、差動スイッチ回路の複数のスイッチ素子が共にオフすることを防ぎ、差動スイッチ回路出力の応答性を改善できるという効果を得ることができる。また、第２の実施形態と同様に遅延回路の遅延量の大小によって、出力電圧のクロスポイントのシフト量を変えることができ、設計の自由度を増すことができる。
　なお、図１９～図２４の回路構成は一例であり、論理部には図１１（ａ）～図１１（ｃ）、図１２（ａ）～図１２（ｃ）で示した他の構成や、他の同機能の構成を用いてもよい。また、遅延回路も、遅延量を持たせることができれば図１０（ａ）及び図１０（ｂ）の構成に限定されるものではない。また更に負荷素子に流れる電流以外を流すバイパス系を持たせている回路例も、有限な出力インピーダンスを持つ素子で回路を構成する場合、安定動作が確保できればなくてもよい。バイパス系のＭＯＳトランジスタでゲート端子にＤＣ値を与えているものも、ＤＣ値に限定するものではなく、出力に繋がる負荷素子に流す電流以外を流せるように制御した信号を印加するものであればよい。
　《第４の実施形態》
　図２５は、本発明の第４の実施形態に係る構成図である。図２５における差動スイッチ回路４は従来構成、第１の実施形態のそれと同じである。差動スイッチ駆動回路１５２は、正転反転それぞれ逆相の信号が入力される入力端子Ａ，Ｂを有し、内部の構成はＮＡＮＤ機能又はＮＯＲ機能を有する差動入力差動出力端子を持った第１及び第２のＣＭＬ回路１５０，１５１を有し、第１のＣＭＬ回路１５０の信号Ｐの正転入力端子に入力端子Ａを、信号Ｐの反転入力端子に入力端子Ｂをそれぞれ接続し、第２のＣＭＬ回路１５１の信号Ｐの正転入力端子に入力端子Ｂを、信号Ｐの反転入力端子に入力端子Ａをそれぞれ接続し、第１のＣＭＬ回路１５０の信号Ｒの正転及び反転出力端子をそれぞれ第２のＣＭＬ回路１５１の信号Ｑの正転及び反転入力端子に接続し、第２のＣＭＬ回路１５１の信号Ｒの正転及び反転出力端子をそれぞれ第１のＣＭＬ回路１５０の信号Ｑの正転及び反転入力端子に接続し、第１のＣＭＬ回路１５０の信号Ｒの正転出力を出力端子Ｘに接続し、第２のＣＭＬ回路１５１の信号Ｒの正転出力を出力端子Ｙに接続し、出力端子Ｘ，Ｙを差動スイッチ回路４に接続する。
　このような構成をとることで、出力端子Ｘ，Ｙの電圧のクロスポイントは出力値のＨｉ／Ｌｏの中点からシフトする。本実施形態の動作原理は第３の実施形態に基づいたものになる。なお、本実施形態ではＣＭＬ回路１５０，１５１の自身の回路遅延を用いたものであるが、第３の実施形態のように別途遅延回路を設けてもよい。また、本実施形態では一方のＣＭＬ回路の出力をもう一方のＣＭＬ回路の制御に用いたが、第２の実施形態と同じように、入力信号自体を遅延させて制御してもよい。また、本実施形態では、差動入力差動出力のＣＭＬ回路であるが、第１～第３の実施形態に示したような構成を付属して同様な機能を構成していれば、それに限定するものではない。
　第１及び第２のＣＭＬ回路１５０，１５１の回路例を、図２６（ａ）及び図２６（ｂ）に示す。図２６（ａ）は差動入力差動出力端子を持ったＣＭＬ構成のＮＡＮＤ回路例、図２６（ｂ）は差動入力差動出力端子を持ったＣＭＬ構成のＮＯＲ回路例である。図２６（ａ）及び図２６（ｂ）において回路構成は同じで、端子の割り振りだけが異なる。定電流源１６０を有し、ソース端子が共通で、定電流源１６０に接続されるＮＭＯＳトランジスタ１６１，１６２を有し、ＮＭＯＳトランジスタ１６１のドレイン端子にソース端子が共通に接続されるＮＭＯＳトランジスタ１６３，１６４を更に有し、ＮＭＯＳトランジスタ１６３のドレイン端子には電源に接続された負荷素子１６５の一端を接続し、ＮＭＯＳトランジスタ１６４とＮＭＯＳトランジスタ１６２とのドレイン端子同士を接続し、電源に接続された負荷素子１６６の一端を接続する。ＮＡＮＤ構成の図２６（ａ）の場合、ＮＭＯＳトランジスタ１６１のゲート端子に信号Ｐの正転入力、ＮＭＯＳトランジスタ１６２のゲート端子に信号Ｐの反転入力、ＮＭＯＳトランジスタ１６３のゲート端子に信号Ｑの正転入力、ＮＭＯＳトランジスタ１６４のゲート端子に信号Ｑの反転入力をそれぞれ入力し、ＮＭＯＳトランジスタ１６３のドレイン端子と負荷素子１６５との接続点をＮＡＮＤの正転出力（信号Ｒの正転出力）、ＮＭＯＳトランジスタ１６２，１６４のドレイン端子と負荷素子１６６との接続点をＮＡＮＤの反転出力（ＡＮＤ出力、信号Ｒの反転出力）とする。
　ＮＯＲ構成の図２６（ｂ）の場合、ＮＭＯＳトランジスタ１６１のゲート端子に信号Ｐの反転入力、ＮＭＯＳトランジスタ１６２のゲート端子に信号Ｐの正転入力、ＮＭＯＳトランジスタ１６３のゲート端子に信号Ｑの反転入力、ＮＭＯＳトランジスタ１６４のゲート端子に信号Ｑの正転入力をそれぞれ入力し、ＮＭＯＳトランジスタ１６３のドレイン端子と負荷素子１６５との接続点をＮＯＲの反転出力（ＯＲ出力、信号Ｒの反転出力）、ＮＭＯＳトランジスタ１６２，１６４のドレイン端子と負荷素子１６６との接続点をＮＯＲの正転出力（信号Ｒの正転出力）とする。
　第４の実施形態によれば、高速動作に適したＣＭＬ回路（定電流源の電流を複数の制御端子で制御し負荷素子に電流を流し出力電圧を発生する回路）で差動スイッチ駆動回路を構成でき、差動スイッチ回路の複数のスイッチ素子が共にオフすることを防ぎ、差動スイッチ回路出力の応答性を改善できるという効果を得ることができる。
　なお、ＣＭＬ回路１５０，１５１の構成例は上記に限定するものではなく、本機能と同等のＣＭＬ回路であれば、別のＣＭＬ回路を用いてもよい。また、複数のＣＭＬ回路を用いて同じ機能を有するものも同様である。
　《第５の実施形態》
　図２７は、本発明の第５の実施形態に係る構成図である。図２７における差動スイッチ回路４は従来構成、第１及び第４の実施形態のそれと同じである。点線部１０は、第１～第４の実施形態で構成された差動スイッチ駆動回路である。それぞれ一端を出力端子Ｘ，Ｙに接続した負荷素子１８０，１８１の共通ノードに他の負荷素子１８２の一端を接続し、当該他の負荷素子１８２の他端を基準電位に接続した構成を持つ。
　このように構成された本発明の第５の実施形態に係る構成の動作を、図２８（ａ）～図２８（ｄ）の各端子の電圧波形又は電流波形を用いて説明する。図２８（ａ）は端子Ａ，Ｂ，Ｃの電圧波形例を示したものである。図２８（ｂ）は電流制御回路６で制御分配された電流ＩＡ，ＩＢの波形を示したものである。図２８（ｃ）は負荷素子１８２に流れる電流の波形を示したものである。図２８（ｄ）は負荷素子１８０，１８１，１８２の接続点ＶＺの電圧波形と、差動スイッチ駆動回路１０の出力端子Ｘ，Ｙの電圧波形とを示したものである。他の実施形態で説明しているように、電流制御回路６で制御分配された電流ＩＡ，ＩＢのクロスポイントＩＰは、Ｈｉ／Ｌｏの中点からシフトした値をとり、例えば電流値が低めにシフトするものなら、図２８（ｃ）にあるように、そのクロスポイントＩＰでの電流ＩＡ，ＩＢの合算値は他のポイントよりも低い値をとることになる。出力端子Ｘ，Ｙの電圧は、図２８（ｄ）に示しているように、接続点ＶＺの電圧分のオフセットを持ち、電流クロスポイントＩＰでの電流ＩＡ，ＩＢの合算値の低下に伴い接続点ＶＺの電圧は上昇し、その接続点ＶＺの電圧の変化ΔＶ分だけ、出力端子Ｘ，Ｙの電圧クロスポイントＶＰもシフトした値をとるようになる。つまり、負荷素子１８２を接続する前のクロスポイントのシフト量に対し、大きなシフト量を得ることが可能になる。また、出力電圧にオフセット電圧を持たせることで、差動スイッチ回路４のスイッチ素子１，２を駆動するＨｉレベルを下げることができ、差動スイッチ回路４の出力端子に抵抗等を接続し、例えば電流ステアリング型ＤＡＣ等を構成し比較的大きな振幅を出力する場合、スイッチ素子１，２の飽和特性を確保するためにも有効である。
　図２９は、本発明の第５の実施形態に係る差動スイッチ駆動回路例である。図２９における回路構成は図５を元にしたもので、負荷素子１８５，１８６が共通に接続された接続点ＶＺに、電源に接続された負荷素子１８７を更に接続した構成である。
　このように構成された第５の実施形態に係る差動スイッチ駆動回路の動作を、図３０（ａ）～図３０（ｄ）の各端子の電圧波形又は電流波形を用いて説明する。図３０（ａ）は端子Ａ，Ｂ，Ｃの電圧波形例を示したものである。図３０（ｂ）は電流制御回路１５で制御分配された電流ＩＡ，ＩＢの波形を示したものである。図３０（ｃ）は負荷素子１８７に流れる電流ＩＡ＋ＩＢと、ＮＭＯＳトランジスタ１４に流れる電流ＩＣとの波形を示したものである。図３０（ｄ）は負荷素子１８５，１８６，１８７の接続点ＶＺの電圧波形と、差動スイッチ駆動回路の出力端子Ｘ，Ｙの電圧波形とを示したものである。第１の実施形態で示した条件と同じとし、定電流源５の電流をＩとすると、電流ＩＡ，ＩＢの合算値はクロスポイントで２Ｉ／３となり、クロスポイントでの電流ＩＡ，ＩＢの合算値のＩ／３だけの電流低下に伴い接続点ＶＺの電圧は上昇し、その接続点ＶＺの電圧変化ΔＶ分だけ、出力端子Ｘ，Ｙの電圧波形のクロスポイントＶＰも上側にシフトした値をとるようになる。
　図３１は、図２０の回路を元にし、負荷素子８６，８７が共通に接続された接続点に、電源に接続された負荷素子１８２を更に接続した構成である。
　図３２（ａ）～図３２（ｅ）は、図３１中の各端子の電圧波形又は電流波形のシミュレーション結果を示している。図３２（ｂ）によれば、電流ＩＡ，ＩＢのクロスポイントＩＰは、従来に比べて低めにシフトし、電流ＩＡ，ＩＢの合算値もクロスポイント時、安定状態より低い値にシフトする。図３２（ｃ）によれば、出力端子Ｘ，Ｙの電圧は負荷素子１８２によりオフセットを持ち、そのクロスポイントＶＰもＨｉレベル寄りにシフトする。図３２（ｄ）及び図３２（ｅ）によれば、差動スイッチ回路４内のノードＶＳの変動も減少し、出力電流ＩＯＵＴＡ，ＩＯＵＴＢの波形の過渡応答性も改善している。
　第５の実施形態によれば、他の実施形態で構成されるような出力電圧のクロスポイントをシフトしたものと、本実施形態で示した負荷素子の接続構成とを組み合わせることにより、高速性を損なわず出力電圧のクロスポイントのシフト量を増すことができ、差動スイッチ回路の複数のスイッチ素子が共にオフすることを防ぎ、差動スイッチ回路出力の応答性を改善できるという効果を得ることができる。
　《第６の実施形態》
　図３３は、本発明の第６の実施形態に係る構成図である。図３３における差動スイッチ回路４は従来構成、第１、第４及び第５の実施形態のそれと同じである。点線部１０は、第１～第５の実施形態で構成された差動スイッチ駆動回路である。他の実施形態では、電流制御回路で制御分配した電流を負荷素子に流して発生した電圧をそのまま差動スイッチ回路に接続していたが、差動スイッチ駆動回路１０でクロスポイントをずらした出力を持っていれば、差動スイッチ駆動回路１０の出力端子Ｘ，Ｙと差動スイッチ回路４の入力端子Ｘ’，Ｙ’との間にバッファ回路（ソースフォロワやＣＭＬ回路のインバータ等）１９０，１９１を介しても、スイッチ素子１，２が共にオフするということを防止でき、他の実施形態と同様な効果を実現することができる。
　《第７の実施形態》
　図３４は、本発明の第７の実施形態に係る電流ステアリング型ＤＡＣの構成図である。図３４の電流ステアリング型ＤＡＣ２３０は、多ビットのデジタルコードＤ１～Ｄｍ、クロック信号ＣＬＫ等に接続したデコーダ部２００と、デコーダ部２００でデコードされた信号を入力する本発明のいずれか又はその組み合わせで構成した差動スイッチ駆動回路を用いた差動スイッチ駆動回路群２１０と、その差動スイッチ駆動回路群２１０の出力が接続された差動スイッチ回路群２２０とを有し、差動スイッチ回路群２２０の出力は正転出力ＤＡＯＵＴ及び反転出力ＮＤＡＯＵＴでそれぞれ接続し、必要に応じ負荷素子に接続された構成を持つ。
　このように構成された電流ステアリング型ＤＡＣ２３０は、差動スイッチ回路群２２０のスイッチ素子が共にオフすることを防止でき、低歪なアナログ出力を得ることができる。また、定電流源の電流を複数の制御端子で制御し、制御した電流を負荷素子に流し出力電圧を発生するＣＭＬ回路を差動スイッチ駆動回路群２１０に適用しているため、高速な動作にも適している。
　なお、本発明の電流ステアリング型ＤＡＣ２３０をシリコン上に搭載する場合、差動スイッチ回路群２２０の中でスイッチ素子と電流源とを分けて、スイッチ素子群、電流源群として各々ひとまとめにし、レイアウト配置することが好ましい。そうすることで、電流源のミスマッチによる歪の悪化や、差動スイッチ回路群２２０の入力制御信号と電流源のバイアス電圧とのクロストークの防止をするのに有効なレイアウト配置を実現できる。
　《第８の実施形態》
　図３５は、本発明の第８の実施形態に係るミリ波通信システムの構成図である。図３５の通信システム３２０において、受信系３０５では受信アンテナ３００で受けた信号はＬＮＡ（ローノイズアンプ）やミキサ、ＶＧＡ等によって構成されるＲＦ受信回路３０１を介し、アナログ・デジタル変換器（Analog-to-Digital Converter：ＡＤＣ）３０２，３０３に入力し、デジタル値に変換し、デジタルベースバンド処理回路３１６に入力し処理される。また、送信系３１５では、デジタルベースバンド処理回路３１６でデジタル処理された信号を、電流ステアリング型ＤＡＣ３１２，３１３を介してアナログ信号に変換し、ミキサ、ＰＡ（パワーアンプ）等によって構成されるＲＦ送信回路３１１を介し、送信用アンテナ３１０から電波を送信する。
　このように構成された通信システム３２０において、本発明の第７の実施形態で構成された低歪で高速な電流ステアリング型ＤＡＣをＤＡＣ３１２，３１３に使用することにより、ミリ波通信用途のような、ＧＨｚ級の信号帯域かつ低歪な信号の送信を要求するシステムの実現を可能にする。
　なお、本発明の各実施形態における差動スイッチ駆動回路において、差動スイッチ回路の入力２端子を対称性良く駆動するために、入力端子Ａ，Ｂから出力端子Ｘ，Ｙ間でそれぞれの出力端子から見た回路構成は、対称であることが好ましい。また、出力に繋がる負荷素子に流れる電流以外を逃がすバイパス系を持つ実施形態において、電源に対して流れる電流の総和を一定にして制御切り替え時に発生する電源ノイズ量を少なくするため、バイパス系は最終的に負荷素子が繋がれる電源に対し電流が流れるようにするのが好ましい。なお、負荷素子は抵抗素子であってもよいし、能動素子でもよい。出力端子に接続される負荷素子に流す電流は、折り返し回路（フォールディッド回路）を介してもよい。また、制御端子に関しては各実施形態に記載の端子数に限定するものではなく、記載以上の端子数であってもよい。同様に、電流制御回路に接続される定電流源の数は各実施形態に記載の本数に限定されるものではなく、複数接続されてもよい。また、差動スイッチ回路との接続において、差動スイッチ回路の複数のスイッチ素子が共にオフすることを防ぐため、差動スイッチ駆動回路の出力端子の信号としては、差動スイッチ回路の複数のスイッチ素子にＮＭＯＳトランジスタを使用する場合は、クロスポイントを高めにシフトしたものが好ましく、ＰＭＯＳトランジスタで構成したものはクロスポイントを低めにシフトしたものが好ましい。
　また、各回路構成例では、ＭＯＳトランジスタを用いて説明をしたが、例えばバイポーラトランジスタ等、他の能動素子を使ったものでもよい。更に各回路構成の天地を反転し、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタを置き換え構成してもよい。
　なお、本発明の差動スイッチ駆動回路の入力端子に接続される回路はＣＭＬ回路が望ましく、入力端子に印加される電圧振幅も電源－ＧＮＤ間よりも小さな信号であることが、本発明の差動スイッチ駆動回路を高速に動作させるのに適している。
　更に言及しておくと、各実施形態の組み合わせや一部の機能の組み合わせ等で本発明の特徴を持っているもの、また本願の明細書及び図面中でトランジスタや電流源を直接に接続している箇所に対し、例えば抵抗体やカスコード接続のＭＯＳトランジスタ等を途中経路に入れていたとしても、本発明の電気的な接続関係があり本発明の特徴を持っているものは、本発明そのものであることは明らかである。
　以上説明してきたとおり、本発明は、差動スイッチ回路の高速性及び応答性の改善が図れるので、高速通信系等の応用回路に使用するのに好適である。
１，２　スイッチ素子
３，５，３０，１３０，１３１，１６０　定電流源
４　差動スイッチ回路
６，１５，２２，６８，７９，９３，１００，１０９，１４１　電流制御回路
７，８，１６，１７，６３，６７，８６，８７，９４，９５，１０１，１０２，１１０，１１１，１３５，１４０，１６５，１６６，１８５，１８６，５０３，５０４　負荷素子
１０　差動スイッチ駆動回路
１１　バイパス回路
２０，２１　論理部
２２　電流制御回路
２３　遅延回路
２４，２５　負荷素子
７０，７１　論理部
７２　電流制御回路
７３，７４　遅延回路
７５，７６　負荷素子
１５０，１５１　ＣＭＬ回路
１５２　差動スイッチ駆動回路
１８０，１８１，１８２　負荷素子
１９０，１９１　バッファ回路
２１０　差動スイッチ駆動回路群
２２０　差動スイッチ回路群
２３０　電流ステアリング型ＤＡＣ
３１２，３１３　ＤＡＣ
３２０　通信システム

Claims (17)

  1. 　電流源に各々の一端が接続された第１と第２のスイッチ素子を備えた差動スイッチ回路を駆動する差動スイッチ駆動回路であって、
    　電流源と、
    　差動入力端子対と差動出力端子対とを有して共通接続部を前記電流源に接続したトランジスタ対と、
    　前記差動出力端子対にそれぞれ接続された負荷素子とを備え、
    　前記差動入力端子対に信号電圧が印加されて、前記差動出力端子対に前記差動入力端子対の電圧に応じて、それぞれの値が略一定な２値の定常状態と前記２値間を遷移する過渡状態とからなる出力電圧を出力する差動スイッチ駆動回路において、
    　前記差動出力電圧の前記定常状態における前記負荷素子に流れる電流値の和が、前記過渡状態における前記負荷素子に流れる電流値の和と異なるように、前記トランジスタ対に流れる電流を制御することを特徴とする差動スイッチ駆動回路。
  2. 　請求項１に記載の差動スイッチ駆動回路において、
    　前記電流源が、一端が固定電圧に接続され、ゲートにバイアス電圧を与え、他端を前記共通接続部に接続したＭＯＳトランジスタであることを特徴とする差動スイッチ駆動回路。
  3. 　請求項１に記載の差動スイッチ駆動回路において、
    　前記トランジスタ対に接続されたバイパス回路を更に有し、
    　制御端子を介して与えられる制御信号に応じて、前記トランジスタ対に流れる電流を制御することを特徴とする差動スイッチ駆動回路。
  4. 　請求項３に記載の差動スイッチ駆動回路において、
    　前記バイパス回路は、
    　電流経路の一端が、前記差動トランジスタ対の前記共通接続部に接続され、ゲート端子には前記入力端子対に印加される信号の直流入力範囲内の直流電圧が印加されることを特徴とする差動スイッチ駆動回路。
  5. 　請求項１に記載の差動スイッチ駆動回路において、
    　前記トランジスタ対は、
    　第１、２、３、４のＭＯＳトランジスタを有し、
    　前記第１のＭＯＳトランジスタのゲート端子に正転入力端子が接続されて、ドレイン端子に前記第３のＭＯＳトランジスタのソース端子が接続され、
    　前記第２のＭＯＳトランジスタのゲート端子に反転入力端子が接続されて、ドレイン端子に前記第４のＭＯＳトランジスタのソース端子が接続され、
    　前記第１及び第２のＭＯＳトランジスタのソース端子が共通接続されて、前記電流源が接続され、
    　前記第３のＭＯＳトランジスタのドレイン端子に反転出力端子と第１の負荷素子とが接続され、
    　前記第４のＭＯＳトランジスタのドレイン端子に正転出力端子と前記第２の負荷素子とが接続され、
    　前記第３のＭＯＳトランジスタのゲート端子には前記正転入力端子の信号よりも遅れて立ち上がる信号を入力し、また、前記第４のＭＯＳトランジスタのゲート端子には前記反転入力端子の信号よりも遅れて立ち上がる信号を入力したことを特徴とする差動スイッチ駆動回路。
  6. 　請求項５に記載の差動スイッチ駆動回路において、
    　前記第３のＭＯＳトランジスタのゲート端子には前記正転・反転入力端子に印加された信号を遅延した正転信号を印加し、
    　前記第４のＭＯＳトランジスタのゲート端子には前記正転・反転入力端子に印加された信号を遅延した反転信号を印加したことを特徴とする差動スイッチ駆動回路。
  7. 　請求項１に記載の差動スイッチ駆動回路において、
    　前記トランジスタ対は、
    　第１、２、３、４のＭＯＳトランジスタを有し、
    　前記第１のＭＯＳトランジスタのゲート端子に正転入力端子が接続されて、ドレイン端子に第３のＭＯＳトランジスタのソース端子が接続され、
    　前記第２のＭＯＳトランジスタのゲート端子に反転入力端子が接続されて、ドレイン端子に前記第４のＭＯＳトランジスタのソース端子が接続され、
    　前記第１及び第２のＭＯＳトランジスタのソース端子が共通接続されて、前記電流源が接続され、
    　前記第３のＭＯＳトランジスタのドレイン端子に反転出力端子と第１の負荷素子とが接続され、
    　前記第４のＭＯＳトランジスタのドレイン端子に正転出力端子と第２の負荷素子とが接続され、
    　前記第３のＭＯＳトランジスタのゲート端子には前記正転出力端子を介した信号を印加し、また、前記第４のＭＯＳトランジスタのゲート端子には前記反転出力端子を介した信号を印加したことを特徴とする差動スイッチ駆動回路。
  8. 　請求項１に記載の差動スイッチ駆動回路において、
    　前記トランジスタ対は、
    　第１、２、３、４、５、６のＭＯＳトランジスタを有し、
    　前記第１のＭＯＳトランジスタのゲート端子に正転入力端子が接続されて、ドレイン端子に前記第３及び第５のＭＯＳトランジスタのソース端子が接続され、
    　前記第２のＭＯＳトランジスタのゲート端子に反転入力端子が接続されて、ドレイン端子に前記第４及び第６のＭＯＳトランジスタのソース端子が接続され、
    　前記第１及び第２のＭＯＳトランジスタのソース端子が共通接続されて、前記電流源が接続され、
    　前記第３のＭＯＳトランジスタのドレイン端子に反転出力端子と第１の負荷素子とが接続され、
    　前記第４のＭＯＳトランジスタのドレイン端子に正転出力端子と第２の負荷素子とが接続されたことを特徴とする差動スイッチ駆動回路。
  9. 　請求項８に記載の差動スイッチ駆動回路において、
    　前記第５のＭＯＳトランジスタのゲート端子は前記反転入力端子に接続され、また、前記第６のＭＯＳトランジスタのゲート端子は前記正転入力端子に接続されたことを特徴とする差動スイッチ駆動回路。
  10. 　請求項１に記載の差動スイッチ駆動回路において、
    　前記トランジスタ対は、
    　第１、２、３、４のＭＯＳトランジスタを有し、
    　前記第１のＭＯＳトランジスタのゲート端子に正転入力端子を接続して、前記第２のＭＯＳトランジスタのゲート端子に反転入力端子を接続し、
    　前記第１及び第３のＭＯＳトランジスタのソース端子を共通接続し、かつ、ドレイン端子を共通接続し、前記ソース端子には第１の電流源を接続し、前記ドレイン端子には第１の負荷素子と反転出力端子を接続し、
    　前記第２及び第４のＭＯＳトランジスタのソース端子を共通接続し、かつ、ドレイン端子を共通接続し、前記ソース端子には第２の電流源を接続し、前記ドレイン端子には第２の負荷素子と正転出力端子を接続し、
    　前記第３のＭＯＳトランジスタのゲート端子には、前記正転入力端子に印加される信号よりも遅れて立ち上がる信号を入力し、また、前記第４のＭＯＳトランジスタのゲート端子には、前記反転入力端子に印加される信号よりも遅れて立ち上がる信号を入力したことを特徴とする差動スイッチ駆動回路。
  11. 　請求項１に記載の差動スイッチ駆動回路において、
    　前記トランジスタ対は、
    　第１、２、３、４、５、６のＭＯＳトランジスタを有し、
    　前記第１のＭＯＳトランジスタのゲート端子に正転入力端子を接続し、前記第２のＭＯＳトランジスタのゲート端子に反転入力端子を接続し、
    　前記第１、第３及び第５のＭＯＳトランジスタのソース端子を共通接続し、前記第１及び第３のＭＯＳトランジスタのドレイン端子を共通接続し、前記第１、第３及び第５のＭＯＳトランジスタのソース端子には第１の電流源を接続し、前記第１及び第３のＭＯＳトランジスタのドレイン端子には第１の負荷素子と反転出力端子を接続し、前記第３のＭＯＳトランジスタのゲート端子には、正転出力端子を介した信号を入力し、
    　前記第２、第４及び第６のＭＯＳトランジスタのソース端子を共通接続し、前記第２及び第４のＭＯＳトランジスタのドレイン端子を共通接続し、前記第２、第４及び第６のＭＯＳトランジスタのソース端子には第２の電流源を接続し、前記第２及び第４のＭＯＳトランジスタのドレイン端子には第２の負荷素子と前記正転出力端子を接続し、前記第４のＭＯＳトランジスタのゲート端子には、前記反転出力端子を介した信号を入力したことを特徴とする差動スイッチ駆動回路。
  12. 　電流源に各々の一端が接続された第１と第２のスイッチ素子を備えた差動スイッチ回路を駆動する差動スイッチ駆動回路であって、
    　第１の正転信号、第１の反転信号が与えられる第１の入力端子対、第２の正転信号、第２の反転信号が与えられる第２の入力端子対、電流源、前記第１と第２の入力端子対に印加される信号に応じてＮＡＮＤ論理及びＡＮＤ論理の信号が出力される出力端子対並びに前記出力端子対のそれぞれに接続された負荷素子を含む第１のカレントモードロジック回路と、
    　第１の正転信号、第１の反転信号が与えられる第１の入力端子対、第２の正転信号、第２の反転信号が与えられる第２の入力端子対、電流源、前記第１と第２の入力端子対に印加される信号に応じてＮＡＮＤ論理及びＡＮＤ論理の信号が出力される出力端子対並びに前記出力端子対のそれぞれに接続された負荷素子を含む第２のカレントモードロジック回路とを有し、
    　前記第１のカレントモードロジック回路の前記第２の入力端子対には前記第２のカレントモードロジック回路のＮＡＮＤ論理出力及びＡＮＤ論理出力を入力し、
    　前記第２のカレントモードロジック回路の前記第２の入力端子対には前記第１のカレントモードロジック回路のＮＡＮＤ論理出力及びＡＮＤ論理出力を入力し、
    　前記第１のカレントモードロジック回路の前記第１の入力端子対と前記第２のカレントモードロジック回路の前記第１の入力端子対にはそれぞれ逆相の差動入力信号を印加し、
    　前記第１のカレントモードロジック回路のＮＡＮＤ論理出力端子を反転出力端子とし、前記第２のカレントモードロジック回路のＮＡＮＤ論理出力端子を正転出力端子としたことを特徴とする差動スイッチ駆動回路。
  13. 　電流源に各々の一端が接続された第１と第２のスイッチ素子を備えた差動スイッチ回路を駆動する差動スイッチ駆動回路であって、
    　第１の正転信号、第１の反転信号が与えられる第１の入力端子対、第２の正転信号、第２の反転信号が与えられる第２の入力端子対、電流源、前記第１と第２の入力端子対に印加される信号に応じてＮＯＲ論理及びＯＲ論理の信号が出力される出力端子対並びに前記出力端子対のそれぞれに接続された負荷素子を含む第１のカレントモードロジック回路と、
    　第１の正転信号、第１の反転信号が与えられる第１の入力端子対、第２の正転信号、第２の反転信号が与えられる第２の入力端子対、電流源、前記第１と第２の入力端子対に印加される信号に応じてＮＯＲ論理及びＯＲ論理の信号が出力される出力端子対並びに前記出力端子対のそれぞれに接続された負荷素子を含む第２のカレントモードロジック回路とを有し、
    　前記第１のカレントモードロジック回路の前記第２の入力端子対には前記第２のカレントモードロジック回路のＮＯＲ論理出力及びＯＲ論理出力を入力し、
    　前記第２のカレントモードロジック回路の前記第２の入力端子対には前記第１のカレントモードロジック回路のＮＯＲ論理出力及びＯＲ論理出力を入力し、
    　前記第１のカレントモードロジック回路の前記第１の入力端子対と前記第２のカレントモードロジック回路の前記第１の入力端子対にはそれぞれ逆相の差動入力信号を印加し、
    　前記第１のカレントモードロジック回路のＮＯＲ論理出力端子を反転出力端子とし、前記第２のカレントモードロジック回路のＮＯＲ論理出力端子を正転出力端子としたことを特徴とする差動スイッチ駆動回路。
  14. 　請求項１に記載の差動スイッチ駆動回路において、
    　前記トランジスタ対の前記出力端子対にそれぞれ、バッファ回路を付加し、前記差動スイッチ回路を駆動することを特徴とする差動スイッチ駆動回路。
  15. 　請求項１に記載の差動スイッチ駆動回路において、
    　前記出力端子対にそれぞれ接続される第１と第２の負荷素子の他端を共通ノードに接続し、更に第３の負荷素子を接続し他端を電力供給端子に接続したことを特徴とする差動スイッチ駆動回路。
  16. 　デジタル信号をデコードするデコード回路と、複数の差動スイッチ回路と、その複数の差動スイッチ回路をそれぞれ駆動する差動スイッチ駆動回路とを有し、複数の差動スイッチ回路で各々選択された電流を加算しアナログ量を出力する電流ステアリング型デジタル・アナログ変換器において、
    　各差動スイッチ駆動回路は、前記デコード回路によりデコードされた信号を印加する正転・反転の入力端子と、正転・反転の出力端子と、前記反転・正転の出力端子にそれぞれ接続される第１と第２の負荷素子と、電流源とが接続される電流制御回路とを有し、前記電流制御回路によって前記正転・反転の入力端子に印加される入力信号に応じ、前記２つの負荷素子に流れる電流を制御し、差動スイッチ回路の入力端子対に接続されるそれぞれの差動スイッチ駆動回路の出力電圧が等しくなる点が、出力電圧の直流出力電圧範囲の中間電圧から実質的にシフトしたことを特徴とする電流ステアリング型デジタル・アナログ変換器。
  17. 　請求項１６記載の電流ステアリング型デジタル・アナログ変換器において、
    　前記複数の各差動スイッチ駆動回路は、電流源と、前記デコード回路の出力が入力される正転・反転の入力端子及び正転・反転の出力端子を有して共通接続部を前記電流源に接続したトランジスタ対とを備え、前記正転・反転の出力端子には、前記正転・反転の信号電圧に応じて、それぞれの値が略一定な２値の定常状態と前記２値間を遷移する過渡状態とを有した出力電圧を出力し、前記差動出力電圧の前記定常状態における前記負荷素子に流れる電流値の和が、前記過渡状態における前記負荷素子に流れる電流値の和と異なるように、前記トランジスタ対に流れる電流を制御することを特徴とする電流ステアリング型デジタル・アナログ変換器。
PCT/JP2011/006995 2011-06-23 2011-12-14 差動スイッチ駆動回路及び電流ステアリング型デジタル・アナログ変換器 WO2012176250A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201180071847.3A CN103620960A (zh) 2011-06-23 2011-12-14 差动开关驱动电路以及电流舵型数字/模拟变换器
US14/133,087 US20140104088A1 (en) 2011-06-23 2013-12-18 Differential switch drive circuit and current steering digital-to-analog converter

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2011139867 2011-06-23
JP2011-139867 2011-06-23

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US14/133,087 Continuation US20140104088A1 (en) 2011-06-23 2013-12-18 Differential switch drive circuit and current steering digital-to-analog converter

Publications (1)

Publication Number Publication Date
WO2012176250A1 true WO2012176250A1 (ja) 2012-12-27

Family

ID=47422132

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2011/006995 WO2012176250A1 (ja) 2011-06-23 2011-12-14 差動スイッチ駆動回路及び電流ステアリング型デジタル・アナログ変換器

Country Status (4)

Country Link
US (1) US20140104088A1 (ja)
JP (1) JPWO2012176250A1 (ja)
CN (1) CN103620960A (ja)
WO (1) WO2012176250A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021200415A1 (ja) * 2020-03-30 2021-10-07 ソニーセミコンダクタソリューションズ株式会社 コンパレータ及びアナログ－デジタル変換器

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014078909A (ja) * 2012-10-12 2014-05-01 Sony Corp Ｄ／ａ変換回路
US9819409B2 (en) * 2014-02-14 2017-11-14 Rafael Microelectronics, Inc. Integrated circuit chip for receiver collecting signals from satellites
CN104901717A (zh) * 2015-05-22 2015-09-09 万高(杭州)科技有限公司 一种兼容通信设备
CN107579729B (zh) * 2016-07-04 2021-11-26 瑞昱半导体股份有限公司 差动式开关电路
CN107872218B (zh) * 2016-09-22 2021-01-26 联发科技（新加坡）私人有限公司 电流模式逻辑电路
JP2019041346A (ja) * 2017-08-29 2019-03-14 セイコーエプソン株式会社 送信回路、集積回路装置及び電子機器
KR20190075203A (ko) * 2017-12-21 2019-07-01 에스케이하이닉스 주식회사 하이브리드 버퍼 회로
US10439631B1 (en) * 2018-12-27 2019-10-08 Texas Instruments Incorporated Radio-frequency digital-to-analog converter system
CN113726336B (zh) * 2021-09-03 2022-05-17 龙骧鑫睿(厦门)科技有限公司 一种适用于电流舵型dac中的低功耗电流源阵列

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006109191A (ja) * 2004-10-07 2006-04-20 Nec Engineering Ltd フリップフロップ回路
JP2006287305A (ja) * 2005-03-31 2006-10-19 Matsushita Electric Ind Co Ltd 電圧比較器

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2600619B2 (ja) * 1994-09-28 1997-04-16 日本電気株式会社 電流モード論理回路
US5703519A (en) * 1996-01-30 1997-12-30 Analog Devices, Inc. Drive circuit and method for controlling the cross point levels of a differential CMOS switch drive signal
US6731136B2 (en) * 2001-11-01 2004-05-04 Hewlett-Packard Development Company, L.P. Differential CMOS logic with dynamic bias
US6628220B2 (en) * 2002-01-31 2003-09-30 Raytheon Company Circuit for canceling thermal hysteresis in a current switch
US7154301B2 (en) * 2004-03-26 2006-12-26 Intel Corporation Apparatus and method for a low jitter predriver for differential output drivers
US6992608B2 (en) * 2004-04-13 2006-01-31 Texas Instruments Incorporated Current-steering digital-to-analog converter having a minimum charge injection latch
TW200828787A (en) * 2006-12-20 2008-07-01 Beyond Innovation Tech Co Ltd Switching system for reducing noise of output signal

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006109191A (ja) * 2004-10-07 2006-04-20 Nec Engineering Ltd フリップフロップ回路
JP2006287305A (ja) * 2005-03-31 2006-10-19 Matsushita Electric Ind Co Ltd 電圧比較器

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021200415A1 (ja) * 2020-03-30 2021-10-07 ソニーセミコンダクタソリューションズ株式会社 コンパレータ及びアナログ－デジタル変換器

Also Published As

Publication number Publication date
CN103620960A (zh) 2014-03-05
JPWO2012176250A1 (ja) 2015-02-23
US20140104088A1 (en) 2014-04-17

Similar Documents

Publication Publication Date Title
WO2012176250A1 (ja) 差動スイッチ駆動回路及び電流ステアリング型デジタル・アナログ変換器
US6977602B1 (en) Wide band digital to analog converters and methods, including converters with selectable impulse response
US6924668B2 (en) Differential to single-ended logic converter
EP2019487B1 (en) Switching circuitry
US8063808B2 (en) Multi-input operational amplifier circuit, digital/analog converter using same, and driver for display device using same
US7956785B2 (en) Return to zero digital to analog converter and converting method thereof
US6388477B1 (en) Switchable voltage follower and bridge driver using the same
US20110037511A1 (en) Multiple signal switching circuit, current switching cell circuit, latch circuit, current steering type dac, semiconductor integrated circuit, video device, and communication device
US5598095A (en) Switchable current source for digital-to-analog converter (DAC)
US7199742B2 (en) Digital-to-analog converter and related level shifter thereof
JP5161944B2 (ja) デジタル−アナログ変換器及び無線通信装置
US7973687B2 (en) Differential switch, D/A converter, semiconductor integrated circuit and communication apparatus
US6344815B2 (en) Digital-to-analog converter
US10944417B1 (en) Radio frequency DAC with improved linearity using shadow capacitor switching
US20120176263A1 (en) Current switch circuit and da converter
US9929741B1 (en) Control circuit for current switch of current DAC
US10425044B1 (en) Cancellation capacitor for aliasing and distortion improvement
US11265001B1 (en) RF DAC with low noise spectral density and mismatch spurs
US10771077B1 (en) Hybrid return-to-zero voltage-mode DAC driver
JP2013187678A (ja) 出力回路、出力回路の制御方法及び半導体装置
US20010045902A1 (en) Skewless differential switching scheme for current-mode digital-to-analog converters
US9871532B1 (en) Digital to-analog converters with non-binary weighted cell array
US11394393B1 (en) RF DAC with improved HD2 and cross-talk performance by shadow switching in bleeder path
Zhao et al. A 14-bit 1-GS/s DAC with a programmable interpolation filter in 65 nm CMOS
JP2000151408A (ja) 電流セル及びこれを用いたディジタル／アナログ変換器

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 11868419

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2013521308

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 11868419

Country of ref document: EP

Kind code of ref document: A1