CN101420223A - 差分发送器 - Google Patents

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Abstract

本发明提供了一种差分发送器，包括：控制电路，根据输入的信号产生控制信号；驱动器，根据控制电路所产生的控制信号在正输出端和负输出端产生差分信号，其中，所述驱动器包括：多个开关，根据控制电路所产生的控制信号闭合或断开；两组晶体管，包括第一组晶体管和第二组晶体管，基于所述多个开关的闭合或断开，第一组晶体管和第二组晶体管中的一组晶体管不工作，同时另一组晶体管组成自推挽电路；预驱动器，使组成自推挽电路的所述另一组晶体管导通，从而该组晶体管在正输出端和负输出端产生差分信号。该差分发送器在实现转换速率控制功能的同时，能够显著降低输出交叉电压随温度和工艺参数的波动。

Description

差分发送器
技术领域
本发明涉及集成电路中接口电路的发送器，更具体地讲，涉及一种适用于USB等采用差分信号通信的接口电路中的差分发送器。
背景技术
根据USB 1.1的要求，上升时间和下降时间要在4ns到20ns以内，因此要将转换速率(slew rate)控制在这一范围内。
图1是示出构成现有技术的差分发送器的电路图。如图1所示，该电路由发送逻辑和三态控制信号的三态控制逻辑部分、用于实现转换速率控制功能的转换速率预驱动器和用于驱动大负载的CMOS驱动器组成。较大尺寸的CMOS驱动管被分成三组。
当需要发送的DATA信号到达三态控制逻辑部分时，由转换速率预驱动器对信号进行处理，通过转换速率预驱动器中由四个传输门T1、T2、T3和T4构成的延时单元，控制每组CMOS驱动管逐次导通。具体地讲，当三态控制信号为0(此时，电路处于工作状态)且DATA信号为1时，转换速率预驱动器中的MP1截止，MN2到MN4迅速导通，分别将CMOS驱动器中的MND1、MND2和MND3的栅极拉至地电位，从而使MND1、MND2和MND3截止；预驱动器中的MP2、MP3和MP4迅速截止，导通的MN1(MN1的下拉信号)首先将CMOS驱动器中的MPD3的栅极拉至地电位，使MPD3导通，此后由于传输门T2和T1的延时作用，MN1的下拉信号到达MPD2和MPD1分别有一个和两个单位的延时，经过一个单位的延时，MPD2导通，再经过一个单位的延时，MPD1导通，从而使上拉电流逐渐增大，达到控制转换速率的目的。当DATA信号为0时，过程与上述过程类似。
所述电路虽然有效地解决了转换速率的控制问题，但是CMOS驱动管的上拉和下拉驱动能力的对称性随工艺和温度变化波动较差，当用在差分发送电路中时，两路的对称性差，输出交叉电压在各个CORNER(电路仿真术语，即，影响电路结果的环境变量，如温度、工艺条件等分别变化时可能产生的条件)下波动大，且由于对称性差的原因，交叉点波动中心偏离电源电压二分之一处，在很多应用中受到限制。
因此，需要这样一种差分发送器，该差分发送器在保证转换速率达到USB 1.1的要求的同时，能够显著降低输出交叉电压随温度和工艺参数的波动。
发明内容
本发明旨在实现转换速率控制功能的同时，能够显著降低输出交叉电压随温度和工艺参数的波动。
根据本发明的一方面，提供了一种差分发送器，包括：控制电路，根据输入的信号产生控制信号；驱动器，根据控制电路所产生的控制信号在正输出端和负输出端产生差分信号，其中，所述驱动器包括：多个开关，根据控制电路所产生的控制信号闭合或断开；两组晶体管，包括第一组晶体管和第二组晶体管，基于所述多个开关的闭合或断开，第一组晶体管和第二组晶体管中的一组晶体管不工作，同时另一组晶体管组成自推挽电路；预驱动器，使组成自推挽电路的所述另一组晶体管导通，从而该组晶体管在正输出端和负输出端产生差分信号。
根据本发明的另一方面，提供了一种产生差分信号的方法，该方法包括：控制电路根据输入的信号产生控制信号；开关根据控制电路产生的控制信号闭合或断开；基于开关的闭合或断开，第一组晶体管和第二组晶体管中的一组晶体管不工作，同时另一组晶体管组成自推挽电路；预驱动器使组成自推挽电路的所述另一组晶体管导通，从而该组晶体管在正输出端和负输出端产生差分信号。
附图说明
通过下面结合附图对示例性实施例进行的详细描述，本发明的上述和其它方面和特点将会变得更加清楚，其中：
图1是示出构成现有技术的差分发送器的电路图；
图2是示出根据本发明示例性实施例的差分发送器的框图；
图3示出根据本发明示例性实施例的图2中的控制电路的电路图；
图4是示出根据本发明示例性实施例的图2中的驱动器的电路图；
图5示出当输入的数据信号改变时，图4所示的电路中的开关根据控制电路输出的控制信号进行切换后所得到的图4所示电路的等效电路；
图6是用于解释根据本发明示例性实施例的差分发送器的输出电压交叉点稳定在电源电压的二分之一处的示图；
图7示出当输入的数据信号改变时，图4所示的电路中的开关根据控制电路输出的控制信号进行切换后所得到的图4所示电路的另一等效电路。
具体实施方式
下面将参照图2至图7来描述本发明的优选实施例。
图2是示出根据本发明示例性实施例的差分发送器的框图。参照图2，所述差分发送器100包括：控制电路110，根据输入端Din+、Din-上输入的数据信号和三态控制端OEN、SUS上输入的三态控制信号产生控制信号；驱动器120，根据从控制电路110输出的控制信号在输出端产生差分信号D+和D-。
图3示出根据本发明示例性实施例的图2中的控制电路110的电路图。如图3所示，控制电路110包括AND门111、115和117，OR门114和116，反相器112和113。控制电路110的输入为数据信号Din+、Din-以及三态控制信号OEN和SUS。AND门111对三态控制信号OEN和SUS执行AND运算，AND运算的结果经反相器112被分别输入到反相器113、AND门115和117。AND门115对反相器112的输出和数据信号Din+执行AND运算，产生控制信号DP_ENP，AND门117对反相器112的输出和数据信号Din-执行AND运算，产生控制信号DN_ENP。反相器112的输出经反相器113被分别输入到OR门114和116，OR门114对反相器113的输出和数据信号Din+执行OR运算，产生控制信号DP_ENN，OR门116对反相器113的输出和数据信号Din-执行OR运算，产生控制信号DN_ENN。
图4是示出根据本发明示例性实施例的图2中的驱动器120的电路图。
参照图4，驱动器120包括：多个开关K1至K12，根据控制电路110所产生的控制信号DP_ENP、DP_ENN、DN_ENP和DN_ENN闭合或断开；两组晶体管，包括第一组晶体管(PMOS晶体管MP1和NMOS晶体管MN2)和第二组晶体管(PMOS晶体管MP2和NMOS晶体管MN1)，基于所述多个开关K1至K12的闭合或断开，第一组晶体管和第二组晶体管中的一组晶体管不工作，同时另一组晶体管组成自推挽电路；预驱动器，使组成自推挽电路的所述另一组晶体管导通，从而该组晶体管分别在正输出端和负输出端产生差分信号D+和D-。
预驱动器包括一个PMOS晶体管MP3和一个NMOS晶体管MN3，并且预驱动器被两组晶体管共用。
预驱动器中的MP3的源极与电源连接，栅极与漏极连接，漏极经开关K5连接至MN1的栅极，经开关K6连接至负输出端，经开关K7连接至正输出端，经开关K8连接至MN2的栅极。预驱动器中的MN3的源极与地连接，栅极与漏极连接，漏极经开关K1连接至MP1的栅极，经开关K2连接至负输出端，经开关K3连接至正输出端，经开关K4连接至MP2的栅极。
第一组晶体管中的MP1的源极与电源连接，栅极分别经开关K9以及开关K1和K2连接至源极和负输出端，漏极连接至正输出端。
第一组晶体管中的MN2的源极与地连接，栅极分别经开关K12以及开关K8和K7连接至源极和正输出端，漏极连接至负输出端。
第二组晶体管中的MP2的源极与电源连接，栅极分别经开关K11以及开关K4和K3连接至源极和正输出端，漏极连接至负输出端。
第二组晶体管中的MN1的源极接地，栅极分别经开关K10以及开关K5和K6连接至源极和负输出端，漏极连接至正输出端。
开关K1和K2连接，开关K3和K4连接，开关K5和K6连接，开关K7和K8连接。
控制信号DP_ENP控制开关K9、K1、K2、K7、K8，控制信号DP_ENN控制开关K10，控制信号DN_ENP控制开关K11、K3、K4、K5、K6，控制信号DN_ENN控制开关K12。
以下参照图5来描述根据本发明示例性实施例的差分发送器100中的驱动器120的工作原理。
图5是示出当输入的数据信号改变时，图4所示的电路中的开关根据控制电路110输出的控制信号进行切换后所得到的图4所示电路的等效电路。图5所示的电路对应于图4的差分输出从逻辑“0”向逻辑“1”转换，其中，逻辑“0”对应于正输出端D+输出低电平，负输出端D-输出高电平；逻辑“1”对应于正输出端D+输出高电平，负输出端D-输出低电平。
参照图4，在输出端的输出为逻辑“0”(即，D+为低电平，D-为高电平)时输入的数据信号改变时，控制信号DP_ENN、DP_ENP、DN_ENN和DN_ENP改变状态，控制多个开关K1至K12进行切换，即，使开关K9、K12、K3至K6断开，并同时使开关K10、K11、K1、K2、K7和K8闭合，从而图4所示的电路等效为图5所示的电路。
图5所示的电路包括预驱动器MP3和MN3以及组成自推挽电路的一组晶体管MP1和MN2。
MP3的源极与电源连接，栅极与漏极连接，漏极连接至正输出端D+。MN3的源极与地连接，栅极与漏极连接，漏极连接至负输出端D-。
MP1的源极与电源连接，漏极连接至正输出端D+，栅极连接至负输出端D-。
MN2的源极与地连接，栅极连接至正输出端D+，漏极连接至负输出端D-。
在启动阶段，由于D+和D-分别为低电平和高电平，所以两路差分输出的驱动管MP1和MN2均处于截止状态，由预驱动器MP3和MN3分别对正输出端D+上的电容C1和负输出端D-上的电容C2进行小电流的充电和放电，该过程为启动过程或预充电过程。当电容C1的电压值与地的电压差超过MN2的阈值电压且电容C2的电压值与电源之间的电压差超过MP1的阈值电压时，MN2和MP1分别导通，电路进入自推挽过程。MP1和MN2在分别对负载电容C1和C2进行充电和放电的同时，也互相对对方的栅电容进行充电和放电，即，对对方的栅电压进行控制。在这一过程中，驱动管MP1和MN2的栅源电压随负载电容上电压的变化而变化，保证输出电流在这一过程中处于渐变状态，而不会出现瞬间的巨大变化。因而，达到了对转换速率进行控制的目的。
同时，在上述自推挽过程中，当由于温度或工艺条件的变化而引起PMOS晶体管MP1的充电速度和NMOS晶体管MN2的放电速度不一致时，电路自身可以进行矫正。例如，当MP1输出的充电电流偏大时，D+支路的负载电容C1上的电压变化快，这使得MN2的栅源电压提高快，MN2的输出电流相对于MP1的输出电流可以较快速的提高，最终达到动态平衡。通过这一过程，输出电压交叉点可以稳定在电源电压的二分之一处。
图6是用于解释根据本发明示例性实施例的差分发送器的输出电压交叉点稳定在电源电压的二分之一处的示图。
当电路上拉和下拉完全对称时，输出电压的交叉点必然在电源电压的二分之一处。然而，当由于环境变化及电路的原因而导致电路上拉PMOS管(例如，图5中的MP1)和下拉NMOS管(例如，图5中的MN2)不对称时，自推挽电路将进行调节。同时参照图5和图6，在T1阶段，由于MP1的栅极(MP1GATE)先于MN2的栅极(MN2GATE)变化，所以D+的上拉PMOS管MP1先于D-端的下拉NMOS管MN2导通，D+端先于D-端变化，这造成了不对称现象。此时，由于D+和D-同时控制对方驱动管的栅极，所以使得MN2的栅极将随D+快速变化，而MP1的栅极随D-较慢变化，从而使得MN2的输出电流的提升快于MP1，即图6中的T2阶段。最终，差分输出两路的速度一致，达到对称的T3阶段，输出电压交叉点仍为电源电压的二分之一。
图7示出当输入的数据信号改变时，图4所示的电路中的开关根据控制电路110输出的控制信号进行切换后所得到的图4所示电路的另一等效电路。图7所示的电路对应于图4的差分输出从逻辑“1”向逻辑“0”转换，其中，逻辑“1”对应于正输出端D+输出高电平，负输出端D-输出低电平；逻辑“0”对应于正输出端D+输出低电平，负输出端D-输出高电平。
参照图4，当输出端的输出为逻辑“1”(即，D+为高电平，D-为低电平)时输入的数据信号改变时，控制信号DP_ENN、DP_ENP、DN_ENN和DN_ENP改变状态，控制多个开关K1至K12进行切换，即，使开关K9、K12、K3至K6闭合，并同时使开关K10、K11、K1、K2、K7和K8断开，从而图4所示的电路等效为图7所示的电路。
图7所示的电路包括预驱动器MP3和MN3以及组成自推挽电路的另一组晶体管MP2和MN1。
如图7所示，MP3的源极与电源连接，栅极与漏极连接，漏极连接至负输出端D-。MN3的源极与地连接，栅极与漏极连接，漏极连接至正输出端D+。
MP2的源极与电源连接，漏极连接至负输出端D-，栅极连接至正输出端D+。
MN1的源极与地连接，栅极连接至负输出端D-，漏极连接至正输出端D+。
在启动阶段，由于D+和D-分别为高电平和低电平，所以两路差分输出的驱动管MP2和MN1均处于截止状态，由预驱动器MP3和MN3分别对负输出端D-上的电容C2和正输出端D+上的电容C1进行小电流的充电和放电，该过程为启动过程或预充电过程。当电容C2的电压值与地的电压差超过MN1的阈值电压且电容C1的电压值与电源之间的电压差超过MP2的阈值电压时，MN1和MP2分别导通，电路进入自推挽过程。MP2和MN1在分别对负载电容C2和C1进行充电和放电的同时，也互相对对方的栅电容进行充电和放电，即，对对方的栅电压进行控制。在这一过程中，驱动管MP2和MN1的栅源电压随负载电容上电压的变化而变化，保证输出电流在这一过程中处于渐变状态，而不会出现瞬间的巨大变化。因而，达到了对转换速率进行控制的目的。
同时，在上述自推挽过程中，当由于温度或工艺条件的变化而引起PMOS晶体管MP2的充电速度和NMOS晶体管MN1的放电速度不一致时，电路自身可以进行矫正。例如，当MP2输出的充电电流偏大时，D-支路的负载电容C2上的电压变化快，这使得MN1的栅源电压提高快，MN1的输出电流相对于MP2的输出电流可以较快速的提高，最终达到动态平衡。通过这一过程，输出电压交叉点可以稳定在电源电压的二分之一处。
下面的表1列出了根据本发明示例性实施例的差分发送器在USB典型应用条件(即，D+和D-带50pf电容(39欧姆串联电阻)，15K欧姆下拉电阻，D+带1.5K欧姆上拉电阻)的情况下在不同的电源电压下输出交叉电压的最大值、输出交叉电压的最小值、输出交叉电压波动以及波动中心与电源电压的二分之一(半电压)的偏离(相同条件下，采用图1所示的结构构成的差分发送器的输出交叉电压波动大于0.1V，且波动中心偏离半电压0.05V以上)。
表1
 
电源电压 3.0V 3.3V 3.6V
输出交叉电压的最大值 1.51289V 1.66311V 1.81398V
输出交叉电压的最小值 1.48886V 1.63983V 1.79188V
输出交叉电压波动 0.02403V 0.02328V 0.0221V
波动中心偏离半电压 0.000875V 0.00147V 0.00293V
从表1可以看出，根据本发明示例性实施例的差分发送器的输出交叉电压波动小，而且差分两路对称性好，输出交叉电压接近电源电压的二分之一。
如上所述，本发明的示例性实施例提供了一种差分发送器，该差分发送器在实现转换速率控制功能的同时，能够显著降低输出交叉电压随温度和工艺参数的波动。
尽管参照本发明的特定示例性实施例显示和描述了本发明，但是本领域的技术人员应该理解，在不脱离如权利要求及其等同物所限定的本发明的精神和范围的情况下，可以对其进行形式和细节的各种改变。

Claims (13)

1、一种差分发送器，包括：
控制电路，根据输入的信号产生控制信号；
驱动器，根据控制电路所产生的控制信号在正输出端和负输出端产生差分信号，
其中，所述驱动器包括：
多个开关，根据控制电路所产生的控制信号闭合或断开；
两组晶体管，包括第一组晶体管和第二组晶体管，基于所述多个开关的闭合或断开，第一组晶体管和第二组晶体管中的一组晶体管不工作，同时另一组晶体管组成自推挽电路；
预驱动器，使组成自推挽电路的所述另一组晶体管导通，从而该组晶体管在正输出端和负输出端产生差分信号。
2、如权利要求1所述的差分发送器，其中，每组晶体管包括两个掺杂类型不同的晶体管。
3、如权利要求2所述的差分发送器，其中，组成自推挽电路的所述另一组晶体管中的PMOS晶体管在对正输出端或负输出端上的负载电容充电的同时，对该组中的NMOS晶体管的栅电压进行控制，该组中的NMOS晶体管在对负输出端或正输出端上的负载电容放电的同时，对该组中的PMOS晶体管的栅电压进行控制。
4、如权利要求2所述的差分发送器，其中，组成自推挽电路的所述另一组晶体管中的PMOS晶体管在对正输出端或负输出端上的负载电容充电的同时，对该组中的NMOS晶体管的栅电容进行充电，该组中的NMOS晶体管在对负输出端或正输出端上的负载电容放电的同时，对该组中的PMOS晶体管的栅电容进行放电。
5、如权利要求2所述的差分发送器，其中，组成自推挽电路的所述另一组晶体管中的PMOS晶体管的源极与电源连接，漏极与正输出端或负输出端连接，栅极与该组中的NMOS晶体管的漏极连接，该组中的NMOS晶体管的源极与地连接，漏极与负输出端或正输出端连接，栅极与该组中的PMOS晶体管的漏极连接。
6、如权利要求2所述的差分发送器，其中，第一组晶体管包括第一PMOS晶体管和第一NMOS晶体管，第一PMOS晶体管的源极与电源连接，漏极与正输出端连接，栅极与源极之间接有第一开关，栅极与第一NMOS晶体管的漏极之间接有第二开关，第一NMOS管的源极与地连接，漏极与负输出端连接，栅极与源极之间接有第三开关，栅极与第一PMOS管的漏极之间接有第四开关；
第二组晶体管包括第二PMOS晶体管和第二NMOS晶体管，第二PMOS晶体管的源极与电源连接，漏极与负输出端连接，栅极与源极之间接有第五开关，栅极与第二NMOS晶体管的漏极之间接有第六开关，第二NMOS晶体管的源极与地连接，漏极与正输出端连接，栅极与源极之间接有第七开关，栅极与第二PMOS晶体管的漏极之间接有第八开关，
其中，第一开关至第八开关构成所述多个开关。
7、如权利要求6所述的差分发送器，其中，当第一开关、第三开关、第六开关和第八开关断开并且第二开关、第四开关、第五开关和第七开关闭合时，第二组晶体管不工作，第一组晶体管组成自推挽电路；
当第一开关、第三开关、第六开关和第八开关闭合并且第二开关、第四开关、第五开关和第七开关断开时，第一组晶体管不工作，第二组晶体管组成自推挽电路。
8、如权利要求1所述的差分发送器，其中，预驱动器包括一个PMOS晶体管和一个NMOS晶体管。
9、如权利要求8所述的差分发送器，其中，预驱动器通过对正输出端和负输出端上的负载电容进行预充电或预放电，使组成自推挽电路的所述另一组晶体管导通。
10、如权利要求8所述的差分发送器，其中，预驱动器被两组晶体管共用。
11、一种产生差分信号的方法，包括：
控制电路根据输入的信号产生控制信号；
开关根据控制电路产生的控制信号闭合或断开；
基于开关的闭合或断开，第一组晶体管和第二组晶体管中的一组晶体管不工作，同时另一组晶体管组成自推挽电路；
预驱动器使组成自推挽电路的所述另一组晶体管导通，从而该组晶体管在正输出端和负输出端产生差分信号。
12、如权利要求11所述的方法，其中，每组晶体管包括两个掺杂类型不同的晶体管。
13、如权利要求12所述的方法，其中，组成自推挽电路的所述另一组晶体管中的PMOS晶体管的源极与电源连接，漏极与正输出端或负输出端连接，栅极与该组中的NMOS晶体管的漏极连接，该组中的NMOS晶体管的源极与地连接，漏极与负输出端或正输出端连接，栅极与该组中的PMOS晶体管的漏极连接。
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