CN107346969A - 总线驱动器/线路驱动器 - Google Patents

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Abstract

本公开涉及总线驱动器/线路驱动器。提供总线驱动器，其能够承受施加到其输出端子的过电压，而不会使保护电路降低可由驱动器提供的电压摆幅。电路布置还允许使用具有良好导通状态电阻的晶体管和漏极‑源极电压的大容限。

Description

总线驱动器/线路驱动器
技术领域
本发明涉及在其输出节点处具有改进的防过压状态的保护的总线驱动器或线路驱动器。
背景技术
诸如RS485和RS232之类的数据通信标准已经被使用了很长时间并已经成熟。因此，仍然希望能够根据这些标准交换数据。RS485标准要求总线驱动器能够在54欧姆负载下驱动至少1.5伏的差分信号。RS 422标准要求总线驱动器能够在100欧姆负载上提供2伏单端信号。
总线驱动器可以并行连接到共享总线。因此，如果所连接的总线驱动程序不是相互抵触，则每个驱动器输出级都需要能够处于高阻抗状态。当多个驱动器连接到共享总线并且同时处于活动状态时，这种情况被称为“总线争用”。能够被置于高阻抗状态的驱动器通常被称为“三态驱动器”。
此外，总线驱动器还必须能够抵抗给定总线驱动器未上电的风险，而且已将电压施加到与驱动器连接的总线的风险。在这种情况下，驱动器不能从高阻抗状态退出，并且不得在总线驱动器的总线和电源轨之间或总线与驱动总线驱动器的组件的信号路径之间打开不受控制的电流流动路径。此外，总线驱动器必须能够抵抗在例如工业，航空电子，航海或汽车环境中关闭感性负载等可能发生的过电压事件。
附图说明
现在将仅通过参考附图的非限制性示例来描述本公开的实施例，其中：
图1是具有能够通过共享的两线总线通信的多个设备的CAN总线的电路图；
图2是已知总线驱动器电路的电路图；
图3是通常可用作CMOS制造工艺的一部分的横向MOSFET的横截面；
图4是对图2的驱动器电路进行修改以包括保护二极管的电路图；
图5a是通过垂直DMOS晶体管的横截面，图5b是横向DMOS晶体管的横截面；
图6是构成本公开的第一实施例的总线驱动器的电路图；
图7是适用于驱动图6所示电路的节点S1和S2的预驱动电路的电路图；
图8是适用于驱动图6所示的电路的节点S3和S4的预驱动器电路的电路图；和
图9是构成本公开的实施例的差分总线驱动器的电路图。。
具体实施方式
在本公开的第一方面，提供了一种线路驱动器/总线驱动器，其包括连接在输出节点与第一和第二电源轨之间的DMOS晶体管。晶体管背对背配置连接。
以背对背配置连接晶体管使得晶体管对的本征体二极管彼此相对，从而在输出节点处的电压超出电压范围的情况下抑制不受控制的电流流动由第一和第二电力轨限定。
在晶体管插入在输出节点和正电源轨之间的情况下，第一DMOS晶体管是P型DMOS晶体管，并且其漏极连接到输出节点，并且其栅极连接到第一控制模式以接收第一数据信号。第一DMOS晶体管的源极连接到作为P型DMOS晶体管的第二DMOS晶体管的源极。第二DMOS晶体管的漏极连接到第一(正)电源轨。第二DMOS晶体管的栅极连接到第二控制节点以接收用于使能缓冲器或将其置于高阻抗状态的第二控制信号。
优选地，第一电压限制部件连接在第一DMOS晶体管的源极和第一DMOS晶体管的栅极之间。还可以提供第二电压限制部件来限制第一和第二控制节点之间或者在第二控制节点和第二DMOS晶体管的源极之间的电压差。
优选地，总线驱动器还包括作为N型DMOS晶体管的第三和第四DMOS晶体管，其中晶体管串联连接在输出节点和第二电源轨之间，其可以被认为是负电源轨或当地的地面。第三DMOS晶体管的漏极连接到输出节点，其源极连接到第四DMOS晶体管的源极。第三DMOS晶体管的栅极连接到其可以接收数据信号的第三控制节点。第三电压限制部件连接在第三DMOS晶体管的源极和第三DMOS晶体管的栅极之间。第四DMOS晶体管的漏极连接到第二电源轨，即连接到负电源轨。第四DMOS晶体管的栅极连接到第四控制节点并且可操作地连接到电压限制部件，以便限制其相对于第四DMOS晶体管的第三控制节点或源极的电压偏移。
在一些实施例中，驱动器被提供为差分总线驱动器。在这种布置中，可以提供作为P型DMOS晶体管的第五DMOS晶体管，其漏极连接到第二输出节点，其栅极连接到第五控制端，其源极连接到第二DMOS晶体管的源极。第五电压限制部件可操作地连接在第五DMOS晶体管的栅极和源极之间。也提供了一种N型DMOS晶体管的第六晶体管，其漏极连接到第二输出节点，其源极连接到第四DMOS晶体管的源极。第六DMOS晶体管的栅极连接到第六控制节点，第六电压限制部件可操作地连接在第六DMOS晶体管的栅极和第六DMOS晶体管的源极之间。
通常需要多个设备能够彼此交换信息。这种布置在图1中示意性地示出，其中多个计算、数据获取、处理或致动器控制设备2.1,2.2,2.3至2.n连接到共享的双线总线4.总线可以是双线总线，其包括第一导体6和由终端电阻器9终止的第二导体8.设备2.1至2.n可以从总线接收数据，并通过接收机R和设备2.1所示的发射机T将数据放置到总线上。各种设备2.1至2.n之间的交互可以由总线通信协议控制。图1所示的布置可以例如是作为常用车辆总线的控制器局域网(CAN总线)的一部分。总线可以被认为表示连接到每个设备2.1至2.n的输出的负载，并且通常通过总线驱动器在这些设备和总线之间提供接口。总线驱动器通常集成在其各自的设备2.1至2.n中。
图2示意性地示出了简单的现有技术的总线驱动器的实施例。总线驱动器(总体上标示为20)包括串联布置在两个电源轨26和28之间的两个晶体管22和24。第一晶体管是P型器件，其源极连接到正电源轨，其漏极连接到第二晶体管24的漏极。作为N型器件的第二晶体管24的源极连接到负极或接地导轨28。由晶体管22和24的漏极之间的互连形成的节点30起作用作为输出节点。可以看出，如果晶体管22和24的栅极电压都较低，例如，靠近电源轨28，然后只有晶体管22导通，并且因此节点30实际上通过晶体管22连接到正电源轨26.类似地，如果晶体管22和24的栅极电压高，例如，接近电源轨26的电压，则只有晶体管24导通，并且因此节点30被下拉到电源轨28的电源电压。最后，如果晶体管22的栅极电压高，并且栅极电压晶体管24为低电平，则两个晶体管关断，节点30置于高阻抗状态。只要节点30处的电压总是位于节点26和28上的电压之间，则这是很好的。然而，对于包括连接到共享总线的多个设备的系统，这不能被保证，这是因为在其他设备被供电的同时，设备可能没有动力。这可能导致不受控制的电流流动路径打开其中一个电源轨。为了将本公开的教导放在上下文中，考虑为什么存在这样的问题是有用的。
图3示意性地示出了通常设置有CMOS制造工艺的横向晶体管。图3示出了通过P型器件的横截面，其中如本文所示，N型体区42可以在P型衬底44内形成为良好的P型扩散46和48形成为N型材料42以形成排水和源。可以在区域46和48中形成高掺杂区域(未示出)，以增强与金属触点50和52的欧姆连接。器件的上表面被电介质层60覆盖，并且在电介质层60上形成栅极62在漏极和源极区域46和48之间延伸。通常通过高掺杂N型区域54与N型层42连接，以便限定其电压，然后将层42连接到源极FET的端子50。这有助于使晶体管的导通状态更加可靠。如果我们假设为简单起见，区域48形成晶体管的漏极，并且区域46形成源极，则图3的晶体管将对应于图2中的晶体管22，并且源极将连接到最正电源导轨26和漏极将连接到输出节点。然而，图3所示的MOSFET的结构也产生了在某些情况下开启不可控导通路径的本征体二极管。二极管存在于漏极掺杂48和N型材料42之间，其中通过掺杂54制造源极S的导电路径以及从区域54到源极46的连接。因此，在图2所示的布置中，如果节点30通过一个二极管压降(在硅中大约为0.7伏特)变得比电源轨26更正，然后在节点30和电源轨道36之间产生电流。类似地，如果节点30降到电源轨28的电压以下，那么传导路径通过N型晶体管24断开，其中该导通路径与栅极电压无关。
在现有技术的系统中，可以通过在电源轨26和输出30之间的电流流动路径中包含两个另外的二极管23和25来防止这种不需要的电流，如图4所示，使得一个或另一个当节点30处的电压落在电源轨26和28的供电范围之外时，二极管的反向偏置。当该轨道26和28之间的电压差足以支持额外的二极管压降并且在“on”状态下的晶体管的下降仍然满足相关总线通信标准的要求。然而，这些二极管23和25中的每一个也降低了从输出节点的峰峰值电压摆幅。因此，将二极管23包括在与晶体管22相关联的高侧路径中将节点30处的最大输出电压降低约0.7或0.8伏特。类似地，在与晶体管24相关联的低侧路径中包括保护二极管25将节点30处的最小电压增加约0.7或0.8伏特。因此，可以看出，包含两个保护二极管23和25将从总线/线路驱动器的输出可用的电压摆幅减小大约1.5伏。
输出电压摆幅的这种减小与朝向较低和较低电源电压移动的趋势相冲突，以便减少电路内的耗散并且还具有更小的更快的晶体管。因此，如果图4所示类型的电路具有三伏电源，则节点30处的最大电压摆幅将在无负载条件下降低至约1.5伏，并且该摆动可随后通过相互作用而减小的驱动晶体管的导通电阻的电流。可以看出，在这种情况下，电路几乎不能满足RS485标准所需的1.5伏差分驱动电压，并且不能满足RS422标准所需的两伏摆幅。因此，需要省略现有技术实现中使用的串联二极管。
还要求总线驱动器内的晶体管在它们的导通状态漏极-源极电阻RDSon方面与它们消耗的区域相比具有良好的性能，并且它们可以处于关断状态下的漏极-源极电压状态不分解。识别为提供良好的导通状态电阻并且能够承受高的漏极到源极电压的晶体管配置是DMOS晶体管。DMOS晶体管可以在垂直和平面配置中获得，其中分别示于图5a和5b中。在所示的DMOS结构中，第一区被植入为相对细长的层，然后将另一相对掺杂的注入70注入到每个第一区中，以形成源和薄沟道72。该第一区有效地形成后栅，并且是连接到与源植入物70相同的金属化。栅极74在植入物70之间延伸。该结构产生具有低导通状态电阻的快速晶体管。然而，它也产生了在损坏发生之前只能经受相对低的栅极到源极电压差的器件。这是由于隔离栅极与半导体衬底的氧化层的薄度。栅极厚度的增加将增加在损坏发生之前可以承受的门到源电压，但是以器件的状态性能为代价。DMOS的背栅极其构造本质上是不可接近的，因此不能采取步骤来保护晶体管免受由于晶体管的内部配置的改变而的损坏。此外，与其他FET一样，当晶体管反向偏置时，DMOS晶体管在漏极和源极之间具有寄生二极管。
US 5,414,314公开了一种总线驱动器，其包括连接在正电源Vcc和输出节点“out”之间的两个P型晶体管，如该专利的图3所示。P型晶体管中的一个的漏极连接到Vcc，另一个P型晶体管的漏极连接到输出节点，源极在节点P1处连接在一起。
US 5,414,314在第3栏第34至50行教导，在高阻抗模式中，图3所示的“DE”信号为高，PG为高，NG为低。这会导致N16和P17被关闭，并且P15和N14被保持。结果，四个输出设备都具有Vgs＝0，导致它们全部关闭，无论输出电压是在电源电压之间还是在电源之上或之下。然而，具体地，US 5,414,314教导：“唯一的限制是器件的故障必须大于故障电压”。这使得该电路不适合用于硅场效应晶体管DMOS上的双扩散金属(尽管应该注意，“金属”通常是一些其他导体，例如掺杂硅)，其中发生击穿之前的最大栅极至源极电压发生通常为5伏或更小。例如，如果输出节点处的电压超过供电轨(或电源未接通)，则US 5,413,314的P11的本体体二极管将导通节点P1为高电平且接通P15。虽然这使得P10的Vgs保持低电平，但这仍然意味着P11和P15都经历了它们之间的全过电压状态，并且其Vgs可以上升到输出节点处的过压事件的全部幅度。这将破坏DMOS设备。关于N型晶体管N12，N13和N14，类似的分析。
US 5,414,314中的电路没有保护组件以将Vgs限制在可接受的水平。
图6是本公开的实施例的电路图，其中DMOS晶体管用于驱动电路中用于其功率处理，其能够承受漏极和源极之间的电压以及它们的低导通状态电阻，但是其中电路配置适于在输出节点上的电压超过电源轨的情况下保护晶体管免受过大的栅极至源极电压，这可能损坏晶体管的栅极。
在图6所示的布置中，作为P型DMOS晶体管的第一晶体管102与第二晶体管104串联连接，第二晶体管104也是正电源轨道106和第二晶体管104之间的P型DMOS晶体管104。与第一和第二晶体管102和104相关联的寄生二极管以虚线分别示出为部件102d和104d。第一晶体管102的漏极连接到输出节点110。晶体管102的源极连接到第二DMOS晶体管104的源极。第二晶体管104的漏极连接到电源轨106。电压(电流限制器件以电阻器112和114的形式提供，使得第一晶体管102的栅极连接到第一晶体管102的源极，并且第二晶体管104的栅极连接到源极。另外，作为N型DMOS晶体管的第三和第四晶体管122和124被串联提供在输出节点110和负电源轨126之间。第三DMOS晶体管122具有其漏极连接到输出节点110，其源极连接到第二N型DMOS晶体管124的源极。与第三和第四晶体管122和124相关联的寄生二极管以幻影显示作为部件122d和124d。电阻器132和134分别将第三和第四DMOS晶体管的栅极连接到由第三和第四DMOS晶体管的源极之间的连接形成的节点。因此，可以看出，电路的下半部分实际上是电路上半部分的反射镜，晶体管技术从P型切换到N型。
在使用中，第一晶体管102被提供有来自第一信号节点S1的数据信号，以便开/关晶体管，使得其起作用以将输出节点110拉至供电轨106或者是处于高阻态。第一晶体管102与有效地作为开关操作的第二DMOS晶体管104串联。可选地，第二晶体管可以与非常高阻抗的电阻器118并联。第二DMOS晶体管104由在节点S2处提供的第二控制信号驱动。信号可以用于将晶体管104切换到高导通状态，从而有效地实现输出级或者关断晶体管104。类似地，第三DMOS晶体管122接收来自第三信号节点S3的信号，其提供数据以控制晶体管，使得其处于高阻抗状态或者用于将节点110向下拉到电源轨136。因此晶体管122和102被驱动，使得只有其中一个在任何给定的时间在任何时间，并且它们都不在。第四晶体管124接收用于节点S4的控制信号，其用于将其置于低阻抗状态，从而有效地实现输出级，或者将其置于高阻抗状态以禁用输出驱动器。晶体管124可以与大值电阻器138并联，其提供足够的阻抗以使得电平台看起来好像处于三态高阻抗配置中，同时提供小的电流流动路径，使得在过电压事件之后，晶体管将返回到负轨电压。
例如，假设希望将节点110驱动到供应轨道106。第二晶体管104和第四晶体管124都被驱动到使能状态。因此，控制节点S2处的信号被保持为低电平，以便使晶体管104硬导通，而控制节点S4处的信号保持为高电平，以便切换晶体管124。晶体管102通过将节点S1处的电压置于低电压配置而被接通，并且类似地，通过将节点S3放置在低电压配置中来关闭第三晶体管122。
如果期望通过拖动节点110朝向供应轨道126上的Vss电压传输零点，则节点S1和S3将被采取到相对高的电压，即朝向供应轨道106的电压。
因此，可以看出，当驱动器处于动力配置中时，其作用是将节点110驱动到一个或另一个供电轨道，并且基本上没有电压在整个保护和三态装置形成的三态装置第二和第四晶体管。
在节点110处发生过电压的情况下，即，在电源线106处的电压超过电压，这是因为在总线上发生大的电压或由于供电轨道106没有建立，并且它可以是看到寄生二极管102d变为正向偏置并导通。然而，电流流动然后被截止的晶体管104以及其反向偏置的寄生二极管104d阻断。通过电阻器118的电流可忽略，因为它具有如此大的值。
如前所述，DMOS晶体管不能承受显着的栅源电压而不会产生损坏。因此，必须采取措施以防止晶体管损坏。这可以通过设计连接到节点S1，S2，S3和S4的驱动电路来实现，使得如果它们没有被主动地驱动以驱动它们各自的晶体管102，104，122和124，并且还通过提供在每个晶体管的栅极和该晶体管的源极之间延伸的限压部件。在图6中，电压限制部件通过第一晶体管102的栅极和第一晶体管102的源极之间的电阻器112提供。类似地，电阻器114在第二晶体管的栅极和源极之间延伸，电阻器132在第三晶体管122的栅极和源极和电阻器134在第四晶体管124的栅极和源极之间延伸。这些电阻器中的每一个允许在该晶体管的寄生二极管向前偏置的情况下非常少量的电流流动从而使得栅极电压在过压条件期间朝向源极电压漂浮。电压限制电阻112,114和132和134可以被其它部件代替，尽管需要注意平衡控制需求来限制栅极与源极之间的电压，同时通过允许晶体管导通而不打开电流流动路径。
为了使每个晶体管的栅极和源极之间的电压限制分量正确地执行它们的工作，第一至第六个节点应由预驱动器电路驱动，该预驱动器电路确保通过预驱动器电路不会发生电流在线路驱动电路的输出节点处的电压超过电源电压的情况下。换句话说，预驱动器电路允许栅极电压在相关联的电压限制部件的作用下跟随相应DMOS晶体管的源极电压。由于电压约束对于预驱动器电路来说不那么重要，所以选择一种选择是使用图4所示的配置形成预驱动器电路。然而，更有利的是，驱动电路内的P型晶体管可以使用图7所示类型的预驱动电路，其中P型晶体管150和N型晶体管160串联连接在电源轨Vdd和Vss与二极管162之间，插在晶体管150的漏极和漏极之间二极管162的阴极表示输出节点164。图7所示的电路的各个版本可用于在节点S1和S2处提供信号，晶体管150和160由控制信号驱动以适当的方式将驱动节点164低或高。对于图7所示的预驱动电路，不需要三态条件。类似地，图8所示的预驱动器电路还包括串联配置在电源轨Vdd之间的P型晶体管170和N型晶体管180和Vss。二极管182连接在晶体管170的漏极和晶体管180的漏极之间，但现在二极管182的阳极形成输出节点184。图8所示类型的电路适用于驱动电路节点S3和S4，与图7和8的每个电路中仅需要一个保护二极管162和182，因为电压威胁的方向现在有效地是单极的，因为线驱动器在图7或图8的输出节点110和预驱动器电路之间。
迄今为止描述的关于图6的驱动器是单端总线驱动器。图9示出了图6的电路的修改，以创建仅需要添加另外两个晶体管的差分总线驱动器。作为P型DMOS晶体管的第五晶体管202与其漏极连接，其漏极连接到第二输出节点210，其源极连接到第一和第二晶体管102和104的源极。第五电压限制部件212，用于电阻器形式的示例连接在第五晶体管202的栅极和源极之间。晶体管202的栅极连接到第五输入节点S5，其接收与第一数据节点S1处呈现的互补信号。作为N型DMOS晶体管的第六DMOS晶体管222的漏极连接到第二输出节点210，其源极连接到第三和第四晶体管122和124的源极。在该示例中，第六电压限制器件电阻器232的形式连接在第六晶体管的栅极和第六晶体管的源极之间。第六晶体管的栅极连接到节点S6，节点S6接收与节点S3处接收的数据信号互补的数据信号。
可以看出，这种电路类型比例如现有技术设计(例如US 5,414,314中描述的那样)使用更少的晶体管。
节点110和210可以与另外的静电和过电压保护相关联，例如如US8,816,389中所述。节点110和/或210处的输出驱动器可以连接到合适的总线，并且包含输出驱动器的集成电路还可以包含用于从总线接收数据的接收器。集成电路可以包括诸如传感器，数据处理器，驱动晶体管，一个或多个隔离器，诸如由Analog器件出售的基于变压器的隔离器的其它部件，以便提供低电压域和高电压域之间的隔离，以便以在单个集成电路(芯片级)封装内提供多种功能的系统片上应用程序中提供高级功能。
本文所述的装置可以在各种装置中实现。结合这样的装置的电子装置的例子可以包括高速信号处理芯片，功率调节器，存储芯片，存储器模块，光网络或其他通信网络的电路以及磁盘驱动器电路。可并入这种电子产品的产品包括但不限于消费电子产品，消费电子产品的部件，电子测试设备等。消费电子产品可以包括但不限于移动电话，蜂窝基站，电话机，电视机，计算机显示器，计算机，手持式计算机，个人数字助理(PDA)，微波炉，冰箱，立体声系统，DVD播放器，CD播放器，MP3播放器，收音机，摄像机，相机，数码相机，便携式存储芯片，洗衣机，烘干机，洗衣机/烘干机，复印机，传真机，扫描仪，多功能外围设备等此外，电子设备可以包括未完成的产品。驱动也可能被包括在工业和汽车数据网络中。
虽然已经明确描述了各种实施例，但是对于本领域普通技术人员显而易见的包括不提供本文所阐述的所有特征和优点的实施例的其他实施例也在本公开的范围内。此外，可以组合上述各种实施例以提供其他实施例。此外，在一个实施例的上下文中示出的某些特征也可以并入其它实施例中。
这里提出的权利要求是适用于在美国专利商标局提交的单依赖格式。然而，为了避免对允许多重依赖性声称的司法管辖区的疑问，每项权利要求将被假定为依赖于前述相同类型的权利要求，除非这在技术上是不可行的。

Claims (20)

1.一种三态线驱动器，包括串联耦合在输出节点和电源之间的第一和第二DMOS晶体管，其中第一和第二DMOS晶体管的源极可操作地彼此连接。
2.如权利要求1所述的三态线驱动器，还包括连接在所述第一DMOS晶体管的源极和所述第一DMOS晶体管的栅极之间的限压器。
3.根据权利要求1所述的三态线驱动器，还包括连接在所述第二DMOS晶体管的源极和所述第二DMOS晶体管的栅极之间的限压器。
4.根据权利要求1所述的三态线驱动器，其中，所述电源提供正电源或者是正电源轨，并且所述第一DMOS晶体管和所述第二DMOS晶体管是P型DMOS晶体管。
5.根据权利要求1所述的三态线驱动器，其中，所述电源提供负电源，或者是负电源轨或者是本地接地，并且所述第一DMOS晶体管和所述第二DMOS晶体管是N型DMOS晶体管。
6.根据权利要求1所述的三态线驱动器，还包括串联连接在所述输出节点和接地或负电源之间的第三和第四DMOS晶体管，并且其中所述第三和第四DMOS晶体管的源极连接在一起。
7.根据权利要求6所述的三态驱动器，还包括连接在所述第三DMOS晶体管的源极和所述第三DMOS晶体管的栅极之间的限压器。
8.根据权利要求1所述的三状态驱动器，其中，所述第一和第二DMOS晶体管的源极通过高阻抗路径或单向电流流动装置连接到合适的电源电压。
9.根据权利要求8所述的三态驱动器，其中，所述第一和第二DMOS晶体管的源极连接到所述正电源轨电压。
10.根据权利要求1所述的三态驱动器，其中，所述限压器是电阻器。
11.一种单端总线驱动器，包括如权利要求6所述的驱动器。
12.一种三态差分总线驱动器，包括如权利要求5所述的三态线驱动器，并且还包括第五晶体管和第六晶体管，其中，所述第五晶体管是P型DMOS晶体管，其源极可操作地连接到源极，其漏极连接到第二输出节点，并且其栅极连接到第五输入节点；
第六晶体管是其源极连接到第四晶体管的源极的N型DMOS晶体管，其漏极连接到第二输出节点，并且其栅极连接到第六输入节点，并且其中每个晶体管具有相应的电压限制部件在其栅极和源极之间限制晶体管的栅极源极电压。
13.一种差分三态缓冲器，包括第一至第六DMOS晶体管，其中：
第一和第三晶体管的漏极连接到第一输出节点；
第五和第六晶体管的漏极连接到第二输出节点；
第二晶体管的漏极连接到正电源轨；
第四晶体管的漏极连接到负电源轨；
第一、第二和第五晶体管的源极连接到第一共享节点；
第三、第四和第六晶体管的源极连接到第二共享节点，其通过单向电流流动装置或具有相对较大值的第二阻抗连接到管芯的基板或负电源轨；和
每个晶体管与相应的栅极到源极电压限制部件相关联，并且其中第一至第三晶体管是P型晶体管，第四至第六晶体管是N型晶体管。
14.根据权利要求1所述的总线驱动器，包括预驱动器电路，所述预驱动器电路包括第一晶体管和二极管，其中，所述二极管与所述第一晶体管串联设置，并且被配置为阻止电流通过主体二极管和晶体管响应于单极威胁电压落在电源电压之外。
15.根据权利要求14所述的总线驱动器，其中，所述预驱动器包括与所述电源之间的第一和第二晶体管，并且所述二极管连接在所述第一和第二晶体管的漏极之间。
16.一种包括如权利要求1所述的总线驱动器的集成电路。
17.根据权利要求16所述的集成电路，还包括连接到所述输出节点的用于接收数据的接收器。
18.根据权利要求16所述的集成电路，其中，所述驱动器适于根据RS485或RS232驱动。
19.根据权利要求13所述的差分三态驱动器，其中，所述第一共享节点通过单向电流流动装置和/或具有相对较高值的第一阻抗连接到所述正供电轨。
20.根据权利要求1所述的三态线驱动器，其中，选择所述DMOS晶体管以承受大于表示所述输出节点处的最大允许电压的第一值的漏极-源极电压，以及所述栅极源极击穿电压DMOS晶体管是第一个值。
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