KR20110125597A - 버퍼 회로 - Google Patents

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KR20110125597A
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요시아키 이토
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 슬루 레이트(Slew Rate)가 높은 버퍼 회로를 제공한다.
단극성의 복수의 트랜지스터와 용량 소자를 갖고, 상기 버퍼 회로의 이득(利得)이 상기 복수의 트랜지스터의 모든 이득에 의하여 결정되는 구성으로 한 버퍼 회로를 제공한다. 구동 능력이 높고, 또 고주파에 있어서의 이득이 높은 버퍼 회로를 얻을 수 있다. 이와 같은 버퍼 회로는 슬루 레이트도 높다. 상기 버퍼 회로를 구성하는 단극성의 복수의 트랜지스터는 P형 트랜지스터라도 좋고, N형 트랜지스터라도 좋다.

Description

버퍼 회로{BUFFER CIRCUIT}
본 발명은 버퍼 회로와 상기 버퍼 회로를 응용한 장치, 전자 기기 등에 관한 것이다.
근년, 액정 표시 장치나 발광 장치 등의 표시 장치가 널리 보급되고 있다. 한편, 정보화 사회의 도래(到來)에 따라, 취급되는 정보의 절대량(絶對量)이 비약적으로 증가하고, 기억 장치 등의 개발도 진행되고 있다.
이와 같은 표시 장치나 기억 장치에는, 복수의 트랜지스터가 매트릭스 상태로 배치된다. 매트릭스 상태로 배치된 복수의 트랜지스터는, 주사선에 의하여 제어되고, 신호선에 의하여 데이터가 공급된다. 또한, 이와 같은 동일 기판 위에 형성된 트랜지스터는, 생산성의 관점에서, 동일 극성(단극성)인 것이 바람직하다.
이와 같은 트랜지스터가 매트릭스 상태로 배치된 기판 위에 있어서, 주사선에 공급되는 신호는 시프트 레지스터 회로(예를 들어, 특허 문헌 1)나 버퍼 회로로부터 공급된다.
그러나, 종래의 단극성의 버퍼 회로(예를 들어, 도 2에 도시하는 버퍼 회로)에 형성되는 소스 및 드레인 중 한쪽이 출력부에 접속되고, 소스 및 드레인 중 다른 쪽이 전원선(N형 트랜지스터인 경우는 고전위 측의 전원선 Vdd, P형 트랜지스터인 경우는 저전위 측의 전원선 Vss)에 접속된 트랜지스터는, 상기 트랜지스터 자체의 이득(利得)을 증대시키면, 버퍼 회로로서의 이득을 감소시키는 방향으로 작용한다.
또한, 버퍼 회로의 이득을 확보하기 위해서 이 트랜지스터의 사이즈를 충분히 크게 할 수 없고, 이 트랜지스터로부터 흐르는 전류값에 의하여 출력부의 전압의 슬루 레이트(Slew Rate)가 결정되기 때문에, 슬루 레이트를 향상시키는 것이 어렵다는 문제가 있다.
또한, 본 명세서에 있어서, “슬루 레이트(Slew Rate)”란, 출력 전압을 상승(N형 트랜지스터) 또는 하강(P형 트랜지스터)시키기 위해서 걸린 시간으로 나눈 값을 가리키고, “상승 특성”(N형 트랜지스터) 또는 “하강 특성”(P형 트랜지스터)이라고도 불린다.
일본국 특개2004-260788호 공보
본 발명의 일 형태는, 슬루 레이트가 높은 버퍼 회로를 제공하는 것을 과제로 한다.
또한, 이와 같은 슬루 레이트가 높은 버퍼 회로를 동일 극성의 트랜지스터로 구성하는 것을 과제로 한다. 버퍼 회로 내에서의 트랜지스터를 동일 극성(N형 트랜지스터 또는 P형 트랜지스터)으로 함으로써, 간략한 공정에 의하여 제작할 수 있고, 생산성이 높아지기 때문이다.
그리고, 상기 과제를 해결할 수 있는 버퍼 회로를 구성하는 데에, 가능한 한 단순한 구성으로 하고, 버퍼 회로가 차지하는 면적을 작게 하는 것도 과제로 한다.
본 발명의 일 형태에서는, 버퍼 회로의 슬루 레이트를 높이기 위해서 구동 능력을 향상시키고, 고주파 성분의 이득을 향상시킨다.
본 발명의 일 형태인 버퍼 회로는, 적어도 복수의 트랜지스터와 용량 소자를 갖고, 상기 버퍼 회로의 이득이 상기 복수의 트랜지스터의 모든 이득에 의하여 결정되는 것을 특징으로 한다.
본 발명의 일 형태인 버퍼 회로는, 제 1 트랜지스터 내지 제 6 트랜지스터, 용량 소자, 입력부 및 출력부를 갖고, 제 1 트랜지스터의 제 1 단자 및 제 1 트랜지스터의 제 3 단자는 고전위 측의 전원선에 접속되고, 제 1 트랜지스터의 제 2 단자는 제 2 트랜지스터의 제 1 단자 및 제 3 트랜지스터의 제 3 단자에 접속되고, 제 2 트랜지스터의 제 2 단자는 저전위 측의 전원선에 접속되고, 제 2 트랜지스터의 제 3 단자는 버퍼 회로의 입력부에 접속되고, 제 3 트랜지스터의 제 1 단자는 고전위 측의 전원선에 접속되고, 제 3 트랜지스터의 제 2 단자는 제 4 트랜지스터의 제 1 단자 및 제 5 트랜지스터의 제 3 단자에 접속되고, 제 4 트랜지스터의 제 2 단자는 저전위 측의 전원선에 접속되고, 제 4 트랜지스터의 제 3 단자는 버퍼 회로의 입력부에 접속되고, 제 5 트랜지스터의 제 1 단자는 고전위 측의 전원선에 접속되고, 제 5 트랜지스터의 제 2 단자는 제 6 트랜지스터의 제 1 단자 및 버퍼 회로의 출력부에 접속되고, 제 6 트랜지스터의 제 2 단자는 저전위 측의 전원선에 접속되고, 제 6 트랜지스터의 제 3 단자는 버퍼 회로의 입력부에 접속되고, 상기 제 1 트랜지스터의 제 2 단자는 용량 소자를 통하여 버퍼 회로의 출력부에 접속되고, 상기 제 1 트랜지스터 내지 상기 제 6 트랜지스터는 모두 N형 트랜지스터이다.
상기 구성의 버퍼 회로에 있어서, 상기 제 1 트랜지스터 내지 상기 제 6 트랜지스터는 모두 산화물 반도체로 형성되는 것이 바람직하다.
본 발명의 일 형태인 버퍼 회로는, 제 1 트랜지스터 내지 제 6 트랜지스터, 용량 소자, 입력부 및 출력부를 갖고, 제 1 트랜지스터의 제 1 단자는 고전위 측의 전원선에 접속되고, 제 1 트랜지스터의 제 2 단자는 제 2 트랜지스터의 제 1 단자 및 제 4 트랜지스터의 제 3 단자에 접속되고, 제 1 트랜지스터의 제 3 단자는 버퍼 회로의 입력부에 접속되고, 제 2 트랜지스터의 제 2 단자 및 제 2 트랜지스터의 제 3 단자는 저전위 측의 전원선에 접속되고, 제 3 트랜지스터의 제 1 단자는 고전위 측의 전원선에 접속되고, 제 3 트랜지스터의 제 2 단자는 제 4 트랜지스터의 제 1 단자 및 제 6 트랜지스터의 제 3 단자에 접속되고, 제 3 트랜지스터의 제 3 단자는 버퍼 회로의 입력부에 접속되고, 제 4 트랜지스터의 제 2 단자는 저전위 측의 전원선에 접속되고, 제 5 트랜지스터의 제 1 단자는 고전위 측의 전원선에 접속되고, 제 5 트랜지스터의 제 2 단자는 제 6 트랜지스터의 제 1 단자 및 버퍼 회로의 출력부에 접속되고, 제 5 트랜지스터의 제 3 단자는 버퍼 회로의 입력부에 접속되고, 제 6 트랜지스터의 제 2 단자는 저전위 측의 전원선에 접속되고, 상기 제 1 트랜지스터의 제 2 단자는 용량 소자를 통하여 버퍼 회로의 출력부에 접속되고, 상기 제 1 트랜지스터 내지 상기 제 6 트랜지스터는 모두 P형 트랜지스터이다.
또한, 본 명세서에 있어서 “제 1 단자”는 소스 및 드레인 중의 한쪽을 가리키고, “제 2 단자”는 소스 및 드레인 중의 다른 쪽을 가리킨다. 그리고, “제 3 단자”는 게이트를 가리킨다.
또한, 본 명세서에 있어서, “이득”은 입력 전압에 대한 출력 전압의 비율이다.
또한, 본 명세서에 있어서, “구동 능력”은 출력 부하에 전류를 출력하는 능력이다.
또한, 본 명세서에 있어서, “N형 트랜지스터”란, 게이트 전압(소스의 전위에 대한 게이트의 전위)이 임계값 전압보다 높은 경우에 온(ON)하는 트랜지스터 모두를 가리킨다. “P형 트랜지스터”란, 게이트 전압(소스의 전위에 대한 게이트의 전위)이 임계값 전압보다 낮은 경우에 온하는 트랜지스터 모두를 가리킨다. 따라서, “N형” 또는 “P형”이라는 호칭(呼稱)은 상기에서 정의(定義)한 사항 이외의 사항을 한정하는 것이 아니다.
또한, 여기서 슬루 레이트는, 상기 이득과 상기 구동 능력에 의하여 결정되는 것이다. 이득이 크더라도 구동 능력이 낮은 경우, 출력 부하(용량 소자)에 충전하기 위해서 시간이 걸린다. 한편, 구동 능력이 높고 이득이 작은 경우에는, 최종단(最終段)의 트랜지스터의 Vgs를 충분히 크게 하기 위해서 시간이 걸리고, 높은 구동 능력을 발휘할 때까지 시간이 더 걸린다. 따라서, 슬루 레이트를 향상시키기 위해서는, 이득을 증대시키고, 또 구동 능력을 충분히 높게 한다.
구동 능력이 높고, 고주파 성분에 있어서의 이득이 큰 버퍼 회로를 얻을 수 있다. 이와 같은 버퍼 회로는 슬루 레이트도 높다.
또한, 이와 같은 슬루 레이트가 높은 버퍼 회로를 동일 극성의 트랜지스터로 구성할 수 있기 때문에, 간략한 공정에 의하여 제작할 수 있다. 바꾸어 말하면, 종래는 어려웠던 동일 극성의 트랜지스터만으로 구성되는 버퍼 회로의 슬루 레이트를 향상시킬 수 있다.
그리고, 상기 효과를 갖는 버퍼 회로를 가능한 한 단순한 구성으로 하고, 버퍼 회로가 차지하는 면적을 작게 할 수도 있다.
도 1은 본 발명의 일 형태인 실시형태 1의 버퍼 회로를 도시하는 도면.
도 2는 일례로서의 버퍼 회로를 도시하는 도면.
도 3은 일례로서의 버퍼 회로를 도시하는 도면.
도 4는 본 발명의 일 형태인 실시형태 2의 버퍼 회로를 도시하는 도면.
이하에서는, 본 발명의 실시형태에 대해서 도면을 사용하여 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 형태 및 상세한 사항은 본 발명의 취지 및 범위에서 벗어남이 없이 다양하게 변경될 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
(실시형태 1)
본 실시형태에서는, N형 트랜지스터를 사용하여 구성된 본 발명의 일 형태인 버퍼 회로에 대해서 설명한다.
도 1은 본 발명의 일 형태인 버퍼 회로(100)를 도시하는 도면이다.
도 1에 도시하는 버퍼 회로(100)는, 제 1 트랜지스터 내지 제 6 트랜지스터, 용량 소자, 입력부 및 출력부를 갖고, 제 1 트랜지스터(101)에서는, 제 1 단자 및 제 3 단자가 고전위 측의 전원선 Vdd에 접속되고, 제 2 단자가 제 2 트랜지스터(102)의 제 1 단자 및 제 3 트랜지스터(103)의 제 3 단자에 접속되고, 제 2 트랜지스터(102)에서는 제 2 단자가 저전위 측의 전원선 Vss에 접속되고, 제 3 단자가 버퍼 회로(100)의 입력부 Vin에 접속되고, 제 3 트랜지스터(103)에서는, 제 1 단자가 고전위 측의 전원선 Vdd에 접속되고, 제 2 단자가 제 4 트랜지스터(104)의 제 1 단자 및 제 5 트랜지스터(105)의 제 3 단자에 접속되고, 제 4 트랜지스터(104)에서는 제 2 단자가 저전위 측의 전원선 Vss에 접속되고, 제 3 단자가 버퍼 회로(100)의 입력부 Vin에 접속되고, 제 5 트랜지스터(105)에서는, 제 1 단자가 고전위 측의 전원선 Vdd에 접속되고, 제 2 단자가 제 6 트랜지스터(106)의 제 1 단자 및 버퍼 회로(100)의 출력부 Vout에 접속되고, 제 6 트랜지스터(106)에서는, 제 2 단자가 저전위 측의 전원선 Vss에 접속되고, 제 3 단자가 버퍼 회로(100)의 출력부 Vin에 접속되고, 제 1 트랜지스터(101)의 제 2 단자는 용량 소자(107)를 통하여 출력부 Vout에 접속된다.
도 1에 도시하는 버퍼 회로(100)는, 구동 능력이 높고, 고주파 성분의 이득을 크게 할 수 있다. 또한, 도 1에 도시하는 버퍼 회로는 슬루 레이트도 높다. 또한, 도 1에 도시하는 버퍼 회로(100)는, 동일 극성의 트랜지스터로 구성할 수 있기 때문에, 간략한 공정에 의하여 제작할 수 있다. 바꾸어 말하면, 종래는 어려웠던 동일 극성의 트랜지스터만으로 구성되는 버퍼 회로의 슬루 레이트를 향상시킬 수 있다. 그리고, 6개의 트랜지스터와 1개의 용량 소자로 구성할 수 있기 때문에, 버퍼 회로가 차지하는 면적은 작다.
여기서, 제 1 트랜지스터(101)의 이득을 g1, 제 2 트랜지스터(102)의 이득을 g2, 제 3 트랜지스터(103)의 이득을 g3, 제 4 트랜지스터(104)의 이득을 g4, 제 5 트랜지스터(105)의 이득을 g5, 제 6 트랜지스터(106)의 이득을 g6, 입력 신호의 각주파수(angular frequency)를 s(=2πf (f는 주파수)), 용량 소자(107)의 정전 용량을 C로 나타내면, 도 1에서 도시하는 버퍼 회로(100)의 이득은 이하의 수학식 1로 나타내어진다.
[수학식 1]
Figure pat00001
즉, 고주파 성분에서는 s가 매우 크기 때문에(g1, g5<<sC), 1/s=0으로 하면, 고주파 성분의 이득은 이하의 수학식 2로 나타내어진다.
[수학식 2]
Figure pat00002
그리고, 저주파 성분에서는, s가 매우 작기 때문에(g1, g5>>sC), s=0으로 하면, 저주파 성분의 이득은 이하의 수학식 3으로 나타내어진다.
[수학식 3]
Figure pat00003
여기서, 상기 수학식 1은 다음과 같이 도출(導出)된다. 제 1 트랜지스터(101)의 제 1 단자와 제 2 단자 사이에 흐르는 전류를 I1로 하고, 제 3 트랜지스터(103)의 제 1 단자와 제 2 단자 사이에 흐르는 전류를 I3으로 하고, 제 5 트랜지스터(105)의 제 1 단자와 제 2 단자 사이에 흐르는 전류를 I5로 하고, 용량 소자(107)의 한쪽 전극과 다른 쪽 전극 사이에 흐르는 전류를 I7로 하면, 이들은 이하의 수학식 4 내지 수학식 7로 나타내어진다.
[수학식 4]
Figure pat00004
[수학식 5]
Figure pat00005
[수학식 6]
Figure pat00006
[수학식 7]
Figure pat00007
또한, 여기서 Va는 제 3 트랜지스터(103)의 제 3 단자에 접속된 노드의 전위이고, Vb는 제 5 트랜지스터(105)의 제 3 단자에 접속된 노드의 전위이다. 상기 수학식 4 내지 수학식 7을 Va와 Vb를 포함하지 않도록 풂으로써 상기 수학식 1이 도출된다.
도 1에 도시하는 버퍼 회로(100)를 사용함으로써, 고주파 성분의 이득을 크게 할 수 있다. 이것은, 제 5 트랜지스터(105)의 이득을 크게 함으로써, 고주파 성분에 있어서 버퍼 회로(100)의 이득을 증대시키기 때문이다.
여기서, 본 발명의 일 형태인 도 1에 도시하는 버퍼 회로의 기술적 특징을 설명하기 위해서 다른 버퍼 회로에 대해서 검토한다.
도 2는 버퍼 회로(200)를 도시하는 도면이다.
도 2에 도시하는 버퍼 회로(200)는, 제 1 트랜지스터 내지 제 4 트랜지스터, 용량 소자, 입력부 및 출력부를 갖고, 제 1 트랜지스터(201)에서는 제 1 단자 및 제 3 단자가 고전위 측의 전원선 Vdd에 접속되고, 제 2 단자가 제 2 트랜지스터(202)의 제 1 단자 및 제 3 트랜지스터(203)의 제 3 단자에 접속되고, 제 2 트랜지스터(202)에서는, 제 2 단자가 저전위 측의 전원선 Vss에 접속되고, 제 3 단자가 버퍼 회로(200)의 입력부 Vin에 접속되고, 제 3 트랜지스터(203)에서는 제 1 단자가 고전위 측의 전원선 Vdd에 접속되고, 제 2 단자가 제 4 트랜지스터(204)의 제 1 단자와 버퍼 회로(200)의 출력부 Vout에 접속되고, 제 4 트랜지스터(204)에서는, 제 2 단자가 저전위 측의 전원선 Vss에 접속되고, 제 3 단자가 버퍼 회로(200)의 입력부 Vin에 접속되고, 제 1 트랜지스터(201)의 제 2 단자는 용량 소자(207)를 통하여 출력부 Vout에 접속된다.
여기서, 제 1 트랜지스터(201)의 이득을 g1, 제 2 트랜지스터(202)의 이득을 g2, 제 3 트랜지스터(203)의 이득을 g3, 제 4 트랜지스터(204)의 이득을 g4, 입력 신호의 각주파수를 s(=2πf (f는 주파수)), 용량 소자(207)의 정전 용량을 C로 나타내면, 도 2에 도시하는 버퍼 회로(200)의 이득은 이하의 수학식 8로 나타내어진다.
[수학식 8]
Figure pat00008
즉, 고주파 성분에서는 s가 매우 크기 때문에(g1, g3<<sC), 1/s=0으로 하면, 고주파 성분의 이득은 이하의 수학식 9로 나타내어진다.
[수학식 9]
Figure pat00009
그리고, 저주파 성분에서는 s가 매우 작기 때문에(g1, g3>>sC), s=0으로 하면, 저주파 성분의 이득은 이하의 수학식 10으로 나타내어진다.
[수학식 10]
Figure pat00010
상기 수학식 9에는 제 3 트랜지스터(203)의 이득이 포함되지 않고, 도 2의 버퍼 회로(200)에서는, 제 3 트랜지스터(203)의 이득이 고주파 성분의 이득의 증대에 기여하지 않는다. 즉, 고전위 측의 전원선에 접속된 최종단의 트랜지스터가 이득의 증대에 기여하지 않는다. 또한, 상기 수학식 10에 있어서, 제 3 트랜지스터(203)의 이득을 증대시키면, 버퍼 회로의 저주파 성분에서의 이득을 감소시키는 방향으로 작용한다.
한편, 도 1에 도시하는 버퍼 회로(100)에서는, 고전위 측의 전원선 Vdd에 접속된 최종단의 트랜지스터가 이득의 증대에 기여하기 때문에, 상기 트랜지스터의 채널 길이를 크게 하는 등 최종단의 트랜지스터의 이득을 증대시킴으로써 버퍼 회로의 이득을 증대시킬 수 있다.
도 3은 버퍼 회로(300)를 도시하는 도면이다.
도 3에 도시하는 버퍼 회로(300)는, 제 1 트랜지스터 내지 제 6 트랜지스터, 용량 소자, 입력부 및 출력부를 갖고, 제 1 트랜지스터(301)에서 제 1 단자 및 제 3 단자가 고전위 측의 전원선 Vdd에 접속되고, 제 2 단자가 제 2 트랜지스터(302)의 제 1 단자, 제 4 트랜지스터(304)의 제 3 단자 및 제 5 트랜지스터(305)의 제 3 단자에 접속되고, 제 2 트랜지스터(302)에서는, 제 2 단자가 저전위 측의 전원선 Vss에 접속되고, 제 3 단자는 버퍼 회로(300)의 입력부 Vin에 접속되고, 제 3 트랜지스터(303)에서는, 제 1 단자가 고전위 측의 전원선 Vdd에 접속되고, 제 2 단자가 제 4 트랜지스터(304)의 제 1 단자와 제 6 트랜지스터(306)의 제 3 단자에 접속되고, 제 3 단자가 버퍼 회로(300)의 입력부 Vin에 접속되고, 제 4 트랜지스터(304)에서는, 제 2 단자가 저전위 측의 전원선 Vss에 접속되고, 제 5 트랜지스터(305)에서는 제 1 단자가 고전위 측의 전원선 Vdd에 접속되고, 제 2 단자가 제 6 트랜지스터(306)의 제 1 단자 및 버퍼 회로(300)의 출력부 Vout에 접속되고, 제 6 트랜지스터(306)에서는 제 2 단자가 저전위 측의 전원선 Vss에 접속되고, 제 1 트랜지스터(301)의 제 2 단자는 용량 소자(307)를 통하여 버퍼 회로(300)의 출력부 Vout에 접속된다.
여기서, 제 1 트랜지스터(301)의 이득을 g1, 제 2 트랜지스터(302)의 이득을 g2, 제 3 트랜지스터(303)의 이득을 g3, 제 4 트랜지스터(304)의 이득을 g4, 제 5 트랜지스터(305)의 이득을 g5, 제 6 트랜지스터(306)의 이득을 g6, 입력 신호의 각주파수를 s(=2πf (f는 주파수)), 용량 소자(307)의 정전 용량을 C로 나타내면, 도 3에서 도시하는 버퍼 회로(300)의 고주파 성분의 이득은 이하의 수학식 11로 나타내어진다.
[수학식 11]
Figure pat00011
한편, 저주파 성분의 이득은 이하의 수학식 12로 나타내어진다.
[수학식 12]
Figure pat00012
상기 수학식 11에는 제 5 트랜지스터(305)의 이득이 포함되지 않고, 도 3의 버퍼 회로(300)에서는, 제 5 트랜지스터의 이득이 고주파 성분의 이득의 증대에 기여하지 않는다. 즉, 고전위 측의 전원선에 접속된 최종단의 트랜지스터가 이득의 증대에 기여하지 않는다. 한편, 상술한 바와 같이, 도 1에 도시하는 버퍼 회로(100)에서는, 고전위 측의 전원선에 접속된 최종단의 트랜지스터가 이득의 증대에 기여하기 때문에, 상기 트랜지스터의 채널 길이를 크게 하는 등 최종단의 트랜지스터의 이득을 증대시킴으로써 버퍼 회로의 이득을 증대시킬 수 있다.
이상, 본 실시형태에서 설명한 바와 같이, 본 발명의 일 형태인 도 1에 도시하는 버퍼 회로는 새롭고, 종래의 버퍼 회로와 비교하여 유리한 효과를 갖는다. 이 버퍼 회로는 표시 장치의 구동 회로에 사용할 수 있고, 버퍼 회로와 화소부를 동일 기판 위에 형성할 수도 있다.
(실시형태 2)
본 실시형태에서는, P형 트랜지스터를 사용하여 구성된 본 발명의 일 형태인 버퍼 회로에 대해서 설명한다.
도 4는 본 발명의 일 형태인 버퍼 회로(400)를 도시하는 도면이다.
도 4에 도시하는 버퍼 회로(400)는, 제 1 트랜지스터 내지 제 6 트랜지스터, 용량 소자, 입력부 및 출력부를 갖고, 제 1 트랜지스터(401)에서는, 제 1 단자가 고전위 측의 전원선 Vdd에 접속되고, 제 2 단자가 제 2 트랜지스터(402)의 제 1 단자 및 제 4 트랜지스터(404)의 제 3 단자에 접속되고, 제 3 단자가 버퍼 회로(400)의 입력부 Vin에 접속되고, 제 2 트랜지스터(402)에서는 제 2 단자 및 제 3 단자가 저전위 측의 전원선 Vss에 접속되고, 제 3 트랜지스터(403)에서는, 제 1 단자가 고전위 측의 전원선 Vdd에 접속되고, 제 2 단자가 제 4 트랜지스터(404)의 제 1 단자 및 제 6 트랜지스터(406)의 제 3 단자에 접속되고, 제 3 단자가 버퍼 회로(400)의 입력부 Vin에 접속되고, 제 4 트랜지스터(404)에서는 제 2 단자가 저전위 측의 전원선 Vss에 접속되고, 제 5 트랜지스터(405)에서는, 제 1 단자가 고전위 측의 전원선 Vdd에 접속되고, 제 2 단자가 제 6 트랜지스터(406)의 제 1 단자 및 버퍼 회로의 출력부 Vout에 접속되고, 제 3 단자가 버퍼 회로(400)의 입력부 Vin에 접속되고, 제 6 트랜지스터(406)에서는, 제 2 단자가 저전위 측의 전원선 Vss에 접속되고, 제 1 트랜지스터(401)의 제 2 단자는 용량 소자(407)를 통하여 출력부 Vout에 접속된다.
도 4에 도시하는 버퍼 회로(400)는, 구동 능력이 높고, 고주파 성분의 이득을 크게 할 수 있다. 또한, 이와 같은 버퍼 회로는 슬루 레이트도 높다. 또한, 동일 극성의 트랜지스터로 구성할 수 있기 때문에, 간략한 공정에 의하여 제작할 수 있다. 바꾸어 말하면, 종래는 어려웠던 동일 극성의 트랜지스터만으로 구성되는 버퍼 회로의 슬루 레이트를 향상시킬 수 있다. 그리고, 6개의 트랜지스터와 1개의 용량 소자로 구성할 수 있기 때문에, 버퍼 회로가 차지하는 면적을 작게 할 수도 있다.
이상, 본 실시형태에서 설명한 바와 같이, 본 발명의 일 형태인 도 4에 도시하는 버퍼 회로는, 새롭고, 종래의 버퍼 회로와 비교하여 유리한 효과를 갖는다. 이 버퍼 회로는 표시 장치의 구동 회로에 사용할 수 있고, 버퍼 회로와 화소부를 동일 기판 위에 형성할 수도 있다.
100: 버퍼 회로 101: 제 1 트랜지스터
102: 제 2 트랜지스터 103: 제 3 트랜지스터
104: 제 4 트랜지스터 105: 제 5 트랜지스터
106: 제 6 트랜지스터 107: 용량 소자

Claims (10)

  1. 버퍼 회로로서,
    제 1 트랜지스터와;
    제 2 트랜지스터와;
    제 3 트랜지스터와;
    제 4 트랜지스터와;
    제 5 트랜지스터와;
    제 6 트랜지스터와;
    용량 소자와;
    입력부와;
    출력부를 포함하고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽이 상기 제 1 트랜지스터의 게이트와 접속되고,
    상기 제 1 트랜지스터의 상기 소스 및 드레인 중 한쪽이 제 1 배선과 접속되고,
    상기 제 1 트랜지스터의 상기 소스 및 드레인 중 다른 쪽이 상기 제 2 트랜지스터의 소스 및 드레인 중의 한쪽과 접속되고,
    상기 제 2 트랜지스터의 상기 소스 및 드레인 중 한쪽이 상기 용량 소자의 제 1 전극과 접속되고,
    상기 제 2 트랜지스터의 상기 소스 및 드레인 중 다른 쪽이 제 2 배선과 접속되고,
    상기 제 2 트랜지스터의 게이트는 상기 버퍼 회로의 상기 입력부와 접속되고,
    상기 제 3 트랜지스터의 게이트는 상기 용량 소자의 제 1 전극과 접속되고,
    상기 제 3 트랜지스터의 소스 및 드레인 중의 한쪽은 상기 제 1 배선과 접속되고,
    상기 제 3 트랜지스터의 상기 소스 및 드레인 중의 다른 쪽은 상기 제 4 트랜지스터의 소스 및 드레인 중의 한쪽과 접속되고,
    상기 제 4 트랜지스터의 상기 소스 및 드레인 중의 한쪽은 상기 제 5 트랜지스터의 게이트와 접속되고,
    상기 제 4 트랜지스터의 상기 소스 및 드레인 중의 다른 쪽은 상기 제 2 배선과 접속되고,
    상기 제 4 트랜지스터의 게이트는 상기 버퍼 회로의 상기 입력부와 접속되고,
    상기 제 5 트랜지스터의 소스 및 드레인 중의 한쪽은 상기 제 1 배선과 접속되고,
    상기 제 5 트랜지스터의 상기 소스 및 드레인 중의 다른 쪽은 상기 제 6 트랜지스터의 소스 및 드레인 중의 한쪽과 접속되고,
    상기 제 6 트랜지스터의 상기 소스 및 드레인 중의 한쪽은 상기 버퍼 회로의 상기 출력부와 접속되고,
    상기 제 6 트랜지스터의 상기 소스 및 드레인 중의 다른 쪽은 상기 제 2 배선과 접속되고,
    상기 제 6 트랜지스터의 게이트는 상기 버퍼 회로의 상기 입력부와 접속되고,
    상기 용량 소자의 제 2 전극은 상기 버퍼 회로의 상기 출력부와 접속되고,
    상기 제 1 트랜지스터, 상기 제 2 트랜지스터, 상기 제 3 트랜지스터, 상기 제 4 트랜지스터, 상기 제 5 트랜지스터, 및 상기 제 6 트랜지스터의 각각은 N형 트랜지스터인, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 배선은 고전위 측의 전원선이고,
    상기 제 2 배선은 저전위 측의 전원선인, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 N형 트랜지스터는 산화물 반도체를 포함하는, 반도체 장치.
  4. 버퍼 회로로서,
    제 1 트랜지스터와;
    제 2 트랜지스터와;
    제 3 트랜지스터와;
    제 4 트랜지스터와;
    제 5 트랜지스터와;
    제 6 트랜지스터와;
    용량 소자와;
    입력부와;
    출력부를 포함하고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽이 제 1 배선과 접속되고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 다른 쪽이 상기 제 2 트랜지스터의 소스 및 드레인 중의 한쪽과 접속되고,
    상기 제 1 트랜지스터의 게이트는 상기 버퍼 회로의 상기 입력부와 접속되고,
    상기 제 2 트랜지스터의 상기 소스 및 드레인 중 한쪽이 상기 용량 소자의 제 1 전극과 접속되고,
    상기 제 2 트랜지스터의 상기 소스 및 드레인 중 다른 쪽이 제 2 배선과 접속되고,
    상기 제 2 트랜지스터의 상기 소스 및 드레인 중 다른 쪽이 상기 제 2 트랜지스터의 게이트와 접속되고,
    상기 제 3 트랜지스터의 소스 및 드레인 중의 한쪽은 상기 제 1 배선과 접속되고,
    상기 제 3 트랜지스터의 상기 소스 및 드레인 중의 다른 쪽은 상기 제 4 트랜지스터의 소스 및 드레인 중의 한쪽과 접속되고,
    상기 제 3 트랜지스터의 게이트는 상기 버퍼 회로의 상기 입력부와 접속되고,
    상기 제 4 트랜지스터의 상기 소스 및 드레인 중의 한쪽은 상기 제 6 트랜지스터의 게이트와 접속되고,
    상기 제 4 트랜지스터의 상기 소스 및 드레인 중의 다른 쪽은 상기 제 2 배선과 접속되고,
    상기 제 5 트랜지스터의 소스 및 드레인 중의 한쪽은 상기 제 1 배선과 접속되고,
    상기 제 5 트랜지스터의 상기 소스 및 드레인 중의 다른 쪽은 상기 제 6 트랜지스터의 소스 및 드레인 중의 한쪽과 접속되고,
    상기 제 5 트랜지스터의 게이트는 상기 버퍼 회로의 상기 입력부와 접속되고,
    상기 제 6 트랜지스터의 상기 소스 및 드레인 중의 한쪽은 상기 버퍼 회로의 상기 출력부와 접속되고,
    상기 제 6 트랜지스터의 상기 소스 및 드레인 중의 다른 쪽은 상기 제 2 배선과 접속되고,
    상기 용량 소자의 제 2 전극은 상기 버퍼 회로의 상기 출력부와 접속되고,
    상기 제 1 트랜지스터, 상기 제 2 트랜지스터, 상기 제 3 트랜지스터, 상기 제 4 트랜지스터, 상기 제 5 트랜지스터, 및 상기 제 6 트랜지스터의 각각은 P형 트랜지스터인, 반도체 장치.
  5. 제 4 항에 있어서,
    상기 제 1 배선은 고전위 측의 전원선이고,
    상기 제 2 배선은 저전위 측의 전원선인, 반도체 장치.
  6. 화소부와;
    구동 회로를 포함하고, 상기 구동 회로는,
    제 1 트랜지스터와;
    제 2 트랜지스터와;
    제 3 트랜지스터와;
    제 4 트랜지스터와;
    제 5 트랜지스터와;
    제 6 트랜지스터와;
    용량 소자를 포함하고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽이 상기 제 1 트랜지스터의 게이트와 접속되고,
    상기 제 1 트랜지스터의 상기 소스 및 드레인 중 한쪽이 제 1 배선과 접속되고,
    상기 제 1 트랜지스터의 상기 소스 및 드레인 중 다른 쪽이 상기 제 2 트랜지스터의 소스 및 드레인 중의 한쪽과 접속되고,
    상기 제 2 트랜지스터의 상기 소스 및 드레인 중 한쪽이 상기 용량 소자의 제 1 전극과 접속되고,
    상기 제 2 트랜지스터의 상기 소스 및 드레인 중 다른 쪽이 제 2 배선과 접속되고,
    상기 제 3 트랜지스터의 게이트는 상기 용량 소자의 상기 제 1 전극과 접속되고,
    상기 제 3 트랜지스터의 소스 및 드레인 중의 한쪽은 상기 제 1 배선과 접속되고,
    상기 제 3 트랜지스터의 상기 소스 및 드레인 중의 다른 쪽은 상기 제 4 트랜지스터의 소스 및 드레인 중의 한쪽과 접속되고,
    상기 제 4 트랜지스터의 상기 소스 및 드레인 중의 한쪽은 상기 제 5 트랜지스터의 게이트와 접속되고,
    상기 제 4 트랜지스터의 상기 소스 및 드레인 중의 다른 쪽은 상기 제 2 배선과 접속되고,
    상기 제 4 트랜지스터의 게이트는 상기 제 2 트랜지스터의 게이트와 접속되고,
    상기 제 5 트랜지스터의 소스 및 드레인 중의 한쪽은 상기 제 1 배선과 접속되고,
    상기 제 5 트랜지스터의 상기 소스 및 드레인 중의 다른 쪽은 상기 제 6 트랜지스터의 소스 및 드레인 중의 한쪽과 접속되고,
    상기 제 6 트랜지스터의 상기 소스 및 드레인 중의 한쪽은 상기 용량 소자의 제 2 전극과 접속되고,
    상기 제 6 트랜지스터의 상기 소스 및 드레인 중의 다른 쪽은 상기 제 2 배선과 접속되고,
    상기 제 6 트랜지스터의 게이트는 상기 제 2 트랜지스터의 상기 게이트와 접속되고,
    상기 제 1 트랜지스터, 상기 제 2 트랜지스터, 상기 제 3 트랜지스터, 상기 제 4 트랜지스터, 상기 제 5 트랜지스터, 및 상기 제 6 트랜지스터의 각각은 N형 트랜지스터인, 표시 장치.
  7. 제 6 항에 있어서,
    상기 제 1 배선은 고전위 측의 전원선이고,
    상기 제 2 배선은 저전위 측의 전원선인, 표시 장치.
  8. 제 6 항에 있어서,
    상기 N형 트랜지스터는 산화물 반도체를 포함하는, 표시 장치.
  9. 화소부와;
    구동 회로를 포함하고, 상기 구동 회로는,
    제 1 트랜지스터와;
    제 2 트랜지스터와;
    제 3 트랜지스터와;
    제 4 트랜지스터와;
    제 5 트랜지스터와;
    제 6 트랜지스터와;
    용량 소자를 포함하고,
    상기 제 1 트랜지스터의 소스 및 드레인 중 한쪽이 제 1 배선과 접속되고,
    상기 제 1 트랜지스터의 상기 소스 및 드레인 중 다른 쪽이 상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽과 접속되고,
    상기 제 2 트랜지스터의 상기 소스 및 드레인 중 한쪽이 상기 용량 소자의 제 1 전극과 접속되고,
    상기 제 2 트랜지스터의 상기 소스 및 드레인 중 다른 쪽이 제 2 배선과 접속되고,
    상기 제 2 트랜지스터의 상기 소스 및 드레인 중 다른 쪽이 상기 제 2 트랜지스터의 게이트와 접속되고,
    상기 제 3 트랜지스터의 소스 및 드레인 중의 한쪽이 상기 제 1 배선과 접속되고,
    상기 제 3 트랜지스터의 상기 소스 및 드레인 중의 다른 쪽은 상기 제 4 트랜지스터의 소스 및 드레인 중의 한쪽과 접속되고,
    상기 제 3 트랜지스터의 게이트는 상기 제 1 트랜지스터의 게이트와 접속되고,
    상기 제 4 트랜지스터의 상기 소스 및 드레인 중의 한쪽은 상기 제 6 트랜지스터의 게이트와 접속되고,
    상기 제 4 트랜지스터의 상기 소스 및 드레인 중의 다른 쪽은 상기 제 2 배선과 접속되고,
    상기 제 5 트랜지스터의 소스 및 드레인 중의 한쪽은 상기 제 1 배선과 접속되고,
    상기 제 5 트랜지스터의 상기 소스 및 드레인 중의 다른 쪽은 상기 제 6 트랜지스터의 소스 및 드레인 중의 한쪽과 접속되고,
    상기 제 5 트랜지스터의 게이트는 상기 제 1 트랜지스터의 게이트와 접속되고,
    상기 제 6 트랜지스터의 상기 소스 및 드레인 중의 한쪽은 상기 용량 소자의 제 2 전극과 접속되고,
    상기 제 6 트랜지스터의 상기 소스 및 드레인 중의 다른 쪽은 상기 제 2 배선과 접속되고,
    상기 제 1 트랜지스터, 상기 제 2 트랜지스터, 상기 제 3 트랜지스터, 상기 제 4 트랜지스터, 상기 제 5 트랜지스터, 및 상기 제 6 트랜지스터의 각각은 P형 트랜지스터인, 표시 장치.
  10. 제 9 항에 있어서,
    상기 제 1 배선은 고전위 측의 전원선이고,
    상기 제 2 배선은 저전위 측의 전원선인, 표시 장치.
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