KR100686993B1 - 고체 촬상 소자 및 카메라 - Google Patents

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KR100686993B1
KR100686993B1 KR1020050045491A KR20050045491A KR100686993B1 KR 100686993 B1 KR100686993 B1 KR 100686993B1 KR 1020050045491 A KR1020050045491 A KR 1020050045491A KR 20050045491 A KR20050045491 A KR 20050045491A KR 100686993 B1 KR100686993 B1 KR 100686993B1
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노부히코 무토
세이 스즈키
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마쯔시다덴기산교 가부시키가이샤
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Abstract

본 발명의 고체 촬상 소자는, 드라이버 트랜지스터와, 상기 드라이버 트랜지스터에 접속되는 부하 회로를 갖는 소스 팔로워형 앰프를 구비하고, 상기 부하 회로는, 게이트가 소정 전위인 제1 MOS 트랜지스터와, 상기 제1 MOS 트랜지스터의 소스에 접속된 부하 소자로 구성되어 있다. 또, 소스 팔로워형 앰프의 부하 회로를, 직렬 접속된 복수의 MOS 트랜지스터로 구성한다. 또는, 전류 미러 회로로 구성함으로써, 부하 컨덕턴스를 저감한다.

Description

고체 촬상 소자 및 카메라{SOLID STATE IMAGE SENSING DEVICE AND CAMERA}
도 1은 종래의 고체 촬상 소자의 회로도,
도 2는 증폭형 고체 촬상 장치의 출력 회로로서 전류 미러 회로를 적용한 도면,
도 3은 제1 실시형태의 고체 촬상 소자에 구비되는 출력 앰프의 회로도,
도 4는 제2 실시형태의 고체 촬상 소자에 구비되는 출력 앰프의 회로도,
도 5는 MOS 트랜지스터(M12, M13)의 평면도,
도 6은 제3 실시형태의 고체 촬상 소자에 구비되는 출력 앰프의 회로도,
도 7은 제4 실시형태의 고체 촬상 소자에 구비되는 출력 앰프의 회로도,
도 8은 제5 실시형태의 고체 촬상 소자에 구비되는 출력 앰프의 회로도,
도 9는 제6 실시형태의 고체 촬상 소자에 구비되는 출력 앰프의 회로도,
도 10은 제7 실시형태의 고체 촬상 소자에 구비되는 출력 앰프의 회로도,
도 11은 제8 실시형태의 고체 촬상 소자에 구비되는 출력 앰프의 회로도,
도 12는 제9 실시형태의 고체 촬상 소자에 구비되는 출력 앰프의 회로도,
도 13은 제9 실시형태의 고체 촬상 소자에 구비되는 출력 앰프의 변형예의 회로도이다.
<도면의 주요 부분에 대한 부호의 설명>
M11, M12, M21, M22, M31, M32 : MOS 트랜지스터
R1, R2 : 저항
LD1, LD2, LD3 : 부하 소자
본 발명은 소스 팔로워형 앰프를 갖는 고체 촬상 소자 및 카메라에 관한 것이며, 특히 광전 변환부에서 발생한 신호 전하를 전압으로 변환하여 출력하는 출력 앰프의 개량에 관한 것이다.
고체 촬상 소자는, 전하 전송 소자(CCD)형 고체 촬상 소자를 예로 들면, 광전 변환부, 전하 전송부, 및 신호 전하를 전압 신호로 변환하여 증폭해서 출력하는 출력 앰프를 구비한다. 출력 앰프로서는, 신호 전하를 전압으로 변환하기 위해 전하 검출 용량으로서 기능하는 부유 확산층과, 이것에 접속된 소스 팔로워형 앰프로 이루어지는 부유 확산 앰프가 널리 사용되고 있다. 고체 촬상 소자의 고출력, 고 SN비를 실현하기 위해서, 출력 앰프에서는 한층 더 게인 향상이 요구되고 있다.
종래의 출력 앰프의 기술로서, 도 1에 나타낸 회로가 알려져 있다.(예를 들면, 安藤隆男, 菰淵寬仁저, “고체 촬상 소자의 기초“ (79페이지), 1999년, 일본이공출판회 참조) 도면에 나타낸 바와 같이, 출력 앰프는 3단의 소스 팔로워형 앰프이고, 각 단은 1개의 MOS형 드라이버 트랜지스터와 1개의 MOS형 로드 트랜지스터로 구성되어 있다. 또, 도 2는 증폭형 고체 촬상 장치의 출력 회로로서 전류 미러 회로를 적용한 것이고, 일본국 특개 2000-278608호에 개시되어 있다. 또, 출력 버퍼 회로에 캐스코드용 FET를 설치한 반도체 장치(일본국 특개평 6-232656호)도 알려져 있다.
소스 팔로워형 앰프의 소신호 전압 게인(G)은, 다음 식으로 주어진다.
G=gm/(gm+gds+gmb+gl) … (1)
여기서, gm은 드라이버 트랜지스터의 상호 컨덕턴스, gds는 드라이버 트랜지스터의 드레인 컨덕턴스, gmb는 드라이버 트랜지스터의 백 게이트 컨덕턴스, gl은 부하 회로의 컨덕턴스이다.
종래의 출력 앰프에서는, 부하 회로의 컨덕턴스(gl)는, 로드 트랜지스터의 드레인 컨덕턴스가 되는데, 이것을 드라이버 트랜지스터의 상호 컨덕턴스(gm)에 비교해 충분히 작게 할 수 없어, 소신호 전압 게인(G)을 저하시키는 하나의 요인이 되어 있었다. 특히, CCD형 고체 촬상 소자에서는, 출력 앰프의 전원 전압은, 포토 다이오드로부터 CCD로의 전하 독출 펄스의 전압과 공통으로 설정되는 경우가 많고, 10 내지 15V의 비교적 높은 전압값으로 설정되기 때문에, 이것에 따라 로드 트랜지스터의 소스-드레인간에도 10V 정도의 고전압이 걸려, 드레인 컨덕턴스를 저감하는 것이 곤란했다.
또, 로드 트랜지스터의 소스-드레인간 전압이 고전압이 된 경우, 로드 트랜지스터의 채널 내 드레인 근방에서의 전계 증대에 의해 핫 캐리어가 발생하여, 캐리어의 충돌 전리에 따라서 발광한다고 하는 문제가 발생할 가능성이 있다. 발광 광선이 촬상 소자의 촬상부에 도달한 경우는, 촬상 소자로부터의 출력 신호의 가짜 신호가 되어, 촬상 특성을 열화시키게 된다.
본 발명은, 상기한 것 같은 종래의 기술이 갖는 문제점을 해결하기 위해서 이루어진 것이며, 부하 회로의 컨덕턴스(gl)를 억제하여 고 게인을 실현하는 동시에, 핫 캐리어의 발생에 의한 촬상 특성의 열화를 방지할 수 있는 소스 팔로워형 앰프를 구비한 고체 촬상 소자를 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위해서 본 발명의 고체 촬상 소자는, 드라이버 트랜지스터와, 상기 드라이버 트랜지스터에 접속되는 부하 회로를 갖는 소스 팔로워형 앰프를 구비하고, 상기 부하 회로는, 게이트가 소정 전위인 제1 MOS 트랜지스터와, 상기 제1 MOS 트랜지스터의 소스에 접속된 부하 소자로 구성되어 있다.
이 구성에 의하면, 소스 팔로워형 앰프의 부하 회로가, 제1 MOS 트랜지스터와 부하 소자로 구성되어 있기 때문에, 제1 MOS 트랜지스터의 소스-드레인간 전압이 저감되어, 부하 회로의 컨덕턴스(gl)가 억제됨으로써, 게인 향상을 도모할 수 있다.
또, 제1 MOS 트랜지스터의 소스-드레인간 전압이 저감되기 때문에, 제1 MOS 트랜지스터의 드레인 근방에서의 전계가 완화되어, 핫 캐리어의 발생에 기인하는 발광을 미연에 방지할 수 있어, 촬상 특성의 열화를 방지할 수 있다.
또, 부하 소자의 효과에 의해, 제1 MOS 트랜지스터의 게이트에 인가되는 정전압의 전압 변동에 대한 전류 변동을 억제할 수 있다.
여기서, 상기 부하 소자는 저항 소자인 구성으로 해도 된다.
여기서, 상기 부하 소자는 제2 MOS 트랜지스터를 포함하는 구성으로 해도 된다.
여기서, 상기 제1 MOS 트랜지스터의 소스와 상기 제2의 MOS 트랜지스터의 드레인이 접속되는 구성으로 해도 된다.
여기서, 상기 제1 MOS 트랜지스터의 소스와 상기 제2 MOS 트랜지스터의 드레인 및 게이트가 접속되는 구성으로 해도 된다.
여기서, 상기 제2 MOS 트랜지스터의 게이트의 전위는 고정되어 있는 구성으로 해도 된다.
여기서, 상기 고체 촬상 소자는, 종속(縱續) 접속된 복수 단의 소스 팔로워형 앰프를 갖고, 상기 복수 단의 소스 팔로워형 앰프의 적어도 1개의 부하 회로는, 상기 제1 MOS 트랜지스터를 갖는 구성으로 해도 된다.
여기서, 상기 부하 소자는, 드레인과 소스가 서로 직렬 접속된 복수의 MOS 트랜지스터를 포함하는 구성으로 해도 된다.
여기서, 드레인과 소스가 서로 직렬 접속된 상기 복수의 MOS 트랜지스터는, (a) 각각의 게이트와 드레인이 접속되어 있거나, (b) 각각의 게이트가 고정 전위인 것 중 어느 한 구성으로 해도 된다.
상기의 구성에 의하면, 부하 소자는, 폴리실리콘 등의 저항 소자로 구성하는 경우와, MOS 트랜지스터의 채널 저항을 사용해 구성하는 경우가 있다. 폴리실리콘 등의 저항 소자의 시트 저항값은, 일반적으로 MOS 트랜지스터의 채널 저항의 시트 저항값보다 낮으므로, 소스 팔로워형 앰프에 흐르는 전류값이 비교적 대전류이고, 부하 소자로서 비교적 낮은 저항값이 필요한 경우에는 저항 소자로 구성하는 편이 소자 내의 점유 면적을 작게 할 수 있고, 한편 소스 팔로워형 앰프에 흐르는 전류값이 비교적 소전류이고, 부하 소자로서 비교적 높은 저항값이 필요한 경우에는 MOS 트랜지스터를 사용해 구성하는 편이 소자 내의 점유 면적을 작게 할 수 있다는 이점이 있다.
또, 부하 소자를 MOS 트랜지스터의 채널 저항을 사용해 구성할 때, MOS 트랜지스터의 게이트와 드레인을 접속한 구성으로 함으로써, 소스-드레인간에 인가하는 전압과 드레인 전류의 관계가 거의 비례하는 특성이 얻어져, 게이트에 인가하는 전압을 발생하기 위한 전압원을 필요로 하지 않는다. 한편, MOS 트랜지스터의 게이트에 소정 전압을 인가하는 경우는, 게이트에 인가하는 전압을 발생하기 위한 전압원이 필요해지는데, 동작점을 MOS 트랜지스터의 포화 영역으로 설정할 수 있기 때문에, 부하 회로 전체의 컨덕턴스를 보다 저감할 수 있어, 한층 더 게인을 향상할 수 있다.
여기서, 상기 제1 MOS 트랜지스터 이외의 다른 MOS 트랜지스터의 게이트 길이는, 상기 제1 MOS 트랜지스터의 게이트 길이보다 길게 구성해도 된다.
이 구성에 의하면, 제1 MOS 트랜지스터의 다른 MOS 트랜지스터의 게이트 길이를 길게 하여, 다른 MOS 트랜지스터의 채널 저항을 증가시킴으로써, 제1 MOS 트랜지스터의 소스-드레인간 전압을 한층 더 저감할 수 있어, 부하 회로의 컨덕턴스(gl)를 한층 더 억제할 수 있다.
여기서, 상기 제1 MOS 트랜지스터 이외의 다른 MOS 트랜지스터의 임계값 전압은, 상기 제1 MOS 트랜지스터의 임계값 전압보다 높게 구성해도 된다.
여기서, 상기 제1 MOS 트랜지스터 이외의 다른 MOS 트랜지스터의 게이트 절연막 두께는, 상기 제1 MOS 트랜지스터의 게이트 절연막 두께보다 두껍게 구성해도 된다.
이 구성에 의하면, 제1 MOS 트랜지스터의 다른 MOS 트랜지스터의 게이트 절연막 두께를 두껍게 하거나, 또는 그 밖의 수단으로 다른 MOS 트랜지스터의 임계값 전압을 증가시킴으로써, 제1 MOS 트랜지스터의 소스-드레인간 전압을 한층 더 저감할 수 있어, 부하 회로의 컨덕턴스(gl)를 한층 더 억제할 수 있다.
여기서, 상기 제1 MOS 트랜지스터 이외의 다른 MOS 트랜지스터의 게이트 길이, 임계값 전압, 및 게이트 절연막 두께는, 상기 제1 MOS 트랜지스터의 게이트 길이, 임계값 전압, 및 게이트 절연막 두께와 각각 같도록 구성해도 된다.
이 구성에 의하면, 제1 MOS 트랜지스터의 다른 MOS 트랜지스터와 제1 MOS 트랜지스터의 특성이 같아져, 설계가 용이해진다.
여기서, 상기 제1 MOS 트랜지스터와, 이 제1 MOS 트랜지스터의 소스에 접속된 MOS 트랜지스터의 채널 폭은 같게 구성해도 된다.
이 구성에 의하면, 직렬 접속된 복수의 MOS 트랜지스터의 채널 폭을 거의 같게 함으로써, 전류값 변경을 위한 설계 변경시에, 복수의 MOS 트랜지스터의 채널 폭을 같은 비율로 변경하면, 채널의 전류 밀도를 일정한 조건으로 용이하게 설계 변경 가능하다는 이점을 갖는다. 직렬 접속된 복수의 MOS 트랜지스터를 단위 모듈 로 하고, 이 단위 모듈을 병렬 접속하는 개수를 변경함으로써 원하는 전류를 얻는 것도 가능하고, 이 경우는 배선 공정의 변경으로 대응 가능하기 때문에, 보다 설계가 용이해진다.
여기서, 상기 부하 회로는, 드레인과 소스가 서로 직렬 접속된 복수의 MOS 트랜지스터를 포함하는 전류 미러 회로로 구성하도록 해도 된다.
여기서, 상기 전류 미러 회로는 캐스코드형이어도 된다.
여기서, 상기 전류 미러 회로에서 게이트들이 서로 접속된 MOS 트랜지스터는, MOS 트랜지스터의 채널 길이가 같도록 해도 된다.
여기서, 상기 전류 미러 회로에서 드레인과 소스가 서로 직렬 접속된 MOS 트랜지스터는 거의 같은 채널 폭을 갖는 구성으로 해도 된다.
상기의 구성에 의하면, 부하 회로를, 윌슨형 전류 미러 회로나 캐스코드형 전류 미러 회로 등과 같이, 전류 미러 회로이고, 또한 드라이버 트랜지스터에 접속되는 전류 경로를 따른 부분을, 직렬 접속된 복수의 MOS 트랜지스터로 구성함으로써, 한층 더 부하 회로의 컨덕턴스(gl)를 억제할 수 있어, 게인 향상을 도모할 수 있다.
여기서, 상기 캐스코드형 전류 미러 회로는, 상기 드라이버 트랜지스터의 소스에 직렬 접속된 복수의 MOS 트랜지스터를 포함하는 제1 MOS 트랜지스터군과, 직렬 접속된 복수의 MOS 트랜지스터를 갖고, 이것에 소정 전류를 흐르게 함으로써 복수의 기준 전위를 생성하여, 상기 복수의 기준 전위를 상기 제1 MOS 트랜지스터군의 각 MOS 트랜지스터의 게이트에 공급하는 제2 MOS 트랜지스터군을 갖고, 제1 MOS 트랜지스터군 중 소스와 드레인이 직접 접속되는 2개의 MOS 트랜지스터와 대응하여 게이트들이 접속되는 제2 MOS 트랜지스터군 중의 2개의 MOS 트랜지스터 사이에, 상기 제1 MOS 트랜지스터군과 접속되지 않는 적어도 1개의 MOS 트랜지스터가 접속되는 구성으로 해도 된다.
이 구성에 의하면, 캐스코드형 전류 미러 회로의 단 수를 복수 단으로 하고 있으므로, 한층 더 부하컨덕턴스를 저감할 수 있다. 또, 핫 캐리어의 발생에 기인하는 촬상 특성의 열화를 더욱 방지할 수 있다.
또, 본 발명의 카메라에 대해서도, 상기 고체 촬상 소자와 같은 구성을 구비한다.
상기한 바와 같이, 본 발명의 고체 촬상 소자에 의하면, 부하 회로의 컨덕턴스(gl)가 억제됨으로써, 게인 향상을 도모하는 것이 가능해져, 핫 캐리어의 발생에 기인하는 발광을 미연에 방지할 수 있어, 촬상 특성의 열화를 방지할 수 있다.
또, 부하 회로의 구성 요소인 부하 소자를 적절하게 저항 소자 또는 MOS 트랜지스터로 구성함으로써, 소자 내의 점유 면적을 작게 할 수 있다.
또, 부하 소자를 구성하는 MOS 트랜지스터의 게이트 길이를 길게 하거나, 또는 게이트 절연막 두께를 두껍게 하는 등에 의해 임계값 전압을 증가시킴으로써, 한층 더 게인 향상을 도모할 수 있어, 촬상 특성의 열화 방지도 보다 용이해진다.
또, 부하 회로에서 직렬 접속된 복수의 MOS 트랜지스터의 채널 폭을 거의 같게 함으로써, 전류값 변경을 위한 설계 변경이 용이해진다.
또한, 부하 회로를, 전류 미러 회로이고, 또한 드라이버 트랜지스터에 접속 되는 전류 경로를 따른 부분을, 직렬 접속된 복수의 MOS 트랜지스터로 구성함으로써, 한층 더 게인 향상을 도모할 수 있다.
(이 출원에 대한 기술적 배경에 대한 부가 정보)
2004년 6월 22일자로 출원된 일본국 특허 출원 번호 2004-183540호가 참조로 여기에 병합되었고,
2005년 1월 28일자로 출원된 일본국 특허 출원 번호 2005-22203호가 참조로 여기에 병합되었다.
본 발명의 이들 및 다른 목적들, 이점들 및 특징들이 본 발명의 특정 실시예를 설명하는 첨부 도면을 참조한 이하의 설명으로부터 명확해질 것이다.
이하, 본 발명의 실시형태에서의 고체 촬상 소자에 관해 도면을 참조하여 설명한다. 이하에 설명하는 모든 실시형태에 있어서, 소스 팔로워형 앰프를 구성하는 MOS 트랜지스터는 모두 N형 MOS 트랜지스터인데, P형 MOS 트랜지스터로 치환한 구성도 가능하다.
도 3은 본 발명의 제1 실시형태에서의 고체 촬상 소자에 구비되는 출력 앰프의 회로도이다. 동 도면의 출력 앰프는, 소스 팔로워형 앰프가 3단의 종속 접속에 의해 구성되어 있다. 물론 1단 구성이어도 되고, 상이한 단 수로 종속 접속되어 있는 구성이어도 된다. 본 앰프는, 고체 촬상 소자의 출력 앰프인 부유 확산 앰프의 구성 요소이다. 초단 드라이버 트랜지스터(M11)의 게이트 입력(VIN)은, 신호 전하를 전압으로 변환하는 전하 검출 용량으로서 기능하는 부유 확산층에 접속되어 있다. 또, 3단째의 출력은 소자 외부로 출력된다.
도 3에 있어서, 초단 소스 팔로워형 앰프의 부하 회로는, 게이트가 전위 (VLG2)에 고정된 제1 MOS 트랜지스터(M12)와, 제1 MOS 트랜지스터(M12)의 소스에 접속된 부하 소자(LD1)로 구성되어 있다. 본 실시형태에서는, 전위(VLG2)는, 저항(R1)과 저항(R2)에 의해 전원 전압(VDD)을 저항 분할함으로써 발생된다. 이 전위(VLG2)는, 저항 분할에 의한 고정 전위가 아니라, 소자 외부로부터 인가하는 구성으로 해서 필요에 따라 전위를 변경할 수도 있다.
2단째 소스 팔로워형 앰프도, 동일하게 게이트가 전위(VLG2)에 고정된 MOS 트랜지스터(M22)와 MOS 트랜지스터(M22)의 소스에 접속된 부하 소자(LD2)로 구성된다. 3단째 소스 팔로워형 앰프도, 동일하게 게이트가 전위(VLG2)에 고정된 MOS 트랜지스터(M32)와 MOS 트랜지스터(M32)의 소스에 접속된 부하 소자(LD3)로 구성되어 있다.
본 실시형태에서는, MOS 트랜지스터(M12, M22, M32)의 채널 길이는 10 내지 20 미크론 정도, 채널 폭은 초단의 M12가 10 내지 20미크론 정도, 2단째의 M22가 30 내지 100미크론 정도, 3단째의 M32가 200 내지 500미크론 정도이다. 동작 상태에서의 전압 설정은, 전원 전압(VDD)이 12V, 부유 확산층에 접속되어 있는 드라이버 트랜지스터(M11)의 게이트의 전위는 11V 정도, MOS 트랜지스터(M12, M22, M32)의 게이트에 인가되는 전압(VLG2)은 3 내지 6V 정도이다. 이 때, MOS 트랜지스터(M12, M22, M32)의 소스 전위는, 2 내지 4V 정도가 되고, MOS 트랜지스터(M12, M22, M32)의 소스 드레인간 전압은 3 내지 8V가 된다. 종래의 단일 트랜지스터 구성의 경우, 소스 드레인간 전압은 7 내지 10V이고, 이것과 비교하여, 소스 드레인 간 전압이 저감되어 있기 때문에, MOS 트랜지스터의 드레인 컨덕턴스가 1/10 정도로 저감되어, 소스 팔로워형 앰프의 게인이 3 내지 5% 정도 향상했다.
또, MOS 트랜지스터(M12)의 소스-드레인간 전압이 저감되기 때문에, 드레인 근방에서의 전계가 완화되어, 핫 캐리어의 발생에 기인하는 발광을 미연에 방지할 수 있어, 촬상 특성의 열화를 방지할 수 있었다.
또, 부하 소자(LD1)의 효과에 의해, 제1 MOS 트랜지스터의 게이트에 인가되는 정전압(VLG2)의 전압 변동에 대한 전류 변동을 억제할 수 있다.
각 단의 소스 팔로워형 앰프에는 채널 폭 1 미크론당 10 마이크로암페어 정도의 전류가 흐른다. 즉, 초단에는 100 내지 200 마이크로암페어 정도, 2단째에는 300 마이크로암페어 내지 1 밀리암페어 정도, 3단째에는 2 밀리암페어 내지 5 밀리암페어 정도의 전류가 흐른다.
부하 소자(LD1, LD2, LD3)를 저항 소자로 구성하는 경우, LD1, LD2, 및 LD3의 저항값은, 각각 수십 킬로옴 정도, 수 킬로 내지 10킬로옴 정도, 및 수백 내지 수 킬로옴 정도가 된다. 이들 저항 소자를 시트 저항 50옴 선폭 2 미크론의 폴리실리콘 저항으로 형성하면, LD1의 선 길이는 수백 미크론 정도, LD2의 선 길이는 100 미크론 정도, LD3의 선 길이는 10 미크론 정도 필요해지고, 특히 LD1용의 폴리실리콘 저항을 형성하기 위해 필요한 소자 내의 점유 면적이 커진다.
본 실시형태는, 3단 종속 접속된 각 단의 부하 소자(LD1, LD2, LD3)는 개별적으로 설치되어 있으므로, 각 단마다 부하 소자(LD1, LD2, LD3)의 저항값을 최적 설계할 수 있다는 이점이 있다.
도 4는 본 발명의 제2 실시형태에서의 고체 촬상 소자에 구비되는 출력 앰프의 회로도이다. 제1 실시형태와의 상이점은, 소스 팔로워형 앰프의 부하 회로가, 직렬 접속된 2개의 MOS 트랜지스터에 의해 구성되어 있는 점이다. 즉, 초단 소스 팔로워형 앰프의 부하 회로가 MOS 트랜지스터(M12 및 M13)로 구성된다. 2단째 소스 팔로워형 앰프의 부하 회로가 MOS 트랜지스터(M22 및 M23)로 구성된다. 3단째 소스 팔로워형 앰프의 부하 회로가 MOS 트랜지스터(M32 및 M33)로 구성되어 있다. MOS 트랜지스터(M13, M23, 및 M33)의 각각은, 도 3에서의 각 단의 부하 소자(LD1, LD2, 및 LD3)에 상당한다. 또, MOS 트랜지스터(M13, M23, 및 M33)의 각각은, 게이트와 드레인이 접속되어 있다.
본 실시형태에서는, MOS 트랜지스터(M12, M22, M32, M13, M23, M33)의 채널 길이는 10 내지 20 미크론 정도, 채널 폭은, 초단의 M12 및 M13이 10 내지 20 미크론 정도, 2단째의 M22 및 M23이 30 내지 100 미크론 정도, 3단째의 M32 및 M33이 200 내지 500 미크론 정도이다.
동작 상태에서의 전압 설정 및 전류값은, 거의 제1 실시형태와 동등하고, 게인 향상의 효과, 촬상 특성의 열화 방지의 효과, 전류 변동의 억제 효과도 거의 제1 실시형태와 동등했다.
또한, 본 실시형태에서는, 제1 실시형태와 비교하여, 비교적 소전류이고, 부하 소자로서 비교적 높은 저항값이 필요한 LD1에 대해, 소자 내의 점유 면적을 작게 할 수 있다.
도 5는 도 4에서의 초단 소스 팔로워형 앰프의 부하 회로를 구성하는 2개의 MOS 트랜지스터(M12 및 M13)의 평면도이다. 동 도면에서 채널 폭은 세로 방향, 채널 길이는 가로 방향이다. MOS 트랜지스터(M12)의 소스 확산층은 MOS 트랜지스터(M13)의 드레인 확산층과 공통의 구조로 되어 있고, M12와 M13의 채널 폭은 동일한 설계로 되어 있다. 2단째 소스 팔로워형 앰프의 부하 회로를 구성하는 2개의 MOS 트랜지스터(M22 및 M23)의 채널 폭, 및 3단째 소스 팔로워형 앰프의 부하 회로를 구성하는 2개의 MOS 트랜지스터(M32 및 M33)의 채널 폭도 각각 도 5와 동일한 설계로 하면 된다. 전류값 변경을 위한 설계 변경시에, 채널 폭을 같은 비율로 변경하면, 채널의 전류 밀도를 일정한 조건으로 용이하게 설계 변경 가능하다는 이점을 갖는다.
도 6은 본 발명의 제3 실시형태에서의 고체 촬상 소자에 구비되는 출력 앰프의 회로도이다. 제2 실시형태와의 상이점은, MOS 트랜지스터(M13, M23, 및 M33)의 게이트가 저항 분할에 의해 발생된 전위(VLG3)에 접속되어 있는 점이다.
동작 상태에서의 VLG3 이외의 전압 설정 및 전류값은, 거의 제2 실시형태와 동등하지만, MOS 트랜지스터(M13, M23, 및 M33)의 게이트가 전위(VLG3)에 고정되어 있으므로, 부하 컨덕턴스가 한층 더 저감되어, 게인이 더욱 향상했다. 게인 이외의 촬상 특성의 열화 방지의 효과, 전류 변동의 억제 효과는, 거의 제2 실시형태와 동등했다.
상기한 제2 또는 제3 실시형태에 있어서, MOS 트랜지스터(M13, M23, 및 M33)의 게이트 길이를 MOS 트랜지스터(M12, M22, 및 M32)의 게이트 길이보다 길게 하여 채널 저항을 증가시킴으로써, MOS 트랜지스터(M13, M23, 및 M33)에서의 전압 강하 를 증가시켜, MOS 트랜지스터(M12, M22, 및 M32)의 소스-드레인간 전압을 한층 더 저감시켜, 부하 회로의 컨덕턴스(gl)를 한층 더 억제할 수 있다.
또, MOS 트랜지스터(M13, M23, 및 M33)의 게이트 절연막 두께를 MOS 트랜지스터(M12, M22, 및 M32)의 게이트 절연막 두께보다 두껍게 하여 임계값 전압을 증가시킴으로써, MOS 트랜지스터(M13, M23, 및 M33)에서의 전압 강하를 증가시켜, MOS 트랜지스터(M12, M22, 및 M32)의 소스-드레인간 전압을 한층 더 저감시켜, 부하 회로의 컨덕턴스(gl)를 한층 더 억제할 수도 있다. CCD형 고체 촬상 소자에 있어서는, CCD의 전송 전극에서의 게이트 절연막에는 산화막-질화막-산화막 구조(ONO 구조)가, 또 출력 앰프의 드라이버 트랜지스터에서의 게이트 절연막에는 산화막이 널리 사용되며, 일반적으로 전송 전극에서의 게이트 절연막 두께가 출력 앰프의 드라이버 트랜지스터에서의 게이트 절연막 두께보다 두껍다. 따라서, MOS 트랜지스터(M12, M22, 및 M32)의 게이트 절연막을 출력 앰프의 드라이버 트랜지스터에서의 게이트 절연막과 같은 산화막으로 하고, MOS 트랜지스터(M13, M23, 및 M33)의 게이트 절연막을 CCD의 전송 전극과 같은 ONO 구조로 함으로써, 용이하게 실현할 수 있다.
도 7은 본 발명의 제4 실시형태에서의 고체 촬상 소자에 구비되는 출력 앰프의 회로도이다. 상기한 제2 또는 제3 실시형태에서는, 부하 소자를 구성하는 MOS 트랜지스터의 개수는 각 단 1개씩이지만, 도 7에 나타낸 실시형태에서는 부하 소자를 구성하는 MOS 트랜지스터의 개수가 각 단 2개로 되어 있다. 개수를 증가시키면, 전류원으로서 기능하는 MOS 트랜지스터의 소스-드레인간 전압을 더욱 저감할 수 있어, 부하 회로의 컨덕턴스(gl)를 더욱 억제할 수 있다.
도 8은 본 발명의 제5 실시형태에서의 고체 촬상 소자에 구비되는 출력 앰프의 회로도이다. 도 6에 나타낸 실시형태와의 상이점은, 전위(VLG2, VLG3)를 발생하기 위해서 MOS 트랜지스터(M42, M43)가 설치되고, 캐스코드형 전류 미러 회로를 구성하고 있는 점이다. 즉, MOS 트랜지스터(M42)의 게이트와 드레인이 접속되고, 또 MOS 트랜지스터(M12, M22, 및 M32)의 게이트에 접속된다. 또, MOS 트랜지스터(M43)의 게이트와 드레인이 접속되고, 또 MOS 트랜지스터(M13, M23, 및 M33)의 게이트에 접속된다. MOS 트랜지스터(M42)의 드레인과 전원(VDD) 사이에는, MOS 트랜지스터(M42 및 M43)와 함께 참조 전류를 규정하기 위한 MOS 트랜지스터 및 저항(R1)이 설치된다. M42와 전원 사이에 설치되는 소자는, 저항만 또는 MOS 트랜지스터만이어도 된다.
또한 본 실시형태에서는, 소스 팔로워형 앰프의 부하가 되는 MOS 트랜지스터(M12, M22, M32, 및 M42)의 4개의 트랜지스터는, 구조 및 채널 길이가 동일한 설계이고, MOS 트랜지스터(M13, M23, M33, 및 M43)의 4개의 트랜지스터는, 구조 및 채널 길이가 동일한 설계이다. 또, M42와 M43은 채널 폭이 거의 같다. 이에 의해, 각 단의 소스 팔로워형 앰프에 흐르는 전류와 참조 전류의 비가, 상기 MOS 트랜지스터의 채널 폭의 비로 정해진다.
초단을 예로 들어, 동작점에서의 MOS 트랜지스터(M12)의 드레인 컨덕턴스를 gds12, 상호 컨덕턴스를 gm12, M13의 드레인 컨덕턴스를 gds13으로 하면, 초단 전류원의 부하 컨덕턴스는 다음 식으로 주어진다.
gl=gds12×gds13/gm12
종래의 고체 촬상 소자의 회로에서의 부하 컨덕턴스는, gl=gds12이므로, 적용하면 부하 컨덕턴스는 (gds13/gm12)배가 된다. 일반적으로, gds13을 gm12의 1/10정도 이하로 설계하는 것은 용이하여, 한층 더 부하 컨덕턴스의 저감이 가능해진다.
도 9 및 도 10은, 본 발명의 제6 및 제7 실시형태에서의 고체 촬상 소자에 구비되는 출력 앰프의 회로도이다. 도 8에 나타낸 실시형태가 기본적인 캐스코드형 전류 미러회로를 적용하고 있는 것에 비해, 본 실시형태에서는, 각각 3단 및 5단의 캐스코드형 전류 미러 회로를 적용하고 있다. 캐스코드형 전류 미러 회로의 단 수를 증가시키는 이점의 첫번째는, 단 수를 증가시킬수록 한층 더 부하 컨덕턴스의 저감이 가능해지는 것이다.
또 다른 이점은, 핫 캐리어의 발생에 기인하는 촬상 특성의 열화를 더욱 방지할 수 있는 것이다. 도 9 및 도 10에 있어서, 참조 전류를 규정하는 전류 경로를 따라 직렬 접속된 MOS 트랜지스터군(M4A, M4B, M4C, M4D, M4E, M4F, M4G)은 모두 동일한 구조를 갖고, 전원 전압(VDD)이 12V일 때, 각각의 트랜지스터에서의 전압 강하는 약 1.5V로 설정된다. 따라서, 도 9에서, 트랜지스터(M12, M22, 및 M32)의 소스 전위는 약 3V로 설정되고, 그 결과, M12, M22, 및 M32의 소스 드레인간 전압은 5 내지 7V 정도가 된다. 한편, 도 10에 있어서는, 트랜지스터(M12, M22, 및 M32)의 소스 전위는 약 6V로 설정되고, 그 결과 M12, M22, 및 M32의 소스 드레인간 전압은 2 내지 4V 정도가 된다. 즉, 단 수를 증가시킬수록 소스-드레인간 전압이 저감되어, 드레인 근방에서의 전계가 완화되기 때문에, 핫 캐리어의 발생에 기인하는 발광을 미연에 방지할 수 있어, 촬상 특성의 열화를 방지할 수 있다.
도 11은 본 발명의 제8 실시형태에서의 고체 촬상 소자에 구비되는 출력 앰프의 회로도이다. 제6 실시형태와의 상이점은, 트랜지스터(M12, M22, 및 M32)의 게이트에 접속되는 것이 트랜지스터 M4E가 아니라 M4C의 게이트 및 드레인이 되어 있는 점, 및 트랜지스터(M13, M23, 및 M33)의 게이트에 접속되는 것이 트랜지스터 M4F가 아니라 M4E의 게이트 및 드레인이 되어 있는 점이다. 관점을 달리하면, 제8 실시형태는, 제7 실시형태로부터, M13, M23, M33, M15, M25, M35를 삭제하고, 삭제한 각각의 트랜지스터의 소스와 드레인이었던 부분을 접속한 것이라고 할 수도 있다. 그 결과, 참조 전류를 규정하는 전류 경로를 따라 직렬 접속된 MOS 트랜지스터군(M4A, M4B, M4C, M4D, M4E, M4F, M4G) 중 다른 MOS 트랜지스터에 접속되지 않는 트랜지스터가 M4A, M4B, M4D, M4F 4개 존재하고, 또 그 중에서, M4D는, 다른 트랜지스터에 접속되는 M4C와 M4E의 사이에 삽입되고, 또 M4F는, 다른 트랜지스터에 접속되는 M4E와 M4G의 사이에 삽입되어 있다.
제8 실시형태에서도, 참조 전류를 규정하는 전류 경로를 따라 직렬 접속된 MOS 트랜지스터군(M4A, M4B, M4C, M4D, M4E, M4F, M4G)은 모두 동일한 구조를 갖고, 전원 전압(VDD)이 12V일 때, 각각의 트랜지스터에서의 전압 강하는 약 1. 5V로 설정된다. 따라서, 트랜지스터(M12, M22, 및 M32)의 소스 전위는, 도 10과 동일하게 약 6V로 설정되고, 그 결과 M12, M22, 및 M32의 소스 드레인간 전압은 2 내지 4V 정도가 된다. 즉, 제8 실시형태에서는, 제6 실시형태에 나타낸 3단의 캐스코드 형 전류 미러 회로와 같은 트랜지스터의 개수를 사용하면서, 제7 실시형태에 나타낸 5단의 캐스코드형 전류 미러 회로와 동등한 핫 캐리어 방지 효과, 촬상 특성 열화 방지를 얻는 것이 가능하다. 동등한 촬상 특성 열화 방지를 얻기 위해서 필요한 트랜지스터 개수를 줄일 수 있어, 칩 사이즈 축소에도 공헌할 수 있다.
도 12는 본 발명의 제9 실시형태에서의 고체 촬상 소자에 구비되는 출력 앰프의 회로도이다. 제8 실시형태와의 상이점은, 제8 실시형태의 트랜지스터(M4D 및 M4F)가 저항 소자(R4D 및 R4F)로 치환되어 있는 점이다. 저항 소자(R4D 및 R4F)의 값을 M4D 및 M4F의 채널 저항과 동등한 값으로 설정함으로써, 제8 실시형태와 거의 동등한 부하 컨덕턴스의 저감 효과, 및 핫 캐리어 방지 효과, 촬상 특성 열화 방지를 얻는 것이 가능하다.
또, 저항 소자(R4D 및 R4F)는, 동등한 전압 강하가 얻어지는 다이오드 소자 등으로 치환하는 것도 가능하다. 도 13에 그 회로예를 나타낸다.
또한, 상기의 전류 미러 회로는, 캐스코드형 전류 미러 회로에 한정되지 않고 윌슨형 전류 미러 회로여도 되고, 드라이버 트랜지스터에 접속되는 전류 경로를 따른 부분을, 직렬 접속된 복수의 MOS 트랜지스터로 구성하면 된다. 이에 의해, 한층 더 부하 회로의 컨덕턴스(gl)를 억제할 수 있어, 게인 향상을 도모할 수 있다. 또, 본 발명에 따른 고체 촬상 소자는, CCD형 고체 촬상 소자에 한정되지 않고, MOS형, AMI형 등, 증폭형 고체 촬상 소자 등에서 적용 가능하다.
또한, 본 발명에 따른 카메라는 상기 각 실시형태에 나타낸 고체 촬상 소자를 구비하여, 상기와 같은 구성, 작용, 효과를 발휘한다.
또, 본 발명은, 소스 팔로워형 앰프를 갖는 고체 촬상 소자 및 카메라에 적합하며, 예를 들면 이미지 센서, 디지털 스틸 카메라, 카메라부착 휴대전화기, 노트북형 PC에 구비되는 카메라, 정보 처리 기기에 접속되는 카메라 유닛 등에 적합하다.
비록 본 발명이 첨부 도면을 참조로 예들에 의해 설명되었지만, 다양한 변경 및 변형이 당업자에게 자명할 것이다. 따라서, 이러한 변경 및 변형이 본 발명의 범위로부터 벗어나지 않는다면, 그들은 그안에 포함되는 것으로 해석되어야 한다.
이상에서 설명한 바와 같이 본 발명에 따르면, 부하 회로의 컨덕턴스(gl)를 억제하여 고 게인을 실현하는 동시에, 핫 캐리어의 발생에 의한 촬상 특성의 열화를 방지할 수 있다.

Claims (22)

  1. 드라이버 트랜지스터와, 상기 드라이버 트랜지스터에 접속되는 부하 회로를 갖는 소스 팔로워형 앰프를 구비하고,
    상기 부하 회로는, 제1 MOS 트랜지스터와, 상기 제1 MOS 트랜지스터의 소스에 접속된 부하 소자로 구성되어 있는 것을 특징으로 하는 고체 촬상 소자.
  2. 제1항에 있어서, 상기 부하 소자는 저항 소자인 것을 특징으로 하는 고체 촬상 소자.
  3. 제1항에 있어서, 상기 부하 소자는 제2 MOS 트랜지스터를 포함하고,
    상기 제1 MOS 트랜지스터의 소스와 상기 제2 MOS 트랜지스터의 드레인이 접속되어 있는 것을 특징으로 하는 고체 촬상 소자.
  4. 제3항에 있어서, 상기 제1 MOS 트랜지스터의 소스와 상기 제2 MOS 트랜지스터의 드레인 및 게이트가 접속되어 있는 것을 특징으로 하는 고체 촬상 소자.
  5. 제3항에 있어서, 상기 제2 MOS 트랜지스터의 게이트의 전위는 고정되어 있는 것을 특징으로 하는 고체 촬상 소자.
  6. 제1항에 있어서, 상기 고체 촬상 소자는, 종속(縱續) 접속된 복수 단의 소스 팔로워형 앰프를 갖고, 상기 복수 단의 소스 팔로워형 앰프의 적어도 1개의 부하 회로는, 상기 제1 MOS 트랜지스터를 갖는 고체 촬상 소자.
  7. 제1항에 있어서, 상기 부하 소자는, 드레인과 소스가 서로 직렬 접속된 복수의 MOS 트랜지스터를 포함하는 것을 특징으로 하는 고체 촬상 소자.
  8. 제7항에 있어서, 드레인과 소스가 서로 직렬 접속된 상기 복수의 MOS 트랜지스터는, (a) 각각의 게이트와 드레인이 접속되어 있거나, (b) 각각의 게이트가 고정 전위인 것 중의 어느 하나인 것을 특징으로 하는 고체 촬상 소자.
  9. 제3항에 있어서, 상기 제1 MOS 트랜지스터 이외의 다른 MOS 트랜지스터의 게이트 길이는, 상기 제1 MOS 트랜지스터의 게이트 길이보다 긴 것을 특징으로 하는 고체 촬상 소자.
  10. 제3항에 있어서, 상기 제1 MOS 트랜지스터 이외의 다른 MOS 트랜지스터의 임계값 전압은, 상기 제1 MOS 트랜지스터의 임계값 전압보다 높은 것을 특징으로 하는 고체 촬상 소자.
  11. 제3항에 있어서, 상기 제1 MOS 트랜지스터 이외의 다른 MOS 트랜지스터의 게이트 절연막 두께는, 상기 제1 MOS 트랜지스터의 게이트 절연막 두께보다 두꺼운 것을 특징으로 하는 고체 촬상 소자.
  12. 제3항에 있어서, 상기 제1 MOS 트랜지스터 이외의 다른 MOS 트랜지스터의 게이트 길이, 임계값 전압, 및 게이트 절연막 두께는, 상기 제1 MOS 트랜지스터의 게이트 길이, 임계값 전압, 및 게이트 절연막 두께와 각각 같은 것을 특징으로 하는 고체 촬상 소자.
  13. 제3항에 있어서, 상기 제1 MOS 트랜지스터와, 이 제 1 MOS 트랜지스터의 소스에 접속된 MOS 트랜지스터의 채널 폭은 같은 것을 특징으로 하는 고체 촬상 소자.
  14. 드라이버 트랜지스터와, 상기 드라이버 트랜지스터에 접속되는 부하 회로를 갖는 소스 팔로워형 앰프를 구비하고,
    상기 부하 회로는, 드레인과 소스가 서로 직렬 접속된 복수의 MOS 트랜지스터를 포함하는 전류 미러 회로로 구성되어 있는 것을 특징으로 하는 고체 촬상 소자.
  15. 제14항에 있어서, 상기 전류 미러 회로는 캐스코드형인 것을 특징으로 하는 고체 촬상 소자.
  16. 제14항 또는 제15항에 있어서, 상기 전류 미러 회로에서 게이트들이 서로 접속된 MOS 트랜지스터는, MOS 트랜지스터의 채널 길이가 같은 것을 특징으로 하는 고체 촬상 소자.
  17. 제14항에 있어서, 상기 전류 미러 회로에서 드레인과 소스가 서로 직렬 접속된 MOS 트랜지스터는 거의 같은 채널 폭을 갖는 것을 특징으로 하는 고체 촬상 소자.
  18. 제15항에 있어서, 상기 캐스코드형 전류 미러 회로는,
    상기 드라이버 트랜지스터의 소스에 직렬 접속된 복수의 MOS 트랜지스터를 포함하는 제1 MOS 트랜지스터군과,
    직렬 접속된 복수의 MOS 트랜지스터로 이루어지고, 이것에 소정 전류를 흐르게 함으로써 복수의 기준 전위를 생성하여, 상기 복수의 기준 전위를 상기 제1 MOS 트랜지스터군의 각 MOS 트랜지스터의 게이트에 공급하는 제2 MOS 트랜지스터군을 갖고,
    제1 MOS 트랜지스터군 중 소스와 드레인이 직접 접속되는 2개의 MOS 트랜지스터와 대응하여 게이트들이 접속되는 제2 MOS 트랜지스터군 중의 2개의 MOS 트랜지스터의 사이에, 상기 제1 MOS 트랜지스터군과 접속되지 않는 적어도 1개의 MOS 트랜지스터가 접속되어 있는 것을 특징으로 하는 고체 촬상 소자.
  19. 제18항에 있어서, 상기 제1 MOS 트랜지스터군과 접속되지 않는 적어도 1개의 MOS 트랜지스터는, 드레인과 게이트가 접속되어 있는 것을 특징으로 하는 고체 촬상 소자.
  20. 제15항에 있어서, 상기 캐스코드형 전류 미러 회로는,
    상기 드라이버 트랜지스터의 소스에 직렬 접속된 복수의 MOS 트랜지스터를 포함하는 제1 MOS 트랜지스터군과,
    직렬 접속된 복수의 MOS 트랜지스터로 이루어지고, 이것에 소정 전류를 흐르게 함으로써 복수의 기준 전위를 생성하여, 상기 복수의 기준 전위를 상기 제1 MOS 트랜지스터군의 각 MOS 트랜지스터의 게이트에 공급하는 제2 MOS 트랜지스터군을 갖고,
    제1 MOS 트랜지스터군 중 소스와 드레인이 직접 접속되는 2개의 MOS 트랜지스터와 대응하여 게이트들이 접속되는 제2 MOS 트랜지스터군 중의 2개의 MOS 트랜지스터의 사이에, 저항 소자가 종속 접속되어 있는 것을 특징으로 하는 고체 촬상 소자.
  21. 제15항에 있어서, 상기 캐스코드형 전류 미러 회로는,
    상기 드라이버 트랜지스터의 소스에 직렬 접속된 복수의 MOS 트랜지스터를 포함하는 제1 MOS 트랜지스터군과,
    직렬 접속된 복수의 MOS 트랜지스터로 이루어지고, 이것에 소정 전류를 흐르게 함으로써 복수의 기준 전위를 생성하여, 상기 복수의 기준 전위를 상기 제1 MOS 트랜지스터군의 각 MOS 트랜지스터의 게이트에 공급하는 제2 MOS 트랜지스터군을 갖고,
    제1 MOS 트랜지스터군 중 소스와 드레인이 직접 접속되는 2개의 MOS 트랜지스터와 대응하여 게이트들이 서로 접속되는 제2 MOS 트랜지스터군 중의 2개의 MOS 트랜지스터의 사이에, 다이오드 소자가 종속 접속되어 있는 것을 특징으로 하는 고체 촬상 소자.
  22. 고체 촬상 소자를 구비하는 카메라에 있어서,
    상기 고체 촬상 소자는, 드라이버 트랜지스터와, 상기 드라이버 트랜지스터에 접속되는 부하 회로를 갖는 소스 팔로워형 앰프를 구비하고,
    상기 부하 회로는, 제1 MOS 트랜지스터와, 상기 제1 MOS 트랜지스터의 소스에 접속된 부하 소자로 구성되어 있는 것을 특징으로 하는 카메라.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006340071A (ja) * 2005-06-02 2006-12-14 Fujifilm Holdings Corp 固体撮像素子用出力アンプ
US7468500B2 (en) * 2005-09-13 2008-12-23 Texas Instruments Incorporated High performance charge detection amplifier for CCD image sensors
JP4792334B2 (ja) * 2006-06-12 2011-10-12 富士フイルム株式会社 Ｃｃｄ型固体撮像素子及びその出力回路
JP5780711B2 (ja) * 2010-04-06 2015-09-16 キヤノン株式会社 固体撮像装置
JP6480768B2 (ja) * 2015-03-17 2019-03-13 キヤノン株式会社 固体撮像装置及びその駆動方法
US10972695B2 (en) * 2019-06-04 2021-04-06 Semiconductor Components Industries, Llc Image sensors with reduced signal sampling kickback

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5144447A (en) * 1988-03-31 1992-09-01 Hitachi, Ltd. Solid-state image array with simultaneously activated line drivers
JPH06232656A (ja) 1993-02-02 1994-08-19 Hitachi Ltd 半導体装置
JP3610636B2 (ja) * 1995-07-31 2005-01-19 ソニー株式会社 温度検出装置、これを搭載した電荷転送装置およびカメラ
JP3618248B2 (ja) 1999-03-26 2005-02-09 シャープ株式会社 増幅型固体撮像装置用出力回路
US6611248B2 (en) * 2000-05-31 2003-08-26 Casio Computer Co., Ltd. Shift register and electronic apparatus
JP4000442B2 (ja) * 2001-05-09 2007-10-31 ソニー株式会社 固体撮像素子及びその駆動方法
US7212241B2 (en) * 2001-05-09 2007-05-01 Sony Corporation Solid-state imaging device and method for driving the same
JP4147782B2 (ja) * 2002-02-15 2008-09-10 ソニー株式会社 アイドリング電流制御方法および固体撮像装置
JP2003264292A (ja) * 2002-03-11 2003-09-19 Fujitsu Display Technologies Corp シミュレーション方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
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Publication number Publication date
KR20060046267A (ko) 2006-05-17
JP2006042302A (ja) 2006-02-09
US7605853B2 (en) 2009-10-20
US20050285957A1 (en) 2005-12-29

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