KR0172015B1 - 고체 촬상 소자에 사용되는 출력 회로 - Google Patents

고체 촬상 소자에 사용되는 출력 회로 Download PDF

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KR0172015B1 KR1019950019401A KR19950019401A KR0172015B1 KR 0172015 B1 KR0172015 B1 KR 0172015B1 KR 1019950019401 A KR1019950019401 A KR 1019950019401A KR 19950019401 A KR19950019401 A KR 19950019401A KR 0172015 B1 KR0172015 B1 KR 0172015B1
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Abstract

본 발명은 잡음이 적고 아날로그적인 용도로 사용할 수 있는 절연 게이트형 트랜지스터를 제공하는 것을 목적으로 한다.
디플리션형의 MOS 트랜지스터(7a,8a)에는 부유 게이트(27)과 제어 게이트(28)로 이루어진 2중 게이트 구조로 형성되어 있다. 그 채널에는 N형 불순물이 주입되어 N형 반전층(25)가 형성된다. 부유 게이트(27)에는 소정양의 전하를 축적하고, 그 축적된 전하량을 기초로 하여 제어 게이트(28)에 인가되는 게이트 전압이 보상되어 정전압으로 DpNMOS 트랜지스터(7a,8a)는 온·오프 제어된다.

Description

고체 촬상 소자에 사용하는 출력 회로
제1도는 본 발명을 구체화한 일실시예의 CCD 고체 촬상 소자의 모식도.
제2도는 일실시예의 출력부의 회로도.
제3도는 본 발명의 DpNMOS 트랜지스터의 단면도.
제4도는 제3도의 등가 회로도.
제5도는 제3도의 N채널 MOS 트랜지스터를 설명하는 특성도.
* 도면의 주요부분에 대한 부호의 설명
5 : 출력부 7,8 : 출력 회로
8a,8a : 절연 게이트형 트랜지스터로서의 DpNMOS 트랜지스터
21 : 반도체 기판 25 : 반전층
26 : 절연층 27 : 부유 게이트
28 : 제어 게이트 Yt : 영상 신호
본 발명은 절연 게이트형 트랜지스터 및 고체 촬상 소자에 관한 것이다.
종래, 인헨스먼트형(Enhancement type)의 MOS 트랜지스터는 바이폴라 트랜지스터에 비해 작고 집적도가 높기 때문에, 메모리 등의 각종 디지탈적인 용도에 사용되고 있다. 그런데, 최근 MOS 트랜지스터를 아날로그적으로 사용할 수 있도록 요망되고 있다. 그러나, MOS 트랜지스터는 실리콘 기판의 표면 근방에 채널을 형성하고 있으므로, 바이폴라 트랜지스터에 비해 잡음이 커지고, 신호에 대한 잡음의 비(S/N비)가 악화된다는 문제가 있다.
그 때문에, 디플리션형(Dipletion type)의 MOS 트랜지스터(이하 DpMOS 트랜지스터라 함)을 사용하는 것이 제안되고 있다. 예를 들면, N채널 MOS 트랜지스터의 경우, 소스·드레인 사이에 형성된 채널에 인, 비소 등의 N형 불순물을 주입한다. 그러면, 채널에는 N형의 반전층이 형성되고, 매립 채널형을 되어 디플리션형의 N채널 MOS 트랜지스터(이하, DpMOS 트랜지스터라 함)가 된다. 그러면, 전자는 채널의 표면보다는 오히려 깊은 곳을 흐르도록 되어 있으므로, 잡음이 감소하여 S/N이 양호해진다. 그 결과, MOS 트랜지스터를 아날로그적으로 사용할 수 있다.
또한, P채널 MOS 트랜지스터(이하, PMOS 트랜지스터라 함)인 경우 채널에 붕소 등의 P형 불순물을 주입함으로써 채널에 P형 반전층이 형성되어 디플리션형의 PMOS 트랜지스터로 된다.
그러나, DpMOS 트랜지스터는 부(-)의 게이트 전압으로 동작하므로, 이제까지 NMOS 트랜지스터의 게이트에 인가되어 있는 정전압을 부전압으로 변환하기 위한 회로와, 그 부전압을 생성하기 위한 부전압이 필요하다. 그 때문에, 회로 규모가 커짐과 동시에, 회로 구성이 복잡해지므로 용이하게 사용할 수 없다는 문제가 있다.
본 발명은 상기 문제점을 해결하기 위해 이루어진 것으로, 잡음이 적고, 아날로그적인 용도로 사용할 수 있는 절연 게이트형 트랜지스터를 제공하는 것을 목적으로 한다. 또, 그와 같은 절연 게이트형 트랜지스터를 출력 회로에 이용한 고체 촬상 소자를 제공하는 것을 목적으로 한다.
본원 발명에 따르면, 반도체 기판과, 반도체 기판의 일주면(一主面)에 서로 소정의 거리를 두고 형성되는 드레인 영역 및 소스 영역과, 이들 드레인 영역 및 소스 영역 사이에 상기 반도체 기판의 표면 영역에 형성되는 반전층과, 상기 반전층을 덮어 상기 반도체 기판 위에 배치되는 부유 게이트와, 이 부유 게이트 위에 배치되는 제어 게이트을 구비하고, 상기 부유 게이트에 축적되는 전하량에 따라 동작점이 변경된다.
본원 발명에 따르면, 상기 드레인 영역 및 소스 영역이 N형의 도전 특성을 형성함과 동시에, 상기 반전층이 상기 드레인 영역 및 소스 영역보다 저농도의 N형 도전 특성을 갖고, 상기 부유 게이트에 일정량의 전하가 축적되며, 상기 제어 게이트가 상기 소스 영역에 대하여 소정의 정전압을 초과했을 때에 상기 드레인 영역과 상기 소스 영역 사이가 도통하게 된다.
본원 발명은 피사체 영상을 받아 그 피사체 영상에 따라 발생하는 정보 전하를 행열 배치된 복수의 수광 화소에 축적하고, 상기 수광 화소로부터 전송 출력되는 정보 전하를 출력부에서 전압치로 변환시켜 영상 신호를 출력하는 고체 촬상 소자에 있어서, 상기 출력부에서 취출되는 전압치를 받는 출력 회로를 구비하고, 상기 출력 회로가 절연 게이트형 트랜지스터로 이루어진 소스 폴로워 회로로 구성되는 것을 요지로 한다.
따라서, 본원 발명에 따르면, 절연 게이트형 트랜지스터는 드레인 영역, 소스 영역, 반전층, 부유 게이트, 제어 게이트를 구비하고 있다. 드레인 영역 및 소스 영역은 반도체 기판의 일주면에 서로 소정의 거리를 두고 형성된다. 반전층은 이들 드레인 영역 및 소스 영역 사이에서 반도체 기판의 표면 영역에 형성된다. 부유 게이트는 상기 반전층을 덮어 상기 반도체 기판 위에 배치되고, 제어 게이트는 상기 부유 게이트 위에 배치된다. 그리고, 부유 게이트에 축적되는 전하량에 따라 동작점이 변경된다.
본원 발명에 따르면, 절연 게이트형 트랜지스터에서 드레인 영역 및 소스 영역은 N형 도전 특성을 형성함과 동시에, 반전층이 드레인 영역 및 소스 영역보다도 저농도의 N형 도전 특성을 이루고 있다. 그리고, 부유 게이트에 일정양의 전학 축적되고, 제어 게이트가 소스 영역에 대하여 소정의 정전압을 초과했을 때 드레인 영역과 소스 영역 사이가 도통된다.
본원 발명에 따르면, 고체 촬상 소자는 피사체 영상을 받아 그 피사체 영상에 따라 발생하는 정보 전하를 행열 배치된 복수의 수광 화소에 축적하고, 상기 수광 화소로부터 전송 출력되는 정보 전하를 출력부에서 전압치로 변환하여 영상 신호를 출력한다. 그 고체 촬상 소자는 절연 게이트형 트랜지스터로 이루어진 소스 폴로워 회로로 구성되며, 출력부에서 취출되는 전압치를 받는 출력 회로를 구비하고 있다.
이하, 본 발명을 구체화시킨 일실시예를 도면에 따라 설명한다.
제3도는 DpNMOS 트랜지스터의 단면도이다.
N형의 실리콘 기판(21) 위에는 붕소 이온 등의 P형 불순물이 주입되어 P형 웰(22)가 형성되어 있다. 웰(22) 위에는 인 등의 N형 불순물이 주입되어 N형 드레인 영역(23)과 소스 영역(24)가 형성되어 있다. 그 드레인 영역(23)과 소스 영역(24) 사이에는 채널이 형성되고, 그 채널에는 N형의 불순물이 주입되어 반전층(25)가 형성되어 있다.
채널 위에는 산화막(26)을 통하여 부유 게이트(27)이 형성되고, 그 양단은 각각 드레인 영역(23), 소스 영역(24)와 부유 게이트(27)이 일부 중복되도록 배치되어 있다. 부유 게이트(27) 위에는 산화막(26)을 통하여 제어 게이트(28)이 형성되고, 절연 게이트형 트랜지스터를 구성하고 있다. 또한, 본 실시예에서 제어 게이트(28)은 부유 게이트(27)과 동일한 크기로 형성되어 있다.
DpNMOS 트랜지스터는 그 부유 게이트(27)의 드레인 영역(23) 측에서 발생한 핫 일렉트론을 가속하여 부유 게이트(27)에 주입함으로써 그 부유 게이트(27)에 전하가 축적된다. 그리고, 부유 게이트(27)은 산화막(26)으로 덮여 절연되어 있으므로, 그 부유 게이트(27)에 축적된 전하가 다른 곳으로 흩어져 없어지는 경우는 없다.
제4도는 부유 게이트(27)에 전하가 축적되었을 때의 DpNMOS 트랜지스터의 등가 회로도이다. 제4도에 도시한 바와 같이, DpNMOS 트랜지스터는 1층 게이트 구조의 디플리션형의 N채널 MOS 트랜지스터(이하, DpNMOS라 함; 31)과 소정의 전압의 전압원(32)에서 등가적으로 나타낼 수 있다. DpNMOS(31)의 게이트에는 전압원(32)의 마이너스 단자가 접속되고, 그 게이트에 부전압이 인가되어 있다. 그리고, 상기 부전압, 즉 전압원(32)의 마이너스 단자와 플러스 단자의 전위차는 부유 게이트(27)에 축적된 전하에 따른 값으로 되고, DpNMOS(31)의 임계값 전압 VT1보다 낮게 된다. 따라서, 상기 DpNMOS 트랜지스터는 부유 게이트(27)에 전하가 주입되지 않을 때에는 제5도에 1점쇄선으로 도시한 바와 같이 임계값 전압이 0V보다 낮은 VT1로 되고, 부유 게이트(27)에 전하를 주입함으로써 제5도 실선으로 도시한 바와 같이 임계값 전압이 0V보다 높은 VT2로 된다.
즉, 부유 게이트(27)에 전하가 주입된 DpNMOS 트랜지스터는 그 게이트에 인가하는 전압을 인헨스먼트형 NMOS 트랜지스터와 동일한 극성, 즉 정전압으로 동작시킬 수 있게 된다. 따라서, DpNMOS 트랜지스터를 NMOS 트랜지스터로 치환하여 사용할 수 있다. 또, DpNMOS 트랜지스터가 동작할 때 채널의 깊은 곳을 전류가 흐르므로 NMOS 트랜지스터에 비해 발생하는 잡음이 적어진다.
다음으로, 상기와 같이 구성된 DpNMOS 트랜지스터를 이용한 CCD 고체 촬상 소자의 구성을 설명한다.
제1도는 종래의 프레임 트랜스퍼형의 CCD 고체 촬상 소자의 모식도이다. CCD 고체 촬상 소자(1)은 촬상부(2)와 축적부(3)과 수평 전송부(4)와 출력부(5)로 구성되어 있다. 촬상부(2)에는 2차원 배열된 수광 소자로 이루어진 수광 화소가 형성되고, 조사된 피사체 영상에 따른 정보 전하를 발생한다. 상기 정보 전하는 촬상부(2)에서 축적부(3)으로 1화면 단위로 전송되고, 축적부(3)에 의해 일단 축적된다.
또한, 정보 전하는 축적부(3)으로부터 1행 단위로 수평 전송부(4)로 전송되고, 수평 전송부(4)에서 출력부(5)로 1수광 화소 단위로 전송된다. 출력부(5)는 전송된 정보 전하의 전하량을 전압치로 변환하고, 그 변환된 전압치를 영상 신호 Yt로서 출력하도록 되어 있다.
제2도는 출력부(5)의 회로도이다. 출력부(5)에는 리셋 트랜지스터(6) 및 2단 접속된 소스 폴로워형 출력 회로(7,8)이 설치되어 있다.
리셋 트랜지스터(6)은 MOS 트랜지스터로 이뤄지고, 그 소스는 수평 전송부(4)에 접속되며, 수평 전송부(4)로부터의 정보 전하를 받아 일단 축적되도록 되어 있다. 리셋 트랜지스터(6)의 소스는 출력 회로(7)에 접속되고, 그 소스에 축적된 정보 전하는 출력 회로(7,8)에 의해 임피던스 변환되고, 그 변환된 전압이 영상 신호 Yt로서 출력되도록 되어 있다.
또, 리셋 트랜지스터(6)의 드레인은 접지되어 리셋 드레인을 형성하고 있다. 리셋 트랜지스터(6)의 게이트에는 리셋 펄스 φR이 인가되고 그 리셋 펄스 φR을 기초로 하여 소스에 축적된 정보 전하가 소정 시간 간격으로 리셋 드레인으로 배출되도록 되어 있다.
1단째의 출력 회로(7)은 전원 Vdd와 접지 사이에 직렬 접속된 한쌍의 DpNMOS 트랜지스터(7a)와 NMOS 트랜지스터(7b)로 구성되어 있다. 2단째의 출력 회로(8)은 전원 Vdd와 접지 사이에 직렬 접속된 한쌍의 DpNMOS 트랜지스터(8a)와 NMOS 트랜지스터(8b)로 구성되어 있다. DpNMOS 트랜지스터(7a,8a)는 제3도에 도시한 바와 같이 각각 부유 게이트와 제어 게이트를 가즌 2중 게이트 구조의 디플리션형 N채널 MOS 트랜지스터이다.
1단째의 출력 회로(7)의 DpNMOS 트랜지스터(7a)의 게이트에는 리셋 트랜지스터(6)의 소스가 접속되어 있다. DpNMOS 트랜지스터(7a)의 소스는 2단째의 소스 폴로워형 출력 회로(8)의 DpNMOS 트랜지스터(8a)의 게이트에 접속되어 있다. 그리고, DpNMOS 트랜지스터(8a)의 소스에는 출력 단자(10)이 접속되고, 그 출력 단자(10)으로부터 영상 신호 Yt가 출력되도록 되어 있다.
또한, 각 출력 회로(7,8)의 NMOS 트랜지스터(7b,8b)의 게이트는 공통으로 접속됨과 동시에 미리 설정된 일정 전압의 전압 Vgg가 인가되어 있다. NMOS 트랜지스터(7b,8b)는 각각 전압 Vgg를 기초로 한 저항치로 되고, DpNMOS 트랜지스터(7a,8a)의 부하 저항으로 되어 있다.
다음으로, 상기와 같이 구성된 CCD 고체 촬상 소자의 동작을 설명한다.
피사체가 찍히면, 촬상부(2)는 그 피사체 영상에 따른 정보 전하를 발생한다. 상기 정보 전하는 촬상부(2)로부터 축적부(3)으로 1화면 단위로 전송되고, 또한 1행 단위로 수평 전송부(4)로 전송된다. 그리고, 수평 전송부(4)로부터 1수광 화소 단위로 출력부(5)로 전송된다.
출력부(5)로 전송된 정보 전하는 리셋 트랜지스터(6)의 소스에 일단 축적된다. 상기 리셋 트랜지스터(6)의 소스는 그 기생 용량 C의 콘덴서로서 간주할 수 있고, 그 소스에 축적된 전하량을 q로 한다. 리셋 트랜지스터(6)의 소스는 DpNMOS 트랜지스터(7a)의 제어 게이트(28)에 접속되어 있으므로 그 제어 게이트(28)에 인가되는 전압은 기생 용량 C와 전하량 q에 따른 저납 VG2(=q/C)가 되고, 정의 전압이 된다. 그 전압 VG2는 1수광 화소 단위로 전송되는 전하량에 따라 변화한다.
그러면, DpNMOS 트랜지스터(7a)에는 그 전압 VG2에 따른 전류가 흐른다. 이 때, NMOS 트랜지스터(7b)의 게이트에는 일정 전압의 전압 Vgg가 인가되어 소정의 저항치로 되어 있으므로, DpNMOS 트랜지스터(7a)와 NMOS 트랜지스터(7b) 사이의 노드 N1의 전위는 DpNMOS 트랜지스터(7a)의 제어 게이트(28)에 인가된 전압 VG2로부터 그 임계값 전압 VT2만큼 하강한 전위가 된다. 그리고, DpNMOS 트랜지스터(7a)는 그 채널에 흐르는 전류가 채널의 깊은 곳을 흐르므로, 잡음이 적어진다.
상기 노드 N1의 전위는 DpNMOS 트랜지스터(8a)의 제어 게이트(28)에 인가된다. NMOS 트랜지스터(8b)도 NMOS 트랜지스터(7b)와 마찬가지로 그 게이트에 일정 정압의 전압 Vgg가 인가되어 소정의 저항치로 된다. 따라서, DpNMOS 트랜지스터(8a)와 NMOS 트랜지스터(8b) 사이의 노드 N2의 전위는 DpNMOS 트랜지스터(8a)의 임계값 전압 VT2만큼 하강한 전위로 된다. 그리고, DpNMOS 트랜지스터(8a)는 그 채널에 흐르는 전류가 채널의 깊은 곳을 흐르므로 잡음이 적어진다. 상기 노드 N2의 전위는 출력 단자(10)으로부터 영상 신호 Yt로서 출력된다.
현재, DpNMOS 트랜지스터의 제어 게이트(28)의 전압 VG2의 변화를 10V±1V로 한다. 그리고, DpNMOS 트랜지스터(7a,8a)의 임계값 전압 VT2를 각각 0.8V로 한다. 그러면, 노드 N1의 전압은 전압 VG2로부터 DpNMOS 트랜지스터(7a)의 임계값 전압 VT2만큼 감소하므로 9.2V±1V로 되고, DpNMOS 트랜지스터(8a)의 게이트에 인가된다. 그리고, 노드 N2의 전압은 DpNMOS 트랜지스터(8a)의 임계값 전압 VT2만큼 감소한 전위로 되며, 8.4V±1V로 된다. 따라서, 영상 신호 Yt는 8.4V±1V로 된다. 이때, DpNMOS 트랜지스터(7a,8a)의 잡음은 종래의 NMOS 트랜지스터에 비해 적어지므로, 영상 신호 Yt의 잡음도 종래에 비해 적어진다. 이 결과, 종래에 비해 S/N비가 개선된 영상 신호 Yt를 얻을 수 있다.
그런데, 제4도에 도시하는 전압원(32)의 전위차는 부유 게이트(27)에 축적된 전하에 따른 값으로 된다. 따라서, 축적된 전하량이 많으면 전압원(32)의 전위차는 커지고, DpNMOS 트랜지스터(7a,8a)의 외관상 임계값 전압 VT2는 높아지며, 축적된 전하량이 적으면 전압원(32)의 전위차는 적어지고, DpNMOS 트랜지스터(7a,8a)의 외관상 임계값 전압 VT2는 낮아진다.
예를 들면, 부유 게이트(27)에 축적된 전하가 많고, 상기한 DpNMOS 트랜지스터(7a,8a)의 임계값 전압 VT2를 각각 3V로 되는 것으로 한다. 그러면, 출력 회로(7)의 DpNMOS 트랜지스터(7a)의 소스로부터 출력되는 전압은 게이트에 인가되는 전압으로부터 임계값 전압 VT2만큼 감소하므로 7V±1V가 되고, DpNMOS 트랜지스터(8a)의 게이트에 인가된다. 그리고, DpNMOS 트랜지스터(8a)의 소스로부터 출력되는 전압은 임계값 전압 VT2만큼 감소하여 4V±1V가 된다.
그러나, 실제로는 출력 단자(10)에는 콘덴서가 접속되어 직류 성분이 제거되고, 교류 성분만의 영상 신호 Yt(±1V)가 출력된다. 즉, DpNMOS 트랜지스터(7a,8a)의 임계값 전압 VT2의 변화에 의해 영상 신호 Yt에 부여되는 영향을 제거할 수 있다. 따라서, 이와 같이 출력 단자(10)에 콘덴서를 접속하여 교류 성분만을 필요로 하는 구성으로 함으로써 부유 게이트에 축적된 전하량에 의한 임계값 전압 VT2의 변화의 영향을 받지 않을 수 있다.
또한, DpNMOS 트랜지스터(7a,8a)의 부유 게이트(27)은 상기한 바와 같이 산화막(26)으로 덮여 있으므로, 그 부유 게이트(27)에 축적된 전하가 다른 곳으로 흩어져 없어지는 일은 없다. 그러나, 가령 전하가 부유 게이트(27)로부터 흩어져 없어졌다해도 동작 중에 DpNMOS 트랜지스터(7a)의 소스·드레인 사이에 흐르는 전류에 의해 발생하는 핫 일렉트론이 부유 게이트(26)에 주입된다. 그리고, 부유 게이트(26)에 소정양의 전하가 주입되면, 그 이상 전하가 주입되지 않게 된다. 그 결과, DpNMOS 트랜지스터(7a,8a)의 부유 게이트(27)로 흩어져 없어진만큼의 전하가 보충되어 동일한 특성을 유지할 수 있다.
이와 같이, 본 실시예에 따르면 출력 회로(7,8)은 소스 폴로워형의 출력 회로로서, 게이트 구조의 부유 게이트(27)과 제어 게이트(28)을 갖는 DpNMOS 트랜지스터(7a,8a)를 구비하고 있다. DpNMOS 트랜지스터(7a,8a)는 디플리션형의 MOS 트랜지스터이고, 부유 게이트(27)에 축적된 전하에 의해 NMOS 트랜지스터와 동일한 극성, 즉 정전압의 게이트 전압으로 동작한다. 또, DpNMOS 트랜지스터(7a,8a)에 흐르는 전류는 채널의 깊은 곳을 흐르므로 잡음이 적어진다.
그 결과, 종래에 비해 잡음이 적어지고, S/N비가 양호한 영상 신호 Yt를 얻을 수 있다. 또, DpNMOS 트랜지스터(7a,8a)는 정전압의 게이트 전압으로 동작하므로, 인헨스먼트형의 NMOS 트랜지스터와 동일하게 사용할 수 있고, 용이하게 NMOS 트랜지스터로 치환하여 사용할 수 있다.
또한, 본 발명은 상기 실시예로 한정되는 것이 아니라, 이하와 같이 실시해도 된다.
1) 상기 실시예에서, DpNMOS 트랜지스터를 다른 아날로그적으로 사용하는 곳 예를 들면 커런트 밀러형의 차동 앰프 등에 응용한다.
2) 상기 실시예에서, 부유 게이트와 제어 게이트의 크기를 바꾸어 형성한다. 또, 부유 게이트와 제어 게이트를 병렬로 배치한 스프리트 게이트 구조의 DpNMOS 트랜지스터로 구체화한다.
3) 상기 실시예에서, 부유 게이트를 갖고 있고, 채널에 붕소 이온 등의 P형 불순물이 주입되어 P형의 반전층이 형성된 디플리션형의 P채널 MOS 트랜지스터로 구체화한다. 이 때, 부유 게이트에는 전하 대신에 정공(正孔)을 주입하여 축적한다.
4) 상기 실시예에서, NMOS 트랜지스터(7b,8b)를 소정의 저항 소자 대신에 실시한다.
이상, 본 발명의 각 실시예에 관해 설명했으나, 각 실시예에서 파악할 수 있는 청구항 이외의 기술적 사상에 관해 이하에 그 효과와 함께 기재한다.
a) 절연 게이트형 트랜지스터와, 그 절연 게이트형 트랜지스터의 소스에 접속된 저항체로 이루어지고, 상기 절연 게이트형 트랜지스터의 소스로부터 출력되도록 한 소스 폴로워형 출력 회로의 구성에 의해 잡음이 적은 출력을 얻을 수 있다.
b) 상기 a)에 기재된 출력 회로에서, 상기 저항체는 게이트에 일정 전압 Vgg가 인가된 NMOS 트랜지스터(7b,8b)이다. 이 구성에 따라 전압 Vgg를 변경하는 것만으로 용이하게 저항치를 변경할 수 있다.
c) 절연 게이트형 트랜지스터를 구비한 차동 앰프의 구성에 따라 잡음을 줄일 수 있다.
이상 상세히 설명한 바와 같이 본 발명에 따르면, 잡음이 적고, 아날로그적인 용도로 사용할 수 있는 절연 게이트형 트랜지스터를 제공할 수 있다. 또, 그 절연 게이트형 트랜지스터를 이용한 고체 촬상 소자를 제공할 수 있다.

Claims (2)

  1. 소스 폴로워형 회로(source follower type circuit) 및 리셋 트랜지스터를 포함하며, 고체 촬상 소자에 사용하기 위한 출력 회로에 있어서, 상기 소스 폴로워형 회로는 서로 연결되어 있는 저항 소자 및 디플리션형 MOS 트랜지스터(depletion type MOS transistor)를 포함하고, 상기 디플리션형 MOS 트랜지스터는, 전원에 접속되어 있는 드레인 영역; 상기 저항 소자에 접속되어 있는 소스 영역; 및 부유 게이트(floating gate) 위에 제공되고 상기 부유 게이트와 절연되어 있는 제어 게이트를 포함하며, 상기 소스 영역은 상기 출력 회로의 출력 단자의 역할을 하고, 상기 리셋 트랜지스터는 접지되어 있는 드레인, 상기 디플리션형 MOS 트랜지스터의 상기 제어 게이트에 접속되며 외부에서 공급되는 정보 전하(information charges)를 축적하기 위한 소스, 및 외부에서 공급된 리셋 펄스 신호를 수신하기 위한 게이트를 구비하고, 상기 리셋 트랜지스터의 상기 소스는 상기 출력 회로의 입력 단자의 역할을 하며, 상기 리셋 트랜지스터는 상기 입력 단자의 전위 레벨을 주기적으로 초기화하기 위해 상기 리셋 펄스 신호에 응답하는 고체 촬상 소자용 출력 회로.
  2. 제1항에 있어서, 상기 저항 소자는 일정한 전압이 인가되는 게이트를 구비한 인헨스먼트형 절연 게이트 전계 효과 트랜지스터(enhancement type insulated gate field effect transistor)에 의해 형성되는 고체 촬상 소자용 출력 회로.
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