JPH08204035A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH08204035A JPH08204035A JP7013110A JP1311095A JPH08204035A JP H08204035 A JPH08204035 A JP H08204035A JP 7013110 A JP7013110 A JP 7013110A JP 1311095 A JP1311095 A JP 1311095A JP H08204035 A JPH08204035 A JP H08204035A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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-
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Abstract
(57)【要約】
【目的】フローティングゲートに対して電子の注入・引
き抜きを行う際に、基板に漏れる電流を可及的に少なく
した半導体メモリ装置を提供する。 【構成】基板１０表面のゲート絶縁膜１１上に形成され
たフローティングゲート１２を有し、このフローティン
グゲート１２に対して基板１０に形成したソース・ドレ
イン拡散層２０、２１から該ゲート絶縁膜１１を介して
電子の注入・引き抜きを行うことにより電気的に書き込
み・消去ができる半導体メモリ装置において、ゲート絶
縁膜１１の下の基板１０表面近傍にソース・ドレイン拡
散層２０、２１と同型の基板電流抑止用拡散層２２を設
け、フローティングゲート１２への電子の注入・引き抜
きの際の基板１０への漏電抑止領域とする。
き抜きを行う際に、基板に漏れる電流を可及的に少なく
した半導体メモリ装置を提供する。 【構成】基板１０表面のゲート絶縁膜１１上に形成され
たフローティングゲート１２を有し、このフローティン
グゲート１２に対して基板１０に形成したソース・ドレ
イン拡散層２０、２１から該ゲート絶縁膜１１を介して
電子の注入・引き抜きを行うことにより電気的に書き込
み・消去ができる半導体メモリ装置において、ゲート絶
縁膜１１の下の基板１０表面近傍にソース・ドレイン拡
散層２０、２１と同型の基板電流抑止用拡散層２２を設
け、フローティングゲート１２への電子の注入・引き抜
きの際の基板１０への漏電抑止領域とする。
Description
【０００１】
【産業上の利用分野】本発明は、例えばフラッシュＥＥ
ＰＲＯＭ（Electrically Erasabable Programmable RO
M）のように、周囲から電気的に絶縁されたフローティ
ングゲートを有する半導体メモリ装置に関する。
ＰＲＯＭ（Electrically Erasabable Programmable RO
M）のように、周囲から電気的に絶縁されたフローティ
ングゲートを有する半導体メモリ装置に関する。
【０００２】
【従来の技術】近年、フラッシュＥＥＰＲＯＭが盛んに
開発されている。ここで、従来のＮチャネル型のフラッ
シュＥＥＰＲＯＭ半導体装置を例にとって、フローティ
ングゲートから電子を引き抜く方法の一つを図４で説明
する。図４は、ソース拡散領域を中心にして示した断面
模式図である。
開発されている。ここで、従来のＮチャネル型のフラッ
シュＥＥＰＲＯＭ半導体装置を例にとって、フローティ
ングゲートから電子を引き抜く方法の一つを図４で説明
する。図４は、ソース拡散領域を中心にして示した断面
模式図である。
【０００３】このＥＥＰＲＯＭの構造は、図４（Ａ）に
示すように、Ｐ型半導体基板１０の表面上に形成された
第１ゲート絶縁膜１１を介してフローティングゲート１
２、第２ゲート絶縁膜１３、コントロールゲート１４の
順に順次積層され、一方、基板１０表面下には、Ｎ型ソ
ース拡散層２０とＮ型ドレイン拡散層２１とが形成され
ている。
示すように、Ｐ型半導体基板１０の表面上に形成された
第１ゲート絶縁膜１１を介してフローティングゲート１
２、第２ゲート絶縁膜１３、コントロールゲート１４の
順に順次積層され、一方、基板１０表面下には、Ｎ型ソ
ース拡散層２０とＮ型ドレイン拡散層２１とが形成され
ている。
【０００４】フローティングゲート１２から電子を引く
抜く方法の一つとしては、図４（Ｂ）に示すように、コ
ントロールゲート１４とソース拡散層２０間に１５〜２
０ボルトの電圧を印加し、第１ゲート酸化膜１１に１０
ＭＶ／ｃｍ以上の高電界を与え、トンネル現象により電
子をフローティングゲート１２からソース拡散層２０に
電子を引く抜くものである。
抜く方法の一つとしては、図４（Ｂ）に示すように、コ
ントロールゲート１４とソース拡散層２０間に１５〜２
０ボルトの電圧を印加し、第１ゲート酸化膜１１に１０
ＭＶ／ｃｍ以上の高電界を与え、トンネル現象により電
子をフローティングゲート１２からソース拡散層２０に
電子を引く抜くものである。
【０００５】
【発明が解決しようとする課題】しかしながら、このよ
うな方法によるフローティングゲートからの電子の引き
抜きの際、ソース拡散層２０とＰ型基板１０との間にバ
ンド―バンド間電流と呼ばれる電流が流れ、このために
大電流を要し、従来この構造の半導体装置を動作させる
場合、電源としては通常電圧電源の他に、高電圧大電流
電源を別途用意する必要があるという問題があった。
うな方法によるフローティングゲートからの電子の引き
抜きの際、ソース拡散層２０とＰ型基板１０との間にバ
ンド―バンド間電流と呼ばれる電流が流れ、このために
大電流を要し、従来この構造の半導体装置を動作させる
場合、電源としては通常電圧電源の他に、高電圧大電流
電源を別途用意する必要があるという問題があった。
【０００６】これについて、詳しく説明すると、図４
（Ｂ）に示すように、コントロールゲート１４とソース
拡散層２０間に１５〜２０ボルトの電圧を印加すると、
第１ゲート酸化膜１１に高電圧、高電界が与えられると
同時に、第１ゲート酸化膜１１の下のソース拡散層２０
部にも高電圧が与えられる。このため、図４（Ｃ）に示
すように、第１ゲート酸化膜１１の下方、ソース拡散層
２０境界付近には空乏層３０及び寄生チャネル３１が形
成される。この寄生チャネル３１は、基板１０とは短絡
状態となる。そして、寄生チャネル３１のうち、ソース
拡散層２０部の不純物濃度の高い領域３２（図中鎖線で
囲った部分）においては、バンド―バンド間遷移と呼ば
れる機構により電子とホールが発生する。発生した電子
は、図面中矢印３３で示したように、空乏層３０に沿っ
てソース側に吐き出され、一方、ホールは、矢印３４で
示したように、寄生チャネル３１に沿って短絡箇所から
基板１０側に吐き出される。これにより、ソース拡散層
２０領域と基板１０間には、０．１〜１μＡという大き
な電流が流れる。この電流は、メモリセルの集積度が大
きいと非常に大きな値となる。
（Ｂ）に示すように、コントロールゲート１４とソース
拡散層２０間に１５〜２０ボルトの電圧を印加すると、
第１ゲート酸化膜１１に高電圧、高電界が与えられると
同時に、第１ゲート酸化膜１１の下のソース拡散層２０
部にも高電圧が与えられる。このため、図４（Ｃ）に示
すように、第１ゲート酸化膜１１の下方、ソース拡散層
２０境界付近には空乏層３０及び寄生チャネル３１が形
成される。この寄生チャネル３１は、基板１０とは短絡
状態となる。そして、寄生チャネル３１のうち、ソース
拡散層２０部の不純物濃度の高い領域３２（図中鎖線で
囲った部分）においては、バンド―バンド間遷移と呼ば
れる機構により電子とホールが発生する。発生した電子
は、図面中矢印３３で示したように、空乏層３０に沿っ
てソース側に吐き出され、一方、ホールは、矢印３４で
示したように、寄生チャネル３１に沿って短絡箇所から
基板１０側に吐き出される。これにより、ソース拡散層
２０領域と基板１０間には、０．１〜１μＡという大き
な電流が流れる。この電流は、メモリセルの集積度が大
きいと非常に大きな値となる。
【０００７】このようなバンド―バンド間電流を抑制す
る方法としては、従来、ソース拡散層２０部の不純物濃
度を最適化する方法が採用されてきたが、この方法で
は、バンド―バンド間電流を抑止すると同時に、フロー
ティングゲート１２からソース拡散層２０への電子の流
れも抑えてしまい、半導体装置特性に、好ましくない影
響を与えてしまうという問題があった。
る方法としては、従来、ソース拡散層２０部の不純物濃
度を最適化する方法が採用されてきたが、この方法で
は、バンド―バンド間電流を抑止すると同時に、フロー
ティングゲート１２からソース拡散層２０への電子の流
れも抑えてしまい、半導体装置特性に、好ましくない影
響を与えてしまうという問題があった。
【０００８】本発明は、上記事情に鑑みなされたもの
で、フローティングゲートに対して電子の注入・引き抜
きを行う際に、基板に漏れる電流を可及的に少なくした
半導体メモリ装置を提供することを目的とする。
で、フローティングゲートに対して電子の注入・引き抜
きを行う際に、基板に漏れる電流を可及的に少なくした
半導体メモリ装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明は、上記目的を達
成するため、下記の半導体メモリ装置を提供する。 （１）基板表面のゲート絶縁膜上に形成されたフローテ
ィングゲートを有し、このフローティングゲートに対し
て基板に形成したソース・ドレイン拡散層から該ゲート
絶縁膜を介して電子の注入・引き抜きを行うことにより
電気的に書き込み・消去ができる半導体メモリ装置にお
いて、ゲート絶縁膜の下の基板表面近傍にソース・ドレ
イン拡散層と同型の基板電流抑止用拡散層を設け、フロ
ーティングゲートへの電子の注入・引き抜きの際の基板
への漏電抑止領域としたことを特徴とする半導体メモリ
装置。 （２）基板電流抑止用拡散層の不純物濃度がソース・ド
レイン拡散層の不純物濃度より低い上記（１）記載の半
導体メモリ装置。 （３）基板電流抑止用拡散層の不純物濃度が１×１０16
〜１×１０18ｃｍ-3 である請求項１又は２記載の半導
体メモリ装置。
成するため、下記の半導体メモリ装置を提供する。 （１）基板表面のゲート絶縁膜上に形成されたフローテ
ィングゲートを有し、このフローティングゲートに対し
て基板に形成したソース・ドレイン拡散層から該ゲート
絶縁膜を介して電子の注入・引き抜きを行うことにより
電気的に書き込み・消去ができる半導体メモリ装置にお
いて、ゲート絶縁膜の下の基板表面近傍にソース・ドレ
イン拡散層と同型の基板電流抑止用拡散層を設け、フロ
ーティングゲートへの電子の注入・引き抜きの際の基板
への漏電抑止領域としたことを特徴とする半導体メモリ
装置。 （２）基板電流抑止用拡散層の不純物濃度がソース・ド
レイン拡散層の不純物濃度より低い上記（１）記載の半
導体メモリ装置。 （３）基板電流抑止用拡散層の不純物濃度が１×１０16
〜１×１０18ｃｍ-3 である請求項１又は２記載の半導
体メモリ装置。
【００１０】
【作用】本発明の半導体メモリ装置は、上述した寄生チ
ャネル発生による基板との短絡を防止するため、ゲート
酸化膜の下の基板表面にソース・ドレイン拡散層と同型
の基板電流抑止用拡散層を設け、フローティングゲート
への電子の注入・引き抜きの際の基板への漏電抑止領域
としたものである。
ャネル発生による基板との短絡を防止するため、ゲート
酸化膜の下の基板表面にソース・ドレイン拡散層と同型
の基板電流抑止用拡散層を設け、フローティングゲート
への電子の注入・引き抜きの際の基板への漏電抑止領域
としたものである。
【００１１】即ち、後に詳述するが、寄生チャネルが発
生しても、かかるソース・ドレイン層と同型の拡散層に
より、この寄生チャネルを基板側と電気的に隔離し、基
板への短絡を防止することができるものである。
生しても、かかるソース・ドレイン層と同型の拡散層に
より、この寄生チャネルを基板側と電気的に隔離し、基
板への短絡を防止することができるものである。
【００１２】
【実施例】以下、本発明の実施例について、図面を参照
しながら具体的に説明する。図１は、本発明の半導体メ
モリ装置の一例の要部を示す断面図である。図１を用い
て、本発明の原理を詳しく説明する。図１（Ａ）に示す
本発明の半導体メモリ装置１は、第１ゲート絶縁膜１１
下のＰ型基板１０の表面内面側に、Ｎ型ソース拡散層２
０、Ｎ型ドレイン拡散層２１と同型のＮ型基板電流抑止
用拡散層２２を形成し、基板への漏電抑止領域としたも
のである。上記基板電流抑止用拡散層２２は、第１ゲー
ト絶縁膜１１下にあって、ソース拡散層２０とドレイン
拡散層２１とをこれらと同型のＮ型拡散層で連結した構
造を有する。
しながら具体的に説明する。図１は、本発明の半導体メ
モリ装置の一例の要部を示す断面図である。図１を用い
て、本発明の原理を詳しく説明する。図１（Ａ）に示す
本発明の半導体メモリ装置１は、第１ゲート絶縁膜１１
下のＰ型基板１０の表面内面側に、Ｎ型ソース拡散層２
０、Ｎ型ドレイン拡散層２１と同型のＮ型基板電流抑止
用拡散層２２を形成し、基板への漏電抑止領域としたも
のである。上記基板電流抑止用拡散層２２は、第１ゲー
ト絶縁膜１１下にあって、ソース拡散層２０とドレイン
拡散層２１とをこれらと同型のＮ型拡散層で連結した構
造を有する。
【００１３】本発明の半導体メモリ装置１の他の構成
は、従来の半導体メモリ装置と同様であり、Ｐ型半導体
基板１０上に第１ゲート絶縁膜１１、フローティングゲ
ート１２、第２ゲート絶縁膜１３、コントロールゲート
１４が順次積層されている。このような構成の半導体メ
モリ装置１において、電子をフローティングゲート１２
から引き抜くために、図１（Ｂ）に示すように、例えば
コントロールゲート１４にコントロール電極１４０から
―１０ボルト、ソース拡散層２０にソース電極２００か
ら５ボルト、ドレイン拡散層２１にドレイン電極２１０
から及び基板１０に基板電極１００からそれぞれ０ボル
トを印加したとき、第１ゲート酸化膜１１下にコントロ
ールゲート印加電圧による空乏層３０ａ及びソース拡散
層２０領域近傍にソース印加電圧による空乏層３０ｂが
それぞれ形成される。問題となる寄生チャネル３１は、
第１ゲート酸化膜１１下に形成されるが、寄生チャネル
３１とＰ型基板１０とは、基板電流抑止用拡散層２２に
より、空乏層３０ａで電気的に基板１０から隔離される
ので、寄生チャネル３１は、基板１０と短絡することが
ない。
は、従来の半導体メモリ装置と同様であり、Ｐ型半導体
基板１０上に第１ゲート絶縁膜１１、フローティングゲ
ート１２、第２ゲート絶縁膜１３、コントロールゲート
１４が順次積層されている。このような構成の半導体メ
モリ装置１において、電子をフローティングゲート１２
から引き抜くために、図１（Ｂ）に示すように、例えば
コントロールゲート１４にコントロール電極１４０から
―１０ボルト、ソース拡散層２０にソース電極２００か
ら５ボルト、ドレイン拡散層２１にドレイン電極２１０
から及び基板１０に基板電極１００からそれぞれ０ボル
トを印加したとき、第１ゲート酸化膜１１下にコントロ
ールゲート印加電圧による空乏層３０ａ及びソース拡散
層２０領域近傍にソース印加電圧による空乏層３０ｂが
それぞれ形成される。問題となる寄生チャネル３１は、
第１ゲート酸化膜１１下に形成されるが、寄生チャネル
３１とＰ型基板１０とは、基板電流抑止用拡散層２２に
より、空乏層３０ａで電気的に基板１０から隔離される
ので、寄生チャネル３１は、基板１０と短絡することが
ない。
【００１４】これにより、ソース拡散層２０領域付近で
発生したホールは、基板１０への流出が防止されて、大
きな基板電流が生じることなく、電子の引き抜きが可能
となる。従って、本例の半導体メモリ装置１によれば、
フローティングゲートから電子を引き抜く際にも従来法
のように大きな基板電流が流れるということはないの
で、引き抜きの際の通常用いている高い電圧は、回路内
昇圧回路によっても十分供給可能であり、従来のように
電源として通常電圧電源の他に高電圧大電流電源を外部
に用意する必要はなくなる。しかも、寄生チャネル３１
部にホールが蓄積されるために、第１ゲート絶縁膜１１
に電圧が有効に印加されて電子引き抜き効率が増大し、
電子引き抜きの短時間化、あるいは引き抜き電圧の低電
圧化が可能となる。
発生したホールは、基板１０への流出が防止されて、大
きな基板電流が生じることなく、電子の引き抜きが可能
となる。従って、本例の半導体メモリ装置１によれば、
フローティングゲートから電子を引き抜く際にも従来法
のように大きな基板電流が流れるということはないの
で、引き抜きの際の通常用いている高い電圧は、回路内
昇圧回路によっても十分供給可能であり、従来のように
電源として通常電圧電源の他に高電圧大電流電源を外部
に用意する必要はなくなる。しかも、寄生チャネル３１
部にホールが蓄積されるために、第１ゲート絶縁膜１１
に電圧が有効に印加されて電子引き抜き効率が増大し、
電子引き抜きの短時間化、あるいは引き抜き電圧の低電
圧化が可能となる。
【００１５】上記説明は、ソース拡散層への電子の引き
抜きを例にして説明したが、ドレイン拡散層でも全く等
価である。また、Ｐチャネル型フラッシュＥＥＰＲＯＭ
半導体メモリ装置においても有効である。但し、Ｐチャ
ネル型の場合、電子は引き抜きではなく、ソース拡散領
域又はドレイン拡散層からフローティングゲートへの電
子の注入となる。
抜きを例にして説明したが、ドレイン拡散層でも全く等
価である。また、Ｐチャネル型フラッシュＥＥＰＲＯＭ
半導体メモリ装置においても有効である。但し、Ｐチャ
ネル型の場合、電子は引き抜きではなく、ソース拡散領
域又はドレイン拡散層からフローティングゲートへの電
子の注入となる。
【００１６】なお、第１ゲート絶縁膜１１下にＮ型拡散
層を形成すると、トランジスタのしきい値は、図３に示
すように、マイナス電圧となり、トランジスタはいわゆ
るディプレッション動作となり、このままではエンハン
ス型を前提としている従来型の例えばＤＩＮＯＲ型とは
異なった書き換え、読み出し方式を採用する必要があ
る。この点の解決方法は種々あるが、例えば、図３に示
した基板電流抑止用拡散層の不純物濃度に対するしきい
値に対応させた量で、フローティングゲートに最初に電
子を注入し、しきい値をプラス側へシフトさせておくこ
とにより、解決することができる。
層を形成すると、トランジスタのしきい値は、図３に示
すように、マイナス電圧となり、トランジスタはいわゆ
るディプレッション動作となり、このままではエンハン
ス型を前提としている従来型の例えばＤＩＮＯＲ型とは
異なった書き換え、読み出し方式を採用する必要があ
る。この点の解決方法は種々あるが、例えば、図３に示
した基板電流抑止用拡散層の不純物濃度に対するしきい
値に対応させた量で、フローティングゲートに最初に電
子を注入し、しきい値をプラス側へシフトさせておくこ
とにより、解決することができる。
【００１７】次に、本発明の半導体メモリ装置の製造方
法について説明する。ここでは、図１に示したＮチャネ
ル型フラッシュＥＥＰＲＯＭ半導体装置を例にとって説
明する。本発明の半導体メモリ装置では、基板電流抑止
用拡散層２２形成を行う以外は、通常のＮチャネル型フ
ラッシュＥＥＰＲＯＭ半導体装置と同様の工程で製造す
ることができる。
法について説明する。ここでは、図１に示したＮチャネ
ル型フラッシュＥＥＰＲＯＭ半導体装置を例にとって説
明する。本発明の半導体メモリ装置では、基板電流抑止
用拡散層２２形成を行う以外は、通常のＮチャネル型フ
ラッシュＥＥＰＲＯＭ半導体装置と同様の工程で製造す
ることができる。
【００１８】まず、図２（Ａ）に示すように、ｐ型シリ
コン基板１０表面に、素子間分離膜用の酸化シリコン膜
１５を、通常のＬＯＣＯＳ法により、例えば厚さ５００
ｎｍ形成する。次いで、図２（Ｂ）に示すように、基板
電流抑止用拡散層２２形成をイオン注入により行う。イ
オン注入条件としては、例えばイオン種は砒素イオン、
エネルギーは２０ｋｅｖ、ドーズ量は１×１０13ｃｍ-2
程度である。このとき、拡散層不純物濃度は１×１０17
ｃｍ-3程度である。通常、この基板電流抑止用拡散層２
２の不純物濃度は、その機能から、ソース・ドレイン拡
散層の不純物濃度より低いことが好ましく、具体的には
１×１０16〜１×１０18ｃｍ-3程度、特に１×１０16〜
１×１０17ｃｍ-3程度とすることが好ましい。
コン基板１０表面に、素子間分離膜用の酸化シリコン膜
１５を、通常のＬＯＣＯＳ法により、例えば厚さ５００
ｎｍ形成する。次いで、図２（Ｂ）に示すように、基板
電流抑止用拡散層２２形成をイオン注入により行う。イ
オン注入条件としては、例えばイオン種は砒素イオン、
エネルギーは２０ｋｅｖ、ドーズ量は１×１０13ｃｍ-2
程度である。このとき、拡散層不純物濃度は１×１０17
ｃｍ-3程度である。通常、この基板電流抑止用拡散層２
２の不純物濃度は、その機能から、ソース・ドレイン拡
散層の不純物濃度より低いことが好ましく、具体的には
１×１０16〜１×１０18ｃｍ-3程度、特に１×１０16〜
１×１０17ｃｍ-3程度とすることが好ましい。
【００１９】その後、図２（Ｃ）に示すように、常法に
従って第１ゲート絶縁膜１１を、例えば厚さ１０ｎｍ
で、熱酸化法を用いて形成した後、フローティングゲー
ト１２を、ＣＶＤ法により、例えば第１ポリシリコンを
厚さ１００ｎｍで通常法により形状加工する。そして、
例えば厚さ２０ｎｍ程度のＯＮＯ膜（酸化シリコン、窒
化シリコン、酸化シリコン膜の３層膜）からなる第２ゲ
ート絶縁膜１３を形成する。次に、例えば第２ポリシリ
コンをＣＶＤにより厚さ１００ｎｍ形成し、これを通常
法に従い加工形成してコントロールゲート１４とした
後、ソース・ドレイン拡散層形成のためのイオン注入
を、例えば砒素イオンでエネルギー５０ｋｅＶ、ドーズ
量１×１０14ｃｍ-2として行う。この時、ソース・ドレ
イン層の不純物濃度は１×１０17ｃｍ-3程度である。
従って第１ゲート絶縁膜１１を、例えば厚さ１０ｎｍ
で、熱酸化法を用いて形成した後、フローティングゲー
ト１２を、ＣＶＤ法により、例えば第１ポリシリコンを
厚さ１００ｎｍで通常法により形状加工する。そして、
例えば厚さ２０ｎｍ程度のＯＮＯ膜（酸化シリコン、窒
化シリコン、酸化シリコン膜の３層膜）からなる第２ゲ
ート絶縁膜１３を形成する。次に、例えば第２ポリシリ
コンをＣＶＤにより厚さ１００ｎｍ形成し、これを通常
法に従い加工形成してコントロールゲート１４とした
後、ソース・ドレイン拡散層形成のためのイオン注入
を、例えば砒素イオンでエネルギー５０ｋｅＶ、ドーズ
量１×１０14ｃｍ-2として行う。この時、ソース・ドレ
イン層の不純物濃度は１×１０17ｃｍ-3程度である。
【００２０】その後、図２（Ｄ）に示すように、層間絶
縁膜として酸化シリコン膜１６を厚さ４００ｎｍ程度堆
積し、この酸化シリコン膜１６にコンタクトホールを形
成した後、アルミニウム配線１７形成を行う。これによ
り本発明のＮチャネル型フラッシュＥＥＰＲＯＭを製造
することができる。
縁膜として酸化シリコン膜１６を厚さ４００ｎｍ程度堆
積し、この酸化シリコン膜１６にコンタクトホールを形
成した後、アルミニウム配線１７形成を行う。これによ
り本発明のＮチャネル型フラッシュＥＥＰＲＯＭを製造
することができる。
【００２１】本発明は、上記実施例に限定されるもので
はない。例えば、上記例ではＮチャネル型フラッシュＥ
ＥＰＲＯＭで説明したが、これ以外の半導体メモリ装置
に適用できることは勿論であり、その他、本発明の要旨
を逸脱しない範囲で種々変更することができる。
はない。例えば、上記例ではＮチャネル型フラッシュＥ
ＥＰＲＯＭで説明したが、これ以外の半導体メモリ装置
に適用できることは勿論であり、その他、本発明の要旨
を逸脱しない範囲で種々変更することができる。
【００２２】
【発明の効果】本発明の半導体メモリ装置は、フローテ
ィングゲートへの電子の注入、引き抜きを従来より低電
流で行えるものである。
ィングゲートへの電子の注入、引き抜きを従来より低電
流で行えるものである。
【図１】本発明の半導体メモリ装置の一例を示すもの
で、（Ａ）は要部断面図、（Ｂ）は、（Ａ）の装置に電
圧を印加した際の空乏層の広がりの様子を示す要部断面
図である。
で、（Ａ）は要部断面図、（Ｂ）は、（Ａ）の装置に電
圧を印加した際の空乏層の広がりの様子を示す要部断面
図である。
【図２】本発明の半導体メモリ装置の製造工程の一例を
示す断面図である。
示す断面図である。
【図３】基板電流抑止用Ｎ型拡散層の不純物濃度に対す
る半導体装置のしきい値電圧の変化を示すグラフであ
る。
る半導体装置のしきい値電圧の変化を示すグラフであ
る。
【図４】従来の半導体メモリ装置の要部断面図である。
１ 半導体メモリ装置 １０ 基板 １１ 第１ゲート絶縁膜 １２ フローティングゲート １３ 第２ゲート絶縁膜 １４ コントロールゲート ２０ ソース拡散層 ２１ ドレイン拡散層 ２２ 基板電流抑止用拡散層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115
Claims (3)
- 【請求項１】基板表面のゲート絶縁膜上に形成されたフ
ローティングゲートを有し、このフローティングゲート
に対して基板に形成したソース・ドレイン拡散層から該
ゲート絶縁膜を介して電子の注入・引き抜きを行うこと
により電気的に書き込み・消去ができる半導体メモリ装
置において、ゲート絶縁膜の下の基板表面近傍にソース
・ドレイン拡散層と同型の基板電流抑止用拡散層を設
け、フローティングゲートへの電子の注入・引き抜きの
際の基板への漏電抑止領域としたことを特徴とする半導
体メモリ装置。 - 【請求項２】基板電流抑止用拡散層の不純物濃度がソー
ス・ドレイン拡散層の不純物濃度より低い請求項１記載
の半導体メモリ装置。 - 【請求項３】基板電流抑止用拡散層の不純物濃度が１×
１０16〜１×１０18ｃｍ-3 である請求項１又は２記載
の半導体メモリ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7013110A JPH08204035A (ja) | 1995-01-30 | 1995-01-30 | 半導体メモリ装置 |
| US08/593,369 US5677876A (en) | 1995-01-30 | 1996-01-29 | Flash EEPROM with impurity diffused layer in channel area and process of production of same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7013110A JPH08204035A (ja) | 1995-01-30 | 1995-01-30 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08204035A true JPH08204035A (ja) | 1996-08-09 |
Family
ID=11824020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7013110A Pending JPH08204035A (ja) | 1995-01-30 | 1995-01-30 | 半導体メモリ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5677876A (ja) |
| JP (1) | JPH08204035A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006190940A (ja) * | 2004-12-29 | 2006-07-20 | Hynix Semiconductor Inc | チャージトラップインシュレータメモリ装置 |
| US7750417B2 (en) | 2004-09-06 | 2010-07-06 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory and method for fabricating a non-volatile semiconductor memory |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3397895B2 (ja) * | 1994-07-05 | 2003-04-21 | 三洋電機株式会社 | 固体撮像素子 |
| JPH10189920A (ja) * | 1996-12-27 | 1998-07-21 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
| TW383909U (en) * | 1997-12-19 | 2000-03-01 | United Microelectronics Corp | Memory cell for flash erasable read only memory |
| US6185133B1 (en) * | 1998-06-26 | 2001-02-06 | Amic Technology, Inc. | Flash EPROM using junction hot hole injection for erase |
| US6373094B2 (en) | 1998-09-11 | 2002-04-16 | Texas Instruments Incorporated | EEPROM cell using conventional process steps |
| JP2001127176A (ja) * | 1999-10-25 | 2001-05-11 | Nec Corp | 半導体記憶装置およびその動作方法 |
| US6429081B1 (en) * | 2001-05-17 | 2002-08-06 | Taiwan Semiconductor Manufacturing Company | Parasitic surface transfer transistor cell (PASTT cell) for bi-level and multi-level NAND flash memory |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04179273A (ja) * | 1990-11-14 | 1992-06-25 | Nec Corp | 不揮発性半導体メモリ |
| US5274588A (en) * | 1991-07-25 | 1993-12-28 | Texas Instruments Incorporated | Split-gate cell for an EEPROM |
| JPH05110108A (ja) * | 1991-10-18 | 1993-04-30 | Mitsubishi Electric Corp | Ｅｐｒｏｍ |
| JP3200497B2 (ja) * | 1993-03-19 | 2001-08-20 | 三菱電機株式会社 | 電気的に情報の書込および消去が可能な半導体記憶装置およびその製造方法 |
-
1995
- 1995-01-30 JP JP7013110A patent/JPH08204035A/ja active Pending
-
1996
- 1996-01-29 US US08/593,369 patent/US5677876A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7750417B2 (en) | 2004-09-06 | 2010-07-06 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory and method for fabricating a non-volatile semiconductor memory |
| JP2006190940A (ja) * | 2004-12-29 | 2006-07-20 | Hynix Semiconductor Inc | チャージトラップインシュレータメモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5677876A (en) | 1997-10-14 |
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