KR0151069B1 - 고전압 반도체장치의 제조방법 - Google Patents

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Abstract

고전압 N-채널 및 P-채널 모스 트랜지스터와 저전압 N-채널 및 P-채널 모스 트랜지스터를 구비하는 반도체장치의 제조방법이 개시되어 있다. 제1 도전형의 반도체 기판에 제2 도전형의 제1웰과 제1도전형의 제2웰을 차례로 형성한 후, 그 위에 활성영역을 정의하기 위한 다수의 물질패턴들을 형성한다. 결과물 상에, 제1웰의 제1영역, 제2웰의 제2영역, 및 제1웰과 제2웰을 제외한 기판의 제3영역을 개구시키도록 포토레지스트 패턴을 형성한다. 포토레지스트 패턴을 마스크로 하여 제1 도전형의 불순물을 이온주입한다. 포토마스크의 추가없이 높은 파괴전압을 갖는 고전압 P-채널 모스 트랜지스터를 형성할 수 있다.

Description

고전압 반도체장치의 제조방법
제1a도 및 제1b도는 종래 방법에 의한 반도체 장치의 제조방법을 설명하기 위한 단면도들.
제2도는 본 발명의 제1실시예에 의한 반도체장치의 레이아웃도.
제3a도 내지 제3c도는 제2도의 aa'선에 따른, 본 발명의 제1실시예에 의한 반도체장치의 제조방법을 설명하기 위한 단면도들.
제4도는 본 발명의 제2실시예에 의한 반도체장치의 레이아웃도.
제5도는 제4도의 aa'선에 따른, 본 발명의 제2 실시예에 의한 반도체장치의 제조방법을 설명하기 위한 단면도들.
제6도는 본 발명의 제3실시예에 의한 반도체장치의 레이아웃도.
제7도는 제6도의 aa'선에 따른, 본 발명의 제3실시예에 의한 반도체장치의 제조방법을 설명하기 위한 단면도들.
* 도면의 주요부분에 대한 부호의 설명
30,200 : P형 반도체기판 10,210 : N웰
20,220 : P웰
본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 불휘발성 메모리장치에서의 고전압 트랜지스터 제조방법에 관한 것이다.
메모리소자를 기억 유지라는 점에서 분류하면 불휘발성 메모리(non-volatile memory)와 휘발성 메모리(volatile memory)로 나누어진다. 이러한 불휘발성 메모리소자 중의 대표적인 것으로, 한 개의 트랜지스터로 한 개의 셀을 구성하는 단순한 스택-게이트(stack-gate)형의 셀과, 상기 셀을 구동하는 주변 트랜지스터를 구비하는 플래쉬 메모리 소자를 들 수 있다. 상기한 플래쉬 메모리소자에서 데이터를 저장하는 메모리셀은, 반도체기판 상에 터널 산화막을 개재하여 형성된 부유게이트(floating gate)와, 상기 부유게이트상에 ONO(Oxide/Nitride/Oxide)막을 개재하여 형성된 제어게이트(control gate)로 구성된다.
단순한 스택-게이트형 플래쉬 메모리셀의 동작은 소거(erase), 프로그램 및 판독(read)의 세가지 동작으로 이루어진다. 구체적으로 프로그램 동작은, 드레인에는 6~7V의 전압을, 게이트에는 약 12V의 높은 전압을 인가하여 채널 핫-전자 주입(channel hot electron injection)에 의해 부유게이트를 전자로 충전시킴으로써 이루어진다. 소거 동작은, 게이트를 접지시키고(Vg=0V) 소오스에 높은 전압(예컨대, Vs=12V)을 인가하여 소오스 측면으로 F-N 터널링(Fowler-Nordheim tunneling)을 일으켜 부유게이트의 전자들을 방전(discharge)시킴으로써 이루어진다. 소거 및 프로그램 동작에 의한 ON, OFF 상태를 감지하여 데이터를 판독한다.
이와 같은 메모리셀의 동작을 수행하는데 필요한 주변 트랜지스터는 일반적으로 저전압 PMOS 트랜지스터와 고전압 및 저전압 NMOS 트랜지스터로 구성된다.
제1a도 및 제1b도는 종래의 불휘발성 반도체 메모리장치에 있어서, 주변 트랜지스터를 구성하는 고전압 NMOS 트랜지스터, 저전압 NMOS 트랜지스터 및 저전압 PMOS 트랜지스터의 제조방법을 설명하기 위한 단면도들이다(IEEE'92, CUSTOM INTEGRATED CIRCUITS CONFERENCE 9.5.1~9.5.4 참조).
제1a도 및 제1b도를 참조하면, P형 반도체기판(30)에 통상의 웰(well) 형성공정을 수행하여 N웰(10) 및 P웰(20)을 형성한다. 상기 N웰(10)상에는 저전압 PMOS 트랜지스터가, P웰(20)상에는 저전압 NMOS 트랜지스터가, P웰(20)을 제외한 P형 반도체기판(30) 상에는 고전압 NMOS 트랜지스터가 각각 형성될 것이다. 이어서, 상기 결과물 전면에 패드 산화막(40) 및 질화막(50)을 차례로 형성한 후, 사진식각 공정으로 상기 막질들을 패터닝함으로써 활성영역을 정의한다. 다음에, 상기 결과물상에 P웰(20)을 개구시키는 포토레지스트 패턴(60)을 형성한 후, 이를 마스크로 사용하여 N-채널 스토퍼(N-channel stopper)용 P형 불순물(80), 예컨대 보론 이온을 주입한다. 이어서, 상기 포토레지스트 패턴(60)을 제거한 후, 결과물 상에 고전압 NMOS 트랜지스터가 형성될 P형 반도체기판(30)을 개구시키는 포토레지스트 패턴(70)을 형성한다. 계속해서, 상기 포토레지스트 패턴(70)을 마스크로 사용하여 N-채널 스토퍼용 P형 불순물(90), 예컨대 보론 이온을 주입한다. 이때, 상기 포토레지스트 패턴(70)은 활성영역을 정의하는 질화막(50)과 소정거리(d)를 두고 형성되게 한다. 따라서, 후속공정에서 고전압 NMOS 트랜지스터의 소오스/드레인 영역인 N+층을 N-층이 완전히 감싸는 소위, 이중확산 드레인(Dubble Diffused Drain : 이하 DDD라 한다) 구조로써 형성할 때, N+/N-접합(junction)에서 N-접합과 상기 N-채널 스토퍼층 사이의 간격이 이격된다. 이로 인해 트랜지스터의 접합 파괴전압(breakdown voltage)이 증가되기 때문에 상술한 방법은 고전압을 사용하는 주변회로의 설계시에 많이 사용되고 있다.
한편, 상기한 스택-게이트형 메모리셀에서는 소거동작시 소오스에 12V 정도의 높은 전압이 인가되기 때문에, 기생적인 정공으로 인하여 소오스 누설전류가 증가하게 된다. 즉, 이러한 소거동작은 스택-게이트형 메모리셀을 서브-마이크론급 이하로 축소시키는 것을 어렵게 한다.
따라서, 스택-게이트형 메모리셀을 포함하는 불휘발성 메모리장치의 집적도를 증가시키기 위하여, 소거동작시 게이트에 네거티브(negative)전압을 인가함으로써 소오스의 F-N 소거 또는 벌크(bulk)의 F-N소거 방식을 사용하는 방법이 미합중국 특허공보 제5,235,544호 및 '91 VLSI Technology pp.77~78(A 3.42μ㎡ Flash Memory Cell Technology Conformable to a Sector Erase)에 개시되어 있다. 이와 같이 네거티브 게이트 바이어스를 가하게 되면, 소오스에 낮은 전압을 인가할 수 있어서 핫-정공 발생에 의한 누설전류의 증가를 방지할 수 있다.
네거티브 게이트 바이어스를 수행하기 위해서는, 기존의 저전압 PMOS 트랜지스터, 고전압 NMOS 트랜지스터 및 저전압 NMOS 트랜지스터외에 고전압 PMOS 트랜지스터를 추가로 형성하여 주변 트랜시스터를 구성하여야 한다.
상기 제1a도 및 제1b도를 참조하여 설명한 종래의 고전압 NMOS 트랜지스터 제조방법을 고전압 PMOS 트랜지스터의 형성시에 응용할 수 있다. 즉, 고전압 PMOS 트랜지스터가 형성될 영역에 P-채널 스토퍼층을 형성하기 위한 이온주입을 실시할 때, 상술한 종래방법과 동일한 개념으로 포토레지스트 패턴을 형성하여 PMOS 트랜지스터의 파괴전압을 증가시킬 수 있다. 그러나, 이 경우 포토마스크가 추가되어야 한다. 또한, 고전압 PMOS 트랜지스터의 소오스/드레인 영역을 고전압 NMOS 트랜지스터와 동일한 DDD 구조로써 형성할 경우, P-층을 형성하기 위한포토마스크가 또 추가되게 된다.
따라서, 본 발명의 목적은 포토마스크를 추가하지 않으면서 고전압 PMOS 트랜지스터의 P-층과 N-채널 스토퍼층을 동시에 형성할 수 있는 반도체 장치의 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은, 제1도전형의 반도체기판에 제2도전형의 제1웰과 제1도전형의 제2웰을 차례로 형성하는 단계; 상기 제1웰 및 제2웰이 형성된 결과물 상에 활성영역을 정의하기 위한 다수의 물질패턴들을 형성하는 단계; 상기 결과물 상에, 상기 제1웰에서의 제1영역, 상기 제2웰에서의 제2영역, 및 상기 제1웰과 제2웰을 제외한 상기 기판에서의 제3영역을 개구시키도록 포토레지스트 패턴을 형성하는 단계; 및 상기 포토레지스트 패턴을 마스크로 하여 제1도전형의 불순물을 이온주입하는 단계를 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
본 발명의 일 태양에 의하면, 상기 포토레지스트 패턴에 의해 개구되는 상기 제2웰의 제2영역은 소자분리막이 형성될 영역이다.
본 발명의 다른 태양에 의하면, 상기 포토레지스트 패턴에 의해 개구되는 상기 제1웰의 제1영역은, 고전압 P-채널 모스 트랜지스터의 소오스/드레인이 될 활성영역과, 상기 활성영역에 인접하는 채널영역의 일부분과, 상기 활성영역에 인접하는 소자분리막의 일부분이다.
본 발명의 또다른 태양에 의하면, 상기 포토레지스트 패턴에 의해 개구되는, 상기 제1웰과 제2웰을 제외한 기판의 제3영역은, 고전압 N-채널 모스 트랜지스터의 활성영역과 상기 활성영역에 인접하는 소자분리막 영역의 일부분을 제외한 영역이다.
본 발명의 또다른 태양에 의하면, 상기 제1도전형의 불순물의 이온주입은, 상기 활성영역을 정의하기 위한 다수의 물질패턴들을 투과하여 고전압 P-채널 모스 트랜지스터의 활성영역의 표면에 제1도전형의 불순물층이 형성될 수 있는 에너지로 수행된다.
본 발명의 또다른 태양에 의하면, 상기 활성영역을 정의하기 위한 다수의 물질패턴들은 산화막 및 질화막으로 이루어진다. 또한 상기 활성영역을 정의하기 위한 다수의 물질패턴들은 산화막, 다결정실리콘막 및 질화막으로 이루어질 수도 있다.
본 발명의 또다른 태양에 의하면, 상기 포토레지스트 패턴을 마스크로 하여 제1도전형의 불순물을 이온주입하는 단계 후 상기 포토레지스트 패턴을 제거하는 단계; 열산화 공정을 실시하여 소자분리막을 형성하는 단계; 및 상기 다수의 물질패턴을 제거하는 단계를 더 구비한다.
본 발명의 또다른 태양에 의하면, 상기 제2웰의 제2영역이 제2웰 전체영역이다.
또한, 상기 목적을 달성하기 위하여 본 발명은, 제1도전형의 반도체기판에 제2도전형의 제1웰과 제1도전형의 제2웰을 차례로 형성하는 단계; 상기 제1웰 및 제2웰이 형성된 결과물 상에 활성영역을 정의하기 위한 다수의 물질패턴들을 형성하는 단계; 상기 결과물 상에, 상기 제1웰에서의 제1영역, 상기 제2웰, 및 상기 제1웰과 제2웰을 제외한 상기 기판에서의 제3영역을 개구시키도록 포토레지스트 패턴을 형성하는 단계; 및 상기 포토레지스트 패턴을 마스크로 하여 제1도전형의 불순물을 이온주입하는 단계를 구비하는 것을 특징으로 하는 반도체장치의 제조방법을 제공한다.
본 발명의 일 태양에 의하면, 상기 포토레지스트 패턴에 의해 개구되는 상기 제1웰의 제1영역은, 고전압 P-채널 모스 트랜지스터의 소오스/드레인이 될 활성영역과, 상기 활성영역에 인접하는 채널영역의 일부분과, 상기 활성영역에 인접하는 소자분리막의 일부분이다.
본 발명의 다른 태양에 의하면, 상기 포토레지스트 패턴에 의해 개구되는 상기 제1웰과 제2웰을 제외한 기판의 제3영역은, 고전압 N-채널 모스 트랜지스터의 활성영역과 상기 활성영역에 인접하는 소자분리막의 일부분을 제외한 영역이다.
본 발명에 의하면, N-채널 스토퍼층을 형성하기 위한 이온주입 공정시 포토레지스트 패턴의 레이아웃을 변경시킴으로써, 포토마스크를 추가하지 않으면서 N-채널 스토퍼층과 고전압 PMOS 트랜지스터의 P-영역을 동시에 형성할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명하고자 한다.
제2도는 본 발명의 제1실시예에 의한 반도체장치의 레이아웃도로서, 고전압 PMOS 트랜지스터 영역, 저전압 PMOS 트랜지스터 영역, 고전압 NMOS 트랜지스터 영역, 및 저전압 NMOS 트랜지스터영역을 나타내고 있다. 여기서, 참조부호 100은 활성영역, 110은 게이트, 120은 필드영역, 130은 고전압 NMOS 트랜지스터의 N-영역의 레이아웃을 각각 나타낸다.
제3a도 내지 제3c도는 제2도의 aa'선에 따른 본 발명의 제1실시예에 의한 반도체장치의제조방법을 설명하기 위한 단면도들이다.
제3a도는 N-채널 스토퍼용 이온주입을 실시하는 단계를 도시한다. 통상의 웰 형성공정을 통해 P형의 반도체기판(200) 내에 N웰(210) 및 P웰(220)을 형성한다. 이어서, 상기 N웰(210) 및 P웰(220)이 형성된 결과물 전면에 약 240Å 두께의 패드 산화막(230)을 성장시킨 후, 그 위에 약 1500Å 두께의 질화막(240)을 침적한다. 다음에, 상기 제2도의 활성영역 레이아웃(100)을 적용한 포토마스크를 사용하여 상기 질화막(240) 및 패드 산화막(240)을 패터닝함으로써 활성영역을 정의한다. 이어서, 상기 제2도의 필드영역 레이아웃(120)을 적용한 포토마스크를 사용하여 결과물상에 포토레지스트 패턴(250)을 형성한다. 제2도를 참조하면, 상기 포토레지스트 패턴(250)은, 고전압 NMOS 트랜지스터 영역에서는 활성영역과 상기 활성영역에 인접하는 필드영역을 소정거리(dl)만큼 오버랩하고, 저전압 NMOS 트랜지스터 영역에서는 활성영역만을 커버(cover)하고, 저전압 PMOS 트랜지스터 영역에서는 활성영역과 필드영역을 전부 커버하며, 고전압 PMOS 트랜지스터 영역에서는 소오스/드레인이 될 활성영역과 상기 활성영역에 인접한 필드영역이 소정거리(d2) 만큼 개구되고, 상기 활성영역에 인접한 채널영역의 일분분(d3)이 개구되도록 형성된다. 이어서, 상기 포토레지스트 패턴(250)을 이온주입 마스크로 사용하여 P형 불순물(260), 예컨대 보론 이온을 1.0E12~1.0E14/㎠의 도즈와 80~300keV의 에너지로 주입한다. 바람직하게는, 상기 P형 불순물(260)은 5.0E13/㎠의 도즈와 150keV의 에너지로써 이온주입된다. 여기서, 상기 에너지는 약 1500Å의 질화막(240)과 240Å의 패드 산화막(230)을 통과할 수 있을 정도의 양이여야 하며, 상기 질화막과 패드 산화막의 두께에 따라 가변적일 수 있다. 상기한 P형 불순물(260)의 이온주입 결과로써, 활성영역내에서는 기판의 표면에 투사범위(Projection range : 이하 Rp 라 한다)가 존재하는 제1불순물층(280)이 형성되고, 필드영역에서는 기판의 표면보다 아랫쪽에 Rp가 존재하는 제2불순물층(270)이 형성된다. 상기 제1불순물층(280) 및 제2불순물층(270)은, NMOS 트랜지스터 영역에서는 N-채널 스토퍼층으로 사용되고, 고전압 PMOS 트랜지스터 영역에서는 DDD 구조의 소오스/드레인을 구성하는 P-층으로 사용되어 접합 파괴전압을 높이는 역할을 한다.
제3b도를 참조하면, 상기 포토레지스트 패턴(250)을 제거한 후, 상기 패터닝된 질화막(240)을 산화방지 마스크로 사용하여 열산화 공정을 실시한다. 그 결과, 활성영역들을 구분하는 소자분리막(290)이 약 6000Å 두께로 형성된다. 이어서, 상기 열산화공정시 질화막(240)의 상부에 형성된 자연산화막을 제거하고, 계속해서 상기 질화막(240)의 상부에 형성된 자연산화막을 제거하고, 계속해서 상기 질화막(240) 및 패드 산화막(230)을 제거한다. 다음에, 게이트산화막의 품질을 향상시키기 위해 상기 결과물 전면에 약 300~500Å 두께의 희생산화막(도시되지 않음)을 성장시킨 후, 이를 다시 제거한다. 상기 소자분리막(290)을 형성하기 위한 열산화 공정에 의해 상기 제1불순물층(270) 및 제2불순물층(280)이 확산 및 활성화된다. 이에 따라, NMOS 트랜지스터 영역에서는 N-채널 스토퍼층(300)이 형성되고, 고전압 PMOS 트랜지스터 영역에서는 DDD 구조의 소오스/드레인을 구성하는 P-층(300)이 형성된다. 계속해서, 상기 결과물 상에 게이트산화막(310)을 약 100~400Å의 두께로 성장시킨 후, 그 위에 게이트전극으로 사용될 도전층, 예컨대 다결정실리콘층을 약 3000Å의 두께로 침적한다. 여기서, 고전압 NMOS 및 PMOS 트랜지스터 영역에서는 약 200~400Å 두께의 게이트산화막을 형성하고, 저전압 NMOS 및 PMOS 트랜지스터 영역에서는 약 100~200Å 두께의 게이트산화막을 형성시키는 이중-게이트산화막 구조를 형성하는 것이 바람직하다. 또한, 게이트전극을 다결정 실리콘층과 실리사이드층이 적층된 폴리사이드(polycide) 구조로 형성하는 것이 바람직하다. 이어서, 상기 제2도의 게이트 레이아웃(110)을 적용한 포토마스크를 사용하여 상기 도전층을 패터닝함으로써 게이트전극(320)을 형성한다. 다음에 상기 제2도의 N-영역 레이아웃(130)을 적용한 포토마스크를 사용하여 포토레지스트 패턴(335)을 형성한 후, 이를 이온주입 마스크로 사용하여 N형 불순물(330), 예컨대 인(phosphorus) 이온을 1.0E14/㎠의 도즈와 80~180keV의 에너지, 바람직하게는 100keV의 에너지로 주입한다. 상기 N형 불순물(330은 고전압 NMOS 트랜지스터에서 DDD 구조의 소오스 및 드레인으로 사용될 N-층(340)을 형성하기 위해 주입되는 것이다.
제3c도를 참조하면, 상기 포토레지스트 패턴(335)을 제거한 후, 포토마스크 공정 및 이온주입 공정을 반복함으로써, NMOS 트랜지스터의 N+소오스/드레인 영역(350) 및 PMOS 트랜지스터의 P+소오스/드레인 영역(360)을 형성한다.
상술한 본 발명의 제1실시예에 의하면, 포토마스크를 추가하지 않으면서 고전압 PMOS 트랜지스터을 형성할 수 있다. 통상적으로, 트랜지스터의 접합 파괴전압을 증가시키기 위해서는, N+/N-, P+/P-의 DDD 구조를 갖는 소오스/드레인 접합에서 N-층 및 P-층의 접합을 깊게 또는 크게 형성한다. 따라서, 본 제1실시예에서는, 고전압 PMOS 트랜지스터의 P-층을 소자분리막을 형성하기 위한 산화공정 전에 형성시키기 때문에, 깊은 P-층을 형성하여 높은 접합 파괴전압을 얻을 수 있다.
제4도는 본 발명의 제2실시예에 의한 반도체장치의 레이아웃도이고, 제5도는 제4도의 aa'선에 따른, 본 발명의 제2실시예에 의한 반도체장치의 제조방법을 설명하기 위한 단면도들이다.
제2실시예는, 상기 제1실시예에서 저전압 NMOS 트랜지스터 영역에서 포토레지스트 패턴(250)이 활성영역위에 정렬됨으로써 발생될 수 있는 오정렬(mis-align) 문제를 해결할 수 있는 방법이다.
제4도를 참조하면, 필드영역의 레이아웃(125)은 PMOS 트랜지스터 영역에서는 상기 제1실시예와 동일하다. 그러나, 저전압 NMOS 트랜지스터 영역에서는 활성영역과 필드영역을 전부 개구하고, 고전압 NMOS 트랜지스터에서는 소오스/드레인이 될 활성영역과 상기 활성영역에 인접하는 필드 영역의 일부분(L1)과 상기 활성영역에 인접하는 채널영역의 일부분(L2)을 제외한 영역을 개구한다.
제5도를 참조하면, 상기 제1실시예에서 설명한 방법과 동일하게 활성영역을 정의하기 위한 질화막(240) 및 패드 산화막(230) 패턴을 형성한 후, 제4도의 필드영역 레이아웃(125)을 적용한 포토마스크를 사용하여 포토레지스트 패턴(255)을 형성한다. 이어서, 상기 포토레지스트 패턴(255)을 이온주입 마스크로 사용하여 P형 불순물(265), 예컨대 보론 이온을 1.0E13~1.0E14/㎠의도즈와 25~60keV의 에너지로 주입함으로써 P형 불순물층(275)을 형성한다. 바람직하게는, 상기 P형 불순물(265)은 5.0E13/㎠의 도즈와 30keV의 에너지로 이온주입된다. 이후의 공정들은 상기 제1실시예에서 설명한 공정들과 동일하게 진행된다.
상술한 본 발명의 제2실시예에 의하면, 상기 포토레지스트 패턴(255)에 의해, 고전압 NMOS 트랜지스터에서 소자분리막과 오버랩되는 게이트전극 아래에서 생기는 누설전류의 경로(1)를 접합 파괴전압의 감소없이 줄일 수 있다. 또한, 상기 P형 불순물(265)을 제1실시예에 비해 낮은 에너지로 이온주입하여, 저전압 NMOS 트랜지스터에서 채널영역에 상기 P형 불순물의 테일(tail)이 주입되는 것을 방지할 수 있다.
제6도는 본 발명의 제3실시예에 의한 반도체장치의 레이아웃도이고, 제7도는 제6도의 aa'선에 따른 본 발명의 제3실시예에 의한 반도체장치의 제조방법을 설명하기 위한 단면도들이다.
제6도 및 제7도를 참조하면, 상기 제3실시예에서는 저전압 NMOS 트랜지스터 영역을 전면 개구시키도록 필드영역 레이아웃(127)이 형성된다. 상기 제1실시예에서 설명한 방법과 동일하게 활성영역을 정의하기 위한 질화막(240) 및 패드 산화막(230) 패턴을 형성한 후, 제6도의 필드영역 레이아웃(127)을 적용한 포토마스크를 사용하여 포토레지스트 패턴(257)을 형성한다. 이어서, 상기 포토레지스트 패턴(257)을 이온주입 마스크로 사용하여 P형 불순물(267), 예컨대 보론이온을 5.0E13/㎠의 도즈와 150keV의 에너지로 주입함으로써, P형 불순물층(277)을 형성한다. 이후의 공정들은 상기 제1실시예에서 설명한 공정들과 동일하게 진행된다.
상술한 본 발명의 제3실시예에 의하면, 상기 P형 불순물(267)이 고에너지로 주입되기 때문에 저전압 NMOS 트랜지스터의 채널영역에도 상기 P형 불순물(267)이 이온주입된다. 저전압 NMOS 트랜지스터의 채널영역에 이온주입된 P형 불순물(267)은 문턱전압(threshold voltage) 전압을 조절하는 역할을 한다.
상술한 바와 같이 본 발명에 의하면, N-채널 스토퍼층을 형성하기 위한 이온주입 공정시 포토레지스트 패턴의 레이아웃을 변경시킴으로써, 포토마스크를 추가하지 않으면서 N-채널 스토퍼층과 고전압 PMOS 트랜지스터의 P-층을 동시에 형성할 수 있다. 따라서, 높은 파괴전압을 갖는 고전압 트랜지스터를 구현할 수 있다.
본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.

Claims (12)

  1. 제1도전형의 반도체기판에 제2도전형의 제1웰과 제1도전형의 제2웰을 차례로 형성하는 단계; 상기 제1웰 및 제2웰이 형성된 결과물 상에 활성영역을 정의하기 위한 다수의 물질패턴들을 형성하는 단계; 상기 결과물 상에, 상기 제1웰에서의 제1영역, 상기 제2웰에서의 제2영역, 및 상기 제1웰과 제2웰을 제외한 상기 기판에서의 제3영역을 개구시키도록 포토레지스트 패턴을 형성하는 단계; 및 상기 포토레지스트 패턴을 마스크로 하여 제1도전형의 불순물을 이온주입하는 단계를 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
  2. 제1항에 있어서, 상기 포토레지스트 패턴에 의해 개구되는 상기 제2웰의 제2영역은 소자분리막이 형성될 영역인 것을 특징으로 하는 반도체장치의 제조방법.
  3. 제1항에 있어서, 상기 포토레지스트 패턴에 의해 개구되는 상기 제1웰의 제1영역은, 고전압 P-채널 모스 트랜지스터의 소오스/드레인이 될 활성영역과, 상기 활성영역에 인접하는 채널영역의 일부분과, 상기 활성영역에 인접하는 소자분리막의 일부분인 것을 특징으로 하는 반도체장치의 제조방법.
  4. 제1항에 있어서, 상기 포토레지스트 패턴에 의해 개구되는 상기 제1웰과 제2웰을 제외한 기판의 제3영역은, 고전압 N-채널 모스 트랜지스터의 활성영역과, 상기 활성영역에 인접하는 소자분리막 영역의 일부분을 제외한 영역인 것을 특징으로 하는 반도체장치의 제조방법.
  5. 제1항에 있어서, 상기 제1도전형의 불순물의 이온주입은 상기 활성영역을 정의하기 위한 다수의 물질패턴들을 투과하여 고전압 P-채널 모스 트랜지스터의 활성영역의 표면에 제1도전형의 불순물층이 형성될 수 있는 에너지로 수행되는 것을 특징으로 하는 반도체장치의 제조방법.
  6. 제1항에 있어서, 상기 활성영역을 정의하기 위한 다수의 물질패턴들은 산화막 및 질화막으로 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
  7. 제1항에 있어서, 상기 활성영역을 정의하기 위한 다수의 물질패턴들은 산화막, 다결정실리콘막 및 질화막으로 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
  8. 제1항에 있어서, 상기 포토레지스트 패턴을 마스크로 하여 제1도전형의 불순물을 이온주입하는 단계 후, 상기 포토레지스트 패턴을 제거하는 단계; 열산화 공정을 실시하여 소자분리막을 형성하는 단계; 및 상기 다수의 물질패턴들을 제거하는 단계를 더 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
  9. 제1항에 있어서, 상기 제2웰의 제2영역이 제2웰 전체영역인 것을 특징으로 하는 반도체장치의 제조방법.
  10. 제1도전형의 반도체기판에 제2도전형의 제1웰과 제1도전형의 제2웰을 차례로 형성하는 단계; 상기 제1웰 및 제2웰이 형성된 결과물 상에 활성영역을 정의하기 위한 다수의 물질패턴들을 형성하는 단계; 상기 결과물 상에, 상기 제1웰에서의 제1영역, 상기 제2웰 및 상기 제1웰과 제2웰을 제외한 상기 기판에서의 제3영역을 개구시키도록 포토레지스트 패턴을 형성하는 단계; 및 상기 포토레지스트 패턴을 마스크로 하여 제1도전형의 불순물을 이온주입하는 단계를 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
  11. 제10항에 있어서, 상기 포토레지스트 패턴에 의해 개구되는 상기 제1웰의 제1영역은, 고전압 P-채널 모스 트랜지스터의 소오스/드레인이 형성될 활성영역과, 상기 활성영역에 인접하는 채널영역의 일부분과, 상기 활성영역에 인접하는 소자분리막의 일부분인 것을 특징으로 하는 반도체장치의 제조방법.
  12. 제10항에 있어서, 상기 포토레지스트 패턴에 의해 개구되는 상기 기판의 제3영역은, 고전압 N-채널 모스 트랜지스터의 활성영역과 상기 활성영역에 인접하는 소자분리막 영역의 일부분을 제외한 영역인 것을 특징으로 하는 반도체장치의 제조방법.
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