KR100270577B1 - 플래쉬 메모리 셀의 제조 방법 - Google Patents
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Abstract
본 발명은 플래쉬 메모리 셀의 제조 방법에 관한 것으로, 실리콘 기판 상부에 제 1 산화막을 형성하고 소정 영역을 식각하여 실리콘 기판을 노출시킨 후 제 2 산화막을 제 1 산화막보다 얇게 노출된 실리콘 기판상에 형성하여 소정 영역의 두께가 다른 영역의 두께보다 얇은 터널 산화막을 형성하고, 게이트 전극을 형성한 후 불순물 이온 주입 공정 및 열처리 공정을 실시하여 게이트 전극 하부, 즉 다른 부분보다 소정 부분이 얇게 형성된 터널 산화막과 완전히 중첩되도록 불순물 영역을 확산시켜 소오스 영역을 형성함으로써 프로그램 효율이 향상되며 소비 전력이 감소될 수 있도록 한 플래쉬 메모리 셀의 제조 방법에 관한 것이다.
Description
본 발명은 플래쉬 메모리 셀의 제조 방법에 관한 것으로, 특히 프로그램 효율을 향상시키며 소비 전력을 감소시킬 수 있는 플래쉬 메모리 셀의 제조 방법에 관한 것이다.
일반적으로 플래쉬(Flash) 이이피롬(Electrically Erasable and Programable Read Only Memory; EEPROM)과 같은 메모리 소자는 전기적인 프로그램(Program) 및 소거(Erasure) 기능을 가진다. 또한 플래쉬 메모리 소자는 메모리 셀이 가지는 게이트 전극의 형태에 따라 적층 게이트형(Stack gate type)과 스플리트 게이트형(Split-gate type)으로 나누어지는데, 그러면 종래의 적층 게이트형 플래쉬 메모리 셀의 구조 및 동작을 설명하면 다음과 같다.
종래의 적층 게이트형 플래쉬 메모리 셀은 도 1에 도시된 바와 같이 실리콘 기판(1) 상부의 선택된 영역에 터널 산화막(4), 플로팅 게이트(5), 유전체막(6) 및 콘트롤 게이트(7)가 순차적으로 적층된 게이트 전극이 형성되고, 게이트 전극 양측부의 실리콘 기판(1)에 소오스 영역(2) 및 드레인 영역(3)이 각각 형성되는데, 상기와 같은 플래쉬 메모리 셀의 프로그램 및 소거 동작은 다음과 같다.
플래쉬 메모리 셀에 정보를 프로그램 즉, 플로팅 게이트(5)에 전하를 저장(Charge)하기 위해서는 콘트롤 게이트(7)에 양전위의 고전압(예를들어 +12V), 드레인 영역(3)에 전원 전압(예를들어 +5V), 그리고 소오스 영역(2) 및 실리콘 기판(1)에 각각 접지 전압을 인가한다. 그러면 콘트롤 게이트(7)에 인가된 고전압에 의해 플로팅 게이트(5) 하부의 실리콘 기판(1)에는 채널(Channel)이 형성되고 드레인 영역(3)에 인가된 전압에 의해 드레인 영역(3) 측부의 실리콘 기판(1)에는 고전계 영역이 형성된다. 이때 채널에 존재하는 전자중의 일부가 고전계 영역으로부터 에너지(Energy)를 받아 핫 일렉트론(Hot electron)이 되고, 이 핫 일렉트론중 일부가 콘트롤 게이트(7)에 인가된 고전위 전압에 의해 수직 방향으로 형성되는 전계(Electric Field)의 도움을 받아 터널 산화막(4)을 통해 플로팅 게이트(5)로 주입(Injection)된다. 따라서 이와 같은 핫 일렉트론의 주입에 의해 플래쉬 메모리 셀의 문턱 전압(Threshold Voltage; VT)이 상승된다.
플래쉬 메모리 셀에 프로그램된 정보를 소거 즉, 플로팅 게이트(5)에 저장된 전하를 방전(Discharge)시키기 위해서는 콘트롤 게이트(7) 및 실리콘 기판(1)에 접지 전압를 각각 인가하고 소오스 영역(2)에 고전압(예를들어 +12V)을 인가하며 드레인 영역(3)은 플로팅(Floating)되도록 한다. 그러면 플로팅 게이트(5)에 주입된 전자는 F-N 터널링(Fowler-Nordheim Tunneling) 현상에 의해 소오스 영역(2)으로 이동하게 되고, 그로 인해 메모리 셀의 문턱전압(VT)이 강하된다.
상기와 같이 종래의 플레쉬 메모리 셀은 핫 일렉트론 주입 방식에 의해 프로그램 동작이 이루어진다. 그러므로 프로그램 효율은 채널 길이에 의해 결정된다. 그러나 소자가 소집적화됨에 따라 채널 길이는 더욱 감소되기 때문에 상기와 같은 플래쉬 메모리 셀을 이용하는 경우 고집적 소자를 구현하기 어려운 문제가 있다.
따라서, 본 발명은 터널링 방식에 의해 프로그램 동작이 이루어질 수 있도록 하므로써 상기한 단점을 해소할 수 있는 플래쉬 메모리 셀의 제조 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 실리콘 기판 상부에 제 1 산화막을 형성한 후 소정 부분을 식각하여 상기 실리콘 기판의 소정 영역을 노출시키는 단계와, 상기 노출된 부분의 상기 실리콘 기판상에 상기 제 1 산화막보다 얇은 두께로 제 2 산화막을 형성하여 상기 제 1 및 제 2 산화막으로 이루어진 터널 산화막을 형성하는 단계와, 상기 터널 산화막 상부에 제 1 폴리실리콘층, 유전체막 및 제 2 폴리실리콘층을 순차적으로 형성하는 단계와, 일측부에 상기 제 2 산화막이 일부 포함되도록 상기 제 2 폴리실리콘층, 유전체막, 제 1 폴리실리콘층 및 상기 터널 산화막을 순차적으로 패터닝하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측부의 상기 실리콘 기판에 불순물 이온을 주입하여 소오스 영역 및 드레인 영역을 각각 형성하는 단계와, 열처리 공정을 실시하여 상기 주입된 불순물 이온을 내부 확산시켜 상기 소오스 영역의 일측부가 상기 제 2 산화막과 중첩되도록 하는 단계로 이루어지는 것을 특징으로 한다.
제1도는 종래의 플래쉬 메모리 셀을 설명하기 위한 소자의 단면도.
제2a도 내지 제2e도는 본 발명에 따른 플래쉬 메모리 셀의 제조 방법을 설명하기 위한 소자의 단면도.
제3a도 및 제3b도는 본 발명에 따른 플래쉬 메모리 셀의 동작을 설명하기 위한 상태도.
＜도면의 주요부분에 대한 부호의 설명＞
1 및 11 : 실리콘 기판 2 및 12 : 소오스 영역
3 및 13 : 드레인 영역 4 및 14 : 터널 산화막
5 및 15A : 플로팅 게이트 6 및 16 : 유전체막
7 및 17A : 콘트롤 게이트 14A 및 14B : 제 1 및 제 2 산화막
15 : 제 1 폴리실리콘층 17 : 제 2 폴리실리콘층
18 : 감광막
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2e는 본 발명에 따른 플래쉬 메모리 셀의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2a는 실리콘 기판(11)상에 제 1 산화막(14A) 및 감광막(18)을 순차적으로 형성한 후 감광막(18)을 패터닝한 상태의 단면도로서, 제 1 산화막(14A)은 150 내지 300 Å의 두께로 형성된다.
도 2b는 패터닝된 감광막(18)을 마스크로 이용하여 노출된 부분의 제 1 산화막(14A)을 식각한 후 노출된 부분의 실리콘 기판(11)상에 제 2 산화막(14B)을 50 내지 100 Å의 두께로 형성한 상태의 단면도이다. 이에 의해 소정 부분 두께가 다른 부분의 두께보다 얇은 터널 산화막이 형성된다.
도 2c는 제 1 및 제 2 산화막(14A 및 14B)으로 이루어진 터널 산화막(14) 상부에 제 1 폴리실리콘층(15), 유전체막(16) 및 제 2 폴리실리콘층(17)을 순차적으로 형성한 상태의 단면도이다.
도 2d를 참조하면, 제 2 폴리실리콘층(17), 유전체막(16), 제 1 폴리실리콘층(15) 및 터널 산화막(14)을 순차적으로 패터닝하여 터널 산화막(14), 플로팅 게이트(15A), 유전체막(16) 및 콘트롤 게이트(17A)가 순차적으로 적층된 게이트 전극을 형성한다. 그리고 게이트 전극 양측부의 실리콘 기판(11)에 불순물 이온을 주입하여 소오스 영역(12) 및 드레인 영역(13)을 각각 형성한다. 게이트 전극을 형성할 때 터널 산화막(14)의 일측부는 제 2 산화막(14B)으로 이루어지도록 한다.
도 2e는 열처리 공정을 실시하여 주입된 불순물 이온을 내부 확산시켜 소오스 영역(12)의 일측부가 제 2 산화막(14B)과 중첩되도록 한 상태의 단면도이다.
그러면 상기와 같이 이루어진 플래쉬 메모리 셀의 동작을 도 3a 및 도 3b를 참조하여 설명하면 다음과 같다.
먼저, 플래쉬 메모리 셀에 정보를 프로그램 즉, 플로팅 게이트(15A)에 전하를 저장하기 위해서는 소오스 영역(12)에 접지 전압을 인가하고 콘트롤 게이트(17A)에 양전위의 고전압(예를들어 +10 내지 +20V)을 인가하며 드레인 영역(13)은 플로팅되도록 한다. 그러면 소오스 영역(12)을 통해 이동하는 전자는 터널링 현상에 의해 도 3a에 도시된 바와 같이 터널 산화막(14)을 뚫고 플로팅 게이트(15A)로 주입되는데, 이때 전자는 소오스 영역(12)과 중첩된 부분에 얇게 형성된 터널 산화막(14)을 통과하며, 이에 의해 플래쉬 메모리 셀의 문턱 전압(VT)이 상승된다.
플래쉬 메모리 셀에 프로그램된 정보를 소거 즉, 플로팅 게이트(15A)에 주입된 전하를 방전시키기 위해서는 콘트롤 게이트(17A)에 음전위의 고전압(예를들어 -10 내지 -20V)을 인가하고 소오스 영역(12)에 접지 전압을 인가하며 드레인 영역(13)은 플로팅되도록 한다. 그러면 플로팅 게이트(15A)에 주입된 전자는 도 3b에 도시된 바와 같이 터널 산화막(14)을 뚫고 소오스 영역(12)으로 이동하는데, 이때 전자는 소오스 영역(12)과 중첩된 부분에 얇게 형성된 터널 산화막(14)을 통과하며, 이에 의해 플래쉬 메모리 셀의 문턱 전압(VT)이 강하된다.
또한, 플래쉬 메모리 셀에 프로그램된 정보를 독출(Read)하기 위해서는 콘트롤 게이트(17A)에 전원 전압(예를들어 +5V)을 인가하고 소오스 영역(12)에 접지 전압을 인가하며 드레인 영역(13)에 저전위 전압(예를들어 1V)을 인가하는데, 이때 메모리 셀의 문턱 전압(VT)에 따라 드레인 영역(13)으로부터 소오스 영역(12)으로 흐르는 전류량이 결정된다.
본 발명은 프로그램 특성을 개선하기 위하여 플래쉬 메모리 셀의 구조를 변경한 것이다. 즉, 종래에는 소오스 영역으로부터 유입된 소수 케리어(Minority carrier)가 채널에 형성된 고전계 영역으로부터 에너지를 받아 핫 일렉트론이 되고 핫 일렉트론이 플로팅 게이트로 주입되도록 하는 채널 핫 일렉트론 주입 방식을 이용하였으나, 본 발명에 따른 플래쉬 메모리 셀은 터널링 방식을 이용한다. 이를 위하여 소오스 영역과 중첩되는 부분의 터널 산화막을 중첩되지 않은 부분보다 얇게 형성한다. 그러므로 상기 플래쉬 메모리 셀을 이용하는 경우 첫째, 프로그램시 소오스 영역에 낮은 바이어스 전압이 인가되기 때문에 소비전력이 감소되며 둘째, 단위 셀의 프로그램이 가능하고 셋째, 소자의 크기를 감소시킬 수 있다.
상술한 바와 같이 본 발명에 의하면 소오스 영역과 중첩되는 부분의 터널 산화막을 중첩되지 않은 부분보다 얇게 형성시켜 터널링 방식에 의해 프로그램 동작이 이루어지도록 함으로써 프로그램 효율 및 특성이 향상되고 소비전력이 감소되며, 또한 메모리 셀의 크기를 효과적으로 감소시킬 수 있다.
Claims (2)
- 실리콘 기판 상부에 제 1 산화막을 형성한 후 소정 부분을 식각하여 상기 실리콘 기판의 소정 영역을 노출시키는 단계와, 상기 노출된 부분의 상기 실리콘 기판상에 상기 제 1 산화막보다 얇은 두께로 제 2 산화막을 형성하여 상기 제 1 및 제 2 산화막으로 이루어진 터널 산화막을 형성하는 단계와, 상기 터널 산화막 상부에 제 1 폴리실리콘층, 유전체막 및 제 2 폴리실리콘층을 순차적으로 형성하는 단계와, 일측부에 상기 제 2 산화막이 일부 포함되도록 상기 제 2 폴리실리콘층, 유전체막, 제 1 폴리실리콘층 및 상기 터널 산화막을 순차적으로 패터닝하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측부의 상기 실리콘 기판에 불순물 이온을 주입하여 소오스 영역 및 드레인 영역을 각각 형성하는 단계와, 열처리 공정을 실시하여 상기 주입된 불순물 이온을 내부 확산시켜 상기 소오스 영역의 일측부가 상기 제 2 산화막과 중첩되도록 하는 단계로 이루어지는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제1항에 있어서, 상기 제 1 산화막은 150 내지 300Å의 두께로 형성되고 상기 제 2 산화막은 50 내지 100 Å의 두께로 형성되는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
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