KR100186507B1 - 플래쉬 메모리 소자의 구조 및 제조방법 - Google Patents
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Abstract
본 발명은 플래쉬 메모리(Flash Memory)소자에 관한 것으로 특히, 셀(Cell) 특성을 개선하도록 한 플래쉬 메모리 소자의 구조 및 제조방법에 관한 것이다.
본 발명의 플래쉬 메모리 소자의 구조는 기판내에 일정한 간격을 갖고 형성되는 제 1, 제 2 불순물 확산영역과, 상기 제 1 불순물 확산영역에는 옵셋되고, 제 2 불순물 확산영역에는 오버랩 되도록의 상기 기판상에 형성되는 게이트 절연막 및 플로팅 게이트와, 상기 플로팅 게이트상에 플로팅 게이트 보다 작게 형성되는 제 1 절연막과 프로그램 게이트 및 캡 절연막과, 상기 제 1 절연막 및 프로그램 게이트와 캡 절연막의 양측면에 형성되는 절연막 측벽과, 상기 절연막 측벽을 포함한 전면에 형성되는 선택 게이트 절연막과, 상기 선택 게이트 절연막의 표면상에 형성되는 선택 게이트 절연막과, 상기 선택 게이트 절연막의 표면상에 형성되는 선택 게이트를 포함하여 형성됨을 특징으로 한다.
Description
본 발명은 플래쉬 메모리(Flash Memory)소자에 관한 것으로 특히, 셀(Cell)특성을 개선하도록 한 플래쉬 메모리 소자의 구조 및 제조방법에 관한 것이다.
일반적으로 메모리 소자는 롬(ROM : Read Only Memory)과 램(RAM : Random Access Memory)으로 구분된다.
롬(ROM)은 제조공정중에서 확산층, 이온주입 및 콘택홀(Contact Hole)용 마스크(Mask)에 미리 프로그램 데이터(Program Data)를 입력하여 프로그램하는 마스크 롬과, 칩(Chip)을 제조하여 실장한 다음 전기적으로 프로그램하는 피롬(PROM : Programmable ROM)이 있다.
PROM은 다시 자외선을 이용하여 입력 데이터를 소거할 수 있는 이피롬(EPROM : Erasable PROM)과 전기적으로 입력 데이터를 소거할 수 있는 이이피롬(EEPROM : Electrically Erasable PROM)으로 구분된다.
이와같은 이이피롬이 플래쉬 메모리로 가장 널리 사용되고 있다.
일반적인 플래쉬 메모리의 프로그램/소거 방식은 프로그램/소거 속도, 단일 전원 전압화 등의 디바이스 방법을 정하는 데에 중요한 동시에 신뢰성의 확보 면에서도 대단히 중요하다.
플래쉬 메모리의 프로그램/소거는 플로팅 게이트에 전하를 주입 또는 방출로 행한다.
전자의 주입 방출법에는 여러 가지가 있는데, 핫 일렉트론(Hot Electron)주입법, 터널 산화막에 고전계(8 MV/cm이상)를 인가해서 F-N(Fower-Nordheim) 터널 주입, 방출중에서도 터널 산화막 전면으로 F-N 전류를 흐르게 하는 것, 소오스/드레인 확산층 위의 산화막으로 흘리는 것이 있다.
이들의 전자 주입, 방출 동작중 메모리 셀의 신뢰성을 결정하고 있는 것은 F-N 터 널 전류를 흐르게 할 때에 생기는 터널 산화막의 열화 현상이다.
일반적으로 실리콘 산화막에 고전계를 인가해서 F-N 터널 전류를 흐르게 하면, 막안에 정공 트랩, 전자 트랩이 발생하고, 얇은 산화막(10nm이하)인 경우 저전계에서 의 누설 전류 발생도 관측된다.
그리고 F-N 터널 전류를 흘려 보내면 절연 파괴에 이른다.
이들이 산화막의 열화 현상이다.
플래쉬 메모리는 전기적으로 고쳐쓰기가 가능한 불휘발성 메모리로서 메모리 셀에 데이터를 프로그램하는 원리는 다음과 같다.
프로그램시에는 종래 자외선 소거형 EPROM과 같은 핫 일렉트론(Hot Electron)을 주입방식을 이용한다.
즉, 메모리셀의 드레인 부근에서 발생한 전자를 플로팅 게이트에 주입시키기 위해 서는 컨트롤 게이트에 고전압을 인가한다.
따라서, 플로팅 게이트에 일정량 이상의 전자가 주입되면 메모리셀 트랜지스터의 문턱전압(Threshold Voltage)이 상승한다.
그리고 전자가 주입되고 있지 않는 메모리셀의 트랜지스터의 문턱전압과 차이로서 정보량 0 또는 1을 구별한다.
한편, 정보의 고쳐쓰기는 플래쉬 메모리 고유의 소거 게이트를 이용하여 플로팅 게이트로 주입되고 있는 전자를 파울러 노드하임(F-N : Fowler Nordheim)형 터널전류를 이용하여 메모리 셀 트랜지스터의 문턱전압을 초기치로 되돌린다.
이하, 첨부된 도면을 참조하여 종래의 플래쉬 메모리 소자의 구조를 설명하면 다음과 같다.
제1a도와 제1b도 및 제1c도는 종래의 플래쉬 메모리 소자의 구조를 나타낸 구조단면도이다.
플래쉬 메모리 소자는 소오스 사이드 주입 방식(SSI ; Source Side Injection)과 드레인 사이드 주입 방식(DSI : Drain Side Injection)으로 나누어진다.
먼저, 소오스 사이드 주입 방식은 제1a도에 도시된 바와같이 p형 반도체 기판(11)내에 일정한 간격을 갖고 소오스 영역(12)과 드레인 영역(13)이 형성되고, 상기 드레인 영역(13)에 오버랩(Over Lap)되고, 상기 소오스 영역(12)에는 옵셋(Off Set)되어 상기 반도체 기판(11)상에 플로팅 게이트 산화막(14) 및 플로팅 게이트(Floating Gate(15)그리고 중간 절연막(16) 및 프로그램 게이트(Program Gate)(17)가 차례로 형성된다.
또한, 상기 프로그램 게이트(17)을 포함한 전면에 선택 게이트 산화막(18)이 형성되고, 상기 선택 게이트 산화막(18)이 표면상에 선택 게이트(19)가 형성된다.
프로그램시에는 상기 선택 게이트(19)에 문턱전압(Threshold Voltage) 보다 약간 높은 전압을 인가하고, 상기 프로그램 게이트(17)에 높은 전압을 인가함으로써 채널핫 케리어(Channel Hot Carrier)에 의한 전자 주입이 플로팅 게이트(15)의 소오스 영역(12)에서 일어나도록 한다.
이러한 소오스 사이드 전자 주입 방식은 드레인 사이드 전자 주입 방식에 비하여 전자 주입 효율이 높고, 프로그래밍시의 전력소모가 적어서 저전압 플래쉬 메모리 소자를 구현하기가 용이하다.
또한, 플래쉬 메모리의 소거는 반도체 기판(11)이나 드레인 영역(13)에 (+)전압을 걸고, 프로그램 게이트(17)에 (-)전압을 인가하는 음전압 인가(Negative Bias)방식을 사용한다.
여기서 상기 플로팅 게이트(15)에서 상기 반도체 기판(11)또는 드레인 영역(13)으로의 F-N(Fower-Nordheim)터널닝(Tunneling)을 위하여 플로팅 게이트 산화막(14)은 얇은 터널닝 산화막으로 이루어진다.
하지만 소오스 사이드 전자 주입 방식은 다음과 같은 문제점이 있었다.
첫째, 터널닝 산화막을 사용함으로써 게이트 산화막의 열화(Degradation)에 따른 소자 신뢰성이 떨어지고, 커플링 비(Coupling Ration)의 감소로 프로그램시 효율저하가 되고 공정이 복잡하다.
둘째, 음전압 인가에 의한 소거 방식으로 인해 음전압 발생 회로의 복잡성과 그로인한 전체적인 칩 사이즈(Chip Size)가 증가한다.
이어서, 드레인 사이드 전자 주입 방식에서 제1b도는 채널 길이 방향에 따른 단면도이고, 제1c도는 채널 폭 방향에 따른 단면도이다.
제1b도와 제1c도에 도시된 바와같이 반도체 기판(21)내에 일정한 간격을 갖고 소오스영역(23)과 드레인영역(24)이 형성되고, 상기 반도체 기판(21)상에 소자 격리막(22)이 일정간격으로 형성되고, 상기 소자 격리막(22) 사이의 반도체 기판(21)상에 게이트 산화막(25)이 형성된다.
그리고 상기 게이트 산화막(25) 및 상기 소자 격리막(22)과 일정부분 겹쳐지면서 플로팅 게이트(26)가 형성되고, 상기 플로팅 게이트(26)상부에 층간 절연막(27)이 형성되고, 상기 층간 절연막(27)상에 컨트롤 게이트(28)가 형성된다.
또한, 상기 컨트롤 게이트(28) 및 플로팅 게이트(26)상부에 캡 산화막(29)이 형성되고, 전면에 절연층을 개재하여 소거 게이트(30)가 형성된다.
그리고 드레인 사이드 전자 주입 방식은 셀의 프로그래밍을 위해서 컨트롤 게이트(28)와 드레인 영역(24)에 높은 (+)전압을 인가함으로써 채널 핫 캐리어가 플로팅 게이트(26)의 드레인 영역(24)에서 발생되도록 한다.
프로그램 특성면에 있어서 드레인 사이드 전자 주입 방식은 소오스 사이드 전자 주입 방식에 비하여 전자 주입 효율이 떨어지고 또한, 프로그램시의 과도한 전력소모로 인하여 저전압 소자의 구현이 어렵다.
한편, 드레인 사이드 전자 주입 방식의 소거는 소거 게이트(30)에 높은 (+)전압을 인가함으로써 플로팅 게이트(26)의 전하를 소거 게이트(30)로 빼내게 된다.
이러한 폴리-폴리 터널닝에 의한 소거 방식은 다음과 같은 효과가 있다.
첫째, 플로팅 게이트 밑에 두꺼운 게이트 산화막을 사용하여 공정이 용이해지고 또한 핫 캐리어 발생에 의한 게이트 산화막의 열화를 지연시킨다.
둘째, 소거시의 전하이동은 채널과 무관한 영역에서 일어나므로 소거시에 발생한 트랩(Trap)이나 산화막 열화, 프로그램 특성에는 영향을 미치지 않는다.
셋째, 소거시에 음전압이 필요없으므로 음전압 발생 회로 구성으로 인한 칩면적의 증가를 줄일 수 있다.
그러나 종래의 플래쉬 메모리 소자에 있어서 다음과 같은 문제점이 있었다.
첫째, 얇은 터널링 산화막을 사용하기 때문에 공정이 복잡하고, 프로그램 및 소거로 인한 게이트 산화막의 열화때문에 내구성이 감소한다.
둘째, 프로그램시 전력소모가 많다.
셋째, 음전압 발생이 필요함으로 칩면적의 증가를 가져온다.
넷째, 소오스/드레인 영역에 높은 전압이 인가되므로써 채널길이가 길기 때문에 고집적 메모리 소자에 적합하지 않다.
본 발명은 이와같은 문제점을 해결하기 위하여 안출한 것으로 전자 주입 효율 및 소거 특성이 좋은 플래쉬 메모리 소자의 구조 및 제조방법을 제공하는데 그 목적이있다.
제1도는 종래의 플래쉬 메모리 소자의 구조를 나타낸 구조단면도.
제2도는 본 발명의 플래쉬 메모리 소자의 구조를 나타낸 구조단면도.
제3a도 - 제3f도 는 본 발명의 플래쉬 메모리 소자의 제조방법을 나타낸 공정단면도.
* 도면의 주요부분에 대한 부호의 설명
31 : 반도체 기판 32 : 소오스 영역
33 : 드레인 영역 34 : 게이트 산화막
35 : 플로팅 게이트 36 : 인터폴리 유전막
37 : 프로그램 게이트 38 : 캡 산화막
39 : 감광막 40 : 제 1 절연막 측벽
41 : 선택 게이트 42 : 선텍 게이트 산화막
43 : 선택 게이트
상기와 같은 목적을 달성하기 위한 본 발명의 플래쉬 메모리 소자의 구조는 기판내에 일정한 간격을 갖고 형성되는 제 1, 제 2 불순물 확산영역과, 상기 제 1 불순물 확산영역에는 옵셋돠고, 제 2 불순물 확산영역에는 오버랩 되도록의 상기 기판상에 형성되는 게이트 절연막 및 플로팅 게이트와, 상기 플로팅 게이트상에 프로팅 게이트 보다 작게 형성되는 제 1 절연막과 프로그램 게이트 및 캡 절연막과, 상기 제 1 절연막 및 프로그램 게이트와 캡 절연막의 양측면에 형성되는 절연막 측벽과, 상기 절연막 측벽을 포함한 전면에 형성되는 선택 게이트 절연막과, 상기 선택 게이트 절연막의 표면상에 형성되는 선택 게이트를 포함하여 형성되고, 상기와 같은 구조를 갖는 플래쉬 메모리 소자의 제조방법은 기판에 일정한 간격을 갖는 제 1, 제 2불순물 확산영역을 형성하는 단계와, 상기 제1, 제 2 불순물 확산영역을 포함한 전면에 게이트 절연막, 제 1 도전층, 제 1 절연막, 제 2 도전층, 캡 절연막을 차례로 형성하는 단계와, 상기 제 2 불순물 확산영역의 일부를 포함한 기판의 일정부분에만 남도록 상기 캡 절연막, 제 2 도전층, 제 1 절연막을 선택적으로 제거하는 단계와, 상기 선택적으로 제거된 캡 절연막, 제 2 도전층, 제 1 절연막의 양측면에 제 1, 제 2 절연막 측벽을 형성하는 단계와, 상기 제 2 절연막 측벽을 마스크로 하여 상기 제 1 도전층과 게이트 절연막을 선택적으로 제거하는 단계와, 상기 제 2 절연막 측벽을 제거하고 전면에 제 2 절연막을 형성하는 단계와, 상기 제 2 절연막상에 제 3 도전층을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 플래쉬 메모리 소자의 구조 및 제조방법을 상세히 설명하면 다음과 같다.
제2도는 본 발명의 플래쉬 메모리 소자의 구조를 나타낸 구조단면도이다.
본 발명의 플래쉬 메모리 소자는 제2도에 도시된 바와같이 반도체 기판(31)에 일정한 간격을 갖고 소오스 영역(32)과 드레인 영역(33)이 형성되고, 상기 소오스 영역(32)에 옵셋(Off Set)되고 상기 드레인 영역(33)에는 오버 랩(Over Lap)되어 상기 반도체 기판(31)상에 게이트 산화막(34) 및 플로팅 게이트(35)가 형성된다.
그리고 상기 플로팅 게이트(35)에 인터폴리 산화막(36)과 프로그램 게이트(37) 및 캡 산화막(38)의 양측면에 절연막 측벽(40)이 형성된다.
여기서 상기 프로그램 게이트(37)는 상기 플로팅 게이트(35)보다 작게 형성된다.
또한, 전면에 선택 게이트 산화막(42)이 형성되고, 상기 선택 게이트 산화막(42)상에 선택 게이트(43)가 형성된다.
상기와 같은 구조를 갖는 플래쉬 메모리의 제조방법을 상세히 설명하면 다음과 같다.
제3a도 - 제3f도는 본 발명의 플래쉬 메모리 소자의 제조방법을 나타낸 공정단면도이다.
본 발명의 플래쉬 메모리 소자의 제조방법은 먼저, 제3a도에 도시된 바와같이 반도체 기판(31)상의 채널영역에 마스크(도면에 도시하지 않음)를 증착한 후, 상기 마스크를 이용하여 전면에 고농도 불순물 이온을 주입을 실시하여 상기 마스크의 양측면의 반도체 기판(31)에 소오스 영역(32)과 드레인 영역(33)을 형성하고, 상기 마스크을 제거한다.
이어서, 제3b도에 도시된 바와같이 전면에 게이트 산화막(34), 플로팅 게이트용 폴리 실리콘(35), 인터폴리 절연막(36), 컨트롤 게이트용 폴리 실리콘(37), 캡(Cap) 산화막(HLD : High temperature Low Deposition)(38)을 차례로 형성한다.
그리고 상기 캡 산화막(38)상에 감광막(39)을 도포한 후, 노광 및 현상공정으로 패터닝(Pattering)한다.
다음에, 제3c도에 도시된 바와같이 상기 패터닝된 감광막(39)을 마스크로 사용하여 상기 캡 산화막(38), 프로그램 게이트용 폴리 실리콘(37), 인터폴리 절연막(36)을 선택적으로 제거한다.
이어서, 제3d도에 도시된 바와같이 상기 감광막(39)을 제거하고, 상기 캡 산화막(38)을 포함한 전면에 제 1 절연막 측벽을 형성하기 위한 제 1 절연막을 증착하고, 에치백(Etch Back) 공정을 실시하여 상기 선택적으로 제거된 캡 산화막(38), 프로그램 게이트(37), 인터폴리 절연막(36)의 양측면에 제 1 절연막 측벽(40)을 형성한다.
그리고 상기 제 1 절연막 측벽(40)을 포함한 전면에 제 2 절연막 측벽을 위한 제 2 절연막을 층착하고, 에치백 공정으로 상기 제 1 절연막 측벽(40)의 양측면에 남도록 제 2 절연막 측벽(41)을 형성한다.
여기서 상기 제 1 절연막 측벽(40)과 제 2 절연막 측벽(41)은 서로 선택 식각비가 다른 절연층을 사용한다.
이어서, 제3e도에 도시된 바와같이 상기 제 2 절연막 측벽(41) 및 캡 산화막(38)을 마스크로 이용하여 상기 플로팅 게이트용 폴리 실리콘(35)과 게이트 산화막(34)을 선택적으로 제거한다.
그리고 제3f도에 도시된 바와같이 상기 제 2 절연막 측벽(41)을 제거하여 상기 플로팅 게이트(35)상에 턱을 형성하고, 전면에 선택 게이트 산화막(42)을 형성한 후, 상기 선택 게이트 산화막(42)상에 선택 게이트용 폴리 실리콘을 증착하여 선택 게이트(43)을 형성한다.
프로그램 동작은 선택 게이트(43)에 낮은 (+)전압을 인가하고, 프로그램 게이트(37)에 높은 (+)전압을 인가하여 플로팅 게이트(35)의 소오스 영역(32)쪽에서 채널 핫캐리어 주입이 일어나게 한다.
셀의 소거시에는 선택 게이트(43)에 높은 (+)전압을 인가하여 플로팅 게이트(35)상의 턱에서 전자들의 F-N 터널링이 일어나도록 한다.
이때 소오스 영역(32)와 드레인 영역(33)은 폴로팅(Floating)시킨다.
이상에서 설명한 바와같이 본 발명의 플래쉬 메모리 소자의 구조 및 제조방법은 다음과 같은 효과가 있다.
첫째, 얇은 터널닝 산화막을 사용하지 않음으로써 공정이 용이하고 프로그램 및 소거로 인한 게이트 산화막의 열화에 대한 내구성이 향상된다.
둘째, 소오스 사이드 전자 주입 방식을 채택함으로써 프로그램 효율이 좋고, 프로그램시 전력 소모가 작아서 저전압 플래쉬 메모리 소자의 제작에 용이하다.
셋째, 폴리-폴리 터널닝에 의한 셀 소거 방식에 의해 음전압 발생이 필요없음으로이에 따른 칩 면적을 감소시킬 수 있다.
넷째, 소오스/드레인 불순물 확산영역에 높은 전압이 인가되지 않음으로써 낮은 정션(Shallow Junction)을 만들 수 있으므로 정션으로 소거하는 셀에 비해 채널 길이를 작게 할 수 있어 고집적 메모리 셀을 만들 수 있다.
Claims (7)
- 기판내에 일정한 간격을 갖고 형성되는 제 1, 제 2 불순물 확산영역 ; 상기 제 1 불순물 확산영역에는 옵셋되고, 제 2 불순물 확산영역에는 오버랩 되도록의 상기 기판상에 형성되는 게이트 절연막 및 플로팅 게이트 ; 상기 플로팅 게이트상에 플로팅 게이트 보다 작게 형성되는 제 1 절연막과 프로그램 게이트 및 캡 절연막; 상기 제 1 절연막 및 프로그램 게이트와 캡 절연막의 양측면에 형성되는 절연막 측벽 ; 상기 절연막 측벽을 포함한 전면에 형성되는 선택 게이트 절연막; 상기 선택 게이트 절연막의 표면상에 형성되는 선택 게이트를 포함하여 형성됨을 특징으로 하는 플래쉬 메모리 소자의 구조.
- 제1항에 있어서, 상기 제 1 절연막은 인터폴리 유전막임을 특징으로 하는 플래쉬 메모리 소자의 구조.
- 제1항에 있어서, 상기 플로팅 게이트상의 양측에 턱이 형성됨을 특징으로 하는 플래쉬 메모리 소자의 구조.
- 기판에 일정한 간격을 갖는 제 1, 제 2 불순물 확산영역을 형성하는 단계 ; 상기 제 1, 제 2 불순물 확산영역을 포함한 전면에 게이트 절연막, 제 1 도전층, 제 1 절연막, 제 2 도전층, 캡 절연막을 차례로 형성하는 단계 ; 상기 제 2 불순물 확산영역의 일부를 포함한 기판의 일정부분에만 남도록 상기 캡 절연막, 제 2 도전층, 제 1 절연막을 선택적으로 제거하는 단계 ; 상기 선택적으로 제거된 캡 절연막, 제 2 도전층, 제 1 절연막의 양측면에 제 1, 제 2 절연막 측벽을 형성하는 단계 ; 상기 제 2 절연막 측벽을 마스크로 하여 상기 제 1 도전층과 게이트 절연막을 선택적으로 제거하는 단계; 상기 제 2 절연막 측벽을 제거하고 전면에 제 2 절연막을 형성하는 단계 ; 상기 제 2 절연막상에 제 3 도전층을 형성하는 단계를 포함하여 형성함을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제4항에 있어서, 상기 제 1, 제 2 절연막 측벽은 서로 식각 선택비가 다른 절연막으로 형성함을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제4항에 있어서, 상기 캡 절연막은 HLD로 형성함을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
- 제4항에 있어서, 상기 제 1 도전층상의 제 2 절연막 측벽을 제거하여 상기 제 1 도전층상에 턱을 형성함을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
Priority Applications (1)
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|---|---|---|---|
| KR1019960031656A KR100186507B1 (ko) | 1996-07-31 | 1996-07-31 | 플래쉬 메모리 소자의 구조 및 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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Family Applications (1)
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1996
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| KR980012459A (ko) | 1998-04-30 |
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