KR100205786B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

본 발명은 노아형 플래쉬 메모리 셀 어레이(NOR형 flash memory cell array) 구조에서 매몰 N+ 산화막을 메모리 트랜지스터의 드레인 영역에만 형성하여 메모리 셀 어레이의 크기를 줄이고 메모리 셀 어레이의 특성도 개선할 수 있는 반도체 장치의 제조 방법에 관한 것으로서, 노아형 플래쉬 메모리 셀 어레이에서 단지 드레인 영역 상부의 반도체기판에 매몰 N+ 산화막을 형성할 수 있고 소오스 영역은 상기 매몰 N+ 산화막 사이의 반도체기판에 형성할 수 있다.
따라서, 종래와 같이 소오스 영역과 드레인 영역을 각각 매몰 N+ 산화막 하부에 형성할 경우 새부리를 고려하여 소정의 채널 길이를 확보할 필요가 없고, 소오스 영역과 드레인 영역에 각각 형성된 불순물 영역의 확산에 의해 채널 길이가 짧아져 쇼트 채널 효과와 펀치스루 등이 발생하는 것을 방지할 수 있을 뿐만 아니라, 소오스 영역을 매몰 N+ 산화막 하부에 형성하지 않고 상기 매몰 N+ 산화막 사이의 반도체기판에 형성하기 때문에 메모리 셀의 크기도 작게 할 수 있다.
아울러, 소오스-플로팅게이트 오버랩을 작게 형성할 수 있기 때문에 소오스 커플링 비를 적게 할 수 있다. 이로 인해 터널 산화막 양단에 걸리는 전압차를 크게 할 수 있고, 데이터의 소거 시간을 단축시킬 수 있다. 또한, 상기 플로팅게이트를 형성하고 스페이서를 형성한 후 소오스 영역 사이의 상기 반도체기판에 소정의 불순물을 이온 주입하여 불순물 영역을 형성함으로써 플로팅게이트와 소오스 영역의 불순물 영역간에 오버랩되는 부분이 생기지 않는 오프셋 영역을 형성할 수 있다. 이에따라, 드레인-사이드 인젝션 방식에 의한 프로그래밍 방법보다 우수한 프로그램밍 특성을 갖는 소오스-사이드 인젝션 방식에 의한 프로그램밍 방식을 구현할 수 있다.

Description

반도체 장치의 제조 방법(a method of fabricating a semiconductor device)
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 구체적으로는 콘택트리스 노아형 플래쉬 메모리 셀 어레이(contactless NOR형 flash memory cell array) 구조에서 매몰 N+ 산화막을 메모리 트랜지스터의 드레인 영역에만 형성하여 메모리 셀 어레이의 크기를 줄이고 메모리 셀 어레이의 특성도 개선할 수 있는 반도체 장치의 제조 방법에 관한 것이다.
전자들을 저장하는 플로팅게이트(floating gate)와 이를 제어하는 콘트롤게이트(control gate)로 이루어진 전기적으로 소거 가능한 EEPROM에 있어서, 상기 플로팅게이트에 축적된 전자들은 자외선(ultraviolet)이나 F-N 터널링 공정(Fowler-Nordheim tenneling process)을 통해 소거될 수 있다. 상기 F-N 터널링 공정을 통상적으로 전기적 소거(electric erase)라 한다. 상기 플로팅게이트에 축적된 전자들은 소오스 영역과 플로팅게이트 사이의 터널산화막을 통해 전자들이 플로팅게이트로 부터 소오스 영역으로 이동하여 전자들의 소거가 이루어진다. 이때, 상기 플로팅게이트로 부터 소오스 영역으로 이동하는 전자들이 소거되는 비율은 소거동작 동안 터널 산화막(tunnel oxide)의 양단에 걸리는 전압차에 의해 결정된다. 상기 터널 산화막의 양단에 걸리는 전압차가 더 클수록 전자들이 상기 플로팅게이트로 부터 소거되는 비율도 커지기 때문에 소거 시간도 더 짧아지게 된다.
통상적으로, 상기 플로팅게이트는 상기 터널 산화막과 소오스 영역과 드레인 영역 상부의 매몰 N+ 산화막상에 거의 대칭적으로 오러랩(overlap)되어 형성되고, 이러한 오버랩의 대칭상태를 변화시킴으로써 반도체 장치의 충전(charging), 소거(erasing) 그리고 독출(reading) 특성 등에 영향을 주게된다.
만약, 상기 플로팅게이트의 오버랩되는 부분이 작아지면 서로 대칭적인 구조를 갖는 반도체 장치의 소오스 영역과 드레인영역 상부에 형성되는 플로팅게이트의 오버랩에 영향을 주게 되어 소오스 커플링(source coupling)과 드레인 커플링(drain coupling)이 감소하게 된다. 따라서, 소오스 커플링이 감소하는 경우에는 소거동작이 이루어지는 동안 터널 산화막의 양단에 걸리는 전압차가 증가하게 되어 상기 플로팅게이트의 전자들이 소오스 영역으로 더 빠르게 이동하게 된다. 그리고, 드레인 커플링이 감소하는 경우에는 프로그램 동작이 이루어지는 동안 플로팅게이트 전압이 감소하고, 이에따라 독출 전류(read current)가 감소하게 되어 독출 엑세스 시간(reading access time)이 증가하여 바람직하지 않게 된다.
그리고, 상기 플로팅게이트의 오버랩이 커지면 플로팅게이트-소오스 오버랩(floating gate-to-source overlap)과 플로팅게이트-드레인 오버랩(floating gate-to drain overlap)이 증가하여 반도체 장치의 프로그램 특성이 향상되고, 독출 전류가 증가하여 독출 시간이 단축되는 반면에 소거 시간이 감소하게 된다.
도 1A 내지 도 1C에는 상술한 바와같은 문제점을 해결하기 위한 종래 반도체 장치의 제조 방법을 보여주는 순차공정도가 도시되어 있다.
도 1A를 참조하면, 반도체기판(10)에 불순물을 이온 주입하여 이 분야에서 잘 알려진 기술로 소정 간격을 두고 각각 드레인과 소오스용 불순물 영역(12)을 형성한다. 그리고, 소오스 영역과 드레인 영역 상부의 상기 반도체기판(10)에 매몰 N+ 산화막(14)을 형성한 후, 상기 매몰 N+ 산화막(14)을 포함한 상기 반도체기판(10)상에 산화막(16)을 형성한다. 이때, 상기 매몰 N+ 산화막(14) 사이의 반도체기판(10)에 형성된 상기 산화막(16)을 통상적으로 터널 산화막(16)이라 한다.
상기 매몰 N+ 산화막(14)을 포함한 상기 산화막(16)상에 플로팅게이트용 폴리실리콘막(18)을 형성하고 사진 및 식각공정을 통하여 상기 폴리실리콘막(18)을 패턴닝하면, 도 2B에 도시된 바와같이, 플로팅게이트(18)가 형성된다.
마지막으로, 도 2C를 참조하면, 상기 플로팅게이트(18)을 포함한 산화막(16)상에 산화막/질화막/산화막으로 이루어진 ONO막(22)과 콘트롤게이트용 폴리실리콘막(24)을 순차적으로 형성한다.
그러나, 상술한 바와같은 반도체 장치의 제조 방법에 의하면, 플로팅게이트의 전자들이 소거되는 비율을 크게하여 소거 시간을 단축할 수 있고, 독출 전류를 증가시켜 독출 엑세스 시간을 감소시킬 수 있다. 하지만, 콘택트리스(contactless) 노아형 플래쉬 메모리 셀 어레이를 형성하기 위해 상기 반도체기판(10)의 드레인 영역과 소오스 영역에 각각 매몰 N+ 산화막(14)을 형성할 때 생기는 새부리(bird's beak)를 고려하여 메모리 셀 트랜지스터의 소정의 채널 길이를 확보해야 한다.
이러한 소정의 채널 길이를 확보하기 위해 메모리 셀 트랜지스터의 소오스와 드레인이 형성되는 부분을 소정의 채널 길이 만큼 이격시켜 주어야 하기 때문에 메모리 셀의 크기가 커지는 문제점이 생겼다. 또한, 소오스 영역과 드레인 영역에 형성되는 각각의 불순물 영역(12)의 확산에 의해 채널 길이가 짧아져 반도체 장치의 동작에 치명적인 손상을 주는 쇼트 채널 효과(short channel effect)와 펀치스루(punchthrough)와 같은 문제점도 생겼다.
따라서 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 콘택트리스 노아형 플래쉬 메모리 셀 어레이에서 매몰 N+ 산화막을 메모리 트랜지스터의 드레인 영역에만 형성함으로써 반도체 장치의 크기를 줄일 수 있을 뿐만아니라, 메모리 셀의 특성을 개선할 수 있는 반도체 장치의 제조 방법을 제공하는데 있다.
본 발명의 다른 목적은, 플로팅게이트와 소오스 영역간의 오프셋 영역을 형성하여 소오스-사이드 인젝션(source-side injection) 방식에 의한 데이터 프로그래밍 방식을 구현할 수 있는 반도체 제조 장치의 제조 방법을 제공하는데 있다.
도 1은 종래 반도체 장치의 제조 방법을 보여주는 순차공정도;
도 2는 본 발명의 제1실시예에 따른 반도체 장치의 제조 방법을 보여주는 순차공정도;
도 3은 본 발명의 제2실시예에 따른 반도체 장치의 제조 방법을 보여주는 순차공정도,
*도면의 주요 부분에 대한 부호 설명
10 : 반도체 기판12 : 불순물 영역
14 : 매몰 N+ 산화막16 : 터널산화막
18 : 플로팅게이트22 : 산화막
24 : 콘트롤게이트
상술한 바와같은 목적을 달성하기 위한 본 발명에 의하면, 반도체 장치의 제조 방법은, 반도체기판에 불순물을 이온주입하여 소정의 간격을 두고 제1불순물 영역을 형성하는 공정과; 상기 제1불순물 영역 상부의 반도체기판에 매몰 N+ 산화막을 형성하는 공정과; 상기 매몰 N+ 산화막을 포함한 상기 반도체기판상에 제1절연막을 형성하는 공정과; 상기 매몰 N+ 산화막의 양 에지부분에 걸치고, 상기 매몰 N+ 산화막 사이의 제1절연막의 중앙부분이 노출되도록 플로팅게이트용 제1도전막 패턴을 형성하는 공정과; 상기 플로팅게이트용 제1도전막 패턴을 마스크로 하고, 상기 반도체기판에 불순물을 이온주입하여 제2불순물 영역을 형성하는 공정과; 상기 플로팅게이트용 제1도전막 패턴을 포함한 상기 제1절연막상에 제2절연막과 콘트롤게이트용 제2도전막을 순차적으로 형성하는 공정을 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 제1절연막은 산화막으로 형성된다.
이 방법의 바람직한 실시예에 있어서, 상기 제2절연막은 산화막/질화막/산화막으로 이루어진 ONO막으로 형성된다.
이 방법의 바람직한 실시예에 있어서, 상기 제1도전막은 폴리실리콘막으로 형성된다.
이 방법의 바람직한 실시예에 있어서, 상기 제2도전막은 실리사이드막과 폴리사이드막 중 어느 하나로 형성된다.
이 방법의 바람직한 실시예에 있어서, 상기 제1도전막 패턴과 제2불순물 영역이 오버랩되는 부분은 상기 제1도전막 패턴과 제1불순물 영역이 오버랩되는 부분에 비해 작거나 같게 형성된다.
이 방법의 바람직한 실시예에 있어서, 상기 제1불순물 영역은 드레인 영역이고, 제2불순물 영역은 소오스 영역이다.
이 방법의 바람직한 실시예에 있어서, 상기 불순물이온은 인과 비소 중 어느 하나로 사용된다.
본 발명의 다른 목적은, 반도체기판에 불순물을 이온주입하여 소정의 간격을 두고 제1불순물 영역을 형성하는 공정과; 상기 제1불순물 영역 상부의 반도체기판에 매몰 N+ 산화막을 형성하는 공정과; 상기 매몰 N+ 산화막을 포함한 상기 반도체기판상에 제1절연막을 형성하는 공정과; 상기 매몰 N+ 산화막의 양 에지부분에 걸치고, 상기 매몰 N+ 산화막 사이의 제1절연막 중앙부분이 노출되도록 플로팅게이트용 제1도전막 패턴을 형성하는 공정과; 상기 매몰 N+ 산화막 사이의 제1절연막상에 형성된 상기 플로팅게이트용 1도전막 패턴의 각 일측벽에 스페이서를 형성하는 공정과; 상기 플로팅게이트용 제1도전막 패턴과 스페이서를 마스크로 하고 상기 반도체기판에 불순물을 이온주입하여 제2불순물 영역을 형성하는 공정과; 상기 플로팅게이트용 제1도전막 패턴을 포함한 상기 제1절연막상에 제2절연막과 콘트롤게이트용 제2도전막을 순차적으로 형성하는 공정을 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 제1절연막은 산화막으로 형성된다.
이 방법의 바람직한 실시예에 있어서, 상기 제2절연막은 산화막/질화막/산화막으로 이루어진 ONO막으로 형성된다.
이 방법의 바람직한 실시예에 있어서, 상기 제1도전막은 폴리실리콘막으로 형성된다.
이 방법의 바람직한 실시예에 있어서, 상기 제2도전막은 실리사이드막과 폴리사이드막 중 어느 하나로 형성된다.
이 방법의 바람직한 실시예에 있어서, 상기 제1불순물 영역은 드레인 영역이고, 상기 제2불순물 영역은 소오스 영역이다.
이 방법의 바람직한 실시예에 있어서, 상기 불순물이온은 인과 비소 중 어느 하나로 사용된다.
이와같은 방법에 의해서, 노아형 플래쉬 메모리 셀 어레이를 구성함에 있어 매몰 N+ 산화막을 메모리 셀 트랜지스터의 드레인 영역에만 형성하여 메모리 셀 어레이의 크기를 줄일 수 있을 뿐만아니라, 아울러 소오스와 드레인 영역에 형성된 각각의 불순물 영역의 확산에 의해 채널 길이가 짧아지는 것을 방지하여 메모리 셀의 특성을 개선할 수 있다.
이하 본 발명의 실시예에 따른 참조도면 도 2 내지 도 3에 의거하여 상세히 설명한다.
도 2C 및 도 3C를 참조하면, 본 발명의 신규한 반도체 장치의 제조 방법은, 콘택트리스 노아형 플래쉬 메모리 셀 어레이에서 단지 드레인 영역 상부의 반도체기판(10)에 매몰 N+ 산화막(14)을 형성하고 소오스 영역은 상기 매몰 N+ 산화막(14) 사이의, 즉 종래의 소오스 영역 상부의 매몰 N+ 산화막(14)이 형성된 영역의 반도체기판(10)에 형성한다. 따라서, 종래와 같이 소오스 영역과 드레인 영역을 각각 매몰 N+ 산화막(14) 하부에 형성할 경우 새부리를 고려하여 소정의 채널 길이를 확보할 필요가 없고, 소오스 영역과 드레인 영역에 각각 형성된 불순물 영역(12)의 확산에 의해 채널 길이가 짧아져 쇼트 채널 효과와 펀치스루등이 발생하는 것을 방지할 수 있다. 그리고, 소오스 영역은 매몰 N+ 산화막(14) 하부에 형성하지 않고 상기 매몰 N+ 산화막(14) 사이의, 다시말해서 종래의 소오스 영역 상부의 매몰 N+ 산화막(14)이 형성된 영역의 반도체기판(10)에 형성된다. 따라서, 소오스 영역의 크기는 매몰 N+ 산화막(14)이 형성되는 영역의 크기에 비해 작기 때문에 메모리 셀의 크기도 작게 할 수 있다.
아울러, 소오스-플로팅게이트 오버랩을 작게 형성할 수 있기 때문에 소오스 커플링 비를 적게 할 수 있다. 이로 인해 터널 산화막(16) 양단에 걸리는 전압차를 크게할 수 있고, 데이터의 소거 시간을 단축시킬 수 있다. 또한, 상기 플로팅게이트(18)을 형성하고 스페이서(20)를 형성한 후 소오스 영역 사이의 상기 반도체기판(10)에 소정의 불순물을 이온주입하여 불순물 영역(21b)을 형성함으로써 플로팅게이트(18)와 소오스 영역의 불순물 영역(21b)간에 오버랩되는 부분이 생기지 않는 오프셋 영역을 형성할 수 있다. 이에따라, 드레인-사이드 인젝션 방식에 의한 프로그래밍 방법보다 우수한 프로그램밍 특성을 갖는 소오스-사이드 인젝션 방식에 의한 프로그램밍 방식을 구현할 수 있다.
도 2 내지 도 3에 있어서, 도 1에 도시된 구성요소와 동일한 기능을 갖는 구성요소는 동일한 참조번호를 병기한다.
(제1실시예)
도 2A 내지 도 2D에는 발명의 제1실시예에 따른 반도체 장치의 제조 방법이 순차적으로 도시되어 있다.
도 2A를 참조하면, 반도체기판(10)에 불순물을 이온주입하여 이 분야에서 잘 알려진 기술로 소정의 간격을 두고 드레인용 제1불순물 영역(12)을 형성하고, 상기 제1불순물 영역(12) 상부의 반도체기판(10)에 매몰 N+ 산화막(14)을 형성한다. 그리고, 상기 매몰 N+ 산화막(14)을 포함한 상기 반도체기판(10)상에 제1절연막(16)을 형성한다. 여기서, 상기 매몰 N+ 산화막(14)과 제1절연막(16)은 산화막으로 형성되며, 상기 매몰 N+ 산화막(14) 사이의 반도체기판(10)상에 형성된 상기 제1절연막(16)은 터널 산화막(16)이라 한다.
다음, 도 2B에 있어서, 상기 매몰 N+ 산화막(14)을 포함한 제1절연막(16)상에 플로팅게이트용 제1도전막(18)을 형성한다. 그리고, 상기 매몰 N+ 산화막(14)의 양 에지부분에 걸치고, 상기 매몰 N+ 산화막(14) 사이의 제1절연막(16)의 중앙부분, 즉 소오스 영역의 제1절연막(16) 상부면이 노출되도록 사진 및 식각공정을 통하여 플로팅게이트용 제1도전막 패턴(18)을 형성한다. 여기서, 상기 플로팅게이트용 제1도전막(18)은 폴리실리콘막으로 형성된다.
도 2C를 참조하면, 상기 플로팅게이트용 제1도전막 패턴(18)을 마스크로 하고, 상기 터널 산화막(16)을 통해 상기 반도체기판(10)에 불순물(19a)을 이온주입하여 소오스용 제2불순물 영역(19b)을 형성한다. 이때, 상기 플로팅게이트용 제1도전막 패턴(18)과 상기 제2불순물 영역(19b)이 오버랩되는 부분(b)은 상기 플로팅게이트용 제1도전막 패턴(18)과 상기 제1불순물 영역(12)이 오버랩되는 부분(a)에 비해 작거나 같게 형성된다.
상기 제2불순물 영역(19b)이 형성되는 곳은 종래 소오스 영역 상부의 매몰 N+ 산화막(14)이 형성된 영역의 반도체기판(10)에 형성되기 때문에 쇼트 채널 효과나 펀치스루 등을 방지할 수 있다. 이로써, 소오스-플로팅게이트 오버랩을 작게하여 소오스 커플링 비를 적게 형성할 수 있고, 상기 터널 산화막(16) 양측에 걸리는 전압차를 크게하여 데이터의 소거시간을 단축시킬 수 있다. 그리고, 상기 불순물이온(19a)은 인과 비소중 어느 하나로 사용된다.
마지막으로, 도 2D에 있어서, 상기 플로팅게이트용 제1도전막 패턴(18)을 포함한 상기 제1절연막(16)상에 제2절연막(22) 및 콘트롤게이트용 제2도전막(24)을 순차적으로 형성한다. 여기서, 상기 제2절연막(22)은 산화막/질화막/산화막으로 이루어진 ONO막으로 형성되고, 상기 제2도전막(24)은 폴리사이드막과 실리사이드막 중 어느 하나로 형성된다.
(제2실시예)
도 3A 내지 도 3D에는 본 발명의 제2실시예에 따른 반도체 장치의 제조 방법이 도시되어 있다.
도 3A를 참조하면, 반도체기판(10)에 불순물을 이온주입하여 이 분야에서 잘 알려진 기술로 소정의 간격을 두고 드레인용 제1불순물 영역(12)을 형성하고, 상기 제1불순물 영역(12) 상부의 반도체기판(10)에 매몰 N+ 산화막(14)을 형성한다. 그리고, 상기 매몰 N+ 산화막(14)을 포함한 상기 반도체기판(10)상에 제1절연막(16)을 형성한다. 여기서, 상기 매몰 N+ 산화막(14)과 제1절연막(16)은 산화막으로 형성되며, 상기 매몰 N+ 산화막(14) 사이의 반도체기판(10)상에 형성된 상기 제1절연막(16)은 터널 산화막(16)이라 한다.
다음, 도 3B에 있어서, 상기 매몰 N+ 산화막(14)을 포함한 제1절연막(16)상에 플로팅게이트용 제1도전막(18)을 형성한다. 그리고, 상기 매몰 N+ 산화막(14) 양 에지부분에 걸치고, 상기 매몰 N+ 산화막(14) 사이의 제1절연막(16) 중앙부분, 즉 소오스 영역의 제1절연막(16) 상부면이 노출되도록 사진 및 식각공정을 통하여 플로팅게이트용 제1도전막 패턴(18)을 형성한다. 여기서, 상기 플로팅게이트용 제1도전막(18)은 폴리실리콘막으로 형성된다.
이어, 도 3C를 참조하면, 상기 터널 산화막(16)상에 형성된 상기 플로팅게이트용 제1도전막 패턴(18)의 각 일측벽에 스페이서(20)를 형성한다. 그리고, 상기 플로팅게이트용 제1도전막 패턴(18)과 스페이서(20)를 마스크로 하고, 상기 터널 산화막(16)을 통해 상기 반도체기판(10)에 불순물(21a)을 이온주입하여 소오스용 제2불순물 영역(21b)을 형성한다. 상기 제2불순물 영역(21b)이 형성되는 곳은 종래 소오스 영역 상부의 매몰 N+ 산화막(14)이 형성된 영역의 반도체기판(10)에 형성되기 때문에 쇼트 채널 효과나 펀치스루 등을 방지할 수 있다.
이때, 상기 플로팅게이트용 제1도전막 패턴(18)과 상기 제2불순물 영역(21b)간에 오버랩되는 부분이 생기지 않는 오프셋(offset) 영역이 형성되어 드레인-사이드 인젝션 방식에 의한 데이터 프로그래밍 방법보다 우수한 프로그래밍 특성을 갖는 소오스-사이드 인젝션 방식에 의한 데이터 프로그래밍 방식을 구현할 수 있다. 여기서, 상기 불순물이온(21a)은 인과 비소중 어느 하나로 사용된다.
마지막으로, 도 3D에 있어서, 상기 플로팅게이트용 제1도전막 패턴(18)을 포함한 제1절연막(16)상에 제2절연막(22) 및 콘트롤게이트용 제2도전막(24)을 순차적으로 형성한다. 여기서, 상기 제2절연막(22)은 산화막/질화막/산화막으로 이루어진 ONO막으로 형성되고, 상기 제2도전막(24)은 폴리사이드막과 실리사이드막 중 어느 하나로 형성된다.
상술한 바와같은 반도체 장치의 제조 방법에 의하면, 노아형 플래쉬 메모리 셀 어레이에서 단지 드레인 영역 상부의 반도체기판에 매몰 N+ 산화막을 형성할 수 있고 소오스 영역은 상기 매몰 N+ 산화막 사이의 반도체기판에 형성할 수 있다. 따라서, 종래와 같이 소오스 영역과 드레인 영역을 각각 매몰 N+ 산화막 하부에 형성할 경우 새부리를 고려하여 소정의 채널 길이를 확보할 필요가 없고, 소오스 영역과 드레인 영역에 각각 형성된 불순물 영역의 확산에 의해 채널 길이가 짧아져 쇼트 채널 효과와 펀치스루등이 발생하는 것을 방지할 수 있을 뿐만아니라, 소오스 영역을 매몰 N+ 산화막 하부에 형성하지 않고 상기 매몰 N+ 산화막 사이의 반도체기판에 형성하기 때문에 메모리 셀의 크기도 작게 할 수 있다.
아울러, 소오스-플로팅게이트 오버랩을 작게 형성할 수 있기 때문에 소오스 커플링 비를 적게 할 수 있다. 이로 인해 터널 산화막 양단에 걸리는 전압차를 크게할 수 있고, 데이터의 소거 시간을 단축시킬 수 있다. 또한, 상기 플로팅게이트를 형성하고 스페이서를 형성한 후 소오스 영역 사이의 상기 반도체기판에 소정의 불순물을 이온주입하여 불순물 영역을 형성함으로써 플로팅게이트와 소오스 영역의 불순물 영역간에 오버랩되는 부분이 생기지 않는 오프셋 영역을 형성할 수 있다. 이에따라, 드레인-사이드 인젝션 방식에 의한 프로그래밍 방법보다 우수한 프로그램밍 특성을 갖는 소오스-사이드 인젝션 방식에 의한 프로그램밍 방식을 구현할 수 있다.

Claims (15)

  1. 반도체기판(10)에 불순물을 이온주입하여 소정의 간격을 두고 제1불순물 영역(12)을 형성하는 공정과;
    상기 제1불순물 영역(12) 상부의 반도체기판(10)에 매몰 N+ 산화막(14)을 형성하는 공정과;
    상기 매몰 N+ 산화막(14)을 포함한 상기 반도체기판(10)상에 제1절연막(16)을 형성하는 공정과;
    상기 매몰 N+ 산화막(14)의 양 에지부분에 걸치고, 상기 매몰 N+ 산화막(14) 사이의 제1절연막(16)의 중앙부분이 노출되도록 플로팅게이트용 제1도전막 패턴(18)을 형성하는 공정과;
    상기 플로팅게이트용 제1도전막 패턴(18)을 마스크로 하고, 상기 반도체기판(10)에 불순물(19a)을 이온주입하여 제2불순물 영역(19b)을 형성하는 공정과;
    상기 플로팅게이트용 제1도전막 패턴(18)을 포함한 상기 제1절연막(16)상에 제2절연막(22)과 콘트롤게이트용 제2도전막(24)을 순차적으로 형성하는 공정을 포함하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제1절연막(16)은 산화막으로 형성되는 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제2절연막(22)은 산화막/질화막/산화막으로 이루어진 ONO막으로 형성되는 반도체 장치의 제조 방법.
  4. 제 1 항에 있어서,
    상기 제1도전막(18)은 폴리실리콘막으로 형성되는 반도체 장치의 제조 방법.
  5. 제 1 항에 있어서,
    상기 제2도전막(24)은 실리사이드막과 폴리사이드막 중 어느 하나로 형성되는 반도체 장치의 제조 방법.
  6. 제 1 항에 있어서,
    상기 제1도전막 패턴(18)과 제2불순물 영역(19b)이 오버랩되는 부분(b)은 상기 제1도전막 패턴(18)과 제1불순물 영역(12)이 오버랩되는 부분(a)에 비해 작거나 같게 형성되는 반도체 장치의 제조 방법.
  7. 제 1 항에 있어서,
    상기 제1불순물 영역(12)은 드레인 영역이고, 제2불순물 영역(19b)은 소오스 영역인 반도체 장치의 제조 방법.
  8. 제 1 항에 있어서,
    상기 불순물이온(19a)은 인과 비소 중 어느 하나로 사용되는 반도체 장치의 제조 방법.
  9. 반도체기판(10)에 불순물을 이온주입하여 소정의 간격을 두고 제1불순물 영역(12)을 형성하는 공정과;
    상기 제1불순물 영역(12) 상부의 반도체기판(10)에 매몰 N+ 산화막(14)을 형성하는 공정과;
    상기 매몰 N+ 산화막(14)을 포함한 상기 반도체기판(10)상에 제1절연막(16)을 형성하는 공정과;
    상기 매몰 N+ 산화막(14)의 양 에지부분에 걸치고, 상기 매몰 N+ 산화막(14) 사이의 제1절연막(16) 중앙부분이 노출되도록 플로팅게이트용 제1도전막 패턴(18)을 형성하는 공정과;
    상기 매몰 N+ 산화막(14) 사이의 제1절연막(16)상에 형성된 상기 플로팅게이트용 1도전막 패턴(18)의 각 일측벽에 스페이서(20)를 형성하는 공정과;
    상기 플로팅게이트용 제1도전막 패턴(18)과 스페이서(20)를 마스크로 하고 상기 반도체기판(10)에 불순물(21a)을 이온주입하여 제2불순물 영역(21b)을 형성하는 공정과;
    상기 플로팅게이트용 제1도전막 패턴(18)을 포함한 상기 제1절연막(16)상에 제2절연막(22)과 콘트롤게이트용 제2도전막(24)을 순차적으로 형성하는 공정을 포함한 반도체 장치의 제조 방법.
  10. 제 9 항에 있어서,
    상기 제1절연막(16)은 산화막으로 형성되는 반도체 장치의 제조 방법.
  11. 제 9 항에 있어서,
    상기 제2절연막(22)은 산화막/질화막/산화막으로 이루어진 ONO막으로 형성되는 반도체 장치의 제조 방법.
  12. 제 9 항에 있어서,
    상기 제1도전막(18)은 폴리실리콘막으로 형성되는 반도체 장치의 제조 방법.
  13. 제 9 항에 있어서,
    상기 제2도전막(24)은 실리사이드막과 폴리사이드막 중 어느 하나로 형성되는 반도체 장치의 제조 방법.
  14. 제 9 항에 있어서,
    상기 제1불순물 영역(12)은 드레인 영역이고, 상기 제2불순물 영역(21b)은 소오스 영역인 반도체 장치의 제조 방법.
  15. 제 9 항에 있어서,
    상기 불순물이온(21a)은 인과 비소 중 어느 하나로 사용되는 반도체 장치의 제조 방법.
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