JP2001217329A

JP2001217329A - フラッシュｅｅｐｒｏｍセルの製造方法

Info

Publication number: JP2001217329A
Application number: JP2000394241A
Authority: JP
Inventors: Hiiretsu Ri; ▲ヒー▼ 烈李
Original assignee: Hynix Semiconductor Inc
Current assignee: SK Hynix Inc
Priority date: 1999-12-29
Filing date: 2000-12-26
Publication date: 2001-08-10
Also published as: KR100356471B1; TW478115B; KR20010065283A

Abstract

(57)【要約】（修正有）【課題】誘電体膜の酸化膜成長を抑制し、有効チャネ
ル局も増加させることができて、素子の信頼性を向上さ
せることができるフラッシュＥＥＰＲＯＭセルの製造方
法を提供する。【解決手段】半導体基板２０１上の所定領域にトンネ
ル酸化膜２０２、フローティングゲート２０３、誘電体
膜及びコントロールゲートが積層されたスタックトゲー
ト構造を形成した後、１次熱処理工程を行う段階と、前
記半導体基板２０１の所定領域に低濃度不純物イオンを
注入して低濃度ソース接合部２１０を形成する段階と、
前記スタックトゲート構造の側壁にスペーサ２１１を形
成した後、２次熱処理工程を行う段階と、自己整合ソー
スエッチングマスクを用いたエッチング工程で前記ソー
ス接合部２１０の所定の領域をエッチングする段階と、
高濃度不純物をイオン注入してソース２１０及びドレイ
ン接合部２１３を形成した後、３次熱処理工程を行う段
階とを含んでなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はフラッシュＥＥＰＲ
ＯＭセルの製造方法に係り、特に半導体基板の上部に選
択的にスタックトゲート構造を形成し、１次熱処理工
程、１次ソースイオン注入工程を行った後、スタックト
ゲート構造の側壁にスペーサを形成して２次熱処理工
程、ソース／ドレインイオン注入工程及び３次熱処理工
程を行うことにより、ＯＮＯ(oxide-nitride-oxide)誘
電体膜の酸化膜成長を抑制し、有効チャネル長も増加さ
せることができて、素子の信頼性を向上させることがで
きるフラッシュＥＥＰＲＯＭセルの製造方法に関する。

【０００２】

【従来の技術】図１はフラッシュＥＥＰＲＯＭセルアレ
イのレイアウト図であり、図２（ａ）乃至図２（ｄ）は
図１のＡ−Ａ’線に沿った、従来のフラッシュＥＥＰＲ
ＯＭセルの製造方法を順次説明するための素子の断面図
である。

【０００３】図１及び図２（ａ）を参照すると、半導体
基板１０１上に素子分離マスク１０を用いて素子分離膜
を形成する。全体構造の上部にトンネル酸化膜１０２及
び第１ポリシリコン膜１０３を順次形成した後、第１ポ
リシリコンマスク２０を用いた光リソグラフィ工程で第
１ポリシリコン膜１０３及びトンネル酸化膜１０２をパ
ターニングする。全体構造の上部にＯＮＯ１下部酸化膜
１０４、ＯＮＯ２窒化膜１０５及びＯＮＯ３上部酸化膜
１０６で誘電体膜を形成し、第２ポリシリコン膜１０７
及びシリサイド膜１０８を順次形成する。これらをパタ
ーニングしてフローティングゲート及びコントロールゲ
ートが積層されたスタックトゲート構造を形成する。フ
ローティングゲートは第１ポリシリコン膜１０３で形成
され、コントロールゲートは第２ポリシリコン膜１０７
及びタングステンシリサイド膜１０８で形成される。そ
の後、ゲートのエッチング損傷を補償するために１次熱
酸化工程としての再酸化(Re-Oxidation)工程を行う。全
体構造の上部に第１感光膜を形成した後、自己整合エッ
チングマスク４０を用いた露光及びエッチング工程でパ
ターニングする。第１感光膜パターン１０９をマスクと
して１次セルソースイオン注入工程を行って低濃度のソ
ース接合部１１０を形成する。１次セルソースイオン注
入工程で低濃度のヒ素またはリンイオンを用いる。

【０００４】図１及び図２（ｂ）を参照すると、第１感
光膜パターン１０９を除去した後、２次熱酸化工程とし
てのセルソースアニーリング(Cell Source Annealing)
工程を行う。この工程によってスタックトゲート構造の
側壁に薄くスペーサ１１１が形成され、ソース接合部１
１０のイオンが拡散されてソース接合部１１０の深さが
深くなる。ところで、酸化工程によってＯＮＯ１酸化膜
１０４及びＯＮＯ３酸化膜１０６の厚さが厚くなる。

【０００５】前記において、１次セルソースイオン注入
工程と２次熱酸化工程は、均一な(uniform)ソース接合
部の側面深さ(lateral depth)を確保するために実施す
る。

【０００６】図１及び図２（ｃ）を参照すると、全体構
造の上部に第２感光膜を形成した後、自己整合エッチン
グマスク４０を用いた露光及びエッチング工程で第２感
光膜パターン１１２を形成する。拡散方式で各セルのソ
ース接合部１１０を連結して共通ソースラインを形成す
るために、図１の左右(Row)方向に隣接したセル間に位
置している素子分離膜を除去する目的で自己整合エッチ
ング工程を行う。そして、素子分離膜の設けられていた
位置に接合部を形成してそれぞれのソース接合部を連結
させるために同じ２次セルソースイオン注入工程を行っ
て高濃度ソース接合部１１０を形成する。ところで、上
述したようにソース接合部１１０の半導体基板１０１が
損傷され、ソース接合部１１０も均一なプロファイルに
ならない。即ち、低濃度ソース接合部形態（ａ）は２次
セルソースイオン注入工程によってゲートの下部に食い
込み（ｂ）、２次セルソースイオン注入による高濃度ソ
ース接合部（ｃ）はこれらを介して下部に形成される。

【０００７】図１及び図２（ｄ）を参照すると、３次熱
酸化(Self Aligned Source(SAS) Annealing)工程を行っ
て付加的に２次セルソースイオン注入物質としての高濃
度ヒ素イオンを活性化させて全体的なセルソース線の抵
抗を減少させる。これにより、ソース接合部１１０のプ
ロファイルはｄの形からｅの形に変わる。全体構造の上
部に第３感光膜を形成した後、ドレインマスクを用いた
露光及びエッチング工程で第３感光膜パターン１１３を
形成する。第３感光膜パターン１１３をマスクとして不
純物イオン注入工程を行ってセルドレイン接合部１１４
を形成する。その後、第３感光膜パターン１１３を除去
すると、フラッシュＥＥＰＲＯＭセルの製造が完了す
る。

【０００８】しかし、前記方法で0.25μm以下のチャネ
ル長を有するセルを形成する場合、セルの基本動作であ
る、高いしきい値電圧状態に作るプログラム、低いしき
い値電圧状態に作る消去、過消去されたセルを弱くプロ
グラムさせるリカバリ、セル状態が「１」または「０」
かを判断する読み出し動作を行なう時、次のような問題
点が発生する。

【０００９】第１に、デザインルールが0.25μm以下の
ゲート長(Gate Length)に縮小されながら、後続の熱酸
化工程によってＯＮＯ１下部酸化膜及びＯＮＯ３上部酸
化膜が厚くなる現象があらわれる。但し、側壁において
のみ局部的なバーズビーク(Local Bird's Beak)形態に
見えたゲートの長さが長く形成されたセルとは異なっ
て、ＯＮＯ１下部酸化膜が５０Åから１７０Å、ＯＮＯ
３上部酸化膜が５０Åから１２０Åに断面全体的に厚く
なる現象が発生する。このような場合、図３に示すよう
に、コントロールゲートとフローティングゲート間のキ
ャパシタンスＣｇが減少するので、Ｃｇ／Ｃｔ（Ｃｔ＝
Ｃｇ＋Ｃｄ＋Ｃｓ＋Ｃｓｕｂ）で表れるゲートキャパシ
タンスカップリング比が減少してコントロールゲートに
印加されたバイアスがフローティングゲートのポテンシ
ャルＶｆｇ増減に与える影響が減少する。従って、消去
(図６の１参照)、プログラム及び読み出し(図７の２参
照)動作などが全て悪化され、それを補償するためには
コントロールゲートにさらに高いバイアスを印加しなけ
ればならないという短所がある。また、ＯＮＯの厚さが
増加する現象は３回の熱酸化工程中に現れる付加現象な
ので、ポリシリコンのドーピングレベル、ゲート確定工
程時に発生する長さの変化、熱酸化工程時の酸化変化な
どロット(lot)／ウェーハ(wafer)／サイト(site)による
変化によってＯＮＯ１下部酸化膜及びＯＮＯ３上部酸化
膜の厚さ増加様相が互いに異なる。ＯＮＯの厚さが異な
ると、セクタ又はバルク消去特性上、ＯＮＯの厚さが相
対的に薄いセルは早く消去され、ＯＮＯの厚さが相対的
に厚いセルは遅く消去されて、セルのしきい値電圧分布
が大に広くなる。過消去される早く消去されたセルはド
レインバイアスが印加されるプログラム検証、読み出し
動作を行なう時、ビット線漏れ電流が大きく増加して各
動作の効率性を減少させ、遅く消去されたセルはしきい
値電圧が高いため、読み出し動作を行なう時に出力電流
が小さくてセンシング速度、即ち読み出し速度が急激に
減少するという短所もある。

【００１０】第２に、ゲート長が減少するにつれて、チ
ャネル長も減少してソースとドレイン間の漏れ電流が増
加する。特に、プログラムやリカバリ動作のようにドレ
イン接合部に高いバイアスが印加され、ソース線に接地
電圧が印加されるとき、同じビット線に並列連結された
選択されていないセルにおいて漏洩によって電流が消耗
されると、ビット線全体のポテンシャルが低下して正常
的にプログラムまたはリカバリ動作が行われない。図３
のセルアレイブロック図の例をみれば、ｎ＝５１２、即
ち５１２本のワード線があってそれぞれのビット線に５
１２本のセルが並列連結されているとき（ＷＬ＿２、Ｂ
／Ｌ＿２）、座標にあるセルをプログラムする場合を仮
定する。この際、ＷＬ＿２を除いた残りの選択されてい
ないワード線は、並列連結されているセルをオフ状態に
維持するために０Ｖが印加される。１個のセルがホット
キャリア注入方式でプログラムを行うと、通常、ドレイ
ンバイアス５Ｖに４００μＡのピーク電流(Peak Curren
t)が必要である。ところで、チップ内部のポンピング回
路から５００μＡ程度の電流を供給し得るとき、Ｂ／Ｌ
＿２に並列連結されたオフ状態の残り５１１固のセルの
漏れ電流が１００μＡを超えると、選択されたセルのピ
ーク電流が４００μＡを維持しないことから、Ｖ＝ＩＲ
（Ｉはピーク電流、Ｒはセルチャネル抵抗）式に基づい
てドレインバイアスが５Ｖを維持しないため正常なプロ
グラム動作が不可能になる。即ち、１個のセルにおいて
平均２０ｎＡ以上の漏れ電流が存在してはならないとい
う結果であるが、消去状態のセルにおける図８の１のよ
うにドレインターンオンまたはＤＩＢＬ(Drain Induced
Barrier Lowering)現象によってそれ以上の漏れ電流が
流れる虞があって、プログラム特性の悪化を招き、それ
を補償するためにはポンピング回路を更に大きくして電
流を増加させるより他はない。

【００１１】第３に、ドレインディスターバンス(Drain
Disturbance)現象が発生するということである。ドレ
インディスターバンスとは前記第２の項のように、プロ
グラムやリカバリ動作を行なう場合、ビット線に高いバ
イアスが印加されるとき、選択されていないセルのしき
い値電圧が変化する現象である。漏れ電流を予防する目
的で有効チャネル長を確保するためにはドレイン接合部
の垂直深さを小さくしなければならないので、ドレイン
接合部を薄く形成しなければならない。このような場
合、接合部の濃度が増加するために接合部の空乏層(Dep
letion Layer)の幅が減少し、半導体基板と接合部間の
バンドベンディング(Band Bending)が増加してドレイン
に高いバイアスが印加されるプログラムまたはリカバリ
動作ではバンド間トンネリング(Band to band Tunnelin
g)現象が大きく現れ、場合によっては接合破壊現象が発
生するが、この２つの現象はホットホール(Hot Hole)発
生量を大きく増加させる。前記２つの動作モードでフロ
ーティングゲートからドレイン接合部へ電場(Electric
Field)が形成され、図８の３のゲート電流のようにホッ
トホールがフローティングゲートへ注入されるか、トン
ネル酸化膜に捕獲されてフローティングゲートのポテン
シャルを増加させる。従って、図８の１に示すように、
プログラム状態にあったセルのしきい値電圧が減少して
センシング動作を行なうとき、プログラムセルと認識し
なくなる。また、捕獲されたホットホールは有効質量(E
ffective Mass)が高いため、トンネル酸化膜の酸化膜破
壊を誘発してセルの寿命を大きく減少させる。

【００１２】第４に、自己整合エッチング工程を行うと
き、ソース接合部活性領域の半導体基板損失が殆ど垂直
に発生するにつれて、損失の差異に対して高濃度接合部
形成が敏感に反応してセルの特性分布度が広くなる。

【００１３】

【発明が解決しようとする課題】従って、本発明の目的
はかかる問題点を解決することのできるフラッシュＥＥ
ＰＲＯＭセルの製造方法を提供することにある。

【００１４】

【課題を解決するための手段】前記目的を達成するため
の本発明は、半導体基板上の所定領域にトンネル酸化
膜、フローティングゲート、誘電体膜及びコントロール
ゲートが積層されたスタックトゲート構造を形成した
後、１次熱処理工程を行う段階と、前記半導体基板の所
定領域に低濃度不純物イオンを注入して低濃度ソース接
合部を形成する段階と、前記スタックトゲート構造の側
壁にスペーサを形成した後、２次熱処理工程を行う段階
と、自己整合ソースエッチングマスクを用いたエッチン
グ工程で前記ソース接合部の所定の領域をエッチングす
る段階と、高濃度不純物をイオン注入してソース及びド
レイン接合部を形成した後、３次熱処理工程を行う段階
とを含んでなることを特徴とする。

【００１５】

【発明の実施の形態】以下、添付図に基づいて本発明を
詳細に説明する。図５（ａ）乃至図５（ｄ）は本発明に
係るフラッシュＥＥＰＲＯＭセルの製造方法を説明する
ために順次示した素子の断面図である。本発明に係るフ
ラッシュＥＥＰＲＯＭセルの製造方法は、図１に示した
レイアウトによるが、図１においてドレイン接合部とな
る部分がソース／ドレイン接合部に変形されたことを特
徴とする。

【００１６】図５（ａ）を参照すると、半導体基板２０
１上に素子分離マスクを用いて素子分離膜を形成する。
全体構造の上部にトンネル酸化膜２０２及び第１ポリシ
リコン膜２０３を順次形成した後、第１ポリシリコンマ
スクを用いた光リソグラフィ工程で第１ポリシリコン膜
２０３及びトンネル酸化膜２０２をパターニングする。
全体構造の上部にＯＮＯ１下部酸化膜２０４、ＯＮＯ２
窒化膜２０５及びＯＮＯ３上部酸化膜２０６で誘電体膜
を形成し、第２ポリシリコン膜２０７及びシリサイド膜
２０８を順次形成する。これらをパターニングして、フ
ローティングゲート及びコントロールゲートの積層され
たスタックトゲート構造を形成する。フローティングゲ
ートは第１ポリシリコン膜２０３で形成され、コントロ
ールゲートは第２ポリシリコン膜２０７及びシリサイド
膜２０８で形成される。その後、ゲートのエッチング損
傷を補償するために、１次熱酸化(Re-Oxidation)工程を
行う。全体構造の上部に第１感光膜を形成した後、自己
整合(self-alignment)エッチングマスクを用いた露光及
びエッチング工程でパターニングする。第１感光膜パタ
ーン２０９をマスクとして１次セルソースイオン注入工
程を施して低濃度のソース接合部２１０を形成する。１
次セルソースイオン注入工程で低濃度のヒ素またはリン
イオンを用いる。

【００１７】図５（ｂ）を参照すると、第１感光膜パタ
ーン２０９を除去し、全体構造の上部に酸化膜を３００
〜５００Åの厚さに形成した後、スペーサエッチング工
程を行ってスタックトゲート構造の側壁にスペーサ２１
１を形成する。そして、２次熱酸化(セルソースアニー
リング)工程を行うが、これによりソース接合部２１０
のイオンが拡散されてソース接合部２１０の深さが深く
なる。このような２次熱酸化工程でスペーサ２１１がブ
ロッキング(Blocking)の役割を果たすので、ＯＮＯ１下
部酸化膜２０４及びＯＮＯ３上部酸化膜２０６は従来と
は異なって、厚くなる程度が大きく減少する。

【００１８】図５（ｃ）を参照すると、全体構造の上部
に第１感光膜を形成した後、自己整合エッチングマスク
を用いた露光及びエッチング工程で第２感光膜パターン
２１２を形成する。拡散方式で各セルのソース接合部２
１０を連結して共通ソース線を形成するために、隣接し
たセル間に位置している素子分離膜を除去するための自
己整合エッチング工程を行う。この際、ソース接合部２
１０の半導体基板２０１が損失されるが、スペーサ２１
１が段々損失されるために、ソース接合部２１０は緩慢
な傾斜をもつように損失される。

【００１９】図５（ｄ）を参照すると、第２感光膜パタ
ーン２１２を除去した後、高濃度不純物イオンを全面に
注入して高濃度ソース接合部２１０及びドレイン接合部
２１３を形成する。そして、３次熱酸化(SAS Annealin
g)工程を行うと、ソース接合部２１０及びドレイン接合
部２１３の不純物イオンが半導体基板２０１の内部に拡
散されてその領域がさらに広くなる。

【００２０】このような方法でフラッシュＥＥＰＲＯＭ
セルを形成する場合、次のような問題点を解決すること
ができる。

【００２１】前述したように、２次及び３次熱酸化工程
前にスペーサを形成する場合、酸素がＯＮＯ１下部酸化
膜、ＯＮＯ３上部酸化膜及びその界面の第１及び第２ポ
リシリコンに達することを防止することができる。本発
明によって製造されたフラッシュＥＥＰＲＯＭセルはＯ
ＮＯ１下部酸化膜とＯＮＯ３上部酸化膜の厚さが全て５
０Åから７０Åに増加し、これにより従来のフラッシュ
ＥＥＰＲＯＭセルと比べてゲートカップリングキャパシ
タンス値が大きく増加し、これに比例してゲートキャパ
シタンスカップリング比も従来の０.４５から０.６０に
増加した。この点は消去及び読み出し条件を比較してみ
ても分かるが、図６でのように消去特性を比較すれば、
改善されたセルの消去速度が従来のセルに比べて１Ｅ−
１.６オーダー(order)程度速く行われていることを示し
ている。また、図６ではプログラム特性の差異も示す
が、消去特性曲線の初期値はプログラムされたセルのし
きい値電圧であって、改善されたセルのしきい値電圧が
更に高く表れており、プログラム速度も改善されたセル
が更に速く行われることを示している。このようにＯＮ
Ｏ１下部酸化膜及びＯＮＯ３上部酸化膜の厚さ増加を予
防するにつれて、ＯＮＯ厚さの変化も減少してセルの特
性分布度が狭くなることが分かる。図７はドレインバイ
アスを０.８Ｖに印加したとき、Ｖｇ−ｌｄ特性曲線を
比較したもので、セルが消去されたとき、改善されたセ
ルが読み出し「１」のゲートバイアス領域で約１０〜２
０μＡの出力電流が増加したことを示している。本発明
ではスペーサが存在するために高濃度ソース接合部がス
ペーサの幅だけ遠く形成されて低濃度ソース接合部の食
い込み現象が減少するので、ソース接合部とフローティ
ングゲートとのオーバーラップが減少して結果的に有効
チャネル長が増加する。この結果は図９のドレイン漏れ
電流特性曲線からも明かであるが、改善されたセルの漏
れ特性曲線２と従来のセルの漏れ特性曲線１とを比較す
ると、同一のソースとドレイン間の漏れ電流が流れるた
めにはドレインバイアスが１.０〜１.５Ｖ程度改善され
たセルの特性曲線２で更に高くなったことを示してい
る。この現象は同じドレインバイアス条件でソースとド
レイン間の漏れ電流が改善されたセルにおいて減少した
ことを意味するものである。そして、セルスペーサが存
在するため、高濃度ドレイン接合部がスペーサの幅だけ
離れて存在していて、３次熱酸化工程を介してチャネル
方向に内部拡散されてフローティングゲートにオーバー
ラップされている。従って、フローティングゲートと高
濃度ドレイン接合部とのオーバーラップは従来のセルと
同一であるが、高濃度ドレイン接合部が内部拡散されな
がら傾斜化され(Graded)て空乏領域の幅が増加し、バン
ドベンディング(Band Bending)が減少するので、同じド
レインバイアス条件でバンド間トンネリング(Band to B
and Tunneling)及び接合部破壊電流が大きく減少する。
これは図８の１及び２の特性曲線を比較してみれば分か
る。従って、バンド間トンネリング及び接合部破壊によ
って発生するホットホールの発生量が減少してホットホ
ール注入に起因する図８の３及び４のゲート電流を比較
してみれば、ドレインバイアス４.７Ｖにおいて、従来
セルの曲線（３）では１Ｅ−１１オーダー(order)のゲ
ート電流が存在する一方、改善されたセルの曲線（４）
では１Ｅ−１３オーダー(order)のゲート電流が存在し
ている。このような点はプログラムセルにおいて示すド
レインディスターバンス特性でその差異を確実に見るこ
とができる。図９のドレインディスターバンス特性曲線
をみれば、従来のセルに比べて、改善されたセルのしき
い値電圧遷移が１.５Ｖ程度減少したことがわかる。し
かも、ホットホールの捕獲も減少するので、トンネル酸
化膜の寿命も大きく増加する。図５（ｃ）から分かるよ
うに、自己整合ソースエッチング工程を行う時に発生す
る半導体基板の損失が緩慢な凹曲線の形で存在して、ド
レイン接合部の深さが均一に生成されるので、セル特性
の均一性も高くなる。そして、自己整合ソースエッチン
グ後、セルソース／ドレインイオン注入工程を行い、３
次熱酸化工程を行うことにより、セルソース線のヒ素イ
オンが活性化されて抵抗が減少するので、２次セルソー
スイオン注入工程を省略し、セルソース／ドレインイオ
ン注入工程を同時に実施することができて、光リソグラ
フィ工程を行うとき、臨界(Critical)工程で行ったセル
ドレインマスク工程を非臨界(non-critical)工程で行う
ことができるという長所ももっている。

【００２２】一方、本発明の他の実施例としてスペーサ
を酸化膜及び窒化膜の二重構造で形成することができる
が、この際、酸化膜は窒化膜スペーサのストレスバッフ
ァの役割を果たす。窒化膜と酸化膜の厚さの和は酸化膜
単一層でスペーサを形成するときの厚さと同一にすれば
よい。

【００２３】

【発明の効果】上述したように本発明によれば、次のよ
うな効果がある。１．ＯＮＯ１下部酸化膜及びＯＮＯ３上部酸化膜の厚さ
が増加することを防止して、ゲートキャパシタンスカッ
プリング比を増加させることができるため、プログラム
及び消去速度を向上させることができ、セル電流を増加
させることができる。

【００２４】２．有効チャネル長を増加させることがで
きて、プログラム及びリカバリ動作中に選択されていな
いセルのソースとドレイン間の漏れ電流を減少させるこ
とができるため、プログラム速度及びリカバリの効率を
向上させることができ、ポンプ回路のサイズを減少させ
ることができる。

【００２５】３．有効チャネルの増加によって読み出し
動作中に選択されていないセルのソースとドレイン間の
漏れ電流が減少して読み出し速度及びセンシングマージ
ンを増加させることができる。

【００２６】４．ドレイン接合部を傾いて形成し、プロ
グラム及びリカバリ動作中に選択されていないセルにお
いて発生するバンド間トンネリング現象、ドレイン接合
部破壊現象を予防することができる。従って、これによ
るホットホールの発生量を減少することができるため、
フローティングゲートに注入されるホットホールによる
ドレインディスターバンス現象によるプログラムセルの
しきい値電圧の落下幅を減少することができ、捕獲され
るホールの量を減少させることができるため、トンネル
酸化膜の破壊を予防することができ、且つ寿命を増加さ
せることができる。また、ドレイン接合部と基板間に発
生する漏れ電流を減少させることができて、プログラム
及びリカバリ特性を向上させることができる。

【００２７】５．自己整合ソースエッチング工程を行う
とき、凹状にソース接合部の損失が発生して垂直及び水
平の深さを均一に形成することができて、セルのしきい
値電圧及びセル電流の均一性を向上させることができ
る。

【００２８】６．光リソグラフィ工程を行うとき、臨界
工程でセルドレインのみ露出させず、非臨界工程で実施
することができて、セルソース／ドレイン全体を露出さ
せて工程の難易度を減少させることができる。

【００２９】７．漏れ電流及びコントロールゲートバイ
アスを減少させることができて、低電力、低電圧及び高
速素子を開発することができる。

【図面の簡単な説明】

【図１】フラッシュＥＥＰＲＯＭセルアレイのレイアウ
ト図である。

【図２】図２（ａ）乃至図２（ｄ）は従来のフラッシュ
ＥＥＰＲＯＭセルの製造方法を説明するために順次示し
た素子の断面図である。

【図３】フラッシュＥＥＰＲＯＭセルアレイの概略図で
ある。

【図４】フラッシュＥＥＰＲＯＭセルの各端子とフロー
ティングゲート間の結合キャパシタンスを説明するため
のセルの概略図である。

【図５】図５（ａ）乃至図５（ｄ）は本発明に係るフラ
ッシュＥＥＰＲＯＭセルの製造方法を説明するために順
次示した素子の断面図である。

【図６】従来及び本発明に係るフラッシュＥＥＰＲＯＭ
セルの消去特性を比較するためのグラフである。

【図７】従来及び本発明に係るフラッシュＥＥＰＲＯＭ
セルのゲート電圧とドレイン電流の特性を比較するため
のグラフである。

【図８】従来及び本発明に係るフラッシュＥＥＰＲＯＭ
セルのドレイン漏れ電流及びゲート電流の特性を比較す
るためのグラフである。

【図９】従来及び本発明に係るフラッシュＥＥＰＲＯＭ
セルにおいてプログラムされたセルのドレインバイアス
ストレスによるディスターバンス(disturbance)現象で
セルのしきい値電圧が減少する現象を比較するためのグ
ラフである。

【符号の説明】

１０素子分離マスク２０第１ポリシリコンマスク３０ゲート４０自己整合エッチングマスク１０１，２０１半導体基板１０２，２０２トンネル酸化膜１０３，２０３第１ポリシリコン膜１０４，２０４ＯＮＯ１下部酸化膜１０５，２０５ＯＮＯ２窒化膜１０６，２０６ＯＮＯ３上部酸化膜１０７，２０７第２ポリシリコン膜１０８，２０８タングステンシリサイド膜１０９，２０９第１感光膜パターン１１０，２１０ソース接合部１１１，２１１スペーサ１１２，２１２第２感光膜パターン１１３第３感光膜パターン１１４，２１３ドレイン接合部

Claims

【特許請求の範囲】

【請求項１】半導体基板上の所定の領域にトンネル酸
化膜、フローティングゲート、誘電体膜及びコントロー
ルゲートが積層されたスタックトゲート構造を形成した
後、１次熱酸化工程を行う段階と、前記半導体基板の所定の領域に低濃度不純物イオンを注
入して低濃度ソース接合部を形成する段階と、前記スタックトゲート構造の側壁にスペーサを形成した
後、２次熱酸化工程を行う段階と、自己整合ソースエッチングマスクを用いたエッチング工
程で前記ソース接合部の所定の領域をエッチングする段
階と、高濃度不純物をイオン注入してソース及びドレイン接合
部を形成した後、３次熱酸化工程を行う段階とを含んで
なることを特徴とするフラッシュＥＥＰＲＯＭセルの製
造方法。
【請求項２】前記スペーサは全体構造の上部に酸化膜
を形成した後、全面エッチング工程を行って形成するこ
とを特徴とする請求項１記載のフラッシュＥＥＰＲＯＭ
セルの製造方法。
【請求項３】前記酸化膜は３００乃至５００Åの厚さ
に形成することを特徴とする請求項２記載のフラッシュ
ＥＥＰＲＯＭセルの製造方法。
【請求項４】前記スペーサは全体構造の上部に酸化膜
及び窒化膜を順次形成した全面エッチング工程を行って
酸化膜及び窒化膜の二重構造で形成することを特徴とす
る請求項１記載のフラッシュＥＥＰＲＯＭセルの製造方
法。
【請求項５】前記酸化膜及び窒化膜はその厚さの和が
３００乃至５００Åとなるように形成することを特徴と
する請求項４記載のフラッシュＥＥＰＲＯＭセルの製造
方法。