JP2007519255A - Vss抵抗が低く、ドレイン誘起バリアハイト効果が低減されたフローティングゲートメモリセルの構造およびその製造方法 - Google Patents
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Abstract
Description
204、404 基板
208、408 スタックゲート構造
218、418 ソース領域
220、420 ドレイン領域
221、421 ドレイン
222、422 チャネル領域
224、424、444 マスク
226、426 ドープ領域
228、428 リセス
234、434 ソース
238、438 Vss接続領域
Claims (10)
- 基板(204)上に配置されたフローティングゲートメモリセル(202)であって、前記フローティングゲートメモリセル(202)は、
前記基板(204)上に配置され、前記基板(204)中のチャネル領域(222)を覆う状態で配置されるスタックゲート構造(208)と、
前記スタックゲート構造(208)と隣接する前記基板(204)中に配置され、側壁(230)と底部(232)と深さ(236)を有するリセス(228)と、
前記リセス(228)の側壁(230)に隣接し前記スタックゲート構造(208)の下に配置される、前記フローティングゲートメモリセル(202)のソース(234)と、
前記リセス(228)の底部(232)の下、且つ、前記ソース(234)の下に配置され前記ソース(234)に接続されるVss接続領域(238)とを備え、
前記Vss接続領域(238)が前記リセス(228)の底部(232)の下に配置されることにより、前記チャネル領域(222)における前記ソース(234)側方拡散は低減される。 - 請求項1に記載のフローティングゲートメモリセル(202)において、前記ソース(234)の側方拡散の低減は、前記フローティングゲートメモリセル(202)におけるドレイン誘起バリアハイト低下効果(DIBL)を低減させる。
- 請求項1に記載のフローティングゲートメモリセル(202)において、前記リセス(228)の存在が、前記フローティングゲートメモリセル(202)におけるドレイン誘起バリアハイト低下効果(DIBL)を増長させることなく、Vss接続領域(238)の抵抗を低減させる。
- 基板(204)上に配置されたフローティングゲートメモリセル(202)であって、前記フローティングゲートメモリセル(202)は、前記基板(204)上に配置され前記基板(204)中のチャネル領域(222)を覆う状態で配置されるスタックゲート構造(208)と、前記スタックゲート構造(208)と隣接する前記基板(204)中に配置され側壁(230)と底部(232)と深さ(236)を有するリセス(228)を備え、前記フローティングゲートメモリセル(202)の特徴は、
前記リセス(228)の側壁(230)に隣接し前記スタックゲート構造(208)の下に配置される前記フローティングゲートメモリセル(202)のソース(234)と、前記リセス(228)の底部(232)の下、且つ、前記ソース(234)の下に配置され前記ソース(234)に接続されるVss接続領域(238)とを備え、前記Vss接続領域(238)が前記リセス(228)の底部(232)の下に配置されることにより、前記チャネル領域(222)における前記ソース(234)の側方拡散が低減されるという点にある。 - 請求項4に記載のフローティングゲートメモリセル(202)において、前記ソース(234)の側方拡散の低減は、前記フローティングゲートメモリセル(202)におけるドレイン誘起バリアハイト低下効果(DIBL)を低減させる。
- 請求項4に記載のフローティングゲートメモリセル(202)において、前記リセス(228)の存在が、前記フローティングゲートメモリセル(202)におけるドレイン誘起バリアハイト低下効果(DIBL)を増長させることなく、Vss接続領域(238)の抵抗を低減させる。
- 請求項4に記載のフローティングゲートメモリセル(202)において、前記リセス(228)の前記側壁(230)は、前記基板(204)の上面(206)に対して略垂直である。
- 請求項4に記載のフローティングゲートメモリセル(202)において、前記スタックゲート構造(208)は、フローティングゲート(212)上に配置されるONOスタック(214)を有する。
- 基板(404)上にフローティングゲートメモリセル(402)を製造する方法であって前記製造方法は、
ドーパント濃度の濃いドープ領域(426)を、前記基板(404)中にあって、前記スタックゲート構造(408)に隣接して配置されるソース領域(418)に形成するステップ(350)と、
前記基板(404)中の前記濃いドープ領域(426)に、側壁(430)と底部(432)と深さ(436)を有し、前記フローティングゲートメモリセル(402)のソース(434)に隣接して配置されるリセス(428)を形成するステップ(354)と、
前記リセス(428)の前記底部(432)の下、且つ、前記ソース(434)の下に、前記ソース(434)と接続されるVss接続領域(438)を形成するステップ(356)とを有し、
前記リセス(428)の底部(432)の下に前記Vss接続領域(438)を形成するステップにより、前記チャネル領域(422)における前記ソース(434)の側方拡散は低減される。 - 請求項9に記載のフローティングゲートメモリセル(402)の製造方法において、前記ソース(434)の側方拡散の低減は、前記フローティングゲートメモリセル(402)におけるドレイン誘起バリアハイト低下効果(DIBL)を低減させる。
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