JPH10335493A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH10335493A JPH10335493A JP9138560A JP13856097A JPH10335493A JP H10335493 A JPH10335493 A JP H10335493A JP 9138560 A JP9138560 A JP 9138560A JP 13856097 A JP13856097 A JP 13856097A JP H10335493 A JPH10335493 A JP H10335493A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
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Abstract
(57)【要約】
【課題】 セルサイズを大きくすることなく、また、書
き込みや消去の速度を遅くすることなく、より高速な読
み出しができるようにする。 【解決手段】 フローティングゲート１０３両脇の半導
体基板１０１には、砒素拡散されたドレイン１０７およ
びソース１０８が形成されている。また、ドレイン１０
７およびソース１０８の、向かい合って配置している側
壁１０６の間の領域には、砒素濃度を低下させた低濃度
不純物領域１０７ａ，１０８ａが形成されている。そし
て、この低濃度不純物領域１０７ａ，１０８ａ表面に
は、チタンからなるシリサイド層１０９が形成されてい
る。
き込みや消去の速度を遅くすることなく、より高速な読
み出しができるようにする。 【解決手段】 フローティングゲート１０３両脇の半導
体基板１０１には、砒素拡散されたドレイン１０７およ
びソース１０８が形成されている。また、ドレイン１０
７およびソース１０８の、向かい合って配置している側
壁１０６の間の領域には、砒素濃度を低下させた低濃度
不純物領域１０７ａ，１０８ａが形成されている。そし
て、この低濃度不純物領域１０７ａ，１０８ａ表面に
は、チタンからなるシリサイド層１０９が形成されてい
る。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特に電気的に書き込みや消去が可能な半導体記
憶装置に関する。
に関し、特に電気的に書き込みや消去が可能な半導体記
憶装置に関する。
【０００２】
【従来の技術】従来の一般的なフラッシュメモリを、図
６を用いて説明する。図６において、（ａ）は、従来の
フラッシュメモリを説明する平面図であり、（ｂ）は
（ａ）のＡＡ’断面である。まず、このフラッシュメモ
リの構成に関して説明すると、半導体基板６０１上にゲ
ート絶縁膜６０２を介してフローティングゲート６０３
が形成されている。また、その上に（ＯＮＯ膜）６０４
を介してコントロールゲート６０５が形成されている。
なお、絶縁膜６０４は、シリコン窒化膜をシリコン酸化
膜ではさんだ３層構造となっている。一方、フローティ
ングゲート６０３両脇の半導体基板６０１には、不純物
が拡散されたドレイン６０６およびソース６０７が形成
されている。また、半導体基板６０１上には、コントロ
ールゲート６０５を覆うように層間絶縁膜６１０が形成
され、ドレイン６０６上にはコンタクト６０９ａが形成
されている。
６を用いて説明する。図６において、（ａ）は、従来の
フラッシュメモリを説明する平面図であり、（ｂ）は
（ａ）のＡＡ’断面である。まず、このフラッシュメモ
リの構成に関して説明すると、半導体基板６０１上にゲ
ート絶縁膜６０２を介してフローティングゲート６０３
が形成されている。また、その上に（ＯＮＯ膜）６０４
を介してコントロールゲート６０５が形成されている。
なお、絶縁膜６０４は、シリコン窒化膜をシリコン酸化
膜ではさんだ３層構造となっている。一方、フローティ
ングゲート６０３両脇の半導体基板６０１には、不純物
が拡散されたドレイン６０６およびソース６０７が形成
されている。また、半導体基板６０１上には、コントロ
ールゲート６０５を覆うように層間絶縁膜６１０が形成
され、ドレイン６０６上にはコンタクト６０９ａが形成
されている。
【０００３】ここで、このフラッシュメモリは、図６
（ａ）に示すように、紙面横方向には、ソースおよびド
レインを共有してメモリセル列が配置されている。ま
た、紙面縦方向には、ドレイン側の素子分離領域６０８
で区画されて、複数のメモリセルが形成され、メモリセ
ル列を構成している。そして、各メモリセルにおいて、
ドレイン６０６上には、コンタクト６０９ａが形成され
ている。これに対して、ソース側は区画されていなく、
メモリセル列において複数のメモリセルのソースが連続
して形成され、隣り合うメモリセル列に対して１つのコ
ンタクト６０９ｂが形成されている。コンタクトを形成
するためには、ある程度、不純物拡散領域の広さが必要
になる。しかし、ソースコンタクトは、それぞれのメモ
リセルに対して１つずつとる必要がないため、図６
（ａ）に示すように、メモリセル列でコンタクト６０９
ｂ１つを共有するようにできる。そしてこのように構成
配置することで、メモリセル列の共通ソースの間を狭め
ることが可能となり、結果としてセルサイズの縮小化が
図れる。
（ａ）に示すように、紙面横方向には、ソースおよびド
レインを共有してメモリセル列が配置されている。ま
た、紙面縦方向には、ドレイン側の素子分離領域６０８
で区画されて、複数のメモリセルが形成され、メモリセ
ル列を構成している。そして、各メモリセルにおいて、
ドレイン６０６上には、コンタクト６０９ａが形成され
ている。これに対して、ソース側は区画されていなく、
メモリセル列において複数のメモリセルのソースが連続
して形成され、隣り合うメモリセル列に対して１つのコ
ンタクト６０９ｂが形成されている。コンタクトを形成
するためには、ある程度、不純物拡散領域の広さが必要
になる。しかし、ソースコンタクトは、それぞれのメモ
リセルに対して１つずつとる必要がないため、図６
（ａ）に示すように、メモリセル列でコンタクト６０９
ｂ１つを共有するようにできる。そしてこのように構成
配置することで、メモリセル列の共通ソースの間を狭め
ることが可能となり、結果としてセルサイズの縮小化が
図れる。
【０００４】ここで、その従来のフラッシュメモリの動
作について説明すると、電気的に周囲より絶縁されてい
るフローティングゲート６０３に、電子が入っている状
態と入っていない状態とを形成することで、そのメモリ
セルの「１」と「０」の状態をい構成するようにしてい
る。そのフローティングゲート６０３への電子の注入
は、次に示す方法がある。まず、コントロールゲート６
０５に例えば１２Ｖの正の高電圧を印加し、ドレイン６
０６に例えば６Ｖの正の電圧を印加する。このことによ
り、ゲート絶縁膜６０２下に形成されるチャネルのドレ
イン近傍でホットエレクトロンを発生させ、その一部を
フローティングゲート６０３に注入する（ＣＨＥ注
入）。また、コントロールゲート６０５にだけに、例え
ば１６Ｖの正の高電圧を印加して、ＦＮトンネル電流で
注入する方法（ＦＮ注入）などがある。
作について説明すると、電気的に周囲より絶縁されてい
るフローティングゲート６０３に、電子が入っている状
態と入っていない状態とを形成することで、そのメモリ
セルの「１」と「０」の状態をい構成するようにしてい
る。そのフローティングゲート６０３への電子の注入
は、次に示す方法がある。まず、コントロールゲート６
０５に例えば１２Ｖの正の高電圧を印加し、ドレイン６
０６に例えば６Ｖの正の電圧を印加する。このことによ
り、ゲート絶縁膜６０２下に形成されるチャネルのドレ
イン近傍でホットエレクトロンを発生させ、その一部を
フローティングゲート６０３に注入する（ＣＨＥ注
入）。また、コントロールゲート６０５にだけに、例え
ば１６Ｖの正の高電圧を印加して、ＦＮトンネル電流で
注入する方法（ＦＮ注入）などがある。
【０００５】一方、フローティングゲート６０３からの
電子の引き抜きは、次に示す方法がある。まず、コント
ロールゲート６０５に、例えば−９Ｖの負の電圧を印加
し、ドレイン６０６に例えば５Ｖの正の電圧を印加して
ＦＮトンネル電流で引き抜く方法（ドレイン−ゲート引
き抜き）がある。また、ソース６０７だけに、例えば１
１Ｖの正の高電圧を掛け、引き抜く方法（ソース引き抜
き）がある。そして、半導体基板６０１（チャネル）に
だけに、例えば１５Ｖの正の高電圧を掛け、フローティ
ングゲート６０３中の電子を引き抜く方法（チャネル引
き抜き）などがある。
電子の引き抜きは、次に示す方法がある。まず、コント
ロールゲート６０５に、例えば−９Ｖの負の電圧を印加
し、ドレイン６０６に例えば５Ｖの正の電圧を印加して
ＦＮトンネル電流で引き抜く方法（ドレイン−ゲート引
き抜き）がある。また、ソース６０７だけに、例えば１
１Ｖの正の高電圧を掛け、引き抜く方法（ソース引き抜
き）がある。そして、半導体基板６０１（チャネル）に
だけに、例えば１５Ｖの正の高電圧を掛け、フローティ
ングゲート６０３中の電子を引き抜く方法（チャネル引
き抜き）などがある。
【０００６】
【発明が解決しようとする課題】ところで、マイコン混
載用のフラッシュメモリは、高速で動作するマイコンに
対応するため、従来のフラッシュメモリ単独の使用で
は、あまり重要視されなかった高速読み出しが必要とな
る。しかし、上述したように、複数個のメモリセルのソ
ースをつないで１箇所でコンタクトを取るセルアレイで
は、コンタクトから遠いメモリセルに大きなソース抵抗
がつき、オン電流が取れなくなるため高速読み出しには
向かないという問題があった。
載用のフラッシュメモリは、高速で動作するマイコンに
対応するため、従来のフラッシュメモリ単独の使用で
は、あまり重要視されなかった高速読み出しが必要とな
る。しかし、上述したように、複数個のメモリセルのソ
ースをつないで１箇所でコンタクトを取るセルアレイで
は、コンタクトから遠いメモリセルに大きなソース抵抗
がつき、オン電流が取れなくなるため高速読み出しには
向かないという問題があった。
【０００７】ここで、ロジック回路などに用いられるＭ
ＯＳＦＥＴでは、ソース・ドレインにおけるコンタクト
抵抗を低減するため、半導体基板のソース・ドレイン表
面にチタンなどとのシリサイド層を形成するようにして
いる。このように、上述したセルアレイにおいて、ソー
ス形成領域の表面にチタンシリサイド層を形成するよう
にすれば、共通としたコンタクトより遠いメモリセルで
も、ソース抵抗が低減することになる。しかし、砒素が
高濃度に導入されたシリコンでは、チタンとのシリサイ
ド化がおきにくい状態となっている。チタンシリサイド
化するためには、シリコン中の不純物としての砒素濃度
が、２×１０15／ｃｍ2 以下になっていなくてはならな
い。
ＯＳＦＥＴでは、ソース・ドレインにおけるコンタクト
抵抗を低減するため、半導体基板のソース・ドレイン表
面にチタンなどとのシリサイド層を形成するようにして
いる。このように、上述したセルアレイにおいて、ソー
ス形成領域の表面にチタンシリサイド層を形成するよう
にすれば、共通としたコンタクトより遠いメモリセルで
も、ソース抵抗が低減することになる。しかし、砒素が
高濃度に導入されたシリコンでは、チタンとのシリサイ
ド化がおきにくい状態となっている。チタンシリサイド
化するためには、シリコン中の不純物としての砒素濃度
が、２×１０15／ｃｍ2 以下になっていなくてはならな
い。
【０００８】ところが、フラッシュメモリにおいては、
書き込みや消去を速くするためには、ソース・ドレイン
の砒素の濃度を、５×１０15／ｃｍ2 以上に上げる必要
がある。しかし、このように拡散層の砒素濃度を上げる
と、上述したように、チタンシリサイド層を形成するこ
とができない。したがって、従来では、前述したよう
に、セルサイズの縮小化のため、ソースのコンタクトを
複数のメモリセルで共有するようにしていたので、高速
な読み出しができないという問題があった。
書き込みや消去を速くするためには、ソース・ドレイン
の砒素の濃度を、５×１０15／ｃｍ2 以上に上げる必要
がある。しかし、このように拡散層の砒素濃度を上げる
と、上述したように、チタンシリサイド層を形成するこ
とができない。したがって、従来では、前述したよう
に、セルサイズの縮小化のため、ソースのコンタクトを
複数のメモリセルで共有するようにしていたので、高速
な読み出しができないという問題があった。
【０００９】この発明は、以上のような問題点を解消す
るためになされたものであり、セルサイズを大きくする
ことなく、また、書き込みや消去の速度を遅くすること
なく、より高速な読み出しができるようにすることを目
的とする。
るためになされたものであり、セルサイズを大きくする
ことなく、また、書き込みや消去の速度を遅くすること
なく、より高速な読み出しができるようにすることを目
的とする。
【００１０】
【課題を解決するための手段】この発明の半導体記憶装
置は、半導体基板のソース上にフローティングゲート形
成位置より離れて形成され、ソースより低い不純物濃度
の第２導電形の低濃度領域をメモリセルに備えるように
し、その低濃度領域露出面にシリサイド層を形成するよ
うにした。この結果、ソース・ドレインを共通としてメ
モリセルを複数配置して、それら複数のメモリセルより
１つのソースコンタクトをとる場合、そのソースコンタ
クトから各メモリセルまで、抵抗が低い領域となってい
る。また、この発明の半導体記憶装置は、半導体基板の
ソース形成側に、フローティングゲート形成位置より離
れてソースより深く形成された溝を備え、その、溝底部
にソースに接触するようにソースより低い不純物濃度の
第２導電形の低濃度領域を形成するようにし、その低濃
度領域露出面にシリサイド層を形成するようにした。こ
の結果、ソース・ドレインを共通としてメモリセルを複
数配置して、それら複数のメモリセルより１つのソース
コンタクトをとる場合、そのソースコンタクトから各メ
モリセルまで、抵抗が低い領域となっている。そして、
この発明の半導体記憶装置は、半導体基板のフローティ
ングゲート形成位置より離れたソース形成領域に、その
ソースの不純物濃度分布が最大のところより深くまで溝
を形成するようにし、その溝底部にシリサイド層を形成
するようにした。この結果、ソース・ドレインを共通と
してメモリセルを複数配置して、それら複数のメモリセ
ルより１つのソースコンタクトをとる場合、そのソース
コンタクトから各メモリセルまで、抵抗が低い領域とな
っている。
置は、半導体基板のソース上にフローティングゲート形
成位置より離れて形成され、ソースより低い不純物濃度
の第２導電形の低濃度領域をメモリセルに備えるように
し、その低濃度領域露出面にシリサイド層を形成するよ
うにした。この結果、ソース・ドレインを共通としてメ
モリセルを複数配置して、それら複数のメモリセルより
１つのソースコンタクトをとる場合、そのソースコンタ
クトから各メモリセルまで、抵抗が低い領域となってい
る。また、この発明の半導体記憶装置は、半導体基板の
ソース形成側に、フローティングゲート形成位置より離
れてソースより深く形成された溝を備え、その、溝底部
にソースに接触するようにソースより低い不純物濃度の
第２導電形の低濃度領域を形成するようにし、その低濃
度領域露出面にシリサイド層を形成するようにした。こ
の結果、ソース・ドレインを共通としてメモリセルを複
数配置して、それら複数のメモリセルより１つのソース
コンタクトをとる場合、そのソースコンタクトから各メ
モリセルまで、抵抗が低い領域となっている。そして、
この発明の半導体記憶装置は、半導体基板のフローティ
ングゲート形成位置より離れたソース形成領域に、その
ソースの不純物濃度分布が最大のところより深くまで溝
を形成するようにし、その溝底部にシリサイド層を形成
するようにした。この結果、ソース・ドレインを共通と
してメモリセルを複数配置して、それら複数のメモリセ
ルより１つのソースコンタクトをとる場合、そのソース
コンタクトから各メモリセルまで、抵抗が低い領域とな
っている。
【００１１】
【発明の実施の形態】以下この発明の実施の形態を図を
参照して説明する。 実施の形態１ まず、本発明の第１の実施の形態を、図１及び図２を用
いて詳細に説明する。図１は本発明の第１の実施の形態
を表す平面図である。また、図２は、図１のＡＡ’断面
を簡略的に示している。この実施の形態１の半導体記憶
装置は、図２に示すように、半導体基板１０１上にゲー
ト絶縁膜１０２を介してフローティングゲート１０３を
備えるようにしている。また、フローティングゲート１
０３上には、絶縁膜（ＯＮＯ膜）１０４を介してコント
ロールゲート１０５が形成されている。なお、絶縁膜１
０４は、シリコン窒化膜をシリコン酸化膜ではさんだ３
層構造となっている。
参照して説明する。 実施の形態１ まず、本発明の第１の実施の形態を、図１及び図２を用
いて詳細に説明する。図１は本発明の第１の実施の形態
を表す平面図である。また、図２は、図１のＡＡ’断面
を簡略的に示している。この実施の形態１の半導体記憶
装置は、図２に示すように、半導体基板１０１上にゲー
ト絶縁膜１０２を介してフローティングゲート１０３を
備えるようにしている。また、フローティングゲート１
０３上には、絶縁膜（ＯＮＯ膜）１０４を介してコント
ロールゲート１０５が形成されている。なお、絶縁膜１
０４は、シリコン窒化膜をシリコン酸化膜ではさんだ３
層構造となっている。
【００１２】そして、この実施の形態１では、フローテ
ィングゲート１０３およびコントロールゲート１０５の
側面に、絶縁体からなる側壁１０６を備えるようにし
た。また、フローティングゲート１０３両脇の半導体基
板１０１には、不純物として砒素（第２導電形の不純
物）が拡散されたドレイン１０７およびソース１０８が
形成されている。加えて、ドレイン１０７およびソース
１０８の、向かい合って配置している側壁１０６の間の
領域には、不純物としての砒素濃度を低下させた低濃度
不純物領域１０７ａ，１０８ａが形成されている。そし
て、この低濃度不純物領域１０７ａ，１０８ａ表面に
は、チタンからなるシリサイド層１０９が形成されてい
る。
ィングゲート１０３およびコントロールゲート１０５の
側面に、絶縁体からなる側壁１０６を備えるようにし
た。また、フローティングゲート１０３両脇の半導体基
板１０１には、不純物として砒素（第２導電形の不純
物）が拡散されたドレイン１０７およびソース１０８が
形成されている。加えて、ドレイン１０７およびソース
１０８の、向かい合って配置している側壁１０６の間の
領域には、不純物としての砒素濃度を低下させた低濃度
不純物領域１０７ａ，１０８ａが形成されている。そし
て、この低濃度不純物領域１０７ａ，１０８ａ表面に
は、チタンからなるシリサイド層１０９が形成されてい
る。
【００１３】ここで、このフラッシュメモリは、図１に
示すように、紙面横方向には、ソース１０８およびドレ
イン１０７を共有してメモリセル列が配置されている。
また、紙面縦方向には、ドレイン側の素子分離領域１１
０で区画されて、複数のメモリセルが配置され、それら
で１つのメモリセル列を構成している。そして、各メモ
リセルにおいて、低濃度不純物領域１０７ａ上には、シ
リサイド層１０９を介してコンタクト１０７ｂが形成さ
れている。また、ソース側は区画されていなく、複数の
メモリセルのソース１０８が連続して形成されている。
そして、メモリセル列となっている複数のメモリセルに
対して、連続している低濃度不純物領域１０８ａ上に、
シリサイド層１０９を介して共通コンタクト１０８ｂが
形成されているようにした。
示すように、紙面横方向には、ソース１０８およびドレ
イン１０７を共有してメモリセル列が配置されている。
また、紙面縦方向には、ドレイン側の素子分離領域１１
０で区画されて、複数のメモリセルが配置され、それら
で１つのメモリセル列を構成している。そして、各メモ
リセルにおいて、低濃度不純物領域１０７ａ上には、シ
リサイド層１０９を介してコンタクト１０７ｂが形成さ
れている。また、ソース側は区画されていなく、複数の
メモリセルのソース１０８が連続して形成されている。
そして、メモリセル列となっている複数のメモリセルに
対して、連続している低濃度不純物領域１０８ａ上に、
シリサイド層１０９を介して共通コンタクト１０８ｂが
形成されているようにした。
【００１４】ここで、ドレイン１０７，ソース１０８
は、その不純物濃度を５×１０15／ｃｍ2 としているの
で、この実施の形態１によるフラッシュメモリは、十分
な書き込み速度（電子の引き抜き速度）を実現できる状
態となっている。一方、低濃度不純物領域１０７ａ，１
０８ａは、その不純物濃度を２×１０15／ｃｍ2 以下と
した。このため、この低濃度不純物領域１０７ａ，１０
８ａ表面は、チタンシリサイド化をすることが可能とな
り、この実施の形態１では、ソース電極引き出しのため
の共通コンタクト１０８ｂが、シリサイド層１０９を介
して形成できるものとなる。
は、その不純物濃度を５×１０15／ｃｍ2 としているの
で、この実施の形態１によるフラッシュメモリは、十分
な書き込み速度（電子の引き抜き速度）を実現できる状
態となっている。一方、低濃度不純物領域１０７ａ，１
０８ａは、その不純物濃度を２×１０15／ｃｍ2 以下と
した。このため、この低濃度不純物領域１０７ａ，１０
８ａ表面は、チタンシリサイド化をすることが可能とな
り、この実施の形態１では、ソース電極引き出しのため
の共通コンタクト１０８ｂが、シリサイド層１０９を介
して形成できるものとなる。
【００１５】この結果、この実施の形態１における半導
体記憶装置によれば、共通コンタクト１０８ｂから遠い
メモリセルでも、ソース抵抗を大幅に低減できるように
なる。なお、図示していないが、フローティングゲート
１０３，コントロールゲート１０５，および，その側面
の側壁１０６を覆うように、半導体基板１０１上には層
間絶縁膜が形成されている。そして、この半導体記憶装
置は、その層間絶縁膜の所定位置に形成されたコンタク
トホールを介して、各ドレインおよび共通のソースコン
タクトがとられ、所定の配線層に接続することで、フラ
ッシュメモリを構成している。
体記憶装置によれば、共通コンタクト１０８ｂから遠い
メモリセルでも、ソース抵抗を大幅に低減できるように
なる。なお、図示していないが、フローティングゲート
１０３，コントロールゲート１０５，および，その側面
の側壁１０６を覆うように、半導体基板１０１上には層
間絶縁膜が形成されている。そして、この半導体記憶装
置は、その層間絶縁膜の所定位置に形成されたコンタク
トホールを介して、各ドレインおよび共通のソースコン
タクトがとられ、所定の配線層に接続することで、フラ
ッシュメモリを構成している。
【００１６】次に、この実施の形態１における半導体記
憶装置の製造方法に関して説明する。まず、図３（ａ）
に示すように、半導体基板１０１の主表面上に、膜厚８
〜１２ｎｍにゲート絶縁膜１０２を形成し、その上に、
ポリシリコンからなる導電層１０３ａを膜厚１５０ｎｍ
程度に形成する。なお、図示していないが、素子分離用
の絶縁層も形成する。次に、図３（ｂ）に示すように、
導電層１０３ａ上に、シリコン窒化膜をシリコン酸化膜
ではさんだ３層構造としたＯＮＯ膜１０４ａを総厚１４
〜２０ｎｍに形成する。そして、その上に導電層１０５
ａを膜厚形成する。なお、この導電層１０５ａは、例え
ば、膜厚１５０ｎｍのポリシリコンと、膜厚１５０ｎｍ
のタングステンシリサイドからなる２層構造（シリサイ
ド）となっている。
憶装置の製造方法に関して説明する。まず、図３（ａ）
に示すように、半導体基板１０１の主表面上に、膜厚８
〜１２ｎｍにゲート絶縁膜１０２を形成し、その上に、
ポリシリコンからなる導電層１０３ａを膜厚１５０ｎｍ
程度に形成する。なお、図示していないが、素子分離用
の絶縁層も形成する。次に、図３（ｂ）に示すように、
導電層１０３ａ上に、シリコン窒化膜をシリコン酸化膜
ではさんだ３層構造としたＯＮＯ膜１０４ａを総厚１４
〜２０ｎｍに形成する。そして、その上に導電層１０５
ａを膜厚形成する。なお、この導電層１０５ａは、例え
ば、膜厚１５０ｎｍのポリシリコンと、膜厚１５０ｎｍ
のタングステンシリサイドからなる２層構造（シリサイ
ド）となっている。
【００１７】次に、図３（ｃ）に示すように、公知のフ
ォトリソグラフィおよびエッチングにより、それらを同
時にパターニングし、フローティングゲート１０３，絶
縁膜１０４，コントロールゲート１０５を形成する。そ
して、コントロールゲート１０５をマスクとし、半導体
基板１０１に高濃度（例えば５×１０15／ｃｍ2 ）に砒
素を注入し、ドレイン１０７及びソース１０８を形成す
る。その半導体基板１０１上に、コントロールゲート１
０５上も覆うように絶縁膜を形成する。この絶縁膜の形
成は、例えばＣＶＤ法により行う。そして、異方性を有
する、例えば、リアクティブイオンエッチングにより、
その絶縁膜を垂直エッチングし、図３（ｄ）に示すよう
に、フローティングゲート１０３，絶縁膜１０４，コン
トロールゲート１０５の側面に側壁１０６を形成する。
ォトリソグラフィおよびエッチングにより、それらを同
時にパターニングし、フローティングゲート１０３，絶
縁膜１０４，コントロールゲート１０５を形成する。そ
して、コントロールゲート１０５をマスクとし、半導体
基板１０１に高濃度（例えば５×１０15／ｃｍ2 ）に砒
素を注入し、ドレイン１０７及びソース１０８を形成す
る。その半導体基板１０１上に、コントロールゲート１
０５上も覆うように絶縁膜を形成する。この絶縁膜の形
成は、例えばＣＶＤ法により行う。そして、異方性を有
する、例えば、リアクティブイオンエッチングにより、
その絶縁膜を垂直エッチングし、図３（ｄ）に示すよう
に、フローティングゲート１０３，絶縁膜１０４，コン
トロールゲート１０５の側面に側壁１０６を形成する。
【００１８】次に、例えば８５０℃で６０分間の熱処理
を行う。この熱処理により、ドレイン１０７およびソー
ス１０８の、向かい合って配置している側壁１０６の間
の露出している領域より砒素が外方拡散する。そして、
この結果、図３（ｅ）に示すように、砒素濃度が低下し
た低濃度不純物領域１０７ａ，１０８ａが形成される。
そして、図２に示すように、この低濃度不純物領域１０
７ａ，１０８ａ表面にチタンによるシリサイド層を形成
することで、この実施の形態１における半導体記憶装置
を構成するメモリセルが形成される。なお、シリサイド
層１０９を形成した後では、側壁１０６はなくてもよ
い。
を行う。この熱処理により、ドレイン１０７およびソー
ス１０８の、向かい合って配置している側壁１０６の間
の露出している領域より砒素が外方拡散する。そして、
この結果、図３（ｅ）に示すように、砒素濃度が低下し
た低濃度不純物領域１０７ａ，１０８ａが形成される。
そして、図２に示すように、この低濃度不純物領域１０
７ａ，１０８ａ表面にチタンによるシリサイド層を形成
することで、この実施の形態１における半導体記憶装置
を構成するメモリセルが形成される。なお、シリサイド
層１０９を形成した後では、側壁１０６はなくてもよ
い。
【００１９】実施の形態２ 次に、本発明の第２の実施の形態を、図４及び図５を用
いて説明する。はじめに、この実施の形態２における半
導体記憶装置の製造方法に関して説明すると、まず、図
４（ａ）に示すように、半導体基板１０１の主表面上
に、ゲート絶縁膜１０２を形成し、その上に、ポリシリ
コンからなる導電層１０３ａを形成する。なお、図示し
ていないが、素子分離用の絶縁層も形成する。次に、図
４（ｂ）に示すように、導電層１０３ａ上に、シリコン
窒化膜をシリコン酸化膜ではさんだ３層構造としたＯＮ
Ｏ膜１０４ａを形成し、その上にポリシリコンからなる
導電層１０５ａを形成する。
いて説明する。はじめに、この実施の形態２における半
導体記憶装置の製造方法に関して説明すると、まず、図
４（ａ）に示すように、半導体基板１０１の主表面上
に、ゲート絶縁膜１０２を形成し、その上に、ポリシリ
コンからなる導電層１０３ａを形成する。なお、図示し
ていないが、素子分離用の絶縁層も形成する。次に、図
４（ｂ）に示すように、導電層１０３ａ上に、シリコン
窒化膜をシリコン酸化膜ではさんだ３層構造としたＯＮ
Ｏ膜１０４ａを形成し、その上にポリシリコンからなる
導電層１０５ａを形成する。
【００２０】次に、公知のフォトリソグラフィおよびエ
ッチングにより、それらを同時にパターニングし、フロ
ーティングゲート１０３，絶縁膜１０４，コントロール
ゲート１０５を形成する。そして、図４（ｃ）に示すよ
うに、コントロールゲート１０５をマスクとし、半導体
基板１０１に高濃度（例えば５×１０15／ｃｍ2 ）に砒
素を注入し、ドレイン１０７及びソース１０８を形成す
る。その半導体基板１０１上に、コントロールゲート１
０５上も覆うように絶縁膜を形成する。この絶縁膜の形
成は、例えばＣＶＤ法により行う。そして、異方性を有
する、例えば、リアクティブイオンエッチングにより、
その絶縁膜を垂直エッチングし、図４（ｄ）に示すよう
に、フローティングゲート１０３，絶縁膜１０４，コン
トロールゲート１０５の側面に側壁１０６を形成する。
ッチングにより、それらを同時にパターニングし、フロ
ーティングゲート１０３，絶縁膜１０４，コントロール
ゲート１０５を形成する。そして、図４（ｃ）に示すよ
うに、コントロールゲート１０５をマスクとし、半導体
基板１０１に高濃度（例えば５×１０15／ｃｍ2 ）に砒
素を注入し、ドレイン１０７及びソース１０８を形成す
る。その半導体基板１０１上に、コントロールゲート１
０５上も覆うように絶縁膜を形成する。この絶縁膜の形
成は、例えばＣＶＤ法により行う。そして、異方性を有
する、例えば、リアクティブイオンエッチングにより、
その絶縁膜を垂直エッチングし、図４（ｄ）に示すよう
に、フローティングゲート１０３，絶縁膜１０４，コン
トロールゲート１０５の側面に側壁１０６を形成する。
【００２１】以上のことは、前述した実施の形態１の場
合と同様である。そして、この実施の形態２では、図５
（ｅ）に示すように、側壁１０６の一部にかかるよう
に、コントロールゲート１０５上にレジストパターン５
０１を形成する。そして、レジストパターン５０１およ
び側壁１０６をマスクとして、半導体基板１０１を選択
的にエッチングし、溝５０２を形成する。このとき、溝
５０２の深さは例えば０．３μｍ程度とし、ドレイン１
０７およびソース１０８を形成する砒素の拡散深さより
深くする方が好ましい。この結果、この段階では、隣り
合うメモリセル列間で共有していたドレイン１０７およ
びソース１０８は、それぞれのメモリセル列毎に分断さ
れる。
合と同様である。そして、この実施の形態２では、図５
（ｅ）に示すように、側壁１０６の一部にかかるよう
に、コントロールゲート１０５上にレジストパターン５
０１を形成する。そして、レジストパターン５０１およ
び側壁１０６をマスクとして、半導体基板１０１を選択
的にエッチングし、溝５０２を形成する。このとき、溝
５０２の深さは例えば０．３μｍ程度とし、ドレイン１
０７およびソース１０８を形成する砒素の拡散深さより
深くする方が好ましい。この結果、この段階では、隣り
合うメモリセル列間で共有していたドレイン１０７およ
びソース１０８は、それぞれのメモリセル列毎に分断さ
れる。
【００２２】次に、図５（ｆ）に示すように、レジスト
パターン５０１を除去した後、コントロールゲート１０
５および側壁１０６をマスクとして砒素をイオン注入
し、溝５０２の底部より、分断されたドレイン１０７お
よびソース１０８に接触するように、低濃度不純物領域
１０７ｂ，１０８ｂを形成する。このイオン注入では、
半導体基板１０１を回転させながら、半導体基板１０１
主面の法線より３０°傾けた方向よりイオン注入を行
う。また、そのときのイオン注入の濃度は、例えば、２
×１０15／ｃｍ2 とする。この結果形成された低濃度不
純物領域１０７ｂ，１０８ｂ表面は、チタンシリサイド
化を阻害しないものとなる。そして、図５（ｇ）に示す
ように、この低濃度不純物領域１０７ｃ，１０８ｃの露
出している表面に、チタンによるシリサイド層１０９ａ
を形成することで、この実施の形態２における半導体記
憶装置を構成するメモリセルが形成される。
パターン５０１を除去した後、コントロールゲート１０
５および側壁１０６をマスクとして砒素をイオン注入
し、溝５０２の底部より、分断されたドレイン１０７お
よびソース１０８に接触するように、低濃度不純物領域
１０７ｂ，１０８ｂを形成する。このイオン注入では、
半導体基板１０１を回転させながら、半導体基板１０１
主面の法線より３０°傾けた方向よりイオン注入を行
う。また、そのときのイオン注入の濃度は、例えば、２
×１０15／ｃｍ2 とする。この結果形成された低濃度不
純物領域１０７ｂ，１０８ｂ表面は、チタンシリサイド
化を阻害しないものとなる。そして、図５（ｇ）に示す
ように、この低濃度不純物領域１０７ｃ，１０８ｃの露
出している表面に、チタンによるシリサイド層１０９ａ
を形成することで、この実施の形態２における半導体記
憶装置を構成するメモリセルが形成される。
【００２３】ところで、上述した実施の形態２では、溝
５０２をドレイン１０７およびソース１０８を形成する
砒素の拡散深さより深く形成するようにしたが、これに
限るものではない。溝５０２をドレイン１０７およびソ
ース１０８を形成する砒素の拡散深さより浅く形成する
ようにしてもよい。このとき、溝５０２底部の半導体基
板１０１に形成されているドレイン１０７およびソース
１０８が、チタンシリサイド化を阻害しないように低濃
度の領域となっていればよい。また、ドレイン１０７お
よびソース１０８それぞれが分断されないようにする。
このように溝５０２を形成すれば、新たに砒素のイオン
注入をすることなく、シリサイド層１０９ａを形成する
ことができる。
５０２をドレイン１０７およびソース１０８を形成する
砒素の拡散深さより深く形成するようにしたが、これに
限るものではない。溝５０２をドレイン１０７およびソ
ース１０８を形成する砒素の拡散深さより浅く形成する
ようにしてもよい。このとき、溝５０２底部の半導体基
板１０１に形成されているドレイン１０７およびソース
１０８が、チタンシリサイド化を阻害しないように低濃
度の領域となっていればよい。また、ドレイン１０７お
よびソース１０８それぞれが分断されないようにする。
このように溝５０２を形成すれば、新たに砒素のイオン
注入をすることなく、シリサイド層１０９ａを形成する
ことができる。
【００２４】以上示したことにより、この実施の形態２
における半導体記憶装置によっても、ソースにおける共
通コンタクトから遠いメモリセルでも、ソース抵抗を大
幅に低減できるようになる。ところで、図示していない
が、前述した実施の形態１と同様に、フローティングゲ
ート１０３，コントロールゲート１０５，および，その
側面の側壁１０６を覆うように、半導体基板１０１上に
は層間絶縁膜が形成されている。そして、この半導体記
憶装置は、その層間絶縁膜の所定位置に形成されたコン
タクトホールを介して、各ドレインおよび共通のソース
コンタクトがとられ、所定の配線層に接続することで、
フラッシュメモリを構成している。なお、上記実施の形
態１，２では、ドレイン側にもチタンシリサイド層を形
成するようにしたが、チタンシリサイド層はソース側の
みに形成するようにしてもよい。但し、ドレイン側にも
チタンシリサイド層を形成することで、ドレインにおけ
るコンタクト抵抗を低減することができる。
における半導体記憶装置によっても、ソースにおける共
通コンタクトから遠いメモリセルでも、ソース抵抗を大
幅に低減できるようになる。ところで、図示していない
が、前述した実施の形態１と同様に、フローティングゲ
ート１０３，コントロールゲート１０５，および，その
側面の側壁１０６を覆うように、半導体基板１０１上に
は層間絶縁膜が形成されている。そして、この半導体記
憶装置は、その層間絶縁膜の所定位置に形成されたコン
タクトホールを介して、各ドレインおよび共通のソース
コンタクトがとられ、所定の配線層に接続することで、
フラッシュメモリを構成している。なお、上記実施の形
態１，２では、ドレイン側にもチタンシリサイド層を形
成するようにしたが、チタンシリサイド層はソース側の
みに形成するようにしてもよい。但し、ドレイン側にも
チタンシリサイド層を形成することで、ドレインにおけ
るコンタクト抵抗を低減することができる。
【００２５】
【発明の効果】この発明の半導体記憶装置は、半導体基
板のソース上にフローティングゲート形成位置より離れ
て形成され、ソースより低い不純物濃度の第２導電形の
低濃度領域を、メモリセルに備えるようにし、その低濃
度領域露出面にシリサイド層を形成するようにした。ま
た、この発明の半導体記憶装置は、半導体基板のソース
形成側に、フローティングゲート形成位置より離れてソ
ースより深く形成された溝を備え、その、溝底部にソー
スに接触するようにソースより低い不純物濃度の第２導
電形の低濃度領域を形成するようにし、その低濃度領域
露出面にシリサイド層を形成するようにした。そして、
この発明の半導体記憶装置は、半導体基板のフローティ
ングゲート形成位置より離れたソース形成領域に、その
ソースの不純物濃度分布が最大のところより深くまで溝
を形成するようにし、その溝底部にシリサイド層を形成
するようにした。この結果、この発明によれば、ソース
・ドレインを共通としてメモリセルを複数配置して、そ
れら複数のメモリセルより１つのソースコンタクトをと
る場合、そのソースコンタクトから各メモリセルまで、
抵抗が低い領域となっている。このため、この発明によ
れば、セルサイズを大きくすることなく、また、書き込
みや消去の速度を遅くすることなく、より高速な読み出
しができるようになるという効果を有する。
板のソース上にフローティングゲート形成位置より離れ
て形成され、ソースより低い不純物濃度の第２導電形の
低濃度領域を、メモリセルに備えるようにし、その低濃
度領域露出面にシリサイド層を形成するようにした。ま
た、この発明の半導体記憶装置は、半導体基板のソース
形成側に、フローティングゲート形成位置より離れてソ
ースより深く形成された溝を備え、その、溝底部にソー
スに接触するようにソースより低い不純物濃度の第２導
電形の低濃度領域を形成するようにし、その低濃度領域
露出面にシリサイド層を形成するようにした。そして、
この発明の半導体記憶装置は、半導体基板のフローティ
ングゲート形成位置より離れたソース形成領域に、その
ソースの不純物濃度分布が最大のところより深くまで溝
を形成するようにし、その溝底部にシリサイド層を形成
するようにした。この結果、この発明によれば、ソース
・ドレインを共通としてメモリセルを複数配置して、そ
れら複数のメモリセルより１つのソースコンタクトをと
る場合、そのソースコンタクトから各メモリセルまで、
抵抗が低い領域となっている。このため、この発明によ
れば、セルサイズを大きくすることなく、また、書き込
みや消去の速度を遅くすることなく、より高速な読み出
しができるようになるという効果を有する。
【図１】 本発明の第１の実施の形態における半導体記
憶装置の一部を表す平面図である。
憶装置の一部を表す平面図である。
【図２】 図１のＡＡ’断面を簡略的に示す断面図であ
る。
る。
【図３】 実施の形態１における半導体記憶装置の製造
方法を示す説明図である。
方法を示す説明図である。
【図４】 実施の形態２における半導体記憶装置の製造
方法を示す説明図である。
方法を示す説明図である。
【図５】 図４につづく、実施の形態２における半導体
記憶装置の製造方法を示す説明図である。
記憶装置の製造方法を示す説明図である。
【図６】 従来の一般的なフラッシュメモリの構成を示
す平面図および概略的な断面図である。
す平面図および概略的な断面図である。
１０１…半導体基板、１０２…ゲート絶縁膜、１０３…
フローティングゲート、１０４…絶縁膜（ＯＮＯ膜）、
１０５…コントロールゲート、１０６…側壁、１０７…
ドレイン、１０７ａ，１０８ａ…低濃度不純物領域、１
０７ｂ…コンタクト、１０８…ソース、１０８ｂ…共通
コンタクト、１０９…シリサイド層、１１０…素子分離
領域。
フローティングゲート、１０４…絶縁膜（ＯＮＯ膜）、
１０５…コントロールゲート、１０６…側壁、１０７…
ドレイン、１０７ａ，１０８ａ…低濃度不純物領域、１
０７ｂ…コンタクト、１０８…ソース、１０８ｂ…共通
コンタクト、１０９…シリサイド層、１１０…素子分離
領域。
Claims (6)
- 【請求項１】 第１導電形の半導体基板上にゲート絶縁
膜を介して周囲より絶縁されて形成されたフローティン
グゲートと、 前記フローティングゲート上に絶縁膜を介して形成され
たコントロールゲートと、 前記フローティングゲート両脇の前記半導体基板に形成
された第２導電形の不純物が拡散されたソースおよびド
レインと、 前記半導体基板の前記ソース上に前記フローティングゲ
ート形成位置より離れて形成され、前記ソースより低い
不純物濃度の第２導電形の低濃度領域と、 前記低濃度領域露出面に形成されたシリサイド層とから
メモリセルを構成するようにしたことを特徴とする半導
体記憶装置。 - 【請求項２】 第１導電形の半導体基板上にゲート絶縁
膜を介して周囲より絶縁されて形成されたフローティン
グゲートと、 前記フローティングゲート上に絶縁膜を介して形成され
たコントロールゲートと、 前記フローティングゲート両脇の前記半導体基板に形成
された第２導電形の不純物が拡散されたソースおよびド
レインと、 前記半導体基板の前記ソースおよびドレイン上に前記フ
ローティングゲート形成位置より離れて形成され、前記
ソースおよびドレインより低い不純物濃度の第２導電形
の低濃度領域と、 前記低濃度領域露出面に形成されたシリサイド層とから
メモリセルを構成するようにしたことを特徴とする半導
体記憶装置。 - 【請求項３】 第１導電形の半導体基板上にゲート絶縁
膜を介して周囲より絶縁されて形成されたフローティン
グゲートと、 前記フローティングゲート上に絶縁膜を介して形成され
たコントロールゲートと、 前記フローティングゲート両脇の前記半導体基板に形成
された第２導電形の不純物が拡散されたソースおよびド
レインと、 前記半導体基板の前記ソース形成側に、前記フローティ
ングゲート形成位置より離れて前記ソースより深く形成
された溝と、 前記溝底部に前記ソースに接触するように形成され、前
記ソースより低い不純物濃度の第２導電形の低濃度領域
と、 前記低濃度領域露出面に形成されたシリサイド層とから
メモリセルを構成するようにしたことを特徴とする半導
体記憶装置。 - 【請求項４】 第１導電形の半導体基板上にゲート絶縁
膜を介して周囲より絶縁されて形成されたフローティン
グゲートと、 前記フローティングゲート上に絶縁膜を介して形成され
たコントロールゲートと、 前記フローティングゲート両脇の前記半導体基板に形成
された第２導電形の不純物が拡散されたソースおよびド
レインと、 前記半導体基板の前記フローティングゲート両脇に、前
記フローティングゲート形成位置より離れて、前記ソー
スおよびドレインより深く形成された溝と、 前記溝底部に前記ソースおよびドレインそれぞれに接触
するように形成され、前記ソースおよびドレインより低
い不純物濃度の第２導電形の低濃度領域と、 前記低濃度領域露出面に形成されたシリサイド層とから
メモリセルを構成するようにしたことを特徴とする半導
体記憶装置。 - 【請求項５】 第１導電形の半導体基板上にゲート絶縁
膜を介して周囲より絶縁されて形成されたフローティン
グゲートと、 前記フローティングゲート上に絶縁膜を介して形成され
たコントロールゲートと、 前記フローティングゲート両脇の前記半導体基板に形成
された第２導電形の不純物が拡散されたソースおよびド
レインと、 前記半導体基板の前記フローティングゲート形成位置よ
り離れた前記ソース形成領域に、前記ソースの不純物濃
度分布が最大のところより深くまで形成された溝と、 前記溝底部に形成されたシリサイド層とからメモリセル
を構成するようにしたことを特徴とする半導体記憶装
置。 - 【請求項６】 第１導電形の半導体基板上にゲート絶縁
膜を介して周囲より絶縁されて形成されたフローティン
グゲートと、 前記フローティングゲート上に絶縁膜を介して形成され
たコントロールゲートと、 前記フローティングゲート両脇の前記半導体基板に形成
された第２導電形の不純物が拡散されたソースおよびド
レインと、 前記半導体基板の前記フローティングゲート形成位置よ
り離れた前記ソースおよびドレイン形成領域それぞれ
に、前記ソースおよびドレインの不純物濃度分布が最大
のところより深くまで形成された溝と、 前記溝底部に形成されたシリサイド層とからメモリセル
を構成するようにしたことを特徴とする半導体記憶装
置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9138560A JP2964993B2 (ja) | 1997-05-28 | 1997-05-28 | 半導体記憶装置 |
| US09/083,054 US6137134A (en) | 1997-05-28 | 1998-05-22 | Semiconductor memory device |
| KR1019980018793A KR100278038B1 (ko) | 1997-05-28 | 1998-05-25 | 반도체기억장치 |
| CN98102025A CN1098538C (zh) | 1997-05-28 | 1998-05-28 | 半导体存储器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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