JPS6378573A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6378573A JPS6378573A JP61221855A JP22185586A JPS6378573A JP S6378573 A JPS6378573 A JP S6378573A JP 61221855 A JP61221855 A JP 61221855A JP 22185586 A JP22185586 A JP 22185586A JP S6378573 A JPS6378573 A JP S6378573A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に係り、特に超微細、超高集積化
に好適な1素子/ビツトで構成され、電気的に書込み・
消去が可能なMO8型不揮発性メモリに関する。
に好適な1素子/ビツトで構成され、電気的に書込み・
消去が可能なMO8型不揮発性メモリに関する。
1素子/ビツトで構成され、電気的に書込み、消去が可
能な従来のMO3型不揮発性メモリは第2図に示すごと
き構造を有していた。図において、P型半導体基板1内
にフィルド酸化[4,N+ソース拡散ff121.N+
ドレイン拡散層5.N−ソース拡散層15、及びP十拡
散層領域5が構成され基板1上にはゲート絶縁膜(1)
9.浮遊ゲート10.ゲート絶縁膜(■)11.及び制
御ゲート12が構成されていた。13は層間絶縁膜、1
4はビット線でドレインに接続されている。
能な従来のMO3型不揮発性メモリは第2図に示すごと
き構造を有していた。図において、P型半導体基板1内
にフィルド酸化[4,N+ソース拡散ff121.N+
ドレイン拡散層5.N−ソース拡散層15、及びP十拡
散層領域5が構成され基板1上にはゲート絶縁膜(1)
9.浮遊ゲート10.ゲート絶縁膜(■)11.及び制
御ゲート12が構成されていた。13は層間絶縁膜、1
4はビット線でドレインに接続されている。
第2図で示される電気的に書込み・消去が可能な不揮発
性メモリに於て、:4遊ゲート10に電子を注入し、し
きい電圧値を正方向にする書込みモードは制御ゲート1
2、及びドレイン拡散層7に正の電圧を印加し、ドレイ
ン接合近傍で雪崩降服現象を起こすことにより実現でき
る。P十拡散層5の役割は書込みモードに於けるドレイ
ン空乏層を圧縮し、電界が高め雪崩降服現象を生じやす
くさせることと消去時にしきい電圧値が負値になること
を防止することである。消去モードはソース拡散層21
に高電圧を印加し、ソース拡散層と浮遊ゲート10間で
トンネル現象を生じさせて浮遊ゲート10から電子を引
抜くことにより実現できる。しきい電圧値は負方向に変
換される。ここで制御ゲート12とドレイン拡散層7は
接地電位に保持する。N−ソース拡散層15は消去モー
ドでN+ソース拡散MJI21に高電圧が印加されるが
、それによるソース・ドレイン間耐圧を確保させる強電
界緩和の為に設けられている。
性メモリに於て、:4遊ゲート10に電子を注入し、し
きい電圧値を正方向にする書込みモードは制御ゲート1
2、及びドレイン拡散層7に正の電圧を印加し、ドレイ
ン接合近傍で雪崩降服現象を起こすことにより実現でき
る。P十拡散層5の役割は書込みモードに於けるドレイ
ン空乏層を圧縮し、電界が高め雪崩降服現象を生じやす
くさせることと消去時にしきい電圧値が負値になること
を防止することである。消去モードはソース拡散層21
に高電圧を印加し、ソース拡散層と浮遊ゲート10間で
トンネル現象を生じさせて浮遊ゲート10から電子を引
抜くことにより実現できる。しきい電圧値は負方向に変
換される。ここで制御ゲート12とドレイン拡散層7は
接地電位に保持する。N−ソース拡散層15は消去モー
ドでN+ソース拡散MJI21に高電圧が印加されるが
、それによるソース・ドレイン間耐圧を確保させる強電
界緩和の為に設けられている。
上記動作モードを有する従来素子は素子寸法の微細化、
特にゲート長の縮少化に適応できない欠点を有してる。
特にゲート長の縮少化に適応できない欠点を有してる。
すなわち、ゲート長が1μm以下の徒来構造素子於ては
N−ソース拡散層15深さも0.4μm以下と浅く構成
する必要があるが、消去モードにおけるソース高電圧印
加でソース・ドレイン間のパンチスルを抑制することが
できない、尚フアクタ・ノードハイムトンネル効果で電
子を浮遊ゲート10からN++ソース散層21に引抜く
消去モードを用いる第2図のごとき従来素子に於てはゲ
ート絶縁膜(I)9及び(II)11膜厚が各々1oμ
mとするとN++ソース散層21に13V以上の高電圧
の印加を要する。さらに第2図のごとき従来素子構造を
製造する場合、N−ソース拡散層15、及びP÷拡散層
5の形成の為に2回のフォトレジスト膜の形成工程を要
し、しかもこれらのマスク合せ工程に於て1合せ子箱の
確保の観点からもゲート長の縮少化に、制限が生ずる欠
点もあった。
N−ソース拡散層15深さも0.4μm以下と浅く構成
する必要があるが、消去モードにおけるソース高電圧印
加でソース・ドレイン間のパンチスルを抑制することが
できない、尚フアクタ・ノードハイムトンネル効果で電
子を浮遊ゲート10からN++ソース散層21に引抜く
消去モードを用いる第2図のごとき従来素子に於てはゲ
ート絶縁膜(I)9及び(II)11膜厚が各々1oμ
mとするとN++ソース散層21に13V以上の高電圧
の印加を要する。さらに第2図のごとき従来素子構造を
製造する場合、N−ソース拡散層15、及びP÷拡散層
5の形成の為に2回のフォトレジスト膜の形成工程を要
し、しかもこれらのマスク合せ工程に於て1合せ子箱の
確保の観点からもゲート長の縮少化に、制限が生ずる欠
点もあった。
本発明の目的は上記の従来構造素子の微細化によって新
たに生ずる譜欠点を解消し、素子占有面積の低減に適応
可能な超微細・超高集積不揮発性半導体メモリを実現す
ることにある。
たに生ずる譜欠点を解消し、素子占有面積の低減に適応
可能な超微細・超高集積不揮発性半導体メモリを実現す
ることにある。
上記目的を達成するため本発明に於ては半導体基板に溝
を形成し、溝の側壁にメモリ素子を構成した。上記構成
に於てはゲート長は溝深さにのみ依存し、パンチスル耐
圧を保証する為に、所望のゲート長を確保しても素子占
有面積の増加とはならない。従ってパンチスル耐圧を確
保するためのN−ソース拡散層も省略できる。さらにド
レイン側に構成するP十拡散層の導入も半導体基板表面
側から全面的に行なえばよく、マスク合せの工程も省略
され、この点からも素子の超微細化・超高集積化が達成
される。
を形成し、溝の側壁にメモリ素子を構成した。上記構成
に於てはゲート長は溝深さにのみ依存し、パンチスル耐
圧を保証する為に、所望のゲート長を確保しても素子占
有面積の増加とはならない。従ってパンチスル耐圧を確
保するためのN−ソース拡散層も省略できる。さらにド
レイン側に構成するP十拡散層の導入も半導体基板表面
側から全面的に行なえばよく、マスク合せの工程も省略
され、この点からも素子の超微細化・超高集積化が達成
される。
さらに上記構成に於て、P十拡散層を設けるかわりにや
や高不純物濃度のP型エピタシキャル層を上記溝形成領
域に設け、その濃度を所望値に設定し、チャネル全領域
が均一濃度分布になる様に構成しても本発明の目的は達
成される。
や高不純物濃度のP型エピタシキャル層を上記溝形成領
域に設け、その濃度を所望値に設定し、チャネル全領域
が均一濃度分布になる様に構成しても本発明の目的は達
成される。
さらに上記構造に於て、N+ソース層は溝底面に構成す
るが、溝形成後に底面への選択拡散に依、 つても、又
選択拡散層上にエピタキシャル層を形成し、その後1選
択拡散層上に溝を開孔してもよい。この場合、選択拡散
層メモリアレー内全面に構成してもソースとして役割は
十分にはたし、問題は生じない、メモリアレー内全域に
N+ソース層が構成される場合、ソース層との接続はメ
モリアレー内の所望箇所に開孔し実施すればよく、開孔
数の低減に有効である。
るが、溝形成後に底面への選択拡散に依、 つても、又
選択拡散層上にエピタキシャル層を形成し、その後1選
択拡散層上に溝を開孔してもよい。この場合、選択拡散
層メモリアレー内全面に構成してもソースとして役割は
十分にはたし、問題は生じない、メモリアレー内全域に
N+ソース層が構成される場合、ソース層との接続はメ
モリアレー内の所望箇所に開孔し実施すればよく、開孔
数の低減に有効である。
本発明は不揮発性メモリばかりでなく通常のMOSトラ
ンジスタとしても有用である。この場合電荷蓄積層とし
ての浮遊ゲートを形成しないti’ll成となり、溝上
部のN十拡散層はソース、溝底面のN十拡散層がドレイ
ンとして用いる。N+ソース層上下部はP十拡散層をマ
スク合せ工程なしで導入できる。従来構造ではゲート電
極上でマスク合せ子箱をもって選択拡散用マスクをIl
t成する必要があったのに対し、本発明に基づけば素子
の微細化、装造工程の簡素化が容易に図れる。ソース領
域に構成されるP十拡散層はパンチスル抑制に有効であ
る。
ンジスタとしても有用である。この場合電荷蓄積層とし
ての浮遊ゲートを形成しないti’ll成となり、溝上
部のN十拡散層はソース、溝底面のN十拡散層がドレイ
ンとして用いる。N+ソース層上下部はP十拡散層をマ
スク合せ工程なしで導入できる。従来構造ではゲート電
極上でマスク合せ子箱をもって選択拡散用マスクをIl
t成する必要があったのに対し、本発明に基づけば素子
の微細化、装造工程の簡素化が容易に図れる。ソース領
域に構成されるP十拡散層はパンチスル抑制に有効であ
る。
消去モードにおけるパンチスルを挿入する為にはチャネ
ル長、すなわち溝開花深さを1μm以上と深くし、かつ
接地74位にあるドレイン側には高濃度のP十拡散層を
構成しておけば良い。ここでP十拡散層は半動体表面か
らイオン打込み法等により全面的に導入すればよく、マ
スク合せ工程は不要となる。ソース側のN−拡散層は溝
若さが十分深い場合は省略することも可能であり、溝深
さの設定に依存し、設置・省略いずれも可能である。
ル長、すなわち溝開花深さを1μm以上と深くし、かつ
接地74位にあるドレイン側には高濃度のP十拡散層を
構成しておけば良い。ここでP十拡散層は半動体表面か
らイオン打込み法等により全面的に導入すればよく、マ
スク合せ工程は不要となる。ソース側のN−拡散層は溝
若さが十分深い場合は省略することも可能であり、溝深
さの設定に依存し、設置・省略いずれも可能である。
本発明構造に於いて上記P十拡散層はP十型エピタキシ
ャル層によってもまったく同様な働きが得られる。
ャル層によってもまったく同様な働きが得られる。
本発明構造に於ては、消去−ドは溝底面部に構成された
ソースN十層への高電圧印加により実行される。メモリ
アレの全ビットを一斉に消去する、いわゆるフラッシュ
型消去於いては全ビットのソース領域にすべて高電圧が
印加されるわけであり、ソースN十層の構成はメモリア
レー内で列配置。
ソースN十層への高電圧印加により実行される。メモリ
アレの全ビットを一斉に消去する、いわゆるフラッシュ
型消去於いては全ビットのソース領域にすべて高電圧が
印加されるわけであり、ソースN十層の構成はメモリア
レー内で列配置。
行装置、又はアレー内全面配置のいずれでもよい。
N+ソース層がメモリアレー領域内の半導体基板深部全
域に構成されている場合、N+ソース層との接続はメモ
リアレー内の任意箇所に開孔して実施すればよく接続領
域低減に有効である。
域に構成されている場合、N+ソース層との接続はメモ
リアレー内の任意箇所に開孔して実施すればよく接続領
域低減に有効である。
N+ソース拡散層に隣接したP十層を有するMOSトラ
ンジスタを溝側壁に構成する本発明構造はその製造上、
半導体平面上に構成する従来構造に比べP十層選択形成
用マスクが不要なぶんだけ有利で占有面子λ低減効果が
大である。MOSトランジスタのN+ソース層に隣接し
て構成されるP十層はバンチスル耐圧の向上に有効であ
るが溝側壁に沿って動作する縦型MO3)−ランジスタ
に於てはしきい電圧値の制御としても有効である。
ンジスタを溝側壁に構成する本発明構造はその製造上、
半導体平面上に構成する従来構造に比べP十層選択形成
用マスクが不要なぶんだけ有利で占有面子λ低減効果が
大である。MOSトランジスタのN+ソース層に隣接し
て構成されるP十層はバンチスル耐圧の向上に有効であ
るが溝側壁に沿って動作する縦型MO3)−ランジスタ
に於てはしきい電圧値の制御としても有効である。
以下、本発明を実施例によってさらに詳細に説明する6
説明の都合上1図面をもって説明するが要部が拡大して
示されているので注意を要する。
説明の都合上1図面をもって説明するが要部が拡大して
示されているので注意を要する。
また、説明を簡明にするため各部の材質、半導体層の湛
↑u型、及び製造条件を規定して述べるが材質、半導体
層の導電型、及び製造条件はこれに限定されるものでな
いことは言うまでもない。
↑u型、及び製造条件を規定して述べるが材質、半導体
層の導電型、及び製造条件はこれに限定されるものでな
いことは言うまでもない。
実施例1
第3図(A)及至(B)と第1図は本発明の一実施例を
製造工程順に示した2ビット分の断面図で第3図(C)
はその平面図、(D)は4ビット分の等価回路を示す図
である。P型シリコン基板1の所望領域に選択的にN十
拡散層2を形成した後、公知のエピタキシャル技術によ
り3μm厚のP型エピタキシャル層3を形成する。続い
て公知の溝型素子間分離技術により深溝のフィルド絶縁
膜4を形成し活性領域を区画した。次に@素及び砒素の
イオン打込みとその後の活性化熱処理よりP十拡散層5
,51とN+ドレイン拡散層6,61をP型エピタキシ
ャル層3表面領域に形成した。
製造工程順に示した2ビット分の断面図で第3図(C)
はその平面図、(D)は4ビット分の等価回路を示す図
である。P型シリコン基板1の所望領域に選択的にN十
拡散層2を形成した後、公知のエピタキシャル技術によ
り3μm厚のP型エピタキシャル層3を形成する。続い
て公知の溝型素子間分離技術により深溝のフィルド絶縁
膜4を形成し活性領域を区画した。次に@素及び砒素の
イオン打込みとその後の活性化熱処理よりP十拡散層5
,51とN+ドレイン拡散層6,61をP型エピタキシ
ャル層3表面領域に形成した。
しかる後、N十埋込み層2上の所望箇所のエピタキシャ
ル層をスパッタエツチングにより垂直方向にエツチグし
てから薄いシリコン酸化膜とシリコン窒化膜の重合せ膜
16を全面に形成してから開溝部側壁部のみに重合せ膜
が残置する様にスパッタエツチングを施した(第3図(
A))。
ル層をスパッタエツチングにより垂直方向にエツチグし
てから薄いシリコン酸化膜とシリコン窒化膜の重合せ膜
16を全面に形成してから開溝部側壁部のみに重合せ膜
が残置する様にスパッタエツチングを施した(第3図(
A))。
次に重合せ膜16をマスクして露出されているシリコン
面を熱酸化し、厚いシリコン酸化膜7及び8を形成した
。その後、重合せ膜1Gを選択的に除去し、その箇所に
熱酸化による薄いシリコン酸化膜を再び形成してゲート
絶縁膜(I)9とした。続いて、多結晶シリコン膜(又
は非晶質シリコン膜)の全面堆積と低抵抗化の為の燐拡
散を施してからスパッタエツチングにより基板表面と垂
直方向12のみエツチングし溝側壁部にのみ残置させて
′4遊ゲート10及び101とした。次に浮遊ゲート1
0及び101面に熱酸化よる薄いシリコン酸化膜とシリ
コン窒化膜の重合せ膜を形成してゲート絶縁膜(II)
11とした。ゲート絶a膜(I)9及び(II)11は
シリコン酸化、シリコン窒化膜膜の単層又は、多層膜、
あるいはタンタル酸化膜、アルミナ膜、さらにはこれら
の重合せ膜であってもよい(第3図(B))。
面を熱酸化し、厚いシリコン酸化膜7及び8を形成した
。その後、重合せ膜1Gを選択的に除去し、その箇所に
熱酸化による薄いシリコン酸化膜を再び形成してゲート
絶縁膜(I)9とした。続いて、多結晶シリコン膜(又
は非晶質シリコン膜)の全面堆積と低抵抗化の為の燐拡
散を施してからスパッタエツチングにより基板表面と垂
直方向12のみエツチングし溝側壁部にのみ残置させて
′4遊ゲート10及び101とした。次に浮遊ゲート1
0及び101面に熱酸化よる薄いシリコン酸化膜とシリ
コン窒化膜の重合せ膜を形成してゲート絶縁膜(II)
11とした。ゲート絶a膜(I)9及び(II)11は
シリコン酸化、シリコン窒化膜膜の単層又は、多層膜、
あるいはタンタル酸化膜、アルミナ膜、さらにはこれら
の重合せ膜であってもよい(第3図(B))。
第3図(B)の状態に於て、再び多結晶シリコン膜(又
は非晶質シリコン膜)の堆積と呈抵抗化の為の燐拡散を
施し、浮遊ゲート10,101を完全に覆う様にパター
ニングして制御ゲート12とした。しかる後、燐がわず
かに添加されたシリコン酸化膜を堆積し層間絶縁膜13
とし、その所望箇所への開孔17、及び171の後、公
知の配線形成技術によりアルミニウムを主材料とする金
属配線を施しビット線14及び141を構成した。
は非晶質シリコン膜)の堆積と呈抵抗化の為の燐拡散を
施し、浮遊ゲート10,101を完全に覆う様にパター
ニングして制御ゲート12とした。しかる後、燐がわず
かに添加されたシリコン酸化膜を堆積し層間絶縁膜13
とし、その所望箇所への開孔17、及び171の後、公
知の配線形成技術によりアルミニウムを主材料とする金
属配線を施しビット線14及び141を構成した。
尚、制御ゲート12及びN十埋込み層2はビット線と直
立する方向に延在させた(第1図)。
立する方向に延在させた(第1図)。
上記の構造工程を経て製造された半導体装置は第3図(
C)の平面図で示され、その等価回路図は第3図(D)
で示される。第3図(D)の等価回路図は2×2ビット
分であり、第1図の断面図。
C)の平面図で示され、その等価回路図は第3図(D)
で示される。第3図(D)の等価回路図は2×2ビット
分であり、第1図の断面図。
及び第3図(C)の平面図はトランジスタ19と20、
又は21と22の2ビット成分に相当する。
又は21と22の2ビット成分に相当する。
本実施例に基づく半導体装置に於ては、N+ドレイン拡
散層6と制御ゲート12への正の高電圧印加により、雪
崩降服現象を生じさせ、その際発生される電子を浮遊ゲ
ートに注入させる。上記動作に於て、P十拡散層5は空
乏層幅の縮少、すなわちドレイン電界の集中化を生じさ
せ、雪崩降服電圧を下げ、浮遊ゲートへの電子注入効質
を向上させる働きをする。上記働きを有するP十拡散層
5は本実施例に基づけば選択的に形成する必要がなく、
P十拡散層形成工程の簡略化と、マスク合せ誤差に基づ
く製造不良が本質的に解消された。消去モードに於て、
高電圧を印加し、ファウラノードハイム(Fowler
−Nordheim) トンネル現象により浮遊ゲート
1oより電子を放出させるソースは本実施例に基づけば
溝底部のN十埋込み層2により構成されるため、同一動
作原理に基づ〈従来の不揮発性メモリに比べ、素子占有
面積を大輌低減することができた。さらに消去モードに
於て、ソースへの高電圧印加によるパンチスル現象の発
生素子を寸法の微細化に伴い、従来纏造で重大問題とな
っていた。本実施例に基づく半導体装置では占有面積の
低減と独立に溝深さを深くすることができ、したがって
ゲート長を2μm以上に拾成し、パンチスル耐圧の低下
を抑止しつつ、占有面積の低減、すなわち高集積・高密
度化が実現できた。
散層6と制御ゲート12への正の高電圧印加により、雪
崩降服現象を生じさせ、その際発生される電子を浮遊ゲ
ートに注入させる。上記動作に於て、P十拡散層5は空
乏層幅の縮少、すなわちドレイン電界の集中化を生じさ
せ、雪崩降服電圧を下げ、浮遊ゲートへの電子注入効質
を向上させる働きをする。上記働きを有するP十拡散層
5は本実施例に基づけば選択的に形成する必要がなく、
P十拡散層形成工程の簡略化と、マスク合せ誤差に基づ
く製造不良が本質的に解消された。消去モードに於て、
高電圧を印加し、ファウラノードハイム(Fowler
−Nordheim) トンネル現象により浮遊ゲート
1oより電子を放出させるソースは本実施例に基づけば
溝底部のN十埋込み層2により構成されるため、同一動
作原理に基づ〈従来の不揮発性メモリに比べ、素子占有
面積を大輌低減することができた。さらに消去モードに
於て、ソースへの高電圧印加によるパンチスル現象の発
生素子を寸法の微細化に伴い、従来纏造で重大問題とな
っていた。本実施例に基づく半導体装置では占有面積の
低減と独立に溝深さを深くすることができ、したがって
ゲート長を2μm以上に拾成し、パンチスル耐圧の低下
を抑止しつつ、占有面積の低減、すなわち高集積・高密
度化が実現できた。
実施例2
第4図は本発明の他の実施例を示す断面図である。前記
第1の実施例に於て、N十埋込み層2を選択的に形成す
るのではなくメモリアレー内全面に形成した。続いてP
型エピタキシャル恩3を形成したが前記第1の実施例に
比べて不純物濃度をやや扁濃度に設定し、その後前記第
1の実施例に従って半導装置体を製造したが第1の実施
例に於けるP十拡散層5及び51は設置しなかった(第
4図)。
第1の実施例に於て、N十埋込み層2を選択的に形成す
るのではなくメモリアレー内全面に形成した。続いてP
型エピタキシャル恩3を形成したが前記第1の実施例に
比べて不純物濃度をやや扁濃度に設定し、その後前記第
1の実施例に従って半導装置体を製造したが第1の実施
例に於けるP十拡散層5及び51は設置しなかった(第
4図)。
上記の製造工程に従い製造された半導体装置に於ては前
記第1の実施例に基づく半導体装置と同等の特性、及び
特色が実現できたが、さらにN+ソース埋込み層との接
続の為に施す開花数が大幅に減少でき、メモリアレー構
成に於て高集積・高密度化が一段と改善された。
記第1の実施例に基づく半導体装置と同等の特性、及び
特色が実現できたが、さらにN+ソース埋込み層との接
続の為に施す開花数が大幅に減少でき、メモリアレー構
成に於て高集積・高密度化が一段と改善された。
実施例3
第5図(A)は本発明の他の実施例を示す断面図であり
、第5図(B)はその平面図である。前記第2の実施例
に従って制御ゲートにまで構造したがP十拡散層5及び
51も前記第1の実施例に基づいて設置した。ここに於
て、制御ゲートには制御ゲートを共用する2ビット分の
メモリ素子活性領域25内にのみ′J、fil?シ、他
ビット領域には延在しない様にした。この状態よりシリ
コン酸化膜7に開孔27,28を設け、多結晶シリコン
膜23.231とタングステンシリサイドB!X24゜
241の重合せ膜の堆積とパターニングによりビット線
を形成した。続いて、燐かわずかに添加されたシリコン
酸化膜を堆積し、層間絶縁膜13とし、所望領域に開孔
26を設けた後アルミニウムを主材料とする金属膜の蒸
着とパターニングにより制御ゲートと接続されたリード
線81を形成した。リード4I81はビット[23及び
231と直交する様に設置した。
、第5図(B)はその平面図である。前記第2の実施例
に従って制御ゲートにまで構造したがP十拡散層5及び
51も前記第1の実施例に基づいて設置した。ここに於
て、制御ゲートには制御ゲートを共用する2ビット分の
メモリ素子活性領域25内にのみ′J、fil?シ、他
ビット領域には延在しない様にした。この状態よりシリ
コン酸化膜7に開孔27,28を設け、多結晶シリコン
膜23.231とタングステンシリサイドB!X24゜
241の重合せ膜の堆積とパターニングによりビット線
を形成した。続いて、燐かわずかに添加されたシリコン
酸化膜を堆積し、層間絶縁膜13とし、所望領域に開孔
26を設けた後アルミニウムを主材料とする金属膜の蒸
着とパターニングにより制御ゲートと接続されたリード
線81を形成した。リード4I81はビット[23及び
231と直交する様に設置した。
上記の製造工程を経て製造された半導体装置は前記第1
の実施例に基づく半導体装置と同様な特徴を有しており
、従来素子に比べ超高集積化、超高密度化、及びパンチ
スル抑制効果が達成された。
の実施例に基づく半導体装置と同様な特徴を有しており
、従来素子に比べ超高集積化、超高密度化、及びパンチ
スル抑制効果が達成された。
実施例4
第6図は本発明の他の実施例を示す断面図で、縦型構造
を有するMO3型トランジスタに関する。
を有するMO3型トランジスタに関する。
前記第1の実施例に基づいてゲート絶縁膜9まで製造す
る。ここに於て、30はN+ドレイン拡散層で前記第1
の実施例におけるN+ソース拡散層2に対応するが、役
割は異なっている。また構成に関してもフィルド酸化膜
4が囲まれた活性領域内にのみ構成し、延在させない、
前記N+ドレイン拡散層6,61は本実施例に於てはN
÷ソース拡散層29,291となる。又P十拡散層5゜
51は33,331とした。ゲート絶縁膜9の形成後、
多結晶シリコン膜(又は非晶質シリコン膜)の堆積と低
抵抗化の為の燐拡散、及びそのパターニングを行いゲー
トff電極34,341を形成した。
る。ここに於て、30はN+ドレイン拡散層で前記第1
の実施例におけるN+ソース拡散層2に対応するが、役
割は異なっている。また構成に関してもフィルド酸化膜
4が囲まれた活性領域内にのみ構成し、延在させない、
前記N+ドレイン拡散層6,61は本実施例に於てはN
÷ソース拡散層29,291となる。又P十拡散層5゜
51は33,331とした。ゲート絶縁膜9の形成後、
多結晶シリコン膜(又は非晶質シリコン膜)の堆積と低
抵抗化の為の燐拡散、及びそのパターニングを行いゲー
トff電極34,341を形成した。
次にゲート電極34,341上に厚いシリコン酸化膜3
5を形成してからN+ソース拡散層29゜291上、及
び溝底部のN+ドレイン拡散層30上のシリコン酸化膜
に開孔を施し、アルミニウムを主成分とする金属膜の被
着とパターニングによりソース電極37,38、及びド
レイン電極36を形成した。
5を形成してからN+ソース拡散層29゜291上、及
び溝底部のN+ドレイン拡散層30上のシリコン酸化膜
に開孔を施し、アルミニウムを主成分とする金属膜の被
着とパターニングによりソース電極37,38、及びド
レイン電極36を形成した。
上記の製造工程を経て製造された半導体装置に於て、N
+ソース拡散層29に隣接するP十拡散層33はソース
・ドレイン間のパンチスル耐圧を向上させる働きを有す
るが、本実施例に基づけばソース側にのみ選択的に構成
すべきP十拡散層33をマスク合せ工程なしに制御性よ
く構成できる。
+ソース拡散層29に隣接するP十拡散層33はソース
・ドレイン間のパンチスル耐圧を向上させる働きを有す
るが、本実施例に基づけばソース側にのみ選択的に構成
すべきP十拡散層33をマスク合せ工程なしに制御性よ
く構成できる。
したがってマスク合せ不完等の心配なしに占有面積の大
幅な低減が可能となった。
幅な低減が可能となった。
本実施例に於て、P十拡散層33,331のかわりに燐
の低濃度イオン打込みによるN−拡散層を形成し、N+
ソース拡散層29.291をドレインとして用い、N+
ドレイン拡i佼W30をソースとして用いるMoS型1
−ランジスタも容易に作成できる。上記ドレイン側のN
−拡散層はドレイン強電界の緩和に効果があり、本実施
例に基づけばN−拡散層をマスク合せ工程なしにドレイ
ンN+領域下部にのみ逗択的に構成でき、占有面積の低
減に効果大である。
の低濃度イオン打込みによるN−拡散層を形成し、N+
ソース拡散層29.291をドレインとして用い、N+
ドレイン拡i佼W30をソースとして用いるMoS型1
−ランジスタも容易に作成できる。上記ドレイン側のN
−拡散層はドレイン強電界の緩和に効果があり、本実施
例に基づけばN−拡散層をマスク合せ工程なしにドレイ
ンN+領域下部にのみ逗択的に構成でき、占有面積の低
減に効果大である。
本発明によれば電気的に書込み・消去可能な1ビツト/
1素子構成のフラッシュ型不揮発性メモリに関し、消去
モードに於けるパンチスル1を圧を低下させることなく
占有面積を大幅に低減できる効果がある。上記はソース
側、及びドレイン側に各々選択的に設定すべきN−拡散
層、及びP十拡散層が本発明に基づけばマスク合せ工程
なしに制御性よく構成できる為である。さらに本発明に
よればゲート長に設定も開孔溝深さの制御により実施で
きるので素子占有面積の低減と独立に実行できる効果が
ある。さらに本発明に基づけばソース領域を半導体基板
内部に構成できるので占有面積の低減効果が大である。
1素子構成のフラッシュ型不揮発性メモリに関し、消去
モードに於けるパンチスル1を圧を低下させることなく
占有面積を大幅に低減できる効果がある。上記はソース
側、及びドレイン側に各々選択的に設定すべきN−拡散
層、及びP十拡散層が本発明に基づけばマスク合せ工程
なしに制御性よく構成できる為である。さらに本発明に
よればゲート長に設定も開孔溝深さの制御により実施で
きるので素子占有面積の低減と独立に実行できる効果が
ある。さらに本発明に基づけばソース領域を半導体基板
内部に構成できるので占有面積の低減効果が大である。
上記のごとく本発明によればフラッシュ型不揮発性メモ
リの超高集積化・超微細化が容易に実現できる。 1 さらに本発明をMO8型電界効果トランジスタに適用す
れば、ソースN十拡散層側にのみ隣接してP十拡散層を
構成するいわゆるDSA構造をマスク合せ工程なしで制
御性よく実現できるので素子面積の低減、すなわち超微
細化が容易に実り−6できる効果がある。さらに、ドレ
インN十拡散層側にのみN−拡散層をマスク合せ工程な
しに構成することもできるので超微細でかつ高耐圧・大
電流のMOSトランジスタを実現できる効果がある。
リの超高集積化・超微細化が容易に実現できる。 1 さらに本発明をMO8型電界効果トランジスタに適用す
れば、ソースN十拡散層側にのみ隣接してP十拡散層を
構成するいわゆるDSA構造をマスク合せ工程なしで制
御性よく実現できるので素子面積の低減、すなわち超微
細化が容易に実り−6できる効果がある。さらに、ドレ
インN十拡散層側にのみN−拡散層をマスク合せ工程な
しに構成することもできるので超微細でかつ高耐圧・大
電流のMOSトランジスタを実現できる効果がある。
尚、上記大電流特性は低電界印加のソース側領域はN十
拡散層のみで構成し、電流の低下を防止し、高電界印加
のドレイン側でのみ高電界緩和のN一層が構成できる構
造に基づく。
拡散層のみで構成し、電流の低下を防止し、高電界印加
のドレイン側でのみ高電界緩和のN一層が構成できる構
造に基づく。
本発明の各実施例に於て、N+ソース層2.又はN+ド
レイン層30はエピタキシャル層3形成前に設けるN十
埋込み構造として説明してきたが上記N+1112層3
0.又はN+ソース層2はゲート電極34.又は浮遊ゲ
ート10の形成の後。
レイン層30はエピタキシャル層3形成前に設けるN十
埋込み構造として説明してきたが上記N+1112層3
0.又はN+ソース層2はゲート電極34.又は浮遊ゲ
ート10の形成の後。
又は前に作成しても何ら問題は生じない。
乃
第1図並びに第3図(A)に至(B)は本発明の第1の
実施例を製造工程順に示す断面図で、第3図(C)はそ
の平面図、第3図(D)は4ビット分の等価回路図、第
2図は従来のフラッシュ型電気的書込み・消去可能不揮
発性メモリを示す断面図、第4図は本発明の第2の実施
例を示す断面図、第5図(A)は本発明の第3の実施例
を説明する断面図で第5図(B)はその平面図、第6図
は本発明の他の実施例を示す断面図である。 1・・・基板、2・・・埋込みソース層、5・・・P十
拡散層、6・・・ドレイン拡散層、7・・・ゲート絶縁
膜(1)、10・・・浮遊ゲート、11・・・浮遊ゲー
ト、11・・・ゲート絶縁膜(11)、12・・・制御
ゲート、14・・・ビγ 1 図 第 Z 口 不 3 図 罵4図
実施例を製造工程順に示す断面図で、第3図(C)はそ
の平面図、第3図(D)は4ビット分の等価回路図、第
2図は従来のフラッシュ型電気的書込み・消去可能不揮
発性メモリを示す断面図、第4図は本発明の第2の実施
例を示す断面図、第5図(A)は本発明の第3の実施例
を説明する断面図で第5図(B)はその平面図、第6図
は本発明の他の実施例を示す断面図である。 1・・・基板、2・・・埋込みソース層、5・・・P十
拡散層、6・・・ドレイン拡散層、7・・・ゲート絶縁
膜(1)、10・・・浮遊ゲート、11・・・浮遊ゲー
ト、11・・・ゲート絶縁膜(11)、12・・・制御
ゲート、14・・・ビγ 1 図 第 Z 口 不 3 図 罵4図
Claims (1)
- 【特許請求の範囲】 1、半導体基板の一主表面に設けられた溝の側壁に第1
の絶縁膜を介して設けられた電荷蓄積領域と、該電荷蓄
積領域の少なくとも側壁部で第2の絶縁膜を介して設け
られたゲート電極を有することを特徴とする半導体装置
。 2、特許請求の範囲第1項記載の半導体装置に於いて、
該半導体基板と反対導電型を有する第1の領域が該一主
表面領域に設けられ、該第1の領域の下部に隣接して該
半導体基板と同導電型でかつ高不純物濃度の第2の領域
が設けられたことを特徴とする半導体装置。 3、特許請求の範囲第2項記載の半導体装置に於て、該
電荷蓄積領域、及び該第2の絶縁膜が設けられていない
ことを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61221855A JPS6378573A (ja) | 1986-09-22 | 1986-09-22 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61221855A JPS6378573A (ja) | 1986-09-22 | 1986-09-22 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6378573A true JPS6378573A (ja) | 1988-04-08 |
Family
ID=16773245
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61221855A Pending JPS6378573A (ja) | 1986-09-22 | 1986-09-22 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6378573A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19524478A1 (de) * | 1995-07-05 | 1997-01-09 | Siemens Ag | Elektrisch schreib- und löschbare Festwertspeicherzellenanordnung und Verfahren zu deren Herstellung |
DE19525072A1 (de) * | 1995-07-10 | 1997-01-16 | Siemens Ag | Integrierte Schaltungsanordnung mit mindestens zwei gegeneinander isolierten Bauelementen und Verfahren zu deren Herstellung |
KR100277885B1 (ko) * | 1998-04-29 | 2001-02-01 | 김영환 | 불휘발성메모리소자및그제조방법 |
US7115474B2 (en) | 2000-03-28 | 2006-10-03 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory and method of manufacturing the same |
JP2007527614A (ja) * | 2003-07-01 | 2007-09-27 | マイクロン テクノロジー,インコーポレイテッド | 耐久性が改善された分離トランジスタメモリ及びその製造方法 |
-
1986
- 1986-09-22 JP JP61221855A patent/JPS6378573A/ja active Pending
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19524478A1 (de) * | 1995-07-05 | 1997-01-09 | Siemens Ag | Elektrisch schreib- und löschbare Festwertspeicherzellenanordnung und Verfahren zu deren Herstellung |
US5998261A (en) * | 1995-07-05 | 1999-12-07 | Siemens Aktiengesellschaft | Method of producing a read-only storage cell arrangement |
DE19524478C2 (de) * | 1995-07-05 | 2002-03-14 | Infineon Technologies Ag | Verfahren zur Herstellung einer Festwertspeicherzellenanordnung |
DE19525072A1 (de) * | 1995-07-10 | 1997-01-16 | Siemens Ag | Integrierte Schaltungsanordnung mit mindestens zwei gegeneinander isolierten Bauelementen und Verfahren zu deren Herstellung |
US5990536A (en) * | 1995-07-10 | 1999-11-23 | Siemens Aktiengesellschaft | Integrated circuit arrangement having at least two mutually insulated components, and method for its production |
DE19525072C2 (de) * | 1995-07-10 | 2002-06-27 | Infineon Technologies Ag | Integrierte Schaltungsanordnung, bei der ein erstes Bauelement an einer Hauptfläche eines Halbleitersubstrats und ein zweites Bauelement am Grabenboden angeordnet sind, und Verfahren zu deren Herstellung |
KR100277885B1 (ko) * | 1998-04-29 | 2001-02-01 | 김영환 | 불휘발성메모리소자및그제조방법 |
US7115474B2 (en) | 2000-03-28 | 2006-10-03 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory and method of manufacturing the same |
JP2007527614A (ja) * | 2003-07-01 | 2007-09-27 | マイクロン テクノロジー,インコーポレイテッド | 耐久性が改善された分離トランジスタメモリ及びその製造方法 |
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