JPS6378573A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置に係り、特に超微細、超高集積化
に好適な１素子／ビツトで構成され、電気的に書込み・
消去が可能なＭＯ８型不揮発性メモリに関する。

〔従来の技術〕

１素子／ビツトで構成され、電気的に書込み、消去が可
能な従来のＭＯ３型不揮発性メモリは第２図に示すごと
き構造を有していた。図において、Ｐ型半導体基板１内
にフィルド酸化［４，Ｎ＋ソース拡散ｆｆ１２１．Ｎ＋
ドレイン拡散層５．Ｎ−ソース拡散層１５、及びＰ十拡
散層領域５が構成され基板１上にはゲート絶縁膜（１）
９．浮遊ゲート１０．ゲート絶縁膜（■）１１．及び制
御ゲート１２が構成されていた。１３は層間絶縁膜、１
４はビット線でドレインに接続されている。

〔発明が解決しようとする問題点〕

第２図で示される電気的に書込み・消去が可能な不揮発
性メモリに於て、：４遊ゲート１０に電子を注入し、し
きい電圧値を正方向にする書込みモードは制御ゲート１
２、及びドレイン拡散層７に正の電圧を印加し、ドレイ
ン接合近傍で雪崩降服現象を起こすことにより実現でき
る。Ｐ十拡散層５の役割は書込みモードに於けるドレイ
ン空乏層を圧縮し、電界が高め雪崩降服現象を生じやす
くさせることと消去時にしきい電圧値が負値になること
を防止することである。消去モードはソース拡散層２１
に高電圧を印加し、ソース拡散層と浮遊ゲート１０間で
トンネル現象を生じさせて浮遊ゲート１０から電子を引
抜くことにより実現できる。しきい電圧値は負方向に変
換される。ここで制御ゲート１２とドレイン拡散層７は
接地電位に保持する。Ｎ−ソース拡散層１５は消去モー
ドでＮ＋ソース拡散ＭＪＩ２１に高電圧が印加されるが
、それによるソース・ドレイン間耐圧を確保させる強電
界緩和の為に設けられている。

上記動作モードを有する従来素子は素子寸法の微細化、
特にゲート長の縮少化に適応できない欠点を有してる。

すなわち、ゲート長が１μｍ以下の徒来構造素子於ては
Ｎ−ソース拡散層１５深さも０．４μｍ以下と浅く構成
する必要があるが、消去モードにおけるソース高電圧印
加でソース・ドレイン間のパンチスルを抑制することが
できない、尚フアクタ・ノードハイムトンネル効果で電
子を浮遊ゲート１０からＮ＋＋ソース散層２１に引抜く
消去モードを用いる第２図のごとき従来素子に於てはゲ
ート絶縁膜（Ｉ）９及び（ＩＩ）１１膜厚が各々１ｏμ
ｍとするとＮ＋＋ソース散層２１に１３Ｖ以上の高電圧
の印加を要する。さらに第２図のごとき従来素子構造を
製造する場合、Ｎ−ソース拡散層１５、及びＰ÷拡散層
５の形成の為に２回のフォトレジスト膜の形成工程を要
し、しかもこれらのマスク合せ工程に於て１合せ子箱の
確保の観点からもゲート長の縮少化に、制限が生ずる欠
点もあった。

本発明の目的は上記の従来構造素子の微細化によって新
たに生ずる譜欠点を解消し、素子占有面積の低減に適応
可能な超微細・超高集積不揮発性半導体メモリを実現す
ることにある。

〔間厘点を解決するための手段〕

上記目的を達成するため本発明に於ては半導体基板に溝
を形成し、溝の側壁にメモリ素子を構成した。上記構成
に於てはゲート長は溝深さにのみ依存し、パンチスル耐
圧を保証する為に、所望のゲート長を確保しても素子占
有面積の増加とはならない。従ってパンチスル耐圧を確
保するためのＮ−ソース拡散層も省略できる。さらにド
レイン側に構成するＰ十拡散層の導入も半導体基板表面
側から全面的に行なえばよく、マスク合せの工程も省略
され、この点からも素子の超微細化・超高集積化が達成
される。

さらに上記構成に於て、Ｐ十拡散層を設けるかわりにや
や高不純物濃度のＰ型エピタシキャル層を上記溝形成領
域に設け、その濃度を所望値に設定し、チャネル全領域
が均一濃度分布になる様に構成しても本発明の目的は達
成される。

さらに上記構造に於て、Ｎ＋ソース層は溝底面に構成す
るが、溝形成後に底面への選択拡散に依、　つても、又
選択拡散層上にエピタキシャル層を形成し、その後１選
択拡散層上に溝を開孔してもよい。この場合、選択拡散
層メモリアレー内全面に構成してもソースとして役割は
十分にはたし、問題は生じない、メモリアレー内全域に
Ｎ＋ソース層が構成される場合、ソース層との接続はメ
モリアレー内の所望箇所に開孔し実施すればよく、開孔
数の低減に有効である。

本発明は不揮発性メモリばかりでなく通常のＭＯＳトラ
ンジスタとしても有用である。この場合電荷蓄積層とし
ての浮遊ゲートを形成しないｔｉ’ｌｌ成となり、溝上
部のＮ十拡散層はソース、溝底面のＮ十拡散層がドレイ
ンとして用いる。Ｎ＋ソース層上下部はＰ十拡散層をマ
スク合せ工程なしで導入できる。従来構造ではゲート電
極上でマスク合せ子箱をもって選択拡散用マスクをＩｌ
ｔ成する必要があったのに対し、本発明に基づけば素子
の微細化、装造工程の簡素化が容易に図れる。ソース領
域に構成されるＰ十拡散層はパンチスル抑制に有効であ
る。

〔作用〕

消去モードにおけるパンチスルを挿入する為にはチャネ
ル長、すなわち溝開花深さを１μｍ以上と深くし、かつ
接地７４位にあるドレイン側には高濃度のＰ十拡散層を
構成しておけば良い。ここでＰ十拡散層は半動体表面か
らイオン打込み法等により全面的に導入すればよく、マ
スク合せ工程は不要となる。ソース側のＮ−拡散層は溝
若さが十分深い場合は省略することも可能であり、溝深
さの設定に依存し、設置・省略いずれも可能である。

本発明構造に於いて上記Ｐ十拡散層はＰ十型エピタキシ
ャル層によってもまったく同様な働きが得られる。

本発明構造に於ては、消去−ドは溝底面部に構成された
ソースＮ十層への高電圧印加により実行される。メモリ
アレの全ビットを一斉に消去する、いわゆるフラッシュ
型消去於いては全ビットのソース領域にすべて高電圧が
印加されるわけであり、ソースＮ十層の構成はメモリア
レー内で列配置。

行装置、又はアレー内全面配置のいずれでもよい。

Ｎ＋ソース層がメモリアレー領域内の半導体基板深部全
域に構成されている場合、Ｎ＋ソース層との接続はメモ
リアレー内の任意箇所に開孔して実施すればよく接続領
域低減に有効である。

Ｎ＋ソース拡散層に隣接したＰ十層を有するＭＯＳトラ
ンジスタを溝側壁に構成する本発明構造はその製造上、
半導体平面上に構成する従来構造に比べＰ十層選択形成
用マスクが不要なぶんだけ有利で占有面子λ低減効果が
大である。ＭＯＳトランジスタのＮ＋ソース層に隣接し
て構成されるＰ十層はバンチスル耐圧の向上に有効であ
るが溝側壁に沿って動作する縦型ＭＯ３）−ランジスタ
に於てはしきい電圧値の制御としても有効である。

〔実施例〕

以下、本発明を実施例によってさらに詳細に説明する６
説明の都合上１図面をもって説明するが要部が拡大して
示されているので注意を要する。

また、説明を簡明にするため各部の材質、半導体層の湛
↑ｕ型、及び製造条件を規定して述べるが材質、半導体
層の導電型、及び製造条件はこれに限定されるものでな
いことは言うまでもない。

実施例１ 第３図（Ａ）及至（Ｂ）と第１図は本発明の一実施例を
製造工程順に示した２ビット分の断面図で第３図（Ｃ）
はその平面図、（Ｄ）は４ビット分の等価回路を示す図
である。Ｐ型シリコン基板１の所望領域に選択的にＮ十
拡散層２を形成した後、公知のエピタキシャル技術によ
り３μｍ厚のＰ型エピタキシャル層３を形成する。続い
て公知の溝型素子間分離技術により深溝のフィルド絶縁
膜４を形成し活性領域を区画した。次に＠素及び砒素の
イオン打込みとその後の活性化熱処理よりＰ十拡散層５
，５１とＮ＋ドレイン拡散層６，６１をＰ型エピタキシ
ャル層３表面領域に形成した。

しかる後、Ｎ十埋込み層２上の所望箇所のエピタキシャ
ル層をスパッタエツチングにより垂直方向にエツチグし
てから薄いシリコン酸化膜とシリコン窒化膜の重合せ膜
１６を全面に形成してから開溝部側壁部のみに重合せ膜
が残置する様にスパッタエツチングを施した（第３図（
Ａ））。

次に重合せ膜１６をマスクして露出されているシリコン
面を熱酸化し、厚いシリコン酸化膜７及び８を形成した
。その後、重合せ膜１Ｇを選択的に除去し、その箇所に
熱酸化による薄いシリコン酸化膜を再び形成してゲート
絶縁膜（Ｉ）９とした。続いて、多結晶シリコン膜（又
は非晶質シリコン膜）の全面堆積と低抵抗化の為の燐拡
散を施してからスパッタエツチングにより基板表面と垂
直方向１２のみエツチングし溝側壁部にのみ残置させて
′４遊ゲート１０及び１０１とした。次に浮遊ゲート１
０及び１０１面に熱酸化よる薄いシリコン酸化膜とシリ
コン窒化膜の重合せ膜を形成してゲート絶縁膜（ＩＩ）
１１とした。ゲート絶ａ膜（Ｉ）９及び（ＩＩ）１１は
シリコン酸化、シリコン窒化膜膜の単層又は、多層膜、
あるいはタンタル酸化膜、アルミナ膜、さらにはこれら
の重合せ膜であってもよい（第３図（Ｂ））。

第３図（Ｂ）の状態に於て、再び多結晶シリコン膜（又
は非晶質シリコン膜）の堆積と呈抵抗化の為の燐拡散を
施し、浮遊ゲート１０，１０１を完全に覆う様にパター
ニングして制御ゲート１２とした。しかる後、燐がわず
かに添加されたシリコン酸化膜を堆積し層間絶縁膜１３
とし、その所望箇所への開孔１７、及び１７１の後、公
知の配線形成技術によりアルミニウムを主材料とする金
属配線を施しビット線１４及び１４１を構成した。

尚、制御ゲート１２及びＮ十埋込み層２はビット線と直
立する方向に延在させた（第１図）。

上記の構造工程を経て製造された半導体装置は第３図（
Ｃ）の平面図で示され、その等価回路図は第３図（Ｄ）
で示される。第３図（Ｄ）の等価回路図は２×２ビット
分であり、第１図の断面図。

及び第３図（Ｃ）の平面図はトランジスタ１９と２０、
又は２１と２２の２ビット成分に相当する。

本実施例に基づく半導体装置に於ては、Ｎ＋ドレイン拡
散層６と制御ゲート１２への正の高電圧印加により、雪
崩降服現象を生じさせ、その際発生される電子を浮遊ゲ
ートに注入させる。上記動作に於て、Ｐ十拡散層５は空
乏層幅の縮少、すなわちドレイン電界の集中化を生じさ
せ、雪崩降服電圧を下げ、浮遊ゲートへの電子注入効質
を向上させる働きをする。上記働きを有するＰ十拡散層
５は本実施例に基づけば選択的に形成する必要がなく、
Ｐ十拡散層形成工程の簡略化と、マスク合せ誤差に基づ
く製造不良が本質的に解消された。消去モードに於て、
高電圧を印加し、ファウラノードハイム（Ｆｏｗｌｅｒ
−Ｎｏｒｄｈｅｉｍ）　トンネル現象により浮遊ゲート
１ｏより電子を放出させるソースは本実施例に基づけば
溝底部のＮ十埋込み層２により構成されるため、同一動
作原理に基づ〈従来の不揮発性メモリに比べ、素子占有
面積を大輌低減することができた。さらに消去モードに
於て、ソースへの高電圧印加によるパンチスル現象の発
生素子を寸法の微細化に伴い、従来纏造で重大問題とな
っていた。本実施例に基づく半導体装置では占有面積の
低減と独立に溝深さを深くすることができ、したがって
ゲート長を２μｍ以上に拾成し、パンチスル耐圧の低下
を抑止しつつ、占有面積の低減、すなわち高集積・高密
度化が実現できた。

実施例２ 第４図は本発明の他の実施例を示す断面図である。前記
第１の実施例に於て、Ｎ十埋込み層２を選択的に形成す
るのではなくメモリアレー内全面に形成した。続いてＰ
型エピタキシャル恩３を形成したが前記第１の実施例に
比べて不純物濃度をやや扁濃度に設定し、その後前記第
１の実施例に従って半導装置体を製造したが第１の実施
例に於けるＰ十拡散層５及び５１は設置しなかった（第
４図）。

上記の製造工程に従い製造された半導体装置に於ては前
記第１の実施例に基づく半導体装置と同等の特性、及び
特色が実現できたが、さらにＮ＋ソース埋込み層との接
続の為に施す開花数が大幅に減少でき、メモリアレー構
成に於て高集積・高密度化が一段と改善された。

実施例３ 第５図（Ａ）は本発明の他の実施例を示す断面図であり
、第５図（Ｂ）はその平面図である。前記第２の実施例
に従って制御ゲートにまで構造したがＰ十拡散層５及び
５１も前記第１の実施例に基づいて設置した。ここに於
て、制御ゲートには制御ゲートを共用する２ビット分の
メモリ素子活性領域２５内にのみ′Ｊ、ｆｉｌ？シ、他
ビット領域には延在しない様にした。この状態よりシリ
コン酸化膜７に開孔２７，２８を設け、多結晶シリコン
膜２３．２３１とタングステンシリサイドＢ！Ｘ２４゜
２４１の重合せ膜の堆積とパターニングによりビット線
を形成した。続いて、燐かわずかに添加されたシリコン
酸化膜を堆積し、層間絶縁膜１３とし、所望領域に開孔
２６を設けた後アルミニウムを主材料とする金属膜の蒸
着とパターニングにより制御ゲートと接続されたリード
線８１を形成した。リード４Ｉ８１はビット［２３及び
２３１と直交する様に設置した。

上記の製造工程を経て製造された半導体装置は前記第１
の実施例に基づく半導体装置と同様な特徴を有しており
、従来素子に比べ超高集積化、超高密度化、及びパンチ
スル抑制効果が達成された。

実施例４ 第６図は本発明の他の実施例を示す断面図で、縦型構造
を有するＭＯ３型トランジスタに関する。

前記第１の実施例に基づいてゲート絶縁膜９まで製造す
る。ここに於て、３０はＮ＋ドレイン拡散層で前記第１
の実施例におけるＮ＋ソース拡散層２に対応するが、役
割は異なっている。また構成に関してもフィルド酸化膜
４が囲まれた活性領域内にのみ構成し、延在させない、
前記Ｎ＋ドレイン拡散層６，６１は本実施例に於てはＮ
÷ソース拡散層２９，２９１となる。又Ｐ十拡散層５゜
５１は３３，３３１とした。ゲート絶縁膜９の形成後、
多結晶シリコン膜（又は非晶質シリコン膜）の堆積と低
抵抗化の為の燐拡散、及びそのパターニングを行いゲー
トｆｆ電極３４，３４１を形成した。

次にゲート電極３４，３４１上に厚いシリコン酸化膜３
５を形成してからＮ＋ソース拡散層２９゜２９１上、及
び溝底部のＮ＋ドレイン拡散層３０上のシリコン酸化膜
に開孔を施し、アルミニウムを主成分とする金属膜の被
着とパターニングによりソース電極３７，３８、及びド
レイン電極３６を形成した。

上記の製造工程を経て製造された半導体装置に於て、Ｎ
＋ソース拡散層２９に隣接するＰ十拡散層３３はソース
・ドレイン間のパンチスル耐圧を向上させる働きを有す
るが、本実施例に基づけばソース側にのみ選択的に構成
すべきＰ十拡散層３３をマスク合せ工程なしに制御性よ
く構成できる。

したがってマスク合せ不完等の心配なしに占有面積の大
幅な低減が可能となった。

本実施例に於て、Ｐ十拡散層３３，３３１のかわりに燐
の低濃度イオン打込みによるＮ−拡散層を形成し、Ｎ＋
ソース拡散層２９．２９１をドレインとして用い、Ｎ＋
ドレイン拡ｉ佼Ｗ３０をソースとして用いるＭｏＳ型１
−ランジスタも容易に作成できる。上記ドレイン側のＮ
−拡散層はドレイン強電界の緩和に効果があり、本実施
例に基づけばＮ−拡散層をマスク合せ工程なしにドレイ
ンＮ＋領域下部にのみ逗択的に構成でき、占有面積の低
減に効果大である。

〔発明の効果〕

本発明によれば電気的に書込み・消去可能な１ビツト／
１素子構成のフラッシュ型不揮発性メモリに関し、消去
モードに於けるパンチスル１を圧を低下させることなく
占有面積を大幅に低減できる効果がある。上記はソース
側、及びドレイン側に各々選択的に設定すべきＮ−拡散
層、及びＰ十拡散層が本発明に基づけばマスク合せ工程
なしに制御性よく構成できる為である。さらに本発明に
よればゲート長に設定も開孔溝深さの制御により実施で
きるので素子占有面積の低減と独立に実行できる効果が
ある。さらに本発明に基づけばソース領域を半導体基板
内部に構成できるので占有面積の低減効果が大である。

上記のごとく本発明によればフラッシュ型不揮発性メモ
リの超高集積化・超微細化が容易に実現できる。　　１ さらに本発明をＭＯ８型電界効果トランジスタに適用す
れば、ソースＮ十拡散層側にのみ隣接してＰ十拡散層を
構成するいわゆるＤＳＡ構造をマスク合せ工程なしで制
御性よく実現できるので素子面積の低減、すなわち超微
細化が容易に実り−６できる効果がある。さらに、ドレ
インＮ十拡散層側にのみＮ−拡散層をマスク合せ工程な
しに構成することもできるので超微細でかつ高耐圧・大
電流のＭＯＳトランジスタを実現できる効果がある。

尚、上記大電流特性は低電界印加のソース側領域はＮ十
拡散層のみで構成し、電流の低下を防止し、高電界印加
のドレイン側でのみ高電界緩和のＮ一層が構成できる構
造に基づく。

本発明の各実施例に於て、Ｎ＋ソース層２．又はＮ＋ド
レイン層３０はエピタキシャル層３形成前に設けるＮ十
埋込み構造として説明してきたが上記Ｎ＋１１１２層３
０．又はＮ＋ソース層２はゲート電極３４．又は浮遊ゲ
ート１０の形成の後。

又は前に作成しても何ら問題は生じない。

【図面の簡単な説明】

乃 第１図並びに第３図（Ａ）に至（Ｂ）は本発明の第１の
実施例を製造工程順に示す断面図で、第３図（Ｃ）はそ
の平面図、第３図（Ｄ）は４ビット分の等価回路図、第
２図は従来のフラッシュ型電気的書込み・消去可能不揮
発性メモリを示す断面図、第４図は本発明の第２の実施
例を示す断面図、第５図（Ａ）は本発明の第３の実施例
を説明する断面図で第５図（Ｂ）はその平面図、第６図
は本発明の他の実施例を示す断面図である。 １・・・基板、２・・・埋込みソース層、５・・・Ｐ十
拡散層、６・・・ドレイン拡散層、７・・・ゲート絶縁
膜（１）、１０・・・浮遊ゲート、１１・・・浮遊ゲー
ト、１１・・・ゲート絶縁膜（１１）、１２・・・制御
ゲート、１４・・・ビγ　１　　図 第　Ｚ　口 不　３　図 罵４図

Claims (1)

1. 【特許請求の範囲】 １、半導体基板の一主表面に設けられた溝の側壁に第１
   の絶縁膜を介して設けられた電荷蓄積領域と、該電荷蓄
   積領域の少なくとも側壁部で第２の絶縁膜を介して設け
   られたゲート電極を有することを特徴とする半導体装置
   。 ２、特許請求の範囲第１項記載の半導体装置に於いて、
   該半導体基板と反対導電型を有する第１の領域が該一主
   表面領域に設けられ、該第１の領域の下部に隣接して該
   半導体基板と同導電型でかつ高不純物濃度の第２の領域
   が設けられたことを特徴とする半導体装置。 ３、特許請求の範囲第２項記載の半導体装置に於て、該
   電荷蓄積領域、及び該第２の絶縁膜が設けられていない
   ことを特徴とする半導体装置。