JP2007527614A - 耐久性が改善された分離トランジスタメモリ及びその製造方法 - Google Patents

Abstract

本発明は、フラッシュメモリ装置のような不揮発性メモリ装置に使用されるフローティングゲートトランジスタ構造を有する。１つの実施の形態において、システムはＣＰＵとメモリ装置とを有し、該メモリ装置は複数のメモリセルを有するアレイを具備する。メモリセルは複数の柱状構造とこれら柱状構造間に挿入され、これら柱状構造のうちの１つに近接するフローティングゲート構造とを有する。他の実施の形態において、メモリ装置１０は、複数のメモリセルを有するアレイを具備する。メモリセルは隣接する複数のＦＥＴを有し、これらＦＥＴは、ソース／ドレイン領域と共通のフローティングゲート構造を有し、該フローティングゲート構造は、１つのＦＥＴのソース／ドレイン領域から第１間隔だけ離間し、且つ、他のＦＥＴのソース／ドレイン領域から第２間隔だけ離間している。さらに他の実施の形態において、メモリ装置は、基板上に複数の柱状構造を配置し、これら複数の柱状構造間にフローティングゲートを、これら柱状構造のうちの１つに近接するように挿入することによって形成される。

Description

本発明は、一般に、半導体メモリ装置に関し、特に、フラッシュメモリのような不揮発性の半導体メモリ装置に使用されるフローティングゲートトランジスタ構造に関する。

フラッシュメモリ装置は高記憶密度の不揮発性メモリ装置であり、該不揮発性メモリ装置は、低消費電力、高速アクセス時間及び低コストという特徴を有する。従って、フラッシュメモリは、各種携帯電子機器に用いて好適である。これら携帯電子機器は、高記憶密度が要請されているが、高消費電力や重量がかさむことから、ディスクドライブやその他の大規模記憶装置を搭載することができない。フラッシュメモリのその他の優位点は、回路内でのプログラムが可能なことである。そのため、フラッシュメモリ装置は、電子機器内の回路基板に実装した状態でソフトウェア制御による再プログラムが可能である。

図１は、従来例に係るフラッシュメモリセル１０を示す。このフラッシュメモリセル１０は、金属−酸化膜−半導体（ＭＯＳ）構造を有し、基板１２、一対のソース／ドレイン領域１４、ＭＯＳチャネル領域１６上のフローティングゲート１８、フローティングゲート１８上の制御ゲート２０を有する。酸化膜２２は、フローティングゲート１８とチャネル領域１６とを分離し、さらに、フローティングゲート１８と制御ゲート２０とを分離している。前記装置に関し、基板１２にはｐ型不純物がドープされ、ソース／ドレイン領域１４にはｎ型不純物がドープされている。

このメモリセル１０は、ソース電圧Ｖ_Sを０Ｖあるいは接地電位に保持した状態で、十分に高い正のゲート電圧Ｖ_CGと正のドレイン電圧Ｖ_Dを印加することによってプログラムされるようになっている。電荷がソース／ドレイン領域１４からフローティングゲート１８に移動すると、該装置１０は、論理状態「０」となる。反対に、フローティングゲート１８に電荷がほとんどないあるいは電荷が存在しない場合は、「１」に対応した論理状態が装置１０にストアされる。

装置１０の状態を読み出す場合は、Ｖ_Dが正電圧を保持した状態で、所定のレベルの正電圧Ｖ_CGが制御ゲート１８に印加される。制御ゲート１８に印加される電圧が装置１０をターンオンするのに十分であれば、電流は、ある１つのソース／ドレイン領域１４から他のソース／ドレイン領域１４に流れ、外部回路によって検出される。これは論理状態「１」を示す。これに対して、フローティングゲート１８に、装置１０がターンオンするのを阻止するのに十分な電荷が存在する場合は、「０」の論理状態が読み出される。Ｖ_CGが負の電圧に保持されている状態で、正のソース電圧Ｖｓをソース／ドレイン領域１４に印加することによって、論理状態が装置１０から消去される。装置１０は、消去サイクルを経て論理状態「１」となる。

従来のフラッシュメモリセル１０は、論理状態をメモリ装置にストアするために極めて有効であるが、プログラム／消去サイクルの蓄積数が増加するにつれてメモリセル１０のプログラミング効率が低下することが指摘されている。結果として、セル１０は、プログラム／消去サイクルの数がセル１０に関して耐久限度と称される限界値を超えた段階で機能しなくなるおそれがある。セル１０に対して１回だけプログラムされる場合は、ほとんど問題とならないが、装置１０に対して多数回の消去と再プログラムがなされる場合は、深刻な問題となる。プログラミング効率の低下は、プログラミングサイクル期間に、基板１２とフローティングゲート１８とを分離する比較的薄い酸化膜にホットエレクトロンがトラップされる結果によるものと考えられる。また、プログラミングサイクル期間は、前記酸化膜に恒久的なダメージを与える。さらに、消去サイクル期間において非常に高い電界強度が発生する。この消去サイクル期間は、正孔が基板１２とフローティングゲート１８とを分離する酸化膜においてトラップする比較的低い運動量をもつこととなる。セル１０がプログラム／消去サイクルを繰り返すことによって、トラップされた正孔は酸化膜に蓄積し、それによって、読出し期間に印加される電界は低下することとなる。

フラッシュメモリセル１０の劣化の質的効果を図２〜図４に示す。図２は、初期段階のフラッシュメモリセル１０の特性と、消去サイクルとプログラミングサイクルを多数回行った後のセル１０の特性とを比較したものである。図２に示すように、サイクルを経たセル１０におけるほぼ一定の制御ゲート電圧Ｖ_CGに対するソース／ドレイン電流ＩＤＳは、初期段階のセル１０と比して極めて低い。従って、読出しサイクル期間における論理状態の決定は、サイクルを経たセル１０における低いソース／ドレイン電流によって悪影響を受ける。この影響は、さらに図３に示され、この図３からセル１０のソース／ドレイン電流ＩＤＳは、セル１０におけるサイクル数が増加するに従って連続的に減少しているのがわかる。また、図３は、セル１０の耐久限度がほぼ１０⁵サイクルから１０⁶サイクルの間に現れることを示している。

図４は、プログラム／消去サイクル数を増加させた際のセル１０のしきい値電圧Ｖ_Tの変化を示す。しきい値電圧Ｖ_Tは、読出しサイクル期間においてセル１０をターンオンするのに必要な最小電圧を示す。図４において、Ｖ_T,1は、セル１０のフローティングゲートに電荷が蓄積されている（論理状態「０」を示す）セル１０をターンオンするのに必要なしきい値電圧を示し、Ｖ_T,2は、セル１０のフローティングゲートに電荷が蓄積されていないセル１０をターンオンするのに必要なしきい値電圧を示す。ここで、図４に示すように、Ｖ_T,1とＶ_T,2との差は、しきい値電圧「ウィンドウ」を表す。セル１０がサイクルを繰り返すことによって、「ウィンドウ」は、徐々に小さくなり、セル１０にストアされている２つの論理状態の区別がより困難になる。

耐久限度に関する問題の従来における１つの解決法は、フラッシュメモリセルは、フローティングゲートをソースに向かって非対称的に位置させ、制御ゲートをフローティングゲートに重ねると共に、セルのチャネル領域にも重ねるようにすることである。詳しくは文献「フラッシュメモリ概説」（１９９７年、ＩＥＥＥ会報、ｖｏｌ．８５、Ｎｏ．８、１２４８頁〜１２７１頁：Ｐ．パヴァン等）に開示されている。プログラミング機能と消去機能は、チャネル領域のソースに近接する部分において行われるため、酸化膜に対するダメージは、チャネル領域の部分のみに限られる。上述のフラッシュメモリの配列は、耐久限度の向上に寄与しているが、セルにストアされている論理状態を読み出すことはできない。

他の従来例に係るフラッシュメモリセルはソース領域を含み、このソース領域は、セルが消去される際に発生する高い電界強度からセルのソース接合を防護するためのＮ領域によって囲まれている。この構造に含まれる顕著な１つの短所は、セルの持続時間を引き伸ばすためのソースとドレインとの入れ替えができない。さらに、上述の非対称な配置は、フラッシュメモリ装置の全体的な製造コストを増大させる。

結局は、フラッシュメモリ装置の耐久限度を高めるには、このような技術が必要である。

本発明は、フラッシュメモリ装置のような不揮発性メモリ装置に使用されるフローティングゲートトランジスタが形成されたシステム、装置及び前記フローティングゲートトランジスタを形成するための方法である。

１つの実施の形態において、前記システムは、中央処理装置（ＣＰＵ）と、該プロセッサに接続されたメモリ装置とを有する。メモリ装置は、複数のメモリセルを持ったアレイを有する。各セルは、第１柱状構造と、該第１柱状構造から離間した第２柱状構造と、第１柱状構造と第２柱状構造との間に設置され、且つ、第１柱状構造及び第２柱状構造から離間したフローティングゲートとを有する。フローティングゲートは、第１柱状構造及び第２柱状構造から選択されたいずれか１つに近接して配されている。他の実施の形態において、メモリ装置は、複数のメモリセルを含むアレイを有する。メモリセルは、隣接する第１及び第２の電界効果トランジスタ（ＦＥＴ）を有する。各トランジスタは、それぞれソース／ドレイン領域と、共通のフローティングゲート構造を有する。共通のフローティングゲート構造は、第１ＦＥＴのソース／ドレイン領域から第１間隔だけ離間し、第２ＦＥＴのソース／ドレイン領域から第２間隔だけ離間している。本発明のさらに他の実施の形態において、複数のセルが相互に結合されてなるメモリ装置の製造方法は、基板上に第１柱状構造を配すること、基板上に第１柱状構造から離間した第２柱状構造を配すること、第１柱状構造と第２柱状構造間にゲート構造を形成すること、第１柱状構造とゲート構造との間で、且つ、第２柱状構造とゲート構造との間にフローティングゲートを挿入することを含み、フローティングゲート構造は、第１柱状構造及び第２柱状構造から選択されたいずれか１つに近接して配されている。

本発明は、一般に、半導体メモリ装置、特に、フラッシュメモリ装置のような不揮発性半導体メモリ装置に使用されるフローティングゲートトランジスタ構造を対象としている。本発明の各実施の形態に関する詳細な説明の多くは、以下の記述並びにこれらの実施の形態を理解するために添付された図５〜図１７において説明される。しかし、当業者であれば、以下に示される種々の詳細な説明がなくても、本発明がすぐれていることが理解されるであろう。さらに、以下の記述において、種々の実施の形態に関連する図面は、特定の物理的寸法あるいは相対的な物理的寸法を伝えるものとして解釈してはいけない。むしろ、各実施の形態に関する特定の寸法あるいは相対的な寸法は、特許請求の範囲を逸脱しない限りにおいて種々のものが考えられる。

図５は、コンピュータシステム１００の実施の形態を示す。コンピュータシステム１００は、図６〜図１７のメモリ装置や本発明に係るメモリ装置のその他の実施の形態を使用する。コンピュータシステム１００は、様々な演算機能を実行するためのプロセッサ１０２を有する。演算機能とは、例えば特定の演算やタスクを行うために特定のソフトウェアを実行する等の機能をいう。プロセッサ１０２は、一般に、アドレスバス、制御バス及びデータバスを有するプロセッサバス１０４を有する。プロセッサバス１０４は、メモリコントローラ１０６に接続されている。同様に、多くのコンポーネントもプロセッサバス１０４に接続されている。また、プロセッサ１０２は、プロセッサバス１０４を介してキャッシュメモリ１０７に接続されている。キャッシュメモリ１０７は、一般に、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）装置である。

メモリコントローラ１０６には、シンクロナス・ランダム・アクセス・メモリ（ＳＤＲＡＭ）装置１０８の形態を有するシステムメモリがアドレスバス１１０及び制御バス１１２を介して接続されている。ＳＤＲＡＭ装置１０８の外部データバス１１３は、プロセッサ１０２のデータバスに直接あるいはメモリコントローラ１０６を介して接続されている。

さらに、メモリコントローラ１０６には、オペレータとコンピュータシステム１００とのインターフェースを行う例えばキーボードやマウス等の１以上の入力装置１１４が接続されている。また、コンピュータシステム１００は、メモリコントローラ１０６を介してプロセッサ１０２に接続されたプリンタやビデオ端子等の出力装置１１６を有する。また、１以上のデータ記憶装置は、外部の記録媒体（図示せず）からのデータをストアするあるいは取り出すために、メモリコントローラ１０６を介してプロセッサ１０２に接続されている。記憶装置１１８の例としては、ハードディスク、フロッピーディスク、テープカセット、読出し専用コンパクトディスク（ＣＤ−ＲＯＭ）等である。そして、メモリコントローラ１０６には、ＢＩＯＳＲＯＭ（ｂａｓｉｃ ｉｎｐｕｔ−ｏｕｔｐｕｔ ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ）装置１２０が接続されている。プロセッサ１０２は、ＢＩＯＳＲＯＭ装置１２０から直接プロセッサ１０２を実行したり、ＢＩＯＳＲＯＭ装置１２０からＳＤＲＡＭ装置１０８にＢＩＯＳプログラムが転送されて、該ＳＤＲＡＭ装置１０８にＢＩＯＳプログラムが記録された後に、ＳＤＲＡＭ装置１０８からプロセッサ１０２を実行する。ＢＩＯＳＲＯＭ装置１２０は、例えば図６〜図１７のメモリ装置のように、本発明に係る不揮発性メモリ装置であることが好ましい。また、本実施の形態に係るメモリ装置は、他の機能ためにも、コンピュータシステム１００内に使用される。

図６は、本発明の１つの実施の形態に係るメモリ装置２００のブロック図であり、図５に示されるメモリ１０８の少なくともその一部を示す。メモリ装置２００は、複数のメモリセルを有するメモリセルアレイ２１０を有する。メモリセルは、後述するフローティングゲートＦＥＴトランジスタ装置を有する。また、メモリ装置２００は、メモリセルアレイ２１０内のセルを特定するための複数のゲート線ＸＧ１，ＸＧ２・・・ＸＧＮを有するｘ−ゲートデコーダ２３０を有する。ｙ−ソース／ドレインデコーダ２４０は、アレイ２１０内のフローティングゲートＦＥＴトランジスタセルの第１ソース／ドレイン領域にアクセスするための複数のソース／ドレイン線ＹＤ１，ＹＤ２・・・ＹＤＮを有する。同様に、ｘ−ソース／ドレインデコーダ２５０は、メモリアレイ２１０内のセルの第２ソース／ドレイン領域にアクセスするための複数のデータ線ＸＳ１，ＸＳ２・・・ＸＳＮを有する。また、ｘ−ソース／ドレインデコーダ２５０は、メモリセルアレイ２１０からのデータを読み出す、書き込む又は消去するセンスアンプと入出力（Ｉ／Ｏ）装置を有する。さらに、メモリ装置２００は、アドレスバス１４０（図５参照）からのアドレス信号Ａ０・・・ＡＮを受け取るアドレスバッファ２２０を有する。アドレスバッファ２２０は、メモリセルアレイ２１０内のメモリセルに対する読出し、書込み及び消去処理を制御するために、ｘ−ゲートデコーダ２３０、ｙ−ソース／ドレインデコーダ２４０及びｘ−ソース／ドレインデコーダ２５０に接続されている。

図７は、図６に示されるメモリセルアレイ２１０の実施の形態の一部の概略図を示す。メモリセルアレイ２１０は複数のメモリセル３００を有する。複数のメモリセル３００は、ほぼ同様の形態、すなわち、セル３００ＡＡからセル３００ＡＮまでのアレイ２１０の行に沿った第１の方向に延びる形態において相互に隣接し接続されている。さらに、アレイは、行（第１の方向に沿ってセル３００ＮＡからセル３００ＮＮに延びる行）に向かう第２の方向にも延びている。各メモリセル３００ＡＡ〜３００ＮＮは、一対の電界効果トランジスタ（ＦＥＴ）３１０を有する。該ＦＥＴ３１０は、ＦＥＴ３１０におけるソース領域とドレイン領域間の導電性を制御する電気的に絶縁されたフローティングゲートを有する。各メモリセル３００ＡＡ〜３００ＮＮの２つのＦＥＴ３１０は、コモンゲート（例えばＸＧ１、ＸＧ２・・・ＸＧＮ）をそれぞれ共有し、後述するように柱状構造に形成されている。

図８は、図７に示すメモリセルアレイ２１０の一部を示す斜視図である。図示を明瞭にするために、アレイ２１０のメモリセル３００ＡＡと３００ＡＢのみを示し、以下の説明では、メモリセル３００ＡＡのみを示す。なお、アレイ２１０は、該アレイ２１０が、第１の方向（図８に示されるＸ方向）と、該第１の方向に対してほぼ直交する第２の方向（図８に示されるＹ方向）とに延びるように、相当な数のほぼ同様の構成を有するセルを有する。セル３００ＡＡは、ｐ^-型基板上に形成された一対の柱状構造３２８Ａ及び３２８Ｂを有する。各柱状構造３２８は、Ｎ⁺導電性の材料にて構成され、基板３２０のｘ−方向に沿って延びる第１ソース／ドレイン領域３２２を有する。柱状構造３２８Ａ及び３２８Ｂは、さらに、Ｎ⁺導電性を有し、第１ソース／ドレイン領域３２２に隣接して配された第２ソース／ドレイン領域３２６を有する。Ｐ^-の導電性を有するようにドープされた材料の分離層３２４が第１ソース／ドレイン領域３２２と第２ソース／ドレイン領域３２８間に介在している。

図８に示すように、柱状構造３２８Ａ及び３２８Ｂは、これら柱状構造３２８Ａ及び３２８Ｂ間にゲート線ＸＧ１が介在されるように、互いに離間して形成されている。フローティングゲート３３０は、柱状構造３２８Ａとゲート線ＸＧ１との間に形成され、柱状構造３２８Ｂとゲート線ＸＧ１との間に形成されている。フローティングゲート３３０は、ゲート線ＸＧ１の下方にも延在して形成されている。これにより、フローティングゲート３３０がゲート線ＸＧ１と下層の基板３２０との間に介在し、柱状構造３２８Ａと３２８Ｂ間に単一の制御ゲート３３０が形成されることとなる。フローティングゲート３３０は、ゲート線ＸＧ１とフローティングゲート３３０との間に介在する第１誘電体層３４０によってゲート線ＸＧ１から電気的に絶縁されている。フローティングゲート３３０は、フローティングゲート３３０と第１柱状構造３２８Ａ及び第２柱状構造３２８Ｂとの間に介在する第２誘電体層３５０によって、第１柱状構造３２８Ａ及び第２柱状構造３２８Ｂからもそれぞれ電気的に絶縁されている。フローティングゲート３３０は、第１柱状構造３２８Ａと第２柱状構造との間に位置されている。後述するように、フローティングゲート３３０は、第２柱状構造よりも第１柱状構造に近接するように位置されている。従って、第２誘電体層３５０のうち、第１柱状構造にほぼ隣接する一部は、第２誘電体層のうち、第２柱状構造に隣接する前記一部に対応する部分よりもよりも薄い。なお、当業者であれば、第２誘電体層の前記薄い部分が第２柱状構造３２８Ｂに隣接して位置され、第２誘電体層の厚い部分が第１柱状構造３２８Ａに隣接して位置されてもよいことを認識するであろう。フローティングゲート３３０は、後述するように、製造プロセスにおいてアレイ２１０上に堆積された多結晶シリコン材料にて構成してもよい。第１誘電体層３４０と第２誘電体層３５０は、アレイ２１０の製造過程において成長あるいは堆積される二酸化シリコンにて構成してもよい。もちろん、同様の他の誘電体材料を使用してもよい。

第１柱状構造３２８Ａの第２ソース／ドレイン領域３２６Ａと第２柱状構造３２８Ｂの第２ソース／ドレイン領域３２６Ｂは、データ線ＹＤ１によって相互に結合されており、データ線ＹＤ１は、金属にて構成され、また、アレイ２１０の下層の幾何形状から電気的に絶縁された他の結合線で構成されている。従って、図８に示すアレイ２１０は、貫通性の結合を有する誘電体材料の層（図示せず）によって重ねられており、前記貫通性の結合は、データ線ＹＤ１と第１柱状構造３２８Ａ及び第２柱状構造３２８Ｂとを結合されるために、前記誘電体材料にエッチング形成されている。

図９は、図８の断面線９−９から見た、すなわち、図８に示されるｘ−方向について平行に見たメモリアレイ２１０の一部の断面図である。上述したように、フローティングゲート３３０は、第２誘電体層３５０の異なる厚みによって、第１柱状構造３２８Ａ及び第２柱状構造から分離されている。従って、第１柱状構造３２８Ａは、フローティングゲート３３０から第１間隔ｄ₁だけ離間し、第２柱状構造３２８Ｂは、フローティングゲート３３０から第２距離ｄ₂だけ離間している。ここで、第１間隔ｄ₁は第２間隔ｄ₂より短い。１つの実施の形態では、第２間隔ｄ₂は、第１間隔ｄ₁の約２倍の大きさを有する。他の実施の形態では、フローティングゲート３３０は、約０．１μｍの高さｄ₃を有し、第１柱状構造３２８Ａから約３３オングストロームの第１間隔ｄ₁だけ離間され、第２柱状構造３２８Ｂから約６６オングストロームの第２間隔ｄ₂だけ離間されている。

図１０は、図９に示すメモリアレイ２１０の一部の平面図である。特に、セル３００ＡＡは、ｙ−方向に約２Ｆだけ延在したピッチを有し、ｘ−方向に約２Ｆだけ延在したピッチを有する。ここで、Ｆは、リソグラフィによる最小加工寸法に関連する特性寸法である。従って、単一のデータビットに対応する論理状態は、約４Ｆ²内に有利にストアされる。これは、ＤＲＡＭメモリアレイにおいてよく見られる周知の折り返しアレイ構造８Ｆ²の加工寸法と比して引けを取らないものとなっている。

上述の実施の形態は、従来技術を超える有利なその他の点を有する。例えば、再び図９を参照して示すように、プログラム機能及び消去機能は、誘電体層３５０の一様に薄い部分によってフローティングゲート３３０から離間した第１柱状構造３２８Ａにおいて行われるため、読み出し処理における薄い酸化膜内への電荷の捕獲による第２柱状構造３２８Ｂへの影響は小さい。第２柱状構造３２８Ｂは、誘電体層３５０の一様に厚い部分に隣接した位置に配され、第１柱状構造とは反対の位置にある。

図１１〜図１６は、本発明の他の実施の形態に係るメモリアレイを製造する過程を示す一部の断面図である。最初に図１１に示すように、出発材料として、不純物がドープされてＰ^-型に導電化されたシリコンにて作製された基板２０が使用される。基板３２０上に第１ソース／ドレイン領域３２２が形成される。領域３２２は、所望のＮ⁺導電型となるように、イオン注入あるいは同様のプロセスによって基板３２０上に形成してもよい。あるいは、Ｎ⁺シリコンのエピタキシャル層を、基板３２０の表面に成長させるようにしてもよい。その後、Ｐ^-シリコンのエピタキシャル成長によって第１ソース／ドレイン領域３２２上に所望の厚みの分離層３２４が形成される。Ｎ⁺シリコンの他のエピタキシャル成長によって、第２ソース／ドレイン領域３２６が分離層３２４上に形成される。酸化シリコンにて構成されたパッド層４００が第２ソース／ドレイン領域３２６の露出された表面上に形成され、さらに、窒化シリコンにて構成されたパッド層４２０が積層される。

図１２に示すように、複数の第１トレンチ４４０と第２トレンチ４６０が図１１に示す構造内に形成される。第１トレンチ４４０と第２トレンチ４６０は、図１１に示す構造内において、ｙ−方向に対してほぼ直交する方向であって、且つ、互いに平行に形成される。第１トレンチ４４０と第２トレンチ４６０は、図１１に示す構造の下部のｐ^-基板層３２０まで突き通っている。第１トレンチ４４０と第２トレンチ４６０は、図１１に示す構造のフォトレジスト（図１２において図示せず）、すなわち、第１トレンチ４４０及び第２トレンチ４６０を形成すべき位置と一致する部分に露出面を有するエッチバリアが形成されたフォトレジストから露出する表面をパターニングすることよって形成するようにしてもよい。露出する表面部分の下層の基板材料は、プラズマエッチングやウェットエッチング等の公知技術によって取り除くことができる。

さらに、図１２に示すように、第１トレンチ４４０及び第２トレンチ４６０は、酸化処理を経て第１トレンチ４４０及び第２トレンチ内において成長された二酸化シリコン、あるいはその他の周知技術によって第１トレンチ４４０及び第２トレンチ内に堆積された二酸化シリコンでほぼ充填されている。図１３に示すように、第１トレンチ４４０と第２トレンチ４６０（図１２参照）間とは別の位置にフォトレジスト（図示せず）のエッチング停止層を形成し、ウェットあるいはプラズマエッチング方法によって、第１トレンチ４４０と第２トレンチ４６０間の材料を除去することによって、第１トレンチ４４０と第２トレンチ４６０間の材料が除去され、空洞５００が形成される。二酸化シリコン材料で構成された底部５１０が酸化処理又はその他の周知の堆積処理によって形成され、第２誘電体層３５０が形成される。

図１４に示すように、多結晶シリコン層５２０は、図１３に示す構造上に形成され、図１３に示す各空洞内の下部に向かって形成される。各種周知の方法によって、図１３に示す構造上に多結晶シリコン層５２０を堆積するようにしてもよい。その後、多結晶シリコン層５２０を露出させて酸化処理することによって、多結晶シリコン層５２０上に酸化層５３０を形成する。その後、各種周知の多結晶シリコンあるいは金属の堆積方法によって、酸化層５３０上に多結晶シリコンあるいは金属層５４０を形成する。

図１５は、互いにほぼ平行してｙ−方向に沿って形成された複数の溝５２０の形状を示す一部の平面図である。溝５２０は、図１４に示す構造への選択的なエッチングによって、多結晶シリコンあるいは金属の配線５３０と交差するように形成される。配線５３０は、図８〜図１０を参照しながら詳細に説明したように、ゲート線ＸＧ１，ＸＧ２・・・ＸＧＮを形作る。その後、多結晶シリコン層５２０、酸化層５３０及び多結晶シリコンあるいは金属層５４０は、図１６により詳細に示すように、上面５４０から除去される。層５２０、５３０及び５４０は化学機械的研磨によって除去される。

図１７に示すように、表面５５０上に表面酸化層５５０が堆積され、フォトレジスト（図示せず）を使用してパターニングされる。これは、エッチング停止層を形成し、表面酸化層５５０を貫通して第２ソース／ドレイン領域３２６に達する複数の突起５９０を形成するためである。その後、第２ソース／ドレイン領域３２６との電気的結合のために、金属層５７０が表面酸化層５５０上に堆積され、各突起５９０内の下部に向かって形成される。これにより、図８〜図１０を参照しながら詳細に説明したように、データ線ＹＤ１，ＹＤ２・・・ＹＤＮが形成される。

上述の内容からわかるように、本発明の特定の実施の形態を説明するためにこの明細書中に記述したが、各種の変形例を本発明の要旨から逸脱しない範囲で製造することができる。例えば、本発明の１つの実施の形態のコンセプトにおける特定の特徴を他の実施の形態に組み込むようにしてもよいことはもちろんである。つまり、本発明は、特許請求の範囲による場合を除き、上述した実施の形態の記述によって制限されるものではない。

図１は、従来例に係るフラッシュメモリセルを示す断面図である。 図２は、消去サイクルとプログラミングサイクルを多数回行った後のフラッシュメモリセルと初期段階のフラッシュメモリのドレイン／ソース電流を定性的に比較したグラフである。 図３は、サイクル数を増加させた際のドレイン／ソース電流の低下を定性的に示すグラフである。 図４は、サイクル数を増加させた際に、メモリセルのしきい値電圧ウィンドウが狭くなることを定性的に示すグラフである。 図５は、本発明の実施の形態に係るコンピュータシステム１００を示すブロック図である。 図６は、本発明の他の実施の形態に係るメモリ装置を示すブロック図である。 図７は、本発明の実施の形態に係るメモリセルアレイの一部を示す概略図である。 図８は、本発明の実施の形態に係るメモリセルアレイの一部を示す斜視図である。 図９は、本発明の実施の形態に係るメモリアレイの一部を示す断面図である。 図１０は、本発明の実施の形態に係るメモリアレイの一部を示す平面図である。 図１１は、本発明の他の実施の形態に係るメモリアレイの製造方法における１つのステップを示す一部断面図である。 図１２は、本発明の他の実施の形態に係るメモリアレイの製造方法における１つのステップを示す一部断面図である。 図１３は、本発明の他の実施の形態に係るメモリアレイの製造方法における１つのステップを示す一部断面図である。 図１４は、本発明の他の実施の形態に係るメモリアレイの製造方法における１つのステップを示す一部断面図である。 図１５は、本発明の他の実施の形態に係るメモリアレイの製造方法における１つのステップを示す一部平面図である。 図１６は、本発明の他の実施の形態に係るメモリアレイの製造方法における１つのステップを示す一部断面図である。 図１７は、本発明の他の実施の形態に係るメモリアレイの製造方法における１つのステップを示す一部断面図である。

Claims (26)

1. 中央処理装置（ＣＰＵ）と、
   前記プロセッサに接続された少なくとも１つのメモリ装置とを有するコンピュータシステムにおいて、
   前記メモリ装置は、複数の行と複数の列に沿って配列され、所望の論理状態をストアするための複数のメモリセルを有するアレイを具備し、
   前記各セルは、第１柱状構造と、該第１柱状構造から離間した第２柱状構造と、前記第１柱状構造と前記第２柱状構造との間に設置され、且つ、前記第１柱状構造及び前記第２柱状構造から離間したフローティングゲート構造とを有し、
   前記フローティングゲートは、前記第１柱状構造及び前記第２柱状構造から選択されたいずれか１つに近接して配されていることを特徴とするコンピュータシステム。
2. 請求項１記載のコンピュータシステムにおいて、
   前記メモリ装置は、さらに、前記フローティングゲート構造内に配置され、且つ、前記フローティングゲート構造から電気的に絶縁されたゲート線と、前記第１柱状構造及び前記第２柱状構造と結合した第１ソース／ドレイン領域及び第２ソース／ドレイン領域とを有することを特徴とするコンピュータシステム。
3. 請求項２記載のコンピュータシステムにおいて、
   前記第１ソース／ドレイン領域及び前記第２ソース／ドレイン領域は、第１導電型の半導体材料にて構成されていることを特徴とするコンピュータシステム。
4. 請求項３記載のコンピュータシステムにおいて、
   さらに、前記第１ソース／ドレイン領域と前記第２ソース／ドレイン領域間に介在する第２導電型の半導体材料による分離層を有することを特徴とするコンピュータシステム。
5. 請求項３記載のコンピュータシステムにおいて、
   前記第１ソース／ドレイン領域及び前記第２ソース／ドレイン領域はシリコンにて構成され、前記第１導電型はＮ⁺導電型であることを特徴とするコンピュータシステム。
6. 請求項４記載のコンピュータシステムにおいて、
   前記分離層はシリコンにて構成され、前記第２導電型はＰ^-導電型であることを特徴とするコンピュータシステム。
7. 請求項２記載のコンピュータシステムにおいて、
   前記メモリ装置は、さらに、前記第１ソース／ドレイン領域、前記第２ソース／ドレイン領域及び前記ゲート線に接続されたデコーダを有するとを特徴とするコンピュータシステム。
8. 請求項７記載のコンピュータシステムにおいて、
   さらに、前記デコーダに接続されたアドレスバッファを有することを特徴とするコンピュータシステム。
9. 請求項１記載のコンピュータシステムにおいて、
   さらに、前記ＣＰＵと少なくとも１つのメモリ装置とを接続するアドレスバス、データバス及び制御バスを有することを特徴とするコンピュータシステム。
10. 請求項９記載のコンピュータシステムにおいて、
    さらに、前記アドレスバス、前記データバス及び制御バスに接続されたシステムコントローラを有することを特徴とするコンピュータシステム。
11. 請求項１０記載のコンピュータシステムにおいて、
    さらに、キーボード、マウス、表示装置及びモデムの少なくとも１つが入出力モジュールに接続されていることを特徴とするコンピュータシステム。
12. 請求項９記載のコンピュータシステムにおいて、
    さらに、外部の大容量補助記憶装置を有することを特徴とするコンピュータシステム。
13. 所望の論理状態をストアするための複数のメモリセルを有するアレイを具備した半導体メモリ装置において、
    前記セルは、隣接する第１及び第２の電界効果トランジスタ（ＦＥＴ）を有し、各トランジスタは、それぞれソース／ドレイン領域と共通のフローティングゲート構造とを有し、該共通のフローティングゲート構造は、前記第１ＦＥＴのソース／ドレイン領域から第１間隔だけ離間し、前記第２ＦＥＴのソース／ドレイン領域から第２間隔だけ離間していることを特徴とする半導体メモリ装置。
14. 請求項１３記載の半導体メモリ装置において、
    前記ソース／ドレイン領域のそれぞれは、さらに、下層の基板から上方に向かって延びる柱状構造内に形成された第１ソース／ドレイン領域と第２ソース／ドレイン領域と、前記第１ソース／ドレイン領域と前記第２ソース／ドレイン領域間に介在された分離層とを有することを特徴とする半導体メモリ装置。
15. 請求項１４記載の半導体メモリ装置において、
    前記第１ソース／ドレイン領域及び前記第２ソース／ドレイン領域は、Ｎ⁺導電型の半導体材料で構成され、さらに、分離層は、Ｐ^-導電型の半導体材料で構成されていることを特徴とする半導体メモリ装置。
16. 請求項１３記載の半導体メモリ装置において、
    前記共通のフローティングゲート構造は、多結晶シリコンにて構成されていることを特徴とする半導体メモリ装置。
17. 請求項１３記載の半導体メモリ装置において、
    前記第２間隔は、前記第１間隔のほぼ２倍であることを特徴とする半導体メモリ装置。
18. 請求項１３記載の半導体メモリ装置において、
    前記第１間隔は、ほぼ３０オングストロームであることを特徴とする半導体メモリ装置。
19. 請求項１３記載の半導体メモリ装置において、
    前記アレイは、さらに、第１の方向に延び、前記第１ＦＥＴ及び前記第２ＦＥＴの前記第２ソース／ドレイン領域に結合されるドレイン線を有し、前記第１ＦＥＴ及び前記第２ＦＥＴの前記第１ソース／ドレイン領域は、前記第１の方向とほぼ直交する第２の方向に沿って延在していることを特徴とする半導体メモリ装置。
20. 請求項１９記載の半導体メモリ装置において、
    前記アレイは、さらに、前記第２の方向に延びるゲート線を有することを特徴とする半導体メモリ装置。
21. 請求項２０記載の半導体メモリ装置において、
    前記ドレイン線、前記第１ソース／ドレイン領域及び前記ゲート線にそれぞれ接続されるデコーダを有することを特徴とする半導体メモリ装置。
22. 相互に接続された複数のメモリセルを有するメモリ装置の製造方法において、
    前記各セルの形成過程は、
    基板上に第１柱状構造を配すること、
    前記基板上に前記第１柱状構造から離間した第２柱状構造を配すること、
    前記第１柱状構造と前記第２柱状構造間にゲート構造を形成すること、
    前記第１柱状構造と前記ゲート構造との間で、且つ、前記第２柱状構造と前記ゲート構造との間にフローティングゲートを挿入することを含み、
    前記フローティングゲート構造は、前記第１柱状構造及び前記第２柱状構造から選択されたいずれか１つに近接して配されていることを特徴とするメモリ装置の製造方法。
23. 請求項２２記載の方法において、
    前記基板上に前記第１柱状構造及び前記第２柱状構造を配することは、さらに、第１導電型を有するようにドープされたシリコン基板上に前記第１柱状構造及び前記第２柱状構造を配することを含むことを特徴とする方法。
24. 請求項２３記載の方法において、
    第１導電型を有するようにドープされたシリコン基板上に前記第１柱状構造及び前記第２柱状構造を配することは、Ｐ導電型を有するように前記基板にドープすることを含むことを特徴とする方法。
25. 請求項２２記載の方法において、
    前記基板上に前記第１柱状構造及び前記第２柱状構造を配することは、さらに、
    前記基板上に第１導電型の第１ソース／ドレイン領域を形成すること、
    前記第１ソース／ドレイン領域に近接して、第１導電型の第２ソース／ドレイン領域を形成すること、
    前記第１ソース／ドレイン領域と前記第２ソース／ドレイン領域間に分離層を挿入することを含むことを特徴とする方法。
26. 請求項２５記載の方法において、
    第１導電型の前記第１ソース／ドレイン領域を形成することは、Ｎ⁺導電型のソース／ドレイン領域を形成することを含むことを特徴とする方法。

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