JP2014517535A - 半導体記憶装置を提供するための技法 - Google Patents

半導体記憶装置を提供するための技法 Download PDF

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Abstract

半導体記憶装置を提供するための技法が開示される。１つの特定の実施形態では、技法は、行および列のアレイで配列される複数のメモリセルを含む半導体記憶装置として実現されてよい。各メモリセルは、ソース線に結合される第１の領域、ビット線に結合される第２の領域、およびトンネリング絶縁層を介して少なくとも１本のワード線に容量結合され、第１の領域と第２の領域との間に配置される本体領域を含んでよい。
【選択図】図１

Description

本開示は、概して半導体記憶装置に関し、さらに詳細には、半導体記憶装置を提供するための技法に関する。
半導体業界は、半導体記憶装置の密度および／または複雑度の上昇を可能にした技術的な進展を経験してきた。また、技術的な進展は、各種の半導体記憶素子の電力消費の減少およびパッケージサイズの縮小も可能にした。性能を改善し、漏れ電流を削減し、全体的なスケーリングを強化する技法、材料、および装置を使用して高度な半導体記憶装置を利用する、および／または製作する継続的な傾向がある。シリコンオンインシュレータ（ＳＯＩ）およびバルク基板は、係る半導体記憶装置を製作するために使用し得る材料の例である。係る半導体記憶装置は、たとえば、部分空乏化（ＰＤ）デバイス、完全空乏化（ＦＤ）デバイス、マルチゲートデバイス（たとえば、ダブル、トリプルゲート、および周辺ゲート）、およびＦｉｎ−ＦＥＴデバイスを含んでよい。
半導体記憶装置は、電荷が蓄えられる電気的に浮遊したゲート領域のあるメモリトランジスタを有するメモリセルを含んでよい。余分な多数電荷キャリアが電気的に浮遊した本体領域に蓄えられるとき、メモリセルは論理高（たとえば、バイナリ「１」データ状態）を記憶してよい。電気フローティングゲート領域が多数電荷キャリアを奪われるとき、メモリセルは論理低（たとえば、バイナリ「０」データ状態）を記憶してよい。また、半導体記憶装置は、（たとえば、本体隔離を有効にする）シリコンオンインシュレータ（ＳＯＩ）基板またはバルク基板上に製作されてよい。たとえば、半導体記憶装置は、三次元（３−Ｄ）素子（たとえば、マルチゲートデバイス、Ｆｉｎ−ＦＥＴデバイス、および垂直ピラーデバイス）として製作されてよい。
１つの従来の技法では、半導体記憶装置のメモリセルは、多くの問題を伴って製造されることがある。たとえば、従来の半導体記憶装置は、短チャネル効果（ＳＣＥ）の影響を受けることがあるチャネル長を有することがある。また、従来の半導体記憶装置は、隣り合ったメモリセルのフローティングゲート間で干渉を経験することがある。さらに、従来の半導体記憶装置は、メモリセル雑音および変動に起因する、メモリセルに蓄えられる電荷キャリアの漏れを経験することがある。
上記を考慮して、半導体記憶装置を提供するための従来の技法にまつわる重大な問題および欠点がある場合があることが理解され得る。
本開示のより完全な理解を促進するために、ここで、類似する要素が類似する数字で参照される添付図面を参照する。これらの図面は、本開示を制限するとして解釈されるべきではなく、例示的であることだけを目的とする。
本開示の実施形態に係るメモリセルアレイ、データ書込みおよび検知回路、ならびにメモリセル選択および制御回路を含む半導体記憶装置のブロック図である。 本開示の実施形態に従って図１に示されるメモリセルアレイの少なくとも一部の上面図である。 本開示の実施形態に従って図２に示されるメモリセルアレイの少なくとも一部の断面図である。 本開示の実施形態に係る複数のメモリセルを有するメモリセルアレイの少なくとも一部の概略図である。 本開示の実施形態に従って図２から図４に示されるメモリセルで書込み動作および読取り動作を実行するための多様な方法の電位レベルを示す図である。 本開示の代替実施形態に従って図１に示されるメモリセルアレイの少なくとも一部の上面図である。 本開示の実施形態に従って図６に示されるメモリセルアレイの少なくとも一部の断面図である。 本開示の代替実施形態に係る複数のメモリセルを有するメモリセルアレイの少なくとも一部の概略図である。 本開示の実施形態に従って図６から図８に示されるメモリセルで書込み動作および読取り動作を実行するための多様な方法の電位レベルを示す図である。
図１を参照すると、本開示の実施形態に係るメモリセルアレイ２０、データ書込みおよび検知回路３６、ならびにメモリセル選択および制御回路３８を含む半導体記憶装置１０のブロック図が示されている。メモリセルアレイ２０は、それぞれがワード線（ＷＬ）２８を介してメモリセル選択および制御回路３８に、ならびにビット線（ＣＮ）３０およびソース線（ＥＮ）３２を介してデータ書込みおよび検知回路３６に結合される、複数のメモリセル１２を含むことがある。ビット線（ＣＮ）３０およびソース線（ＥＮ）３２が、２つの信号線を区別するために使用される名称であり、それらが交互に使用され得ることが理解されてよい。
データ書込みおよび検知回路３６は、選択されたメモリセル１２からデータを読み取り、選択されたメモリセル１２にデータを書き込んでよい。特定の実施形態では、データ書込みおよび検知回路３６は、複数のデータセンス増幅器回路を含むことがある。各データセンス増幅器回路は、少なくとも１本のビット線（ＣＮ）３０および電流基準信号または電圧基準信号を受信してよい。たとえば、各データセンス増幅器回路は、メモリセル１２に記憶されているデータ状態を検知するための交差結合型センス増幅器であってよい。データ書込みおよび検知回路３６は、少なくとも１本のビット線（ＣＮ）３０へのデータセンス増幅器回路に結合してよい少なくとも１つのマルチプレクサを含んでよい。特定の実施形態では、マルチプレクサは、複数のビット線（ＣＮ）３０をデータセンス増幅器回路に結合してよい。
各データセンス増幅器回路は、電圧検知および／または電流検知の回路および／または技法を利用してよい。特定の実施形態では、各データセンス増幅器回路は、電流検知回路および／または電流検知技法を利用してよい。たとえば、電流センス増幅器は、選択されたメモリセル１２からの電流を、基準電流（たとえば、１つまたは複数の基準セルの電流）に比較してよい。その比較から、選択されたメモリセル１２が論理高（たとえば、バイナリ「１」データ状態）を記憶しているのか、それとも論理低（たとえば、バイナリ「０」データ状態）を記憶しているのかが決定され得る。（メモリセル１２に記憶されているデータ状態を検知するために、電圧検知技法または電流検知技法を使用する、１つまたは複数のセンス増幅器を含む）各種のまたは多様な形式のデータ書込みおよび検知回路３６が、メモリセル１２に記憶されているデータを読み取るために利用されてよいことが、当業者によって理解されてよい。
メモリセル選択および制御回路３８は、１本または複数のワード線（ＷＬ）２８で制御信号を印加することによって、１つまたは複数の所定のメモリセル１２を選択して、および／または１つまたは複数の所定のメモリセル１２を有効にして、メモリセル１２からデータを読み取ることを促進してよい。メモリセル選択および制御回路３８は、たとえば行アドレス信号等のアドレス信号から係る制御信号を生成してよい。さらに、メモリセル選択および制御回路３８は、ワード線デコーダおよび／またはワード線ドライバを含んでよい。たとえば、メモリセル選択および制御回路３８は、１つまたは複数の所定のメモリセル１２を選択する、および／または１つまたは複数の所定のメモリセル１２を有効にするために、１つまたは複数の異なる制御技法／選択技法（およびその回路）を含んでよい。特に、すべての係る制御技法／選択技法、およびその回路は、現在既知であるのか、それとも後に開発されるのかに関わりなく、本開示の範囲に入ることを目的としている。
特定の実施形態では、半導体記憶装置１０は、それによってメモリセル１２の行のすべてのメモリセル１２が、最初に「クリア」または論理低（たとえば、バイナリ「０」データ状態）を実行することによって所定のデータ状態に書き込まれ得るツーステップ書込み動作を実施してよく、それによってメモリセル１２の行のメモリセル１２のすべてが論理低（たとえば、バイナリ「０」データ状態）に書き込まれる。その後、メモリセル１２の行の選択されたメモリセル１２が、所定のデータ状態（たとえば、論理高（バイナリ「１」データ状態））に選択的に書き込まれてよい。また、半導体記憶装置１０は、それによってメモリセル１２の行の選択されたメモリセル１２が、最初に「クリア」動作を実施しなくても論理高（たとえば、バイナリ「１」データ状態）または論理低（たとえば、バイナリ「０」データ状態）のどちらかに選択的に書き込まれてよいワンステップ書込み動作を実施してもよい。半導体記憶装置１０は、本明細書に説明される例示的な書込み技法、準備技法、保持技法、リフレッシュ技法、および／または読取り技法のいずれかを利用してよい。
メモリセル１２は、Ｎ型トランジスタ、Ｐ型トランジスタ、および／または両方の型のトランジスタを含んでよい。メモリセルアレイ２０（たとえば、ラインドライバ（本明細書で不図示）だけではなく、センス増幅器またはコンパレータ、行アドレスデコーダおよび列アドレスデコーダ）にとって周囲となる回路も、Ｐ型トランジスタおよび／またはＮ型トランジスタを含んでよい。メモリセルアレイ２０のメモリセル１２にＰ型トランジスタが利用されているのか、それともＮ型トランジスタが利用されているのかに関わりなく、メモリセル１２から読み取るための適切な電位（たとえば、正の電位または負の電位）が、本明細書にさらに説明される。
図２を参照すると、本開示の実施形態に従って図１に示されるメモリセルアレイ２０の少なくとも一部の上面図が示されている。上面図に示されているように、メモリセルアレイ２０は、複数のワード線２８（ＷＬ）、複数のビット線（ＣＮ）３０、および／またはソース線プレート（ＥＮ）３２を含む行および列のマトリックスで配列される複数のメモリセル１２を含んでよい。各ビット線（ＣＮ）３０は、メモリセルアレイ２０の第１の平面に沿って第１の向きで伸長してよい。ソース線プレート（ＥＮ）３２は、メモリセルアレイ２０の第２の平面に沿って、第１の向きおよび第２の向きで伸長してよい。各ワード線（ＷＬ）２８は、メモリセルアレイ２０の第３の平面に沿って第２の向きで伸長してよい。メモリセルアレイ２０の第１の平面、第２の平面、および第３の平面は、互いに平行な異なる平面で配列されてよい。
複数のワード線（ＷＬ）２８は、ポリサイド材（たとえば、金属材料とシリコン材料の組合せ）、金属材料、および／またはポリサイド材と金属材料の組合せから形成されてよい。特定の実施形態では、ワード線（ＷＬ）２８は、メモリセル選択および制御回路３８の電位源／電流源をメモリセル１２に容量結合してよい。ワード線（ＷＬ）２８は、複数の層から形成されてよい。ワード線（ＷＬ）２８の各層は、多様な厚さを有する異なる材料から形成されてよい。特定の実施形態では、ワード線（ＷＬ）２８の第１の層（ｆ）は、約１０ｎｍの厚さを有するシリコン材料から形成されてよい。ワード線（ＷＬ）２８の第２の層（ｇ）は、約１０ｎｍの厚さを有する金属材料から形成されてよい。特定の実施形態では、第１のワード線（ＷＬ１）２８が、メモリセル１２で書込み論理低（たとえば、バイナリ「０」データ状態）動作を実施してよい。一方、第２のワード線（ＷＬ２）２８が書込み論理高（たとえば、バイナリ「１」データ状態）動作を実施してよい。特定の実施形態では、第１のワード線（ＷＬ１）２８および第２のワード線（ＷＬ２）２８は、約２５ｎｍで互いから離間されてよい。
複数のワード線（ＷＬ）２８は、トンネリング絶縁層２０２を介して複数のメモリセル１２に電気的に容量結合されてよい。トンネリング絶縁層２０２は、複数の絶縁層または誘電層を含んでよい。特定の実施形態では、トンネリング絶縁層２０２は、熱酸化物層２０２（ａ）、窒化物層２０２（ｂ）、酸化物層２０２（ｃ）、電荷トラップ窒化物層２０２（ｄ）（たとえば、窒化ケイ素）、および／または遮断酸化物層２０２（ｅ）を含んでよい。トンネリング絶縁層２０２の複数の絶縁層または誘電層は、多様な厚さから構成されてよい。特定の実施形態では、熱酸化物層２０２（ａ）は約１．５ｎｍの厚さを有してよく、窒化物層２０２（ｂ）は約２ｎｍの厚さを有してよく、酸化物層２０２（ｃ）は約２．５ｎｍの厚さを有してよく、電荷トラップ窒化物層２０２（ｄ）（たとえば、窒化ケイ素）は約５ｎｍの厚さを有してよく、および／または遮断酸化物層２０２（ｅ）は約５ｎｍの厚さを有してよい。
メモリセル１２は、半導体記憶装置１０のメモリセル１２のスケーリングを最大にするように構成されてよい。特定の実施形態では、メモリセル１２は、約４０ｎｍの（たとえば、ビット線（ＣＮ）３０の方向に沿った）幅（ｉ）を有するように構成されてよい。メモリセル１２の幅（ｉ）は、フローティングゲート間の干渉および逆転層干渉によって制限されることがある。（たとえば、ワード線（ＷＬ）２８の方向に沿った）メモリセル１２の隣接行間のスペーシング（Ｋ）は約Ｆ ｎｍであってよく、Ｆは最小可能間隔であってよい。メモリセル１２は、約Ｆ ｎｍの（たとえば、ワード線（ＷＬ）２８の方向に沿った）幅（ｊ）を有するように構成されてよく、Ｆは最小可能間隔であってよい。
図３を参照すると、本開示の実施形態に従って図２に示されるようにメモリセルアレイ２０の少なくとも一部の断面図が示されている。図３は、線Ａ−Ａに沿ったメモリセルアレイ２０の少なくとも一部の断面図、および線Ｂ−Ｂに沿ったメモリセルアレイ２０の少なくとも一部の断面図を示す。メモリセルアレイ２０のメモリセル１２は、多様な領域を有する垂直構成で実装されてよい。たとえば、メモリセル１２は、ソース領域３２０、本体領域３２２、およびドレイン領域３２４を含んでよい。ソース領域３２０、本体領域３２２、および／またはドレイン領域３２４は、連続隣接関係で配置されよく、Ｐ基板１３０によって画定される平面から垂直に延在してよい。メモリセル１２のソース領域３２０は、ソース線（ＥＮ）３２に結合されてよい。本体領域３２２は、電荷を蓄積する／蓄えるように構成されるメモリセル１２の電気的に浮遊した本体領域であってよく、複数のワード線（ＷＬ）２８から離間され、トンネリング絶縁層２０２を介して複数のワード線（ＷＬ）２８に容量結合されてよい。メモリセル１２のドレイン領域３２４は、ビット線（ＣＮ）３０に結合されてよい。
メモリセル１２のソース領域３２０は、対応するソース線（ＥＮ）３２に結合されてよい。特定の実施形態では、ソース領域３２０は、ドナー不純物を含む半導体材料（たとえば、シリコン）から形成されてよい。たとえば、ソース領域３２０は、リン不純物またはヒ素不純物が添加されたシリコン材料から形成されてよい。特定の実施形態では、ソース領域３２０は、約１０２０原子／ｃｍ３以上の濃度を有するリンまたはヒ素が添加されたシリコン材料から形成されてよい。ソース領域３２０は、Ｐ基板１３０の上方に構成される連続平面領域を有するプレートを含んでよい。また、ソース領域３２０は、プレートの連続平面領域に形成される複数の突出部も含んでよい。ソース領域３２０の複数の突出部は、メモリセルアレイ２０の列方向および／または行方向で向けられてよい。ソース領域３２０の複数の突出部は、メモリセル１２の基部を形成してよい。
特定の実施形態では、ソース線（ＥＮ）３２は、ソース領域３２０の連続平面領域を有するプレートとして構成されてよい。特定の実施形態では、ソース線（ＥＮ）３２は、Ｎ＋ドープシリコン層から形成されてよい。別の実施形態では、ソース線（ＥＮ）３２は、金属材料から形成されてよい。他の実施形態では、ソース線（ＥＮ）３２は、ポリサイド材料（たとえば、金属材料とシリコン材料の組合せ）から形成されてよい。ソース線（ＥＮ）３２は、メモリセルアレイ２０のメモリセル１２に所定の電位を結合してよい。たとえば、ソース線（ＥＮ）３２は、複数のメモリセル１２（たとえば、メモリセルアレイ２０の列または行）に結合されてよい。
メモリセル１２の本体領域３２２は、トンネリング絶縁層２０２を介して対応するワード線（ＷＬ）２８に容量結合されてよい。特定の実施形態では、本体領域３２２は、アクセプタ不純物を含む半導体材料（たとえば、シリコン）から形成されてよい。本体領域３２２は、ホウ素不純物が添加されたシリコン材料から形成されてよい。特定の実施形態では、本体領域３２２は、１０１５原子／ｃｍ３の濃度を有するアクセプタ不純物を含むシリコン材料から形成されてよい。特定の実施形態では、本体領域３２２は、第１のフローティングゲート領域１４ａおよび第２のフローティングゲート領域１４ｂを含んでよい。第１のフローティングゲート領域１４ａおよび第２のフローティングゲート領域１４ｂは、データ状態（たとえば、論理低（たとえば、バイナリ「０」データ状態）および／または論理高（たとえば、論理高（たとえば、バイナリ「１」データ状態））を表すために、電荷キャリアを蓄積してよい／蓄えてよい。第１のフローティングゲート領域１４ａおよび第２のフローティングゲート領域１４ｂは、離間され、複数のワード線（ＷＬ）２８に容量結合されてよい。
ワード線（ＷＬ）２８は、容量結合されてよい本体領域３２２。ワード線（ＷＬ）２８は、メモリセルアレイ２０の行方向で向けられ、複数のメモリセル１２に結合されてよい。ワード線（ＷＬ）２８は、メモリセル１２（たとえば、メモリセルアレイ２０の行方向に位置するメモリセル１２）の側面に配列されてよい。たとえば、ワード線（ＷＬ）２８は、メモリセル１２の少なくとも２つの側面部分に配列されてよい。第１のワード線（ＷＬ１）２８は、メモリセル１２の第１の側面部分に配列されてよく、第２のワード線（ＷＬ２）２８はメモリセル１２の第２の側面部分に配列されてよい。第１の側面部分および第２の側面部分は、メモリセル１２の対向する側面部分であってよい。
メモリセル１２のドレイン領域３２４は、対応するビット線（ＣＮ）３０に結合されてよい。特定の実施形態では、メモリセル１２のドレイン領域３２４は、ドナー不純物を含む半導体材料（たとえば、シリコン）から形成されてよい。たとえば、ドレイン領域３２４は、リン不純物またはヒ素不純物が添加されたシリコン材料から形成されてよい。特定の実施形態では、ドレイン領域３２４は、約１０２０原子／ｃｍ３以上の濃度を有するリンまたはヒ素が添加されたシリコン材料から形成されてよい。
ビット線（ＣＮ）３０は、メモリセル１２のドレイン領域３２４に結合されてよい。ビット線（ＣＮ）３０は、金属材料から形成されてよい。別の実施形態では、ビット線（ＣＮ）３０は、ポリサイド材料（たとえば、金属材料とシリコン材料の組合せ）から形成されてよい。他の実施形態では、ビット線（ＣＮ）３０は、Ｎ＋ドープシリコン層から形成されてよい。たとえば、ビット線（ＣＮ）３０は、複数のメモリセル１２に結合されてよい。ビット線（ＣＮ）３０は、ドレイン領域３２４の上方に構成されてよい。
ビット線（ＣＮ）３０は、複数のビット線接点３２６を介して複数のメモリセル１２（たとえば、メモリセルの列）に接続されてよい。たとえば、各ビット線接点３２６は、メモリセルアレイ２０の列方向に沿ったメモリセル１２に対応してよい。各ビット線接点３２６は、ビット線（ＣＮ）３０からの電位をメモリセル１２のドレイン領域３２４に結合するために、金属層またはポリシリコン層から形成されてよい。たとえば、ビット線接点３２６は、タングステン、チタン、窒化チタン、ポリシリコン、またはその組合せから形成されてよい。ビット線接点３２６は、ビット線（ＣＮ）３０からメモリセル１２のドレイン領域３２４に伸長する高さを有してよい。
特定の実施形態では、Ｐ型基板１３０は、アクセプタ不純物を含む半導体材料（たとえば、シリコン）から作られてよく、メモリセルアレイ２０の基部を形成してよい。たとえば、Ｐ型基板１３０は、ホウ素不純物を含む半導体材料から作られてよい。特定の実施形態では、Ｐ型基板１３０は、約１０１５原子／ｃｍ３の濃度を有するホウ素不純物を含むシリコンから作られてよい。代替実施形態では、複数のＰ基板１３０が、メモリセルアレイ２０の基部を形成してよい、または単一のＰ基板１３０が、メモリセルアレイ２０の基部を形成してよい。また、Ｐ基板１３０は、Ｐウェル基板の形で作られてもよい。
図４を参照すると、本開示の実施形態に係る複数のメモリセル１２を有するメモリセルアレイ２０の少なくとも一部の概略図が示されている。メモリセル１２は、対応する複数のワード線（ＷＬ）２８、対応するビット線（ＣＮ）３０、および／または対応するソース線（ＥＮ）３２に結合されてよい。複数のワード線（ＷＬ）２８は、トンネリング絶縁層２０２を介してメモリセル１２に容量結合される第１のワード線（ＷＬ＜０＞）および第２のワード線（ＷＬ＜１＞）を含んでよい。メモリセル１２のそれぞれは、互いに結合される第１のフローティングゲート領域１４ａおよび第２のフローティングゲート領域１４ｂを含んでよい。第１のフローティングゲート領域１４ａおよび第２のフローティングゲート領域１４ｂは、メモリセル１２の本体領域３２２の異なる領域であってよい。特定の実施形態では、第１のフローティングゲート領域１４ａは、トンネリング絶縁層２０２を介して第１のワード線（ＷＬ１＜０＞）に容量結合されてよい。第２のフローティングゲート領域１４ｂは、トンネリング絶縁層２０２を介して第２のワード線（ＷＬ１＜１＞）に容量結合されてよい。
データは、選択されたワード線（ＷＬ）２８、選択されたビット線（ＣＮ）３０、および／または選択されたソース線（ＥＮ）３２に適切な制御信号を印加することによって選択されたメモリセル１２に書き込まれてよい、または選択されたメモリセル１２から読み取られてよい。たとえば、データ状態（たとえば、論理低（たとえば、バイナリ「０」データ状態）および／または論理高（たとえば、バイナリ「１」データ状態））は、第１のフローティングゲート領域１４ａおよび第２のフローティングゲート領域１４ｂに書き込まれてよい。同じデータ状態または異なったデータ状態が、第１のフローティングゲート領域１４ａおよび第２のフローティングゲート領域１４ｂに同時に書き込まれてよい。同じデータ状態または異なったデータ状態は、第１のフローティングゲート領域１４ａおよび第２のフローティングゲート領域１４ｂに連続して書き込まれてよい。また、データ状態は、第１のフローティングゲート領域１４ａおよび第２のフローティングゲート領域１４ｂから同時にまたは連続して読み取られてもよい。
特定の実施形態では、１本または複数のそれぞれのビット線（ＣＮ）３０が、データ書込みおよび検知回路３６の１つまたは複数のデータセンス増幅器に結合されてよい。たとば、１つまたは複数の制御信号が、選択された複数のワード線（ＷＬ）２８、選択されたビット線（ＣＮ）３０、および／または選択されたソース線（ＥＮ）３２を介して１つまたは複数の選択されたメモリセル１２に印加されてよい。電圧および／または電流は、１つまたは複数の選択されたメモリセル１２の第１のフローティングゲート領域１４ａおよび／または第２のフローティングゲート領域１４ｂによって生成され、対応するビット線（ＣＮ）３０を介してデータ書込みおよび検知回路３６に出力されてよい。また、データ状態は、１本以上の対応する複数のワード線（ＷＬ）２８、１本または複数の対応するビット線（ＣＮ）３０、および／または１本または複数の対応するソース線（ＥＮ）３２を介して１つまたは複数の制御信号を印加することによって１つまたは複数の選択されたメモリセル１２の第１のフローティングゲート領域１４ａおよび／または第２のフローティングゲート領域１４ｂに書き込まれてよい。対応する第１のワード線（ＷＬ＜０＞）２８を介して印加される１つまたは複数の制御信号は、メモリセル１２に所望のデータ状態を書き込むためにメモリセル１２の第１のフローティングゲート領域１４ａを制御してよい。対応する第２のワード線（ＷＬ＜１＞）２８を介して印加される１つまたは複数の制御信号は、メモリセル１２に所望のデータ状態を書き込むためにメモリセル１２の第２のフローティングゲート領域１４ｂを制御してよい。データ状態が、ビット線（ＣＮ）３０を介して、メモリセル１２から読み取られるおよび／またはメモリセル１２に書き込まれる場合には、ビット線（ＣＮ）３０は、データ書込みおよび検知回路３６のデータセンス増幅器に結合されてよい。一方、ソース線（ＥＮ）３２は、データ書込みおよび検知回路３６の電圧源／電流源（たとえば、電圧ドライバ／電流ドライバ）を介して別々に制御されてよい。特定の実施形態では、データ書込みおよび検知回路３６のデータセンス増幅器、ならびにデータ書込みおよび検知回路３６の電圧源／電流源は、メモリセルアレイ２０の対向する側面に構成されてよい。
図５を参照すると、本開示の実施形態に従って図２から図４に示されるように、メモリセル１２で書込み動作および読取り動作を実行するための多様な方法の電位レベルが示されている。書込み動作は、書込み論理低（たとえば、バイナリ「０」データ状態）動作、および書込み論理高（たとえば、バイナリ「１」データ状態）動作を含んでよい。特定の実施形態では、書込み論理低（たとえば、バイナリ「０」データ状態）動作を実行する多様な方法は、消去順方向ノードトンネリング書込み動作および／または消去ホットホール書込み動作を含んでよい。別の実施形態では、書込み論理高（たとえば、バイナリ「１」データ状態）動作を実行する多様な方法は、プログラム順方向ノードトンネリング書込み動作および／またはプログラムホットエレクトロン書込み動作を含んでよい。
消去順方向ノードトンネリング書込み動作は、メモリセル１２に蓄えられている電荷キャリア（たとえば、電子）を空乏化することによって書込み論理低（たとえば、バイナリ「０」データ状態）動作を実行してよい。消去順方向ノードトンネリング書込み動作の間、Ｐ基板１３０は、電気的アース（たとえば、０Ｖ）に結合されてよい。複数のビット線（ＣＮ）３０は電位源および／または電流源から減結合されてよく、電気的にオープンまたは電気的に浮遊であってよい。負の電位は、ソース領域３２０に印加されてよい。ソース領域３２０に印加された負の電位は、ソース領域３２０とＰ基板１３０との間のジャンクションに順方向バイアスをかけてよい。特定の実施形態では、ソース領域３２０に印加された負の電位は、−１．０Ｖであってよい。ソース領域３２０とＰ基板１３０との間のジャンクションに順方向バイアスをかけるのと同時に、または順方向バイアスをかけた後に、負の電位は、（たとえば、本体領域３２２のフローティングゲート領域１４ａおよび１４ｂに容量結合されてよい）複数のワード線（ＷＬ）２８に印加されてよい。複数のワード線（ＷＬ）２８に印加された負の電位は、ソース領域３２０とＰ基板１３０との間で順方向バイアスをかけられたジャンクションを介して電荷トラップ領域２０２（ｄ）に蓄積した／蓄えた可能性がある電子をトンネルしてよい。電荷トラップ領域２０２（ｄ）に蓄積した／蓄えた可能性がある電子を送り出すことによって、論理低（たとえば、バイナリ「０」データ状態）がメモリセル１２に書き込まれてよい。
消去ホットホール書込み動作は、メモリセル１２に蓄積した／蓄えた可能性がある多数電荷キャリア（たとえば、電子）を補償するために少数電荷キャリア（たとえば、ホール）を蓄積する／蓄えることによって書込み論理低（たとえば、バイナリ「０」データ状態）動作を実行してよい。消去ホットホール動作の間、Ｐ基板１３０およびソース領域３２０は、電気的アース（たとえば、０Ｖ）に結合されてよい。したがって、Ｐ基板１３０とソース領域３２０との間のジャンクションは、逆バイアスをかけられたまま、または弱く順方向バイアスをかけられたままであってよい（たとえば、逆バイアス電圧より大きいおよび順方向バイアス閾値電位未満）。正の電位は、ビット線（ＣＮ）３０を介してドレイン領域３２４に印加されてよい。特定の実施形態では、ドレイン領域３２４に印加される正の電位は、５．０Ｖであってよい。また、負の電位が、（たとえば、トンネリング絶縁層２０２を介して本体領域３２２に容量結合される）複数のワード線（ＷＬ）２８に印加されてよい。特定の実施形態では、（たとえば、トンネリング絶縁層２０２を介して本体領域３２２に容量結合されてよい）複数のワード線（ＷＬ）２８に印加される負の電位は、−１１．０Ｖであってよい。
ドレイン領域３２４に印加される正の電位および複数のワード線（ＷＬ）２８に印加される負の電位は、ドレイン領域３２４と本体領域３２２との間の帯間トンネリング（ゲート誘導ドレイン漏れ「ＧＩＤＬ」）効果を生じさせてよい。帯間トンネリング（ゲート誘導ドレイン漏れ「ＧＩＤＬ」）効果のため、少数電荷キャリア（たとえば、ホール）が、複数のワード線（ＷＬ）２８に印加される負の電位によって電荷トラップ層２０２（ｄ）の中に注入されることがある。所定量の少数電荷キャリア（たとえば、ホール）が、メモリセル１２の電荷トラップ領域２０２（ｄ）に蓄積されてよい／蓄えられてよい。電荷トラップ領域２０２（ｄ）に蓄積されてよい／蓄えられてよい所定量の少数電荷キャリア（たとえば、ホール）は、電荷トラップ領域２０２（ｄ）に蓄積されてよい／蓄えられてよい多数電荷キャリア（たとえば、電子）の量を上回ってよい。メモリセル１２の電荷トラップ領域２０２（ｄ）に蓄積された／蓄えられた所定量の少数電荷キャリア（たとえば、ホール）は、論理低（たとえば、バイナリ「０」データ状態）がメモリセル１２に記憶されてよいことを表してよい。
プログラム順方向ノードトンネリング書込み動作は、メモリセル１２の中に多数電荷キャリアを注入することによって書込み論理高（たとえば、バイナリ「１」データ状態）動作を実行してよい。プログラム順方向ノードトンネリング書込み動作の間、Ｐ基板１３０は電気的アース（たとえば、０Ｖ）に結合されてよく、ドレイン領域３２４は電気的アース（たとえば、０Ｖ）に結合されてよい。メモリセル１２のソース領域３２０は、電位源／電流源から減結合されてよく、電気的に浮遊（たとえば、オープン）であってよい。正の電位は、（たとえば、トンネリング絶縁層２０２を介してメモリセル１２の本体領域３２２に容量結合されてよい）複数のワード線（ＷＬ）２８に印加されてよい。特定の実施形態では、複数のワード線（ＷＬ）２８に印加される正の電位は、１６．０Ｖであってよい。
複数のワード線（ＷＬ）２８に印加される正の電位は、メモリトランジスタ（たとえば、ソース領域３２０、本体領域３２２、および／またはドレイン領域３２４を含む）を「オン」状態に切り替えてよい。複数のワード線（ＷＬ）２８に印加される正の電位は、（たとえば、ソース領域３２０、本体領域３２２、および／またはドレイン領域３２４を含む）メモリトランジスタが「オン」状態にされるとき、所定量の多数電荷キャリア（たとえば、電子）をメモリセル１２の本体領域３２２の中に注入させてよい。所定量の多数電荷キャリア（たとえば、電子）は、論理高（たとえば、バイナリ「１」データ状態）がメモリセル１２に記憶されていることを表すために、電荷トラップ領域２０２（ｄ）の中にトンネルされ、蓄積され／蓄えられてよい。
未選択のメモリセル１２の場合、複数のワード線（ＷＬ）２８に印加される電位は、電気的アース（たとえば、０Ｖ）に結合されてよい。正の電位は、ビット線（ＣＮ）３０を介してドレイン領域３２４に印加されてよい。特定の実施形態では、ドレイン領域３２４に印加される正の電位は、３．０Ｖであってよい。（たとえば、ソース領域３２０、本体領域３２２、およびドレイン領域３２４を含む）メモリトランジスタは、「オフ」状態にされてよい。メモリセル１２の本体領域３２２の中に、一切の多数電荷キャリアが注入されなくてもよく、または、少量の多数電荷キャリア（たとえば、電子）が注入されてもよい。したがって、プログラム順方向ノードトンネル書込み動作は、未選択のメモリセル１２では実行されてはならない。
プログラムホットエレクトロン書込み動作は、メモリセル１２に多数電荷キャリア（たとえば、電子）を蓄積する／蓄えることによって、書込み論理高（たとえば、バイナリ「１」データ状態）動作を実行してよい。プログラムホットエレクトロン書込み動作の間、Ｐ基板１３０は電気的アース（たとえば、０Ｖ）に結合されてよく、ソース領域３２０は電気的アース（たとえば、０Ｖ）に結合されてよい。Ｐ基板１３０とソース領域３２０との間のジャンクションは、逆バイアスをかけられてよい、または弱く順方向バイアスをかけられてよい（たとえば、逆バイアス電圧より大きい、および順方向バイアス閾値電位未満）。正の電位は、ビット線（ＣＮ）３０を介してドレイン領域３２４に印加されてよい。特定の実施形態では、ビット線（ＣＮ）３０を介してドレイン領域３２４に印加される正の電位は、５．０Ｖであってよい。
正の電位は、本体領域３２２の第１のフローティングゲート領域１４ａに容量結合されてよい第１のワード線（ＷＬ１＜０＞）２８に印加されてよい。負の電位は、本体領域３２２の第２のフローティングゲート領域１４ｂに容量結合されてよい第２のワード線（ＷＬ１＜１＞）２８に印加されてよい。ドレイン領域３２４およびワード線（ＷＬ１＜０＞）２８に印加される正の電位は、ドレイン領域３２４と本体領域３２２との間に帯間トンネリング（ゲート誘導ドレイン漏れ「ＧＩＤＬ」）効果を生じさせてよい。所定量の多数電荷キャリア（たとえば、電子）が、電荷トラップ領域２０２（ｄ）の中にトンネルされてよい。（たとえば、本体領域３２２の第１のフローティングゲート領域１４ａに容量結合されてよい）第１のワード線（ＷＬ１＜０＞）に印加される正の電位は、第１のフローティングゲート領域１４ａの電荷トラップ領域２０２（ｄ）に多数電荷キャリア（たとえば、電子）を蓄積してよい／蓄えてよい。第２のワード線（ＷＬ１＜１＞）２８に印加される負の電位は、本体領域３２２の第１のフローティングゲート領域１４ａの中に注入される多数電荷キャリア（たとえば、電子）をはじいてよい。本体領域３２２の第１のフローティングゲート領域１４ａに蓄えられる所定量の多数電荷キャリア（たとえば、電子）は、論理高（たとえば、バイナリ「１」データ状態）がメモリセル１２に記憶されることを表してよい。
読取り動作は、メモリセル１２に記憶されているデータ状態（たとえば、論理低（たとえば、バイナリ「０」データ状態）および／または論理高（たとえば、バイナリ「１」データ状態））を読み取るために実行されてよい。読取り動作の間、Ｐ基板１３０は、電気的アース（たとえば、０Ｖ）に結合されてよく、ソース領域３２０は電気的アース（たとえば、０Ｖ）に結合されてよい。正の電位は、ビット線（ＣＮ）３０を介してメモリセル１２のドレイン領域３２４に印加されてよい。特定の実施形態では、ドレイン領域３２４に印加される正の電位は１．０Ｖであってよい。正の電位は、トンネリング絶縁層２０２を介して本体領域３２２の第１のフローティングゲート領域１４ａに容量結合されてよい第１のワード線（ＷＬ１＜０＞）２８に印加されてよい。負の電位は、トンネリング絶縁層２０２を介して本体領域３２２の第２のフローティングゲート領域１４ｂに容量結合されてよい第２のワード線（ＷＬ１＜１＞）２８に印加されてよい。特定の実施形態では、第１のフローティングゲート領域１４ａに容量結合されてよい第１のワード線（ＷＬ１＜０＞）２８に印加される正の電位は、３．０Ｖであってよい。別の実施形態では、第２のフローティングゲート領域１４ｂに容量結合されてよい第２のワード線（ＷＬ１＜１＞）２８に印加される負の電位は、−３．０Ｖであってよい。
係るバイアス下では、（たとえば、ソース領域３２０、本体領域３２２、および／またはドレイン領域３２４を含む）メモリトランジスタは、第１のフローティングゲート領域１４ａおよびドレイン領域３２４を介して「オン」状態にされてよい。メモリトランジスタは、第２のフローティングゲート領域１４ｂおよびドレイン領域３２４を介して「オフ」状態にされてよい。多数電荷キャリア（たとえば、電子）は、（たとえば、ソース領域３２０、本体領域３２２、および／またはドレイン領域３２４を含む）メモリトランジスタが「オン」状態にされるときに、第１のフローティングゲート領域１４ｂからドレイン領域３２４に流れてよい。特定の実施形態では、論理低（たとえば、バイナリ「０」データ状態）がメモリセル１２に記憶されるとき、所定量の電位および／または電流がドレイン領域３２４で検出されてよい。別の実施形態では、論理高（たとえば、バイナリ「１」データ状態）がメモリセル１２に記憶されるとき、電位および／または電流はドレイン領域３２４で検出されてはならない。
図６を参照すると、本開示の代替実施形態に従って図１に示されるメモリセルアレイ２０の少なくとも一部の上面図が示されている。上面図に示されているように、メモリセルアレイ２０は、複数のワード線２８（ＷＬ）、複数のビット線（ＣＮ）３０、および／またはソース線ストライプ（ＥＮ）３２を含む行および列のマトリックスで配列される複数のメモリセル１２を含んでよい。各ビット線（ＣＮ）３０は、メモリセルアレイ２０の第１の平面に沿った第１の向きで伸長してよい。ソース線ストリップ（ＥＮ）３２は、メモリセルアレイ２０の第２の平面に沿った第２の向きで伸長してよい。各ワード線（ＷＬ）２８は、メモリセルアレイ２０の第３の平面に沿った第２の向きで伸長してよい。メモリセルアレイ２０の第１の平面、第２の平面、および第３の平面は、互いに平行な異なる平面で配列されてよい。
複数のワード線（ＷＬ）２８は、ポリサイド材料（たとえば、金属材料とシリコン材料との組合せ）、金属材料、および／またはポリサイド材料と金属材料の組合せから形成されてよい。特定の実施形態では、ワード線（ＷＬ）２８は、メモリセル選択および制御回路３８の電位源／電流源をメモリセル１２に容量結合してよい。ワード線（ＷＬ）２８は、複数の層から形成されてよい。ワード線（ＷＬ）２８の各層は、多様な厚さを有する異なる材料から形成されてよい。特定の実施形態では、ワード線（ＷＬ）２８の第１の層（ｆ）は、約１ｎｍの厚さを有するシリコン材料から形成されてよい。ワード線（ＷＬ）２８の第２の層（ｇ）は、約１０ｎｍの厚さを有する金属材料から形成されてよい。特定の実施形態では、ワード線（ＷＬ）２８は、２つの隣接するメモリセル１２の間に配列されてよく、２つの隣接するメモリセル１２に容量結合されてよい。たとえば、ワード線（ＷＬ）２８は、２つの隣接するメモリセル１２に同時に動作を実施してよい。
複数のワード線（ＷＬ）２８は、トンネリング絶縁層２０２を介して複数のメモリセル１２に電気的に容量結合されてよい。トンネリング絶縁層２０２は、複数の絶縁層または複数の誘電層を含んでよい。特定の実施形態では、トンネリング絶縁層２０２は、熱酸化物層２０２（ａ）、窒化物層２０２（ｂ）、酸化物層２０２（ｃ）、電荷トラップ窒化物層２０２（ｄ）（たとえば、窒化ケイ素）、および／または遮断酸化物層２０２（ｅ）を含んでよい。トンネリング絶縁層２０２の複数の絶縁層または複数の誘電層は、多様な厚さから構成されてよい。特定の実施形態では、熱酸化物層２０２（ａ）は約１．５ｎｍの厚さを有してよく、窒化物層２０２（ｂ）は約２ｎｍの厚さを有してよく、酸化物層２０２（ｃ）は約２．５ｎｍの厚さを有してよく、電荷トラップ窒化物層２０２（ｄ）（たとえば、窒化ケイ素）は約５ｎｍの厚さを有してよく、および／または遮断酸化物層２０２（ｅ）は約５ｎｍの厚さを有してよい。
メモリセル１２は、半導体記憶装置１０のメモリセル１２のスケーリングを最大にするように構成されてよい。特定の実施形態では、メモリセル１２は、約４０ｎｍの（たとえば、ビット線（ＣＮ）３０の方向に沿った）幅（ｉ）を有するように構成されてよい。メモリセル１２の幅（ｉ）は、フローティングゲート間干渉および逆転層干渉によって制限されてよい。（たとえばワード線（ＷＬ）２８の方向に沿った）メモリセル１２の隣接行の間のスペーシング（Ｋ）は、約Ｆ ｎｍであってよく、Ｆは最小可能間隔であってよい。メモリセル１２は、約Ｆの（たとえば、ワード線（ＷＬ）２８の方向に沿った）長さ（ｊ）を有するように構成されてよく、Ｆは最小可能間隔であってよい。
図７を参照すると、本開示の実施形態に従って図６に示されるメモリセルアレイ２０の少なくとも一部の断面図が示されている。図７は、線Ａ−Ａに沿ったメモリセルアレイ２０の少なくとも一部の断面図、および線Ｂ−Ｂに沿ったメモリセルアレイ２０の少なくとも一部の断面図を示す。メモリセルアレイ２０のメモリセル１２は、多様な領域を有する垂直構成で実装されてよい。たとえば、メモリセル１２は、ソース領域７２０、本体領域７２２、およびドレイン領域７２４を含んでよい。ソース領域７２０、本体領域７２２、および／またはドレイン領域７２４は、連続隣接関係で配置されてよく、Ｐ基板１３０によって画定される平面から垂直に延在してよい。メモリセル１２のソース領域７２０は、ソース線（ＥＮ）３２に結合されてよい。本体領域７２２は、電荷を蓄積する／蓄えるように構成されるメモリセル１２の電気的に浮遊した本体領域であってよく、複数のワード線（ＷＬ）２８から離間され、トンネリング絶縁層２０２を介して複数のワード線（ＷＬ）２８に容量結合されてよい。メモリセル１２のドレイン領域７２４は、ビット線（ＣＮ）３０に結合されてよい。
メモリセル１２のソース領域７２０は、対応するソース線（ＥＮ）３２に結合されてよい。特定の実施形態では、ソース領域７２０は、ドナー不純物を含む半導体材料（たとえば、シリコン）から形成されてよい。たとえば、ソース領域７２０は、リン不純物またはヒ素不純物が添加されたシリコン材料から形成されてよい。特定の実施形態では、ソース領域７２０は、約１０２０原子／ｃｍ３以上の濃度を有するリンまたはヒ素が添加されたシリコン材料から形成されてよい。ソース領域７２０は、Ｐ基板１３０の上方に構成される細長い連続平面領域を有するストリップ領域を含んでよい。ソース領域７２０の細長い連続平面領域は、メモリセルアレイ２０の列または行を形成してよい。また、ソース領域７２０は、細長い連続平面領域に形成される複数の突出部を含んでもよい。ソース領域７２０の複数の突出部は、メモリセルアレイ２０の列方向および／または行方向に向けられてよい。ソース領域７２０の複数の突出部は、メモリセル１２の基部を形成してよい。
特定の実施形態では、ソース線（ＥＮ）３２は、ソース領域７２０の細長い連続平面領域に結合されてよい。特定の実施形態では、ソース線（ＥＮ）３２は、Ｎ＋ドープシリコン層から形成されてよい。別の実施形態では、ソース線（ＥＮ）３２は、金属材料から形成されてよい。他の実施形態では、ソース線（ＥＮ）３２は、ポリサイド材料（たとえば、金属材料とシリコン材料との組合せ）から形成されてよい。ソース線（ＥＮ）３２は、メモリセルアレイ２０のメモリセル１２に所定の電位を結合してよい。たとえば、ソース線（ＥＮ）３２は、複数のメモリセル１２（たとえば、メモリセルアレイ２０の列または行）に結合されてよい。
メモリセル１２の本体領域７２２は、トンネリング絶縁層２０２を介して対応するワード線（ＷＬ）２８に容量結合されてよい。トンネリング絶縁層２０２は、隣接するメモリセル１２間で構成される対応するワード線（ＷＬ）２８を取り囲む隣接するメモリセル１２間で形成されてよい。特定の実施形態では、本体領域７２２は、アクセプタ不純物を含む半導体材料（たとえば、シリコン）から形成されてよい。本体領域７２２は、ホウ素不純物が添加されたシリコン材から形成されてよい。特定の実施形態では、本体領域７２２は、約１０１５原子／ｃｍ３の濃度を有するアクセプタ不純物を含むシリコン材料から形成されてよい。特定の実施形態では、本体領域７２２は、第１のフローティングゲート領域１４ａおよび第２のフローティングゲート領域１４ｂを含んでよい。第１のフローティングゲート領域１４ａおよび第２のフローティングゲート領域１４ｂは、データ状態（たとえば、論理低（たとえば、バイナリ「０」データ状態）および／または論理高（たとえば、バイナリ「１」データ状態）を表すために電荷を蓄積してよい／蓄えてよい。
ワード線（ＷＬ）２８は、本体領域７２２に容量結合されてよい。ワード線（ＷＬ）２８は、メモリセルアレイ２０の行方向に向けられ、複数のメモリセル１２に結合されてよい。ワード線（ＷＬ）２８は、メモリセル１２（たとえば、メモリセルアレイ２０の行方向に位置するメモリセル１２）の側面に配列されてよい。たとえば、ワード線（ＷＬ）２８は、メモリセル１２の側面部分に配列されてよい。たとえば、ワード線（ＷＬ）２８は、第１のメモリセル１２の本体領域７２２の第１のフローティングゲート領域１４ａに容量結合され、第２のメモリセル１２の本体領域７２２の第２のフローティングゲート領域１４ｂに容量結合されてよい。したがって、ワード線（ＷＬ）２８は、第１のメモリセル１２と第２のメモリセル１２との間に配列されてよい。
メモリセル１２のドレイン領域７２４は、対応するビット線（ＣＮ）３０に結合されてよい。特定の実施形態では、メモリセル１２のドレイン領域７２４は、ドナー不純物を含む半導体材料（たとえば、シリコン）から形成されてよい。たとえば、ドレイン領域７２４は、リン不純物またはヒ素不純物が添加されたシリコン材料から形成されてよい。特定の実施形態では、ドレイン領域７２４は、約１０２０原子／ｃｍ３以上の濃度を有するリンまたはヒ素が添加されたシリコン材料から形成されてよい。
ビット線（ＣＮ）３０は、メモリセル１２のドレイン領域７２４に結合されてよい。ビット線（ＣＮ）３０は、金属材料から形成されてよい。別の実施形態では、ビット線（ＣＮ）３０は、ポリサイド材料（たとえば、金属材料とシリコン材料との組合せ）から形成されてよい。他の実施形態では、ビット線（ＣＮ）３０は、Ｎ＋ドープシリコン層から形成されてよい。たとえば、ビット線（ＣＮ）３０は、複数のメモリセル１２に結合されてよい。ビット線（ＣＮ）３０は、ドレイン領域７２４の上方に構成されてよい。
ビット線（ＣＮ）３０は、複数のビット線接点７２６を介して複数のメモリセル１２（たとえば、メモリセル１２の列）に接続されてよい。たとえば、各ビット線接点７２６は、メモリセルアレイ２０の列方向に沿ってメモリセル１２に対応してよい。各ビット線接点７２６は、ビット線（ＣＮ）３０からの電位をメモリセル１２のドレイン領域７２４に結合するために、金属層またはポリシリコン層から形成されてよい。たとえば、ビット線接点７２６は、タングステン、チタン、窒化チタン、ポリシリコン、またはその組合せから形成されてよい。ビット線接点７２６は、ビット線（ＣＮ）３０からメモリセル１２のドレイン領域７２４に伸びる高さを有してよい。
特定の実施形態では、Ｐ基板１３０は、アクセプタ不純物を含む半導体材料（たとえば、シリコン）から作られてよく、メモリセルアレイ２０の基部を形成してよい。たとえば、Ｐ基板１３０は、ホウ素不純物を含む半導体材料から作られてよい。特定の実施形態では、Ｐ基板１３０は、約１０１５原子／ｃｍ３の濃度を有するホウ素不純物を含むシリコンから形成されてよい。代替実施形態では、複数のＰ基板１３０が、メモリセルアレイ２０の基部を形成してよい、または単一のＰ基板１３０が、メモリセルアレイ２０の基板を形成してよい。また、Ｐ基板１３０は、Ｐウェル基板の形で作られてもよい。
図８を参照すると、本開示の代替実施形態に従って複数のメモリセル１２を有するメモリセルアレイ２０の少なくとも一部の概略図が示されている。メモリセル１２は、対応するワード線（ＷＬ）２８、対応するビット線（ＣＮ）３０、および／または対応するソース線（ＥＮ）３２に結合されてよい。ワード線（ＷＬ）２８は、トンネリング絶縁層２０２を介して複数のメモリセル１２に容量結合されてよい。特定の実施形態では、ワード線（ＷＬ１）２８は、第１のメモリセル１２ａの第２のフローティングゲート領域１４ｂに容量結合されてよい。また、ワード線（ＷＬ１）は、第２のメモリセル１２ｂの第１のフローティングゲート領域１４ａに容量結合されてよい。
データは、選択されたワード線（ＷＬ）２８、選択されたビット線（ＣＮ）３０、および／または選択されたソース線（ＥＮ）３２に適切な制御信号を印加することによって、選択されたメモリセル１２に書き込まれてよい、または選択されたメモリセル１２から読み取られてよい。たとえば、データ状態（たとえば、論理低（たとえば、バイナリ「０」データ状態）および／または論理高（たとえば、バイナリ「１」データ状態））は、第１のフローティングゲート領域１４ａおよび第２のフローティングゲート領域１４ｂに書き込まれてよい。同じデータ状態または異なったデータ状態は、２つの隣接するメモリセル１２に同時に書き込まれてよい。特定の実施形態では、同じデータ状態または異なったデータ状態は、第１のメモリセル１２ｂの第２のフローティングゲート領域１４ｂ、および第２のメモリセル１２ｂの第１のフローティングゲート領域１４ｂに同時に書き込まれてよい。同じでデータ状態または異なったデータ状態は、隣接するメモリセル１２に連続して書き込まれてよい。特定の実施形態では、同じデータ状態または異なったデータ状態は、第１のメモリセル１２ａの第２のフローティングゲート領域１４ｂおよび第２のメモリセル１２ｂの第１のフローティングゲート領域１４ａに連続して書き込まれてよい。また、データ状態は、第１のフローティングゲート領域１４ａおよび第２のフローティングゲート領域１４ｂから同時にまたは連続して読み取られてもよい。
特定の実施形態では、１本または複数のそれぞれのビット線（ＣＮ）３０が、データ書込みおよび検知回路３６の１つまたは複数のデータセンス増幅器に結合されてよい。たとえば、１つまたは複数の制御信号は、選択されたワード線（ＷＬ）２８、選択されたビット線（ＣＮ）３０、および／または選択されたソース線（ＥＮ）３２を介して１つまたは複数の選択されたメモリセル１２に印加されてよい。電位および／または電流は、１つまたは複数の選択されたメモリセル１２の第１のフローティングゲート領域１４ａおよび／または第２のフローティングゲート領域１４ｂによって生成され、対応するビット線（ＣＮ）３０を介してデータ書込みおよび検知回路３６に出力されてよい。また、データ状態は、１本または複数の対応するワード線（ＷＬ）２８、１本または複数の対応するビット線（ＣＮ）３０、および／または１本または複数の対応するソース線（ＥＮ）３２を介して１つまたは複数の制御信号を印加することによって、１つまたは複数の選択されたメモリセル１２の第１のフローティングゲート領域１４ａおよび／または第２のフローティングゲート領域１４ｂに書き込まれてよい。対応するワード線（ＷＬ１）２８を介して印加される１つまたは複数の制御信号は、所望のデータ状態をメモリセル１２に書き込むために第１のメモリセル１２ａの第２のフローティングゲート領域１４ｂおよび第２のメモリセル１２ｂの第１のフローティングゲート領域１４ａを制御してよい。対応する第２のワード線（ＷＬ２）２８を介して印加される１つまたは複数の制御信号は、メモリセル１２に所望のデータ状態を書き込むために、第２のメモリセル１２ｂの第２のフローティングゲート領域１４ｂおよび第３のメモリセル１２ｃの第１のフローティングゲート領域１４ａを制御してよい。データ状態が、ビット線（ＣＮ）３０を介してメモリセル１２から読み取られる、および／またはメモリセル１２に書き込まれる場合には、ビット線（ＣＮ）３０は、データ書込みおよび検知回路３６のデータセンス増幅器に結合されてよい。一方、ソース線（ＥＮ）３２は、データ書込みおよび検知回路３６の電圧源／電流源（たとえば、電圧ドライバ／電流ドライバ）を介して別々に制御されてよい。特定の実施形態では、データ書込みおよび検知回路３６のデータセンス増幅器ならびにデータ書込みおよび検知回路３６の電圧源／電流源は、メモリセルアレイ２０の対向する側面に構成されてよい。
図９を参照すると、本開示の実施形態に従って図６から図８に示されるメモリセル１２で書込み動作および読取り動作を実行するための多様な方法の電位レベルが示されている。書込み動作は、書込み論理低（たとえば、バイナリ「０」データ状態）動作および書込み論理高（たとえば、バイナリ「１」データ状態）動作を含んでよい。特定の実施形態では、書込み論理低（たとえば、バイナリ「０」データ状態）動作を実行する多様な方法は、消去順方向ノードトンネリング書込み動作および／または消去ホットホール書込み動作を含んでよい。別の実施形態では、書込み論理高（たとえば、バイナリ「１」データ状態）動作を実行するための多様な方法は、プログラム順方向ノードトンネリング書込み動作および／またはプログラムホットエレクトロン書込み動作を含んでよい。
消去順方向ノードトンネリング書込み動作は、メモリセル１２に蓄えられる電荷（たとえば、電子）を空乏化することによって書込み論理低（たとえば、バイナリ「０」データ状態）動作を実行してよい。消去順方向ノードトンネリング書込み動作の間、Ｐ基板１３０は電気的アース（たとえば、０Ｖ）に結合されてよい。複数のビット線（ＣＮ）３０は、電位源および／または電流源から減結合されてよく、電気的にオープンまたは電気的に浮遊であってよい。負の電位は、ソース領域７２０に印加されてよい。ソース領域７２０に印加される負の電位は、ソース領域７２０とＰ基板１３０との間のジャンクションに順方向バイアスをかけてよい。特定の実施形態では、ソース領域７２０に印加される負の電位は、−１．０Ｖであってよい。ソース領域７２０とＰ基板１３０との間のジャンクションに順方向バイアスをかけるのと同時に、または順方向バイアスをかけた後に、負の電位は、（たとえば、本体領域７２２のフローティングゲート領域１４ａおよび１４ｂに容量結合されてよい）複数のワード線（ＷＬ）２８に印加されてよい。複数のワード線（ＷＬ）２８に印加される負の電位は、ソース領域７２０とＰ基板１３０との間の順方向にバイアスをかけられたジャンクションを介して電荷トラップ領域２０２（ｄ）を蓄積した／蓄えた可能性がある電子をトンネルしてよい。電荷トラップ領域２０２（ｄ）に蓄積した／蓄えられた可能性がある電子を送り出すことによって、論理低（たとえば、バイナリ「０」データ状態）がメモリセル１２に書き込まれてよい。
消去ホットホール書込み動作は、メモリセル１２に蓄積した／蓄えた可能性がある多数電荷（たとえば、電子）を補償するために、少数電荷（たとえば、ホール）を蓄積する／蓄えることによって書込み論理低（たとえば、バイナリ「０」データ状態）動作を実行してよい。消去ホットホール動作の間、Ｐ基板１３０およびソース領域７２０は、電気的アース（たとえば、０Ｖ）に結合されてよい。したがって、Ｐ基板１３０とソース領域７２０との間のジャンクションは、逆バイアスをかけられた、または弱く順方向バイアスをかけられたままとなってよい（たとえば、逆バイアス電圧より大きいおよび順方向バイアス閾値電位未満）。正の電位は、ビット線（ＣＮ）３０を介してドレイン領域７２４に印加されてよい。特定の実施形態では、ドレイン領域７２４に印加される正の電位は、５．０Ｖであってよい。また、負の電位は、（たとえば、トンネリング絶縁層２０２を介して本体領域７２２に容量結合される）複数のワード線（ＷＬ）２８に印加されてよい。特定の実施形態では、（たとえば、トンネリング絶縁層２０２を介して本体領域７２２に容量結合されてよい）複数のワード線（ＷＬ）２８に印加される負の電位は、−１１．０Ｖであってよい。
ドレイン領域７２４に印加される正の電位および複数のワード線（ＷＬ）２８に印加される負の電位は、ドレイン領域７２４と本体領域７２２との間の帯間トンネリング（ゲート誘導ドレイン漏れ「ＧＩＤＬ」）効果を生じさせてよい。帯間トンネリング（ゲート誘導ドレイン漏れ「ＧＩＤＬ」）効果のため、少数電荷（たとえば、ホール）は、複数のワード線（ＷＬ）２８に印加される負の電位によって電荷トラップ領域２０２（ｄ）の中に注入されてよい。所定量の少数電荷（たとえば、ホール）は、メモリセル１２の電荷トラップ領域２０２（ｄ）に蓄積されてよい／蓄えられてよい。電荷トラップ領域２０２（ｄ）に蓄積されてよい／蓄えられてよい所定量の少数電荷（たとえば、ホール）は、電荷トラップ領域２０２（ｄ）に蓄積されてよい／蓄えられてよい多数電荷（たとえば、電子）の量を上回ってよい。メモリセル１２の電荷トラップ領域２０２（ｄ）に蓄積される／蓄えられる所定量の少数電荷（たとえば、ホール）は、論理低（たとえば、バイナリ「０」データ状態）がメモリセル１２に記憶されてよいことを表してよい。
プログラム順方向ノードトンネリング書込み動作は、多数電荷（たとえば、電子）をメモリセル１２の中に注入することによって書込み論理高（たとえば、バイナリ「１」データ状態）動作を実行してよい。プログラム順方向ノードトンネリング書込み動作の間、Ｐ基板１３０は電気的アース（たとえば、０Ｖ）に結合されてよく、選択されたソース領域（Ｓｒｃ＜１＞）７２０は電気的アース（たとえば、０Ｖ）に結合されてよく、選択されたドレイン領域（ＣＮ１）７２４は電気的アース（たとえば、０Ｖ）に結合されてよい。メモリセル１２の未選択のソース領域（Ｓｒｃ＜ｎ＞）７２０は、電位源／電流源から減結合されてよく、電気的に浮遊（たとえば、オープン）であってよい。正の電位は、（たとえば、トンネリング絶縁層２０２を介してメモリセル１２の本体領域７２２に容量結合されてよい）選択されたワード線（ＷＬ０）２８に印加されてよい。特定の実施形態では、選択されたワード線（ＷＬ０）２８に印加される正の電位は、１６．０Ｖであってよい。
選択されたワード線（ＷＬ０）２８に印加される正の電位は、（たとえば、ソース領域７２０、本体領域７２２、および／またはドレイン領域７２４を含む）メモリトランジスタを「オン」状態にしてよい。選択されたワード線（ＷＬ０）２８に印加される正の電位は、たとえば、ソース領域７２０、本体領域７２２、および／またはドレイン領域７２４を含む）メモリトランジスタが「オン」状態にされるときに、所定量の多数電荷（たとえば、電子）をメモリセル１２の本体領域７２２の中に注入させてよい。所定量の多数電荷（たとえば、電子）は、論理高（たとえば、バイナリ「１」データ状態）がメモリセル１２に記憶されることを表すために電荷トラップ領域２０２（ｄ）の中にトンネルされてよい、および／または電荷トラップ領域（ｄ）に蓄積されてよい／蓄えられてよい。
未選択のメモリセル１２の場合、複数のワード線（ＷＬ）２８に印加される電位は、電気的アース（たとえば、０Ｖ）に結合されてよい。正の電位は、ビット線（ＣＮｎ）３０を介してドレイン領域７２４に印加されてよい。特定の実施形態では、未選択のビット線（ＣＮｎ）３０を介してドレイン領域７２４に印加される正の電位は、３．０Ｖであってよい。（たとえば、ソース領域７２０、本体領域７２２、および／またはドレイン領域７２４を含む）メモリトランジスタは、「オフ」状態にされてよい。メモリセル１２の本体領域７２２の中に、一切の多数電荷が注入されなくてもよく、または、少量の多数電荷（たとえば、電子）が注入されてもよい。したがって、プログラム順方向ノードトンネル書込み動作は、未選択のメモリセル１２で実行されてはならない。
プログラムホットエレクトロン書込み動作は、メモリセル１２に多数電荷（たとえば、電子）を蓄積する／蓄えることによって書込み論理高（たとえば、バイナリ「１」データ状態）動作を実行してよい。プログラムホットエレクトロン書込み動作の間、Ｐ基板１３０は電気的アース（たとえば、０Ｖ）に結合されてよく、選択されたソース領域（Ｓｒｃ＜１＞）７２０は電気的アース（たとえば、０Ｖ）に結合されてよい。Ｐ基板１３０とソース領域７２０との間のジャンクションは、逆バイアスをかけられてよい、または弱く順方向バイアスをかけられてよい（たとえば、逆バイアス電圧より大きい、および順方向バイアス閾値電位未満）。正の電位は、ビット線（ＣＮ１）３０を介してドレイン領域７２４に印加されてよい。特定の実施形態では、ビット線（ＣＮ１）を介してドレイン領域７２４に印加される正の電位は、５．０Ｖであってよい。
正の電位は、本体領域７２２の第１のフローティングゲート領域１４ａに容量結合されてよい第１のワード線（ＷＬ＜０＞）２８に印加されてよい。負の電位は、本体領域７２２の第２のフローティングゲート領域１４ｂに容量結合されてよい第２のワード線（ＷＬ＜１＞）２８に印加されてよい。ドレイン領域７２４および／またはワード線（ＷＬ＜０＞）２８に印加される正の電位は、ドレイン領域７２４と本体領域７２２との間の帯間トンネリング（ゲート誘導ドレイン漏れ「ＧＩＤＬ」）効果を生じさせてよい。所定量の多数電荷（たとえば、電子）は、電荷トラップ領域２０２（ｄ）の中にトンネルされてよい。（たとえば、本体領域７２２の第１のフローティングゲート領域１４ａに容量結合されてよい）第１のワード線（ＷＬ＜０＞）２８に印加される正の電位は、第１のフローティングゲート領域１４ａの電荷トラップ領域２０２（ｄ）での多数電荷（たとえば、電子）の蓄積／貯蔵を生じさせてよい。第２のワード線（ＷＬ＜１＞）２８に印加される負の電位は、本体領域７２２の第２のフローティングゲート領域１４ｂの中に注入される多数電荷（電子）をはじいてよい。本体領域７２２の第１のフローティングゲート領域１４ａに蓄えられる所定量の多数電荷（たとえば、電子）は、論理高（たとえば、バイナリ「１」データ状態）がメモリセル１２に蓄えられるのを表してよい。
読取り動作は、メモリセル１２に記憶されているデータ状態（たとえば、論理低（たとえば、バイナリ「０」データ状態）および／または論理高（たとえば、バイナリ「１」データ状態））を読み取るために実行されてよい。読取り動作の間、Ｐ基板１３０は電気的アース（たとえば、０Ｖ）に結合されてよく、選択されたソース領域（Ｓｒｃ＜１＞）７２０は電気的アース（たとえば、０Ｖ）に結合されてよい。正の電位は、ビット線（ＣＮ）３０を介してメモリセル１２のドレイン領域７２４に印加されてよい。特定の実施形態では、ドレイン領域７２４に印加される正の電位は、１．０Ｖであってよい。正の電位は、トンネリング絶縁層２０２を介して本体領域７２２の第１のフローティングゲート領域１４ａに容量結合されてよい第１のワード線（ＷＬ０＜０＞）２８に印加されてよい。負の電位は、トンネリング絶縁層２０２を介して本体領域７２２の第２のフローティングゲート領域１４ｂに容量結合されてよい第２のワード線（ＷＬ＜１＞）２８に印加されてよい。特定の実施形態では、第１のフローティングゲート領域１４ａに容量結合してよい第１のワード線（ＷＬ＜０＞）２８に印加される正の電位は、３．０Ｖであってよい。別の実施形態では、第２のフローティングゲート領域１４ｂに容量結合されてよい第２のワード線（ＷＬ＜１＞）２８に印加される負の電位は、−３．０Ｖであってよい。
係るバイアスの下では、（たとえば、ソース領域７２０、本体領域７２２、および／またはドレイン領域７２４を含むメモリトランジスタは、第１のフローティングゲート領域１４ａおよび／またはドレイン領域７２４を介して「オン」状態にされてよい。（たとえば、ソース領域７２０、本体領域７２２、および／またはドレイン領域７２４を含む）メモリトランジスタは、第２のフローティングゲート領域１４ｂおよびドレイン領域７２４を介して「オフ」状態にされてよい。（たとえばソース領域７２０、本体領域７２２、および／またはドレイン領域７２４を含む）メモリトランジスタが「オン」状態にされるときに、多数電荷（たとえば、電子）は、第１のフローティングゲート領域１４ａからドレイン領域７２４に流れてよい。特定の実施形態では、論理低（たとえば、バイナリ「０」データ状態）がメモリセル１２に記憶されるとき、所定量の電位および／または電流がドレイン領域７２４で検出されてよい。別の実施形態では、論理高（たとえば、バイナリ「１」データ状態）がメモリセル１２に記憶されるとき、電位および／または電流はドレイン領域７２４で検出されてはならない。
この時点で、上述された本開示に従って半導体記憶装置を提供することは、ある程度まで入力データの処理および出力データの生成を必要とする場合があることが留意されるべきである。この入力データ処理および出力データ生成は、ハードウェアまたはソフトウェアで実施されてよい。たとえば、特定の電子部品が、半導体記憶装置または類似または上述される本開示に従って半導体記憶装置を提供することに関連する機能を実装するための関連回路で利用されてよい。代わりに、命令に従って動作する１つまたは複数のプロセッサは、上述される本開示に従って半導体記憶装置を提供することに関連する機能を実装してよい。そのことが当てはまる場合、係る命令が１つまたは複数の非一時的プロセッサ可読記憶媒体（たとえば、磁気ディスクまたは他の記憶媒体）に記憶されてよい、または１つまたは複数の搬送波で実施される１つまたは複数の信号を介して１つまたは複数のプロセッサに送信されてよいことは、本開示の範囲内である。
本開示は、本明細書に説明される特定の実施形態によって範囲で制限されるべきではない。実際、本明細書に説明されるものに加えて、本開示の他の多様な実施形態および本開示に対する変更形態は、上述の説明および添付図面から当業者に明らかであろう。したがって、係る他の実施形態および変更形態は、本開示の範囲に入ることを目的とする。さらに、本開示は少なくとも１つの特定の目的のために少なくとも１つの特定の環境での少なくとも１つの特定の実装との関連で本明細書に説明されてきたが、当業者は、その有用性がそれに限られないこと、および本開示が任意の数の目的のために任意の数の環境で有益に実装され得ることを認識する。したがって、以下に説明される特許請求の範囲は、本明細書に説明されるように、本開示の全容および精神に関して解釈されるべきである。

Claims (28)

  1. 行および列のアレイで配列される複数のメモリセルであって、各メモリセルが、
    ソース線に結合される第１の領域と、
    ビット線に結合される第２の領域と、
    トンネリング絶縁層を介して少なくとも１本のワード線に容量結合され、前記第１の領域と前記第２の領域との間に配置される本体領域と
    を備える、複数のメモリセル
    を備える半導体記憶装置。
  2. 前記第１の領域および前記第２の領域がドナー不純物を添加される、請求項１に記載の半導体記憶装置。
  3. 前記本体領域がアクセプタ不純物を添加される、請求項１に記載の半導体記憶装置。
  4. 前記トンネリング絶縁層が、複数の絶縁層または複数の誘電層を備える、請求項１に記載の半導体記憶装置。
  5. 前記複数の絶縁層または前記複数の誘電層が、熱酸化物層、窒化物層、酸化物層、電荷トラップ窒化物層、および遮断酸化物層の内の少なくとも１つを備える、請求項４に記載の半導体記憶装置。
  6. 前記複数の絶縁層または前記複数の誘電層が多様な厚さから構成される、請求項５に記載の半導体記憶装置。
  7. 前記少なくとも１本のワード線が複数の層を備える、請求項１に記載の半導体記憶装置。
  8. 前記ワード線の前記複数の層が、第２の金属層の厚さの約１０分の１の厚さを有する第１のシリコン層を備える、請求項７に記載の半導体記憶装置。
  9. 前記第１の領域、前記第２の領域、および前記本体領域が連続隣接関係で配置され、Ｐ基板によって画定される平面から垂直に延在する、請求項１に記載の半導体記憶装置。
  10. 前記本体領域が、第１のフローティングゲート領域および第２のフローティングゲート領域を備える、請求項１に記載の半導体記憶装置。
  11. 前記第１のフローティングゲート領域が前記少なくとも１本のワード線の第１のワード線に容量結合され、前記第２のフローティングゲート領域が前記少なくとも１本のワード線の第２のワード線に容量結合される、請求項１０に記載の半導体記憶装置。
  12. 前記少なくとも１本のワード線が第２の本体領域に容量結合される、請求項１に記載の半導体記憶装置。
  13. 前記少なくとも１本のワード線が、前記本体領域の第１のフローティングゲート領域および前記第２の本体領域の第２のフローティングゲート領域に容量結合される、請求項１２に記載の半導体記憶装置。
  14. 前記第１の領域が連続平面領域を備える、請求項１に記載の半導体記憶装置。
  15. 前記第１の領域が、前記連続平面領域に形成される複数の突出部をさらに備える、請求項１４に記載の半導体記憶装置。
  16. 前記第１の領域が細長い連続平面領域を備える、請求項１に記載の半導体記憶装置。
  17. 前記細長い連続平面領域が前記アレイの列または行を形成する、請求項１５に記載の半導体記憶装置。
  18. 半導体記憶装置にバイアスをかけるための方法であって、
    行および列のアレイで配列される複数のメモリセルに複数の電位を印加するステップであって、
    前記複数のメモリセルのそれぞれの第１の領域に第１の電位を印加することと、
    前記複数のメモリセルのそれぞれの第２の領域に第２の電位を印加することと、
    トンネリング絶縁層を介して前記本体領域に容量結合される前記アレイの少なくとも１本のそれぞれのワード線を介して前記複数のメモリセルのそれぞれの本体領域に第３の電位を印加することと
    を含む、前記複数のメモリセルに前記複数の電位を印加するステップ
    を含む方法。
  19. Ｐ基板を電気的アースに結合することをさらに含む、請求項１８に記載の方法。
  20. 前記第１の電位が、書込み論理低動作を実行するために前記第１の領域に印加される、請求項１９に記載の方法。
  21. 前記本体領域に印加される前記第３の電位が、前記書込み低動作を実行するために、前記本体領域から多数電荷をはじくための負の電位である、請求項２０に記載の方法。
  22. 前記第２の領域に印加される第２の電位および前記本体領域に印加される前記第３の電位が、書込み低動作を実行するためである、請求項１９に記載の方法。
  23. 前記本体領域に印加される前記第３の電位が、前記書込み論理低動作を実行するために前記本体領域の中に少数電荷をトンネルする負の電位である、請求項２２に記載の方法。
  24. 前記第２の領域に印加される前記第２の電位および前記本体領域に印加される前記第３の電位が、書込み論理高動作を実行するために正の電位である、請求項１９に記載の方法。
  25. 前記第２の領域および前記本体領域に印加される前記正の電位が、前記書込み論理高動作を実行するために前記本体領域に多数電荷をトンネルするための帯間トンネリング効果を生じさせる、請求項２４に記載の方法。
  26. 前記第２の領域に印加される前記第２の電位および前記本体領域に印加される前記第３の電位が、書込み論理高動作を実行するためである、請求項１９に記載の方法。
  27. 前記多数電荷が、前記書込み論理高動作を実行するために前記本体領域の中に注入される、請求項２６に記載の方法。
  28. 前記第２の領域に印加される前記第２の電位および前記本体領域に印加される前記第３の電位が、読取り動作を実行するために正の電位である、請求項１９に記載の方法。
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