JPH04302477A - 不揮発性半導体メモリ装置 - Google Patents

不揮発性半導体メモリ装置

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JPH04302477A
JPH04302477A JP3067226A JP6722691A JPH04302477A JP H04302477 A JPH04302477 A JP H04302477A JP 3067226 A JP3067226 A JP 3067226A JP 6722691 A JP6722691 A JP 6722691A JP H04302477 A JPH04302477 A JP H04302477A
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diffusion layer
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Kazuya Matsuzawa
一也 松澤
Masaki Momotomi
正樹 百冨
Sanae Fukuda
早苗 福田
Mitsutoshi Nakamura
光利 中村
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【0001】[発明の目的]
【0002】
【産業上の利用分野】本発明は電気的書き込みが可能な
不揮発性半導体メモリ装置に関する。
【0003】
【従来の技術】従来、この種の不揮発性半導体メモリ装
置(PROM)は、図39に示すように、基板1の表面
部に形成された拡散層2,3間のチャネル領域上に絶縁
膜4,浮游ゲート等の電荷蓄積層5,絶縁膜6,制御ゲ
ート7を順次積層したMOSトランジスタ構造のメモリ
セルが広く用いられている(例えば、IEEE ISS
CC Digest of Technical Pa
pers, p.142, 1980)。
【0004】かかるメモリ装置における電気的書き込み
は、基板1から電荷蓄積層5へアバランシェ注入、ホッ
トエレクトロン注入或いはトンネル注入を利用して行わ
れる。即ち、電荷蓄積層5の電荷蓄積状態に応じて異な
るしきい値電圧の違いを2値情報の“0”,“1”に対
応させることにより情報記憶を行う。また、情報消去は
、例えば紫外線を照射して電荷蓄積層5内の電荷を放出
させることにより一括消去が行われる。特に、データ消
去を電気的に行うようにしたものはEEPROMと呼ば
れる。このEEPROMの電気的消去法としては、制御
ゲート7や基板1に電圧を掛け、電荷蓄積層5内の電荷
を制御ゲート7或いは基板1側へトンネル電流により放
出させる方法が公知である。
【0005】
【発明が解決しようとする課題】然し乍ら、上述した従
来のEPROM及びEEPROMは、基板1に対して水
平方向素子構造が形成されるため、集積化に限界がある
。また、1つのメモリセルに“0”と“1”の2値情報
しか記憶できないという問題点があった。
【0006】本発明の目的は、上述した問題点に鑑み、
高度に集積化を可能とし、2値よりも多くの情報を記憶
できる不揮発性半導体メモリ装置を提供するものである
【0007】[発明の構成]
【0008】
【課題を解決するための手段】本発明は上述した目的を
達成するため、第1伝導型の柱状の半導体層の上下に第
2伝導型のソ−ス・ドレイン拡散層が形成され、半導体
層のソ−ス・ドレイン拡散層間のチャネル領域の両側面
に夫々第1の絶縁膜,電荷蓄積層,第2の絶縁膜,制御
ゲートが順次形成されたものである。さらに、電荷蓄積
層とドレイン拡散層との重なる面積が電荷蓄積層とソー
ス拡散層との重なる面積より大きく、または/及び電荷
蓄積層とドレイン拡散層との間の第1の絶縁膜の厚さを
電荷蓄積層とソース拡散層との間の第1の絶縁膜の厚さ
より薄くし、電荷蓄積層、第2の絶縁膜及び制御ゲ−ト
を素子分離領域まで延長したものである。
【0009】また、第1伝導型の柱状の半導体層が複数
並設され、各半導体層の上下に第2伝導型のソ−ス・ド
レイン拡散層が形成され、半導体層のソ−ス・ドレイン
拡散層間のチャネル領域の両側面に夫々第1の絶縁膜,
電荷蓄積層,第2の絶縁膜,制御ゲートが順次形成され
、制御ゲートは隣接する半導体層に共有され、隣接する
電荷蓄積層は制御ゲートに対して非対称に形成されたも
のである。
【0010】さらに、第1伝導型の半導体層の両側に第
2伝導型のソ−ス・ドレイン拡散層が形成され、半導体
層のソ−ス・ドレイン拡散層間のチャネル領域の上下に
夫々第1の絶縁膜,電荷蓄積層,第2の絶縁膜,制御ゲ
ートが順次形成されたものである。
【0011】
【作用】本発明においては、メモリセルをスタック構造
に構成したので、1つのメモリセルに2値より多くの情
報が記憶され、高集積化が可能となる。さらに、複数メ
モリセルの配列において、隣接するメモリセルが1つの
制御ゲートを共有し、隣接する電荷蓄積層は制御ゲート
に対して非対称に形成されたので、簡単な製造工程で1
つのメモリセルが容易に選択できるメモリ装置が得られ
、而もこのメモリ装置は高集積化される。また、電荷蓄
積層とドレイン拡散層との重なる面積が電荷蓄積層とソ
ース拡散層との重なる面積より大きく、または/及び電
荷蓄積層とドレイン拡散層との間の第1の絶縁膜の厚さ
を電荷蓄積層とソース拡散層との間の第1の絶縁膜の厚
さより薄くしたので、ドレイン拡散層と電荷蓄積層との
間の容量が増大し、トンネル電流が増加する。よって、
短時間で電荷蓄積層内の電荷が充放電され、良好なデー
タの書き込み及び消去が行われる。ところが、この場合
、次式で明らかなように、ドレイン拡散層と電荷蓄積層
間の容量CD の増加に伴い、基板と電荷蓄積層間の容
量CB の電荷蓄積層と制御ゲート間の容量CPOLY
に対する容量結合比RC が減少する。(但し、CS 
は電荷蓄積層とソース拡散層間の容量である。)
【00
12】
【数1】
【0013】このため、電荷蓄積層の電位が低下し、電
荷の注入及び放出率が低下する可能性がある。そこで、
電荷蓄積層並びに第2の絶縁膜及び制御ゲ−トを素子分
離領域まで延長したので、電荷蓄積層と制御ゲート間の
容量CPOLYが大きくなり、所望の容量結合比RC 
が得られるようになる。これにより、電荷蓄積層の電位
が向上される。
【0014】
【実施例】以下、本発明装置に係わる実施例を図1乃至
図38に基づいて説明する。
【0015】図1及び図2は第1実施例におけるメモリ
セルの断面図である。なお、図2はメモリセルを連続し
て形成した例を示す。同図において、10はp型シリコ
ン基板である。この基板10上には、ソースn+ 型拡
散層11,柱状のp型シリコン層12,ドレインn+ 
型拡散層13が順次積層されている。そして、ソースn
+型拡散層11とドレインn+ 型拡散層13との間の
チャネル領域(図示略す)の両側には絶縁膜14及び1
5を介して浮游ゲート、所謂電荷蓄積層16及び17が
形成され、これら電荷蓄積層16及び17の側面には絶
縁膜18及び19を介して制御ゲート20及び21が形
成されている。
【0016】次に、かかる構成のメモリセルの動作を述
べる。先ず、データの書き込みについて説明する。アバ
ランシェ注入を行う場合には、ソースn+ 型拡散層1
1を0Vとし、ドレインn+ 型拡散層13に例えば8
Vを与える。電荷蓄積層16,17に電子を注入しない
場合は、制御ゲート20,21を0Vにする。電荷蓄積
層16に電子を注入する場合は、制御ゲート20を例え
ば10Vとする。このとき、制御ゲート21は0Vであ
る。 電荷蓄積層17に電子を注入する場合は、制御ゲート2
1を例えば10Vとする。このとき、制御ゲート20は
0Vである。また、電荷蓄積層16,17に電子を注入
する場合には、制御ゲート20,21を例えば10Vと
する。
【0017】さらに、トンネル注入を用いる場合には、
ソースn+ 型拡散層11とドレインn+ 型拡散層1
3とを0Vにする。そして、制御ゲート20,21の電
圧と電荷蓄積層16,17の電子注入との関係は上記と
同様である。
【0018】続いて、データの読み出しについて説明す
る。多値素子として用いる場合において、例えば制御ゲ
ート20のみを読み出しゲートに用いるならば、電荷蓄
積層16,17内の電荷の有無によって4種のしきい値
が生じるので、4値の情報が記憶される。また、書き込
み電圧や書き込み時間を変えて電荷蓄積層16,17に
3種類以上の電荷量を持たせれば4値よりも多くの情報
を読み出せる。このとき、電荷蓄積層17中の電荷が制
御ゲート20のしきい値に影響するようにシリコン層1
2を薄くする必要がある。また、これは制御ゲート21
のみを読み出しゲートに用いる場合も同様である。
【0019】図3はかかるメモリセルにおけるしきい値
の違いを計算機シュミレーション結果により説明する図
である。ソースn+ 型拡散層11及び制御ゲート21
を0Vとし、ドレインn+ 型拡散層13に0.05V
を印加した場合、電荷蓄積層16,17内の電荷の有無
により制御ゲート20の電圧に対してドレイン電流の大
きさが異なる。これはしきい値が4種類現れていること
を意味する。ここで、状態1は電荷蓄積層16,17に
電荷が書き込まれていない場合、状態2は電荷蓄積層1
7のみに電荷が書き込まれている場合、状態3は電荷蓄
積層16のみに電荷が書き込まれている場合、状態4は
電荷蓄積層16,17に電荷が書き込まれている場合で
ある。また、書き込まれた電荷量は約120fcである
【0020】制御ゲート20または21の電圧を、例え
ば4V程度にすると、状態1の場合ではドレイン電流が
4.0μA、状態2の場合はドレイン電流が3.2μA
、状態3の場合はドレイン電流が1.1μA及び状態4
の場合はドレイン電流が0.0μA流れる。よって、こ
の差をセンスすることにより4値の区別ができる。
【0021】なお、シュミレーションに用いたデバイス
寸法はデバイス幅10μm、ゲート長1μm、柱状のp
型シリコン層12の厚さ0.1μm、p型シリコン層1
2の不純物濃度2×1017cm−3、p型シリコン層
12と電荷蓄積層16,17との間の酸化膜厚10nm
及び電荷蓄積層16,17と制御ゲート20,21との
間の酸化膜厚40nmである。
【0022】さらに、1セルで2ビット素子として用い
る場合は、制御ゲート20,21を別々の読み出し用ゲ
ートとして用いる。この場合、電荷蓄積層17の電荷が
制御ゲート20のしきい値に影響しないようにし、電荷
蓄積層16の電荷が制御ゲート21のしきい値に影響し
ないようにするため、シリコン層12を厚くする必要が
ある。
【0023】次いで、情報の消去方法について述べる。 電荷蓄積層17の情報を消去する場合は、例えばソース
n+ 型拡散層11及びドレインn+ 型拡散層13を
0Vとし、制御ゲート21に12V程度を印加して、電
荷蓄積層17内部の電子を制御ゲート21側に抜き取る
。または、制御ゲート21を0Vとし、ソースn+ 型
拡散層11及びドレインn+ 型拡散層13に12V程
度を印加して、電荷蓄積層17内部の電子をソースn+
 型拡散層11及びドレインn+ 型拡散層13側に抜
き取る。若しくは、紫外線によって一括消去しても良い
【0024】次に、かかるメモリセルの製造方法を図4
乃至図9により述べる。
【0025】先ず、p型シリコン基板30の表面に窒化
膜31を形成し、エッチングによって柱状のシリコン層
32を形成する(図4)。但し、図4(b)は図4(a
)のA−A断面図である。
【0026】その後、熱酸化膜33を形成した後、ヒ素
をイオン注入してソースn+ 型拡散層34とドレイン
n+ 型拡散層35とを形成する(図5)。なお、この
とき、ソースn+ 型拡散層34はエッチングによって
柱状のシリコン層32を形成する前に高エネルギーで形
成しても良い。また、ドレインn+ 型拡散層35はエ
ッチングによって柱状のシリコン層32を形成する前に
表面にイオン注入して形成しても良い。
【0027】次いで、熱酸化膜33を除去した後、再び
熱酸化膜36を形成する(図6)。そして、側壁残しに
よってn+ 型多結晶シリコンの電荷蓄積層37を形成
した後、この表面に熱酸化膜38を形成する(図7)。
【0028】さらに、熱酸化膜38の表面に側壁残しに
よって形成した多結晶シリコンをシリサイデーションし
て、制御ゲート39を形成した後、基板30上に酸化膜
40を埋め込む(図8)。なお、このとき、メタルを側
壁残しして制御ゲート39を形成しても良い。
【0029】その後、窒化膜31を除去し、n+ 型多
結晶シリコンを積層した後、エッチングによってドレイ
ンn+ 型拡散層35に電位を与えるドレイン配線41
を形成すると共に、ドレイン配線41のパターンの下方
以外の酸化膜40、熱酸化膜36,38、電荷蓄積層3
7及び柱状のシリコン層32を夫々除去する。そして、
制御ゲート39の内側に残留した多結晶シリコンを熱酸
化によって酸化膜42にし、電荷蓄積層37の電気的絶
縁を確実にする(図9)。斯くして、簡単な製造工程に
よりメモリ装置が得られる。但し、図9(b)は図9(
a)のA−A断面図、図9(c)は図9(a)のB−B
断面図である。
【0030】なお、ドレインn+ 型拡散層35は窒化
膜31を除去した後、イオン注入によって形成しても良
い。また、ドレイン配線41はAlなどの金属配線でも
良い。さらに、酸化膜33,36,38,40を他の絶
縁体に代えても良い。
【0031】図10はメモリセルの平面的配置例を示す
図である。同図によれば、複数のメモリセル50が連続
して形成され、制御ゲート51が隣接する列のメモリセ
ル50により共有されている。そして、かかる制御ゲー
ト51の両側に隣接するメモリセル50の電荷蓄積層5
2が対峙しないように交互にずらして配列され、制御ゲ
ート51に電位を与える配線(図示略す)とドレイン配
線(図示略す)とが一か所でクロスするように形成され
ている。従って、かかる構成によれば、簡単な製造工程
により集積度が向上できると共に、1つのメモリセルが
容易に選択できるメモリ装置が得られる。
【0032】次に、かかるメモリセルの製造方法を図1
1乃至図16により述べる。
【0033】先ず、p型シリコン基板60上にエッチン
グによって櫛状のシリコン層61を形成し、表面に熱酸
化膜62を形成した後、ヒ素をイオン注入してソースn
+ 型拡散層63とドレインn+ 型拡散層64を形成
する(図11)。
【0034】その後、側壁残しの技術によりn+ 型多
結晶シリコンの電荷蓄積層65を形成した後、再び熱酸
化またはCVD法により酸化膜66を形成する(図12
)。
【0035】次いで、多結晶シリコンを埋め込み、制御
ゲート67を形成した後、この上にシリコン窒化膜68
を形成する。(図13)。
【0036】そして、全面にフォトレジスト69を塗布
し、図14(b)に示す斜線部以外の部分が残るように
パターニングする(図14)。但し、図14(a)は図
14(b)のA−A断面図である。
【0037】その後、レジスト69及び窒化膜68をマ
スクにして、シリコン層61、ドレインn+ 型拡散層
64、酸化膜62,66及び電荷蓄積層65を異方性エ
ッチングにより除去する(図15)。
【0038】しかる後、CVD法を用いて絶縁膜による
素子分離領域70を形成後、この素子分離領域70のド
レインn+ 型拡散層64上にコンタクト孔を開口し、
ドレイン電極用配線71を形成する(図16)。
【0039】図17は第2実施例におけるメモリセルの
断面図である。同図において、80はp型シリコン層の
下地基板である。この基板80の所定表面部にn+ 型
拡散層の制御ゲート81が形成され、この制御ゲート8
1上に絶縁膜82,電荷蓄積層83,絶縁膜84が順次
積層されている。また、基板80上の絶縁膜82,84
及び電荷蓄積層83の両側に絶縁層85が形成され、絶
縁層85及び絶縁膜84上にはp型シリコン層86が形
成されている。そして、上記p型シリコン層86の両側
には電荷蓄積層83上に位置する部分をチャネル領域と
するソースn+ 型拡散層87及びドレインn+ 型拡
散層88が形成され、これらシリコン層86、ソースn
+ 型拡散層87及びドレインn+ 型拡散層88上に
絶縁膜89が形成されると共に、シリコン層86のソー
スn+ 型拡散層87とドレインn+ 型拡散層88と
の間のチャネル領域上に電荷蓄積層90,絶縁膜91,
制御ゲート92が順次積層形成されている。
【0040】また、図18に示すように、下方の制御ゲ
ート81をn+ 型多結晶シリコンやメタルなどの導電
性の良好な材料により形成しても良い。これにより、信
頼性をさらに向上することができる。但し、この場合、
制御ゲート81は下地の基板80と絶縁膜93によって
絶縁される必要がある。
【0041】次に、かかる構成のメモリセルの動作を述
べる。先ず、データの書き込みについて説明する。電荷
蓄積層90への書き込みは制御ゲート92、ソースn+
 型拡散層87及びドレインn+ 型拡散層88を用い
て行われる。電荷蓄積層83への書き込みは制御ゲート
81、ソースn+ 型拡散層87及びドレインn+ 型
拡散層88を用いて行われる。書き込み原理は従来と同
様にアバランシェ注入やホットエレクトロン注入或いは
トンネル注入を利用して行われる。
【0042】次いで、読み出しについて説明する。制御
ゲート92のみを読み出しゲートに用いる場合は上下の
電荷蓄積層83,90内の電荷の有無によって4種のし
きい値が生じるので、4値の情報が記憶される。また、
書き込み電圧や書き込み時間を変え電荷蓄積層83,9
0の電荷量を変えることで制御ゲート92のしきい値を
持たせれば4値よりも多くの情報が記憶できる。なお、
このとき、電荷蓄積層83が制御ゲート92のしきい値
に影響するようにシリコン層86を薄くする必要がある
。また、1セルで2ビット素子として用いる場合は、上
下の制御ゲート81,92を別々の読み出し用ゲートと
して用いる。この場合は下方の電荷蓄積層83の電荷が
上方の制御ゲート92のしきい値に影響せず、上方の電
荷蓄積層90の電荷が下方の制御ゲート81のしきい値
に影響しないようにシリコン層86を厚くする必要があ
る。
【0043】図19はかかるメモリセルにおけるしきい
値の違いを計算機シュミレーション結果により説明する
図である。ソースn+ 型拡散層87及び下方の制御ゲ
ート81を0Vとし、ドレインn+ 型拡散層88に0
.05Vを印加した場合、上下の電荷蓄積層83,90
内の電荷の有無によって上方の制御ゲート92の電圧に
対してドレイン電流の大きさが異なる。これはしきい値
が4種類現れていることを意味する。状態1は上下の電
荷蓄積層83,90に電荷が書き込まれていない場合、
状態2は下方の電荷蓄積層83のみに電荷が書き込まれ
ている場合、状態3は上方の電荷蓄積層90のみに電荷
が書き込まれている場合、状態4は上下の電荷蓄積層8
3,90に電荷が書き込まれている場合である。そして
、書き込まれた電荷量は約43fcである。なお、デバ
イス寸法はデバイス幅10μm、ゲート長1μm、p型
シリコン層86の厚さ0.1μm、p型シリコン層86
の不純物濃度2×1017cm−3、p型シリコン層8
6と電荷蓄積層83,90との間の酸化膜84,89の
厚さ10nm及び電荷蓄積層83,90と制御ゲート8
1,92との間の酸化膜82,91の厚さは40nmで
ある。
【0044】次に、かかるメモリセルの製造方法を図2
0乃至図26により述べる。
【0045】先ず、p型シリコン基板301上に熱酸化
膜302を形成し、この熱酸化膜302を溝状にエッチ
ングした後、ヒ素をイオン注入してn+ 型拡散層の制
御ゲート303を形成する(図20)。但し、図20(
a)は図20(b)のA−A断面図である。
【0046】その後、制御ゲート303の表面に熱酸化
膜304を形成した後、熱酸化膜302の溝内部にn+
 型多結晶シリコン層305aを積層して埋め込む(図
21)。但し、図21(a)は図21(b)のA−A断
面図である。
【0047】次いで、n+ 型多結晶シリコン層305
aをエッチングして電荷蓄積層305bを形成する(図
22)。但し、図22(a)は図22(b)のA−A断
面図である。
【0048】続いて、熱酸化膜302の溝内部に酸化膜
306を積層して埋め込む(図23)。但し、図23(
a)は図23(b)のA−A断面図である。
【0049】そして、電荷蓄積層305b上に熱酸化膜
307を形成した後、p型シリコン層308を積層し、
この上に熱酸化膜309,n+ 型多結晶シリコン層3
10a,熱酸化膜311,n+ 型多結晶シリコン層3
12aを順次積層する(図24)。
【0050】次いで、エッチングによって電荷蓄積層3
10bと制御ゲート312bとを形成した後、ヒ素をイ
オン注入して電荷蓄積層310bの両側にソースn+ 
型拡散層313及びドレインn+ 型拡散層314を形
成する(図25)。
【0051】さらに、酸化膜315を積層した後、上方
の制御ゲート312bの取り出し用配線316を形成す
る(図26)。
【0052】図27及び図28は第3実施例を示し、図
27はメモリセルの斜視図であり、図28は図27のA
−A断面図である。即ち、p型シリコン基板107上に
おける柱状のp型シリコン層108の上下にソースn+
 型拡散層105及びドレインn+ 型拡散層106が
積層されて居り、ソースn+ 型拡散層105とドレイ
ンn+ 型拡散層106との間のチャネル領域(図示略
す)の両側には絶縁膜104を介して電荷蓄積層102
が形成され、この電荷蓄積層102の両側面には絶縁膜
104を介して制御ゲート103が形成されている。さ
らに、電荷蓄積層102とドレインn+ 型拡散層10
6との重なる面積が電荷蓄積層102とソースn+型拡
散層105との重なる面積より大きく形成され(図28
a,c,d)、さらに電荷蓄積層102とドレインn+
 型拡散層106との間の絶縁膜104の厚さが電荷蓄
積層102とソースn+ 型拡散層105との間の絶縁
膜104の厚さより薄く形成されている(図28b)。 また、電荷蓄積層102、絶縁膜104及び制御ゲ−ト
103が素子分離領域の絶縁膜109まで形成されてい
る(図27)。
【0053】次に、かかるメモリセルの製造方法を図2
9乃至図38により述べる。
【0054】先ず、基板401中に、例えばリンまたは
ヒ素の高エネルギーイオン注入によりソース拡散層40
2を形成し、その後、基板401の表面部にドレイン拡
散層404を、例えばリンまたはヒ素のイオン注入によ
り形成する。このとき、ソ−ス拡散層402とドレイン
拡散層404との間にはシリコン層403が介在する。 なお、上述の工程に代えて、基板401にソース拡散層
402を形成した後、エピタキシャル成長技術を用いて
ソース拡散層402上にシリコン層403,ドレイン拡
散層404を順次形成しても良い。その後、レジスト膜
405を塗布した後、これをリソグラフィー技術を用い
てパターニングする(図29)。ここで、図28(a)
,(c)に示すような構造を形成する場合は、ドレイン
拡散層404形成用のイオン注入の注入エネルギ−を変
え、少なくとも2回のイオン注入を行うことによりドレ
イン拡散層404の不純物分布を広げる。
【0055】次に、レジスト膜405をマスクとしてR
IE技術により基板401をエッチングし、素子分離用
の溝413を形成した後、レジスト膜405を除去する
(図30)。
【0056】その後、例えば凝縮CVD法を用いて溝4
13の底部から酸化膜406を堆積し、溝413を埋め
込む。この場合、例えばLPCVD法を用いて絶縁物質
を全面に堆積した後、例えばRIE技術を用いてエッチ
バックする工程を用いても良い(図31)。
【0057】続いて、レジスト膜407を塗布した後、
これをリソグラフィー技術を用いてパターニングする(
図32)。
【0058】その後、レジスト膜407をマスクとして
、例えばCF4 ガスを用い基板401のエッチングレ
ートと酸化膜406のエッチングレートとが等しいRI
E技術により、後述する電荷蓄積層及び制御ゲートを形
成するための溝414を形成後、レジスト膜407を除
去する(図33)。
【0059】さらに、酸化により上記電荷蓄積層と基板
401とを絶縁する酸化膜408を形成する(図34)
。ここで、図28(d)に示す構造を形成する場合は、
例えばRIE技術を用いてドレイン拡散層404及びソ
−ス拡散層402の上部の酸化膜408のみエッチバッ
クし、再び酸化することにより溝414の底面の酸化膜
の厚さを溝414の側面の酸化膜の厚さより薄くする。 また、図28(b)に示す構造を形成する場合は、酸化
膜408の上に、例えば窒化膜を堆積し、エッチバック
することにより溝414の側面のみに窒化膜層を形成す
る。その後、例えばCDE技術によりドレイン拡散層4
04と上記窒化膜層との間の酸化膜408をドレイン拡
散層404のPN接合近傍までエッチングする。その後
、窒化膜層をエッチング除去し、再び酸化することによ
りドレイン拡散層404の側壁の酸化膜の厚さをチャネ
ル部の酸化膜の厚さより薄くする。なお、図34(a)
は図33のA−A断面図であり、図34(b)は図33
のB−B断面図である。
【0060】その後、リンがドープされたポリシリコン
などの伝導物質をLPCVD法を用いて全面に堆積し、
これをRIE技術によりエッチバックし、電荷蓄積層4
09を形成する。そして、レジスト膜410を塗布した
後、これをリソグラフィー技術を用いてパターニングす
る(図35)。
【0061】そして、レジスト膜410をマスクとして
電荷蓄積層409をエッチングし、隣合う電荷蓄積層4
09同士を電気的に絶縁する。このとき、電荷蓄積層4
09は酸化膜406上まで延設される。その後、レジス
ト膜410を除去する(図36)。ここで、レジスト膜
410の寸法は上式の容量結合比のバランスがとれるよ
うに決定する。
【0062】さらに、電荷蓄積層409を酸化し、電荷
蓄積層409上に絶縁膜411を形成した後、例えばL
PCVD法を用いてリンがドープされたポリシリコンな
どの伝導物質を堆積し、これを例えばRIE技術を用い
てエッチバックし、制御ゲート412を形成する(図3
7)。なお、図37(a)は素子領域の断面図、図37
(b)は素子分離領域の断面図を示す。
【0063】しかる後、制御ゲート412を酸化した後
、例えばBPSG膜によりパッシベーション膜415を
形成する。そして、パッシベーション膜415のドレイ
ン拡散層404上にドレイン拡散層404と後述するビ
ット線とを接続するコンタクトホール415aを例えば
RIE技術を用いて開口し、全面に金属物質を例えばP
VD法を用いて蒸着する。その後、上記金属物質をリソ
グラフィー技術によりパターニングし、ビット線416
を配線する(図38)。なお、図38(a)は素子領域
の断面図、図38(b)は素子分離領域の断面図を示す
【0064】
【発明の効果】以上説明したように本発明によれば、メ
モリセルをスタック構造に構成したので、メモリの高集
積化ができると共に、1つのメモリセルで2値より多く
の情報が記憶できる。さらに、複数メモリセルの配列に
おいて、隣接するメモリセルが1つの制御ゲートを共有
し、隣接する電荷蓄積層を制御ゲートに対して非対称に
形成したので、簡単な製造工程により1つのメモリセル
の選択が容易にでき、而も高集積化できるメモリ装置が
得られる。また、電荷蓄積層とドレイン拡散層との重な
る面積が電荷蓄積層とソース拡散層との重なる面積より
大きく、または/及び電荷蓄積層とドレイン拡散層との
間の第1の絶縁膜の厚さを電荷蓄積層とソース拡散層と
の間の第1の絶縁膜の厚さより薄くしたので、ドレイン
拡散層と電荷蓄積層との間の容量が増大し、トンネル電
流が増加する。よって、短時間で電荷蓄積層内の電荷が
充放電され、良好なデータの書き込み及び消去ができる
。さらに、電荷蓄積層並びに第2の絶縁膜及び制御ゲ−
トを素子分離領域まで延長したので、容量結合比が容易
に制御できる。従って、ドレイン容量の増大による容量
結合比の低下が補償できると共に、電荷蓄積層の電位が
向上でき、良好なデータの書き込み及び消去ができる。
【図面の簡単な説明】
【図1】第1実施例におけるメモリセルの断面図である
【図2】第1実施例におけるメモリセルを連続して形成
した例を示す図である。
【図3】第1実施例におけるメモリセルにおけるしきい
値の違いを計算機シュミレーション結果により説明する
図である。
【図4】第1実施例におけるメモリセルの製造工程図で
ある。
【図5】第1実施例におけるメモリセルの製造工程図で
ある。
【図6】第1実施例におけるメモリセルの製造工程図で
ある。
【図7】第1実施例におけるメモリセルの製造工程図で
ある。
【図8】第1実施例におけるメモリセルの製造工程図で
ある。
【図9】第1実施例におけるメモリセルの製造工程図で
ある。
【図10】本発明のメモリセルの平面的配置例を示す図
である。
【図11】本発明のメモリセルの製造工程図である。
【図12】本発明のメモリセルの製造工程図である。
【図13】本発明のメモリセルの製造工程図である。
【図14】本発明のメモリセルの製造工程図である。
【図15】本発明のメモリセルの製造工程図である。
【図16】本発明のメモリセルの製造工程図である。
【図17】本発明の第2実施例におけるメモリセルの断
面図である。
【図18】本発明の第2実施例における他のメモリセル
の断面図である。
【図19】第2実施例のメモリセルにおけるしきい値の
違いを計算機シュミレーション結果により説明する図で
ある。
【図20】第2実施例におけるメモリセルの製造工程図
である。
【図21】第2実施例におけるメモリセルの製造工程図
である。
【図22】第2実施例におけるメモリセルの製造工程図
である。
【図23】第2実施例におけるメモリセルの製造工程図
である。
【図24】第2実施例におけるメモリセルの製造工程図
である。
【図25】第2実施例におけるメモリセルの製造工程図
である。
【図26】第2実施例におけるメモリセルの製造工程図
である。
【図27】第3実施例におけるメモリセルの斜視図であ
る。
【図28】図27のA−A断面図である。
【図29】第3実施例におけるメモリセルの製造工程図
である。
【図30】第3実施例におけるメモリセルの製造工程図
である。
【図31】第3実施例におけるメモリセルの製造工程図
である。
【図32】第3実施例におけるメモリセルの製造工程図
である。
【図33】第3実施例におけるメモリセルの製造工程図
である。
【図34】第3実施例におけるメモリセルの製造工程図
である。
【図35】第3実施例におけるメモリセルの製造工程図
である。
【図36】第3実施例におけるメモリセルの製造工程図
である。
【図37】第3実施例におけるメモリセルの製造工程図
である。
【図38】第3実施例におけるメモリセルの製造工程図
である。
【図39】従来のメモリセルの断面図である。
【符号の説明】
10,30,80,107,301,401  P型シ
リコン基板 11,34,87,105,313,402  ソ−ス
n+ 型拡散層 12,32,86,108,308,403  P型シ
リコン層 13,35,88,106,314,404  ドレイ
ンn+ 型拡散層 16,17,37,52,83,90,102,305
b,310b,409電荷蓄積層 20,21,39,51,81,92,103,303
,312b,412制御ゲ−ト 50  メモリセル

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】  第1伝導型の柱状の半導体層の上下に
    第2伝導型のソ−ス・ドレイン拡散層が形成され、上記
    半導体層の上記ソ−ス・ドレイン拡散層間のチャネル領
    域の両側面に夫々第1の絶縁膜,電荷蓄積層,第2の絶
    縁膜,制御ゲートが順次形成されたことを特徴とする不
    揮発性半導体メモリ装置。
  2. 【請求項2】  第1伝導型の柱状の半導体層が複数並
    設され、上記各半導体層の上下に第2伝導型のソ−ス・
    ドレイン拡散層が形成され、上記半導体層の上記ソ−ス
    ・ドレイン拡散層間のチャネル領域の両側面に夫々第1
    の絶縁膜,電荷蓄積層,第2の絶縁膜,制御ゲートが順
    次形成され、上記制御ゲートは隣接する上記半導体層に
    共有され、隣接する上記電荷蓄積層は上記制御ゲートに
    対して非対称に形成されたことを特徴とする不揮発性半
    導体メモリ装置。
  3. 【請求項3】  第1伝導型の半導体層の両側に第2伝
    導型のソ−ス・ドレイン拡散層が形成され、上記半導体
    層の上記ソ−ス・ドレイン拡散層間のチャネル領域の上
    下に夫々第1の絶縁膜,電荷蓄積層,第2の絶縁膜,制
    御ゲートが順次形成されたことを特徴とする不揮発性半
    導体メモリ装置。
  4. 【請求項4】  電荷蓄積層とドレイン拡散層との重な
    る面積が上記電荷蓄積層とソース拡散層との重なる面積
    より大きく、または/及び上記電荷蓄積層と上記ドレイ
    ン拡散層との間の第1の絶縁膜の厚さが上記電荷蓄積層
    と上記ソース拡散層との間の上記第1の絶縁膜の厚さよ
    りも薄いことを特徴とする請求項1記載の不揮発性半導
    体メモリ装置。
  5. 【請求項5】  電荷蓄積層、第2の絶縁膜及び制御ゲ
    −トを素子分離領域まで延長したことを特徴とする請求
    項1または4記載の不揮発性半導体メモリ装置。
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