JP3046376B2

JP3046376B2 - 不揮発性半導体メモリ装置

Info

Publication number: JP3046376B2
Application number: JP3067226A
Authority: JP
Inventors: 一也松澤; 正樹百冨; 早苗福田; 光利中村
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1991-03-29
Filing date: 1991-03-29
Publication date: 2000-05-29
Anticipated expiration: 2015-05-29
Also published as: JPH04302477A

Description

【発明の詳細な説明】

【０００１】［発明の目的］

【０００２】

【産業上の利用分野】本発明は電気的書き込みが可能な
不揮発性半導体メモリ装置に関する。

【０００３】

【従来の技術】従来、この種の不揮発性半導体メモリ装
置（ＰＲＯＭ）は、図３９に示すように、基板１の表面
部に形成された拡散層２，３間のチャネル領域上に絶縁
膜４，浮游ゲート等の電荷蓄積層５，絶縁膜６，制御ゲ
ート７を順次積層したＭＯＳトランジスタ構造のメモリ
セルが広く用いられている（例えば、IEEE ISSCC Diges
t of Technical Papers, p.142, 1980）。

【０００４】かかるメモリ装置における電気的書き込み
は、基板１から電荷蓄積層５へアバランシェ注入、ホッ
トエレクトロン注入或いはトンネル注入を利用して行わ
れる。即ち、電荷蓄積層５の電荷蓄積状態に応じて異な
るしきい値電圧の違いを２値情報の“０”，“１”に対
応させることにより情報記憶を行う。また、情報消去
は、例えば紫外線を照射して電荷蓄積層５内の電荷を放
出させることにより一括消去が行われる。特に、データ
消去を電気的に行うようにしたものはＥＥＰＲＯＭと呼
ばれる。このＥＥＰＲＯＭの電気的消去法としては、制
御ゲート７や基板１に電圧を掛け、電荷蓄積層５内の電
荷を制御ゲート７或いは基板１側へトンネル電流により
放出させる方法が公知である。

【０００５】

【発明が解決しようとする課題】然し乍ら、上述した従
来のＥＰＲＯＭ及びＥＥＰＲＯＭは、基板１に対して水
平方向素子構造が形成されるため、集積化に限界があ
る。また、１つのメモリセルに“０”と“１”の２値情
報しか記憶できないという問題点があった。

【０００６】本発明の目的は、上述した問題点に鑑み、
高度に集積化を可能とし、２値よりも多くの情報を記憶
できる不揮発性半導体メモリ装置を提供するものであ
る。

【０００７】［発明の構成］

【０００８】

【課題を解決するための手段】本発明は上述した目的を
達成するため、第１伝導型の柱状の半導体層の上下に第
２伝導型のソ−ス・ドレイン拡散層が形成され、半導体
層のソ−ス・ドレイン拡散層間のチャネル領域の両側面
に夫々第１の絶縁膜，電荷蓄積層，第２の絶縁膜，制御
ゲートが順次形成されたものである。さらに、電荷蓄積
層とドレイン拡散層との重なる面積が電荷蓄積層とソー
ス拡散層との重なる面積より大きく、または／及び電荷
蓄積層とドレイン拡散層との間の第１の絶縁膜の厚さを
電荷蓄積層とソース拡散層との間の第１の絶縁膜の厚さ
より薄くし、電荷蓄積層、第２の絶縁膜及び制御ゲ−ト
を素子分離領域まで延長したものである。

【０００９】また、第１伝導型の柱状の半導体層が複数
並設され、各半導体層の上下に第２伝導型のソ−ス・ド
レイン拡散層が形成され、半導体層のソ−ス・ドレイン
拡散層間のチャネル領域の両側面に夫々第１の絶縁膜，
電荷蓄積層，第２の絶縁膜，制御ゲートが順次形成さ
れ、制御ゲートは隣接する半導体層に共有され、隣接す
る電荷蓄積層は制御ゲートに対して非対称に形成された
ものである。

【００１０】さらに、第１伝導型の半導体層の両側に第
２伝導型のソ−ス・ドレイン拡散層が形成され、半導体
層のソ−ス・ドレイン拡散層間のチャネル領域の上下に
夫々第１の絶縁膜，電荷蓄積層，第２の絶縁膜，制御ゲ
ートが順次形成されたものである。

【００１１】

【作用】本発明においては、メモリセルをスタック構造
に構成したので、１つのメモリセルに２値より多くの情
報が記憶され、高集積化が可能となる。さらに、複数メ
モリセルの配列において、隣接するメモリセルが１つの
制御ゲートを共有し、隣接する電荷蓄積層は制御ゲート
に対して非対称に形成されたので、簡単な製造工程で１
つのメモリセルが容易に選択できるメモリ装置が得ら
れ、而もこのメモリ装置は高集積化される。また、電荷
蓄積層とドレイン拡散層との重なる面積が電荷蓄積層と
ソース拡散層との重なる面積より大きく、または／及び
電荷蓄積層とドレイン拡散層との間の第１の絶縁膜の厚
さを電荷蓄積層とソース拡散層との間の第１の絶縁膜の
厚さより薄くしたので、ドレイン拡散層と電荷蓄積層と
の間の容量が増大し、トンネル電流が増加する。よっ
て、短時間で電荷蓄積層内の電荷が充放電され、良好な
データの書き込み及び消去が行われる。ところが、この
場合、次式で明らかなように、ドレイン拡散層と電荷蓄
積層間の容量Ｃ_Dの増加に伴い、基板と電荷蓄積層間の
容量Ｃ_Bの電荷蓄積層と制御ゲート間の容量Ｃ_POLYに対
する容量結合比Ｒ_Cが減少する。（但し、Ｃ_Sは電荷蓄
積層とソース拡散層間の容量である。）

【００１２】

【数１】

【００１３】このため、電荷蓄積層の電位が低下し、電
荷の注入及び放出率が低下する可能性がある。そこで、
電荷蓄積層並びに第２の絶縁膜及び制御ゲ−トを素子分
離領域まで延長したので、電荷蓄積層と制御ゲート間の
容量Ｃ_POLYが大きくなり、所望の容量結合比Ｒ_Cが得ら
れるようになる。これにより、電荷蓄積層の電位が向上
される。

【００１４】

【実施例】以下、本発明装置に係わる実施例を図１乃至
図３８に基づいて説明する。

【００１５】図１及び図２は第１実施例におけるメモリ
セルの断面図である。なお、図２はメモリセルを連続し
て形成した例を示す。同図において、１０はｐ型シリコ
ン基板である。この基板１０上には、ソースｎ+ 型拡散
層１１，柱状のｐ型シリコン層１２，ドレインｎ+ 型拡
散層１３が順次積層されている。そして、ソースｎ+型
拡散層１１とドレインｎ+ 型拡散層１３との間のチャネ
ル領域（図示略す）の両側には絶縁膜１４及び１５を介
して浮游ゲート、所謂電荷蓄積層１６及び１７が形成さ
れ、これら電荷蓄積層１６及び１７の側面には絶縁膜１
８及び１９を介して制御ゲート２０及び２１が形成され
ている。

【００１６】次に、かかる構成のメモリセルの動作を述
べる。先ず、データの書き込みについて説明する。アバ
ランシェ注入を行う場合には、ソースｎ+ 型拡散層１１
を０Ｖとし、ドレインｎ+ 型拡散層１３に例えば８Ｖを
与える。電荷蓄積層１６，１７に電子を注入しない場合
は、制御ゲート２０，２１を０Ｖにする。電荷蓄積層１
６に電子を注入する場合は、制御ゲート２０を例えば１
０Ｖとする。このとき、制御ゲート２１は０Ｖである。
電荷蓄積層１７に電子を注入する場合は、制御ゲート２
１を例えば１０Ｖとする。このとき、制御ゲート２０は
０Ｖである。また、電荷蓄積層１６，１７に電子を注入
する場合には、制御ゲート２０，２１を例えば１０Ｖと
する。

【００１７】さらに、トンネル注入を用いる場合には、
ソースｎ+ 型拡散層１１とドレインｎ+ 型拡散層１３と
を０Ｖにする。そして、制御ゲート２０，２１の電圧と
電荷蓄積層１６，１７の電子注入との関係は上記と同様
である。

【００１８】続いて、データの読み出しについて説明す
る。多値素子として用いる場合において、例えば制御ゲ
ート２０のみを読み出しゲートに用いるならば、電荷蓄
積層１６，１７内の電荷の有無によって４種のしきい値
が生じるので、４値の情報が記憶される。また、書き込
み電圧や書き込み時間を変えて電荷蓄積層１６，１７に
３種類以上の電荷量を持たせれば４値よりも多くの情報
を読み出せる。このとき、電荷蓄積層１７中の電荷が制
御ゲート２０のしきい値に影響するようにシリコン層１
２を薄くする必要がある。また、これは制御ゲート２１
のみを読み出しゲートに用いる場合も同様である。

【００１９】図３はかかるメモリセルにおけるしきい値
の違いを計算機シュミレーション結果により説明する図
である。ソースｎ+ 型拡散層１１及び制御ゲート２１を
０Ｖとし、ドレインｎ+ 型拡散層１３に０．０５Ｖを印
加した場合、電荷蓄積層１６，１７内の電荷の有無によ
り制御ゲート２０の電圧に対してドレイン電流の大きさ
が異なる。これはしきい値が４種類現れていることを意
味する。ここで、状態１は電荷蓄積層１６，１７に電荷
が書き込まれていない場合、状態２は電荷蓄積層１７の
みに電荷が書き込まれている場合、状態３は電荷蓄積層
１６のみに電荷が書き込まれている場合、状態４は電荷
蓄積層１６，１７に電荷が書き込まれている場合であ
る。また、書き込まれた電荷量は約１２０ｆｃである。

【００２０】制御ゲート２０または２１の電圧を、例え
ば４Ｖ程度にすると、状態１の場合ではドレイン電流が
４．０μＡ、状態２の場合はドレイン電流が３．２μ
Ａ、状態３の場合はドレイン電流が１．１μＡ及び状態
４の場合はドレイン電流が０．０μＡ流れる。よって、
この差をセンスすることにより４値の区別ができる。

【００２１】なお、シュミレーションに用いたデバイス
寸法はデバイス幅１０μｍ、ゲート長１μｍ、柱状のｐ
型シリコン層１２の厚さ０．１μｍ、ｐ型シリコン層１
２の不純物濃度２×１０¹⁷cm^-3、ｐ型シリコン層１２と
電荷蓄積層１６，１７との間の酸化膜厚１０ｎｍ及び電
荷蓄積層１６，１７と制御ゲート２０，２１との間の酸
化膜厚４０ｎｍである。

【００２２】さらに、１セルで２ビット素子として用い
る場合は、制御ゲート２０，２１を別々の読み出し用ゲ
ートとして用いる。この場合、電荷蓄積層１７の電荷が
制御ゲート２０のしきい値に影響しないようにし、電荷
蓄積層１６の電荷が制御ゲート２１のしきい値に影響し
ないようにするため、シリコン層１２を厚くする必要が
ある。

【００２３】次いで、情報の消去方法について述べる。
電荷蓄積層１７の情報を消去する場合は、例えばソース
ｎ+ 型拡散層１１及びドレインｎ+ 型拡散層１３を０Ｖ
とし、制御ゲート２１に１２Ｖ程度を印加して、電荷蓄
積層１７内部の電子を制御ゲート２１側に抜き取る。ま
たは、制御ゲート２１を０Ｖとし、ソースｎ+ 型拡散層
１１及びドレインｎ+ 型拡散層１３に１２Ｖ程度を印加
して、電荷蓄積層１７内部の電子をソースｎ+ 型拡散層
１１及びドレインｎ+ 型拡散層１３側に抜き取る。若し
くは、紫外線によって一括消去しても良い。

【００２４】次に、かかるメモリセルの製造方法を図４
乃至図９により述べる。

【００２５】先ず、ｐ型シリコン基板３０の表面に窒化
膜３１を形成し、エッチングによって柱状のシリコン層
３２を形成する（図４）。但し、図４（ｂ）は図４
（ａ）のＡ−Ａ断面図である。

【００２６】その後、熱酸化膜３３を形成した後、ヒ素
をイオン注入してソースｎ+ 型拡散層３４とドレインｎ
+ 型拡散層３５とを形成する（図５）。なお、このと
き、ソースｎ+ 型拡散層３４はエッチングによって柱状
のシリコン層３２を形成する前に高エネルギーで形成し
ても良い。また、ドレインｎ+ 型拡散層３５はエッチン
グによって柱状のシリコン層３２を形成する前に表面に
イオン注入して形成しても良い。

【００２７】次いで、熱酸化膜３３を除去した後、再び
熱酸化膜３６を形成する（図６）。そして、側壁残しに
よってｎ+ 型多結晶シリコンの電荷蓄積層３７を形成し
た後、この表面に熱酸化膜３８を形成する（図７）。

【００２８】さらに、熱酸化膜３８の表面に側壁残しに
よって形成した多結晶シリコンをシリサイデーションし
て、制御ゲート３９を形成した後、基板３０上に酸化膜
４０を埋め込む（図８）。なお、このとき、メタルを側
壁残しして制御ゲート３９を形成しても良い。

【００２９】その後、窒化膜３１を除去し、ｎ+ 型多結
晶シリコンを積層した後、エッチングによってドレイン
ｎ+ 型拡散層３５に電位を与えるドレイン配線４１を形
成すると共に、ドレイン配線４１のパターンの下方以外
の酸化膜４０、熱酸化膜３６，３８、電荷蓄積層３７及
び柱状のシリコン層３２を夫々除去する。そして、制御
ゲート３９の内側に残留した多結晶シリコンを熱酸化に
よって酸化膜４２にし、電荷蓄積層３７の電気的絶縁を
確実にする（図９）。斯くして、簡単な製造工程により
メモリ装置が得られる。但し、図９（ｂ）は図９（ａ）
のＡ−Ａ断面図、図９（ｃ）は図９（ａ）のＢ−Ｂ断面
図である。

【００３０】なお、ドレインｎ+ 型拡散層３５は窒化膜
３１を除去した後、イオン注入によって形成しても良
い。また、ドレイン配線４１はＡｌなどの金属配線でも
良い。さらに、酸化膜３３，３６，３８，４０を他の絶
縁体に代えても良い。

【００３１】図１０はメモリセルの平面的配置例を示す
図である。同図によれば、複数のメモリセル５０が連続
して形成され、制御ゲート５１が隣接する列のメモリセ
ル５０により共有されている。そして、かかる制御ゲー
ト５１の両側に隣接するメモリセル５０の電荷蓄積層５
２が対峙しないように交互にずらして配列され、制御ゲ
ート５１に電位を与える配線（図示略す）とドレイン配
線（図示略す）とが一か所でクロスするように形成され
ている。従って、かかる構成によれば、簡単な製造工程
により集積度が向上できると共に、１つのメモリセルが
容易に選択できるメモリ装置が得られる。

【００３２】次に、かかるメモリセルの製造方法を図１
１乃至図１６により述べる。

【００３３】先ず、ｐ型シリコン基板６０上にエッチン
グによって櫛状のシリコン層６１を形成し、表面に熱酸
化膜６２を形成した後、ヒ素をイオン注入してソースｎ
+ 型拡散層６３とドレインｎ+ 型拡散層６４を形成する
（図１１）。

【００３４】その後、側壁残しの技術によりｎ+ 型多結
晶シリコンの電荷蓄積層６５を形成した後、再び熱酸化
またはＣＶＤ法により酸化膜６６を形成する（図１
２）。

【００３５】次いで、多結晶シリコンを埋め込み、制御
ゲート６７を形成した後、この上にシリコン窒化膜６８
を形成する。（図１３）。

【００３６】そして、全面にフォトレジスト６９を塗布
し、図１４（ｂ）に示す斜線部以外の部分が残るように
パターニングする（図１４）。但し、図１４（ａ）は図
１４（ｂ）のＡ−Ａ断面図である。

【００３７】その後、レジスト６９及び窒化膜６８をマ
スクにして、シリコン層６１、ドレインｎ+ 型拡散層６
４、酸化膜６２，６６及び電荷蓄積層６５を異方性エッ
チングにより除去する（図１５）。

【００３８】しかる後、ＣＶＤ法を用いて絶縁膜による
素子分離領域７０を形成後、この素子分離領域７０のド
レインｎ+ 型拡散層６４上にコンタクト孔を開口し、ド
レイン電極用配線７１を形成する（図１６）。

【００３９】図１７は第２実施例におけるメモリセルの
断面図である。同図において、８０はｐ型シリコン層の
下地基板である。この基板８０の所定表面部にｎ+ 型拡
散層の制御ゲート８１が形成され、この制御ゲート８１
上に絶縁膜８２，電荷蓄積層８３，絶縁膜８４が順次積
層されている。また、基板８０上の絶縁膜８２，８４及
び電荷蓄積層８３の両側に絶縁層８５が形成され、絶縁
層８５及び絶縁膜８４上にはｐ型シリコン層８６が形成
されている。そして、上記ｐ型シリコン層８６の両側に
は電荷蓄積層８３上に位置する部分をチャネル領域とす
るソースｎ+ 型拡散層８７及びドレインｎ+ 型拡散層８
８が形成され、これらシリコン層８６、ソースｎ+ 型拡
散層８７及びドレインｎ+ 型拡散層８８上に絶縁膜８９
が形成されると共に、シリコン層８６のソースｎ+ 型拡
散層８７とドレインｎ+ 型拡散層８８との間のチャネル
領域上に電荷蓄積層９０，絶縁膜９１，制御ゲート９２
が順次積層形成されている。

【００４０】また、図１８に示すように、下方の制御ゲ
ート８１をｎ+ 型多結晶シリコンやメタルなどの導電性
の良好な材料により形成しても良い。これにより、信頼
性をさらに向上することができる。但し、この場合、制
御ゲート８１は下地の基板８０と絶縁膜９３によって絶
縁される必要がある。

【００４１】次に、かかる構成のメモリセルの動作を述
べる。先ず、データの書き込みについて説明する。電荷
蓄積層９０への書き込みは制御ゲート９２、ソースｎ+
型拡散層８７及びドレインｎ+ 型拡散層８８を用いて行
われる。電荷蓄積層８３への書き込みは制御ゲート８
１、ソースｎ+ 型拡散層８７及びドレインｎ+ 型拡散層
８８を用いて行われる。書き込み原理は従来と同様にア
バランシェ注入やホットエレクトロン注入或いはトンネ
ル注入を利用して行われる。

【００４２】次いで、読み出しについて説明する。制御
ゲート９２のみを読み出しゲートに用いる場合は上下の
電荷蓄積層８３，９０内の電荷の有無によって４種のし
きい値が生じるので、４値の情報が記憶される。また、
書き込み電圧や書き込み時間を変え電荷蓄積層８３，９
０の電荷量を変えることで制御ゲート９２のしきい値を
持たせれば４値よりも多くの情報が記憶できる。なお、
このとき、電荷蓄積層８３が制御ゲート９２のしきい値
に影響するようにシリコン層８６を薄くする必要があ
る。また、１セルで２ビット素子として用いる場合は、
上下の制御ゲート８１，９２を別々の読み出し用ゲート
として用いる。この場合は下方の電荷蓄積層８３の電荷
が上方の制御ゲート９２のしきい値に影響せず、上方の
電荷蓄積層９０の電荷が下方の制御ゲート８１のしきい
値に影響しないようにシリコン層８６を厚くする必要が
ある。

【００４３】図１９はかかるメモリセルにおけるしきい
値の違いを計算機シュミレーション結果により説明する
図である。ソースｎ+ 型拡散層８７及び下方の制御ゲー
ト８１を０Ｖとし、ドレインｎ+ 型拡散層８８に０．０
５Ｖを印加した場合、上下の電荷蓄積層８３，９０内の
電荷の有無によって上方の制御ゲート９２の電圧に対し
てドレイン電流の大きさが異なる。これはしきい値が４
種類現れていることを意味する。状態１は上下の電荷蓄
積層８３，９０に電荷が書き込まれていない場合、状態
２は下方の電荷蓄積層８３のみに電荷が書き込まれてい
る場合、状態３は上方の電荷蓄積層９０のみに電荷が書
き込まれている場合、状態４は上下の電荷蓄積層８３，
９０に電荷が書き込まれている場合である。そして、書
き込まれた電荷量は約４３ｆｃである。なお、デバイス
寸法はデバイス幅１０μｍ、ゲート長１μｍ、ｐ型シリ
コン層８６の厚さ０．１μｍ、ｐ型シリコン層８６の不
純物濃度２×１０¹⁷cm^-3、ｐ型シリコン層８６と電荷蓄
積層８３，９０との間の酸化膜８４，８９の厚さ１０ｎ
ｍ及び電荷蓄積層８３，９０と制御ゲート８１，９２と
の間の酸化膜８２，９１の厚さは４０ｎｍである。

【００４４】次に、かかるメモリセルの製造方法を図２
０乃至図２６により述べる。

【００４５】先ず、ｐ型シリコン基板３０１上に熱酸化
膜３０２を形成し、この熱酸化膜３０２を溝状にエッチ
ングした後、ヒ素をイオン注入してｎ+ 型拡散層の制御
ゲート３０３を形成する（図２０）。但し、図２０
（ａ）は図２０（ｂ）のＡ−Ａ断面図である。

【００４６】その後、制御ゲート３０３の表面に熱酸化
膜３０４を形成した後、熱酸化膜３０２の溝内部にｎ+
型多結晶シリコン層３０５ａを積層して埋め込む（図２
１）。但し、図２１（ａ）は図２１（ｂ）のＡ−Ａ断面
図である。

【００４７】次いで、ｎ+ 型多結晶シリコン層３０５ａ
をエッチングして電荷蓄積層３０５ｂを形成する（図２
２）。但し、図２２（ａ）は図２２（ｂ）のＡ−Ａ断面
図である。

【００４８】続いて、熱酸化膜３０２の溝内部に酸化膜
３０６を積層して埋め込む（図２３）。但し、図２３
（ａ）は図２３（ｂ）のＡ−Ａ断面図である。

【００４９】そして、電荷蓄積層３０５ｂ上に熱酸化膜
３０７を形成した後、ｐ型シリコン層３０８を積層し、
この上に熱酸化膜３０９，ｎ+ 型多結晶シリコン層３１
０ａ，熱酸化膜３１１，ｎ+ 型多結晶シリコン層３１２
ａを順次積層する（図２４）。

【００５０】次いで、エッチングによって電荷蓄積層３
１０ｂと制御ゲート３１２ｂとを形成した後、ヒ素をイ
オン注入して電荷蓄積層３１０ｂの両側にソースｎ+ 型
拡散層３１３及びドレインｎ+ 型拡散層３１４を形成す
る（図２５）。

【００５１】さらに、酸化膜３１５を積層した後、上方
の制御ゲート３１２ｂの取り出し用配線３１６を形成す
る（図２６）。

【００５２】図２７及び図２８は第３実施例を示し、図
２７はメモリセルの斜視図であり、図２８は図２７のＡ
−Ａ断面図である。即ち、ｐ型シリコン基板１０７上に
おける柱状のｐ型シリコン層１０８の上下にソースｎ+
型拡散層１０５及びドレインｎ+ 型拡散層１０６が積層
されて居り、ソースｎ+ 型拡散層１０５とドレインｎ+
型拡散層１０６との間のチャネル領域（図示略す）の両
側には絶縁膜１０４を介して電荷蓄積層１０２が形成さ
れ、この電荷蓄積層１０２の両側面には絶縁膜１０４を
介して制御ゲート１０３が形成されている。さらに、電
荷蓄積層１０２とドレインｎ+ 型拡散層１０６との重な
る面積が電荷蓄積層１０２とソースｎ+型拡散層１０５
との重なる面積より大きく形成され（図２８ａ，ｃ，
ｄ）、さらに電荷蓄積層１０２とドレインｎ+ 型拡散層
１０６との間の絶縁膜１０４の厚さが電荷蓄積層１０２
とソースｎ+ 型拡散層１０５との間の絶縁膜１０４の厚
さより薄く形成されている（図２８ｂ）。また、電荷蓄
積層１０２、絶縁膜１０４及び制御ゲ−ト１０３が素子
分離領域の絶縁膜１０９まで形成されている（図２
７）。

【００５３】次に、かかるメモリセルの製造方法を図２
９乃至図３８により述べる。

【００５４】先ず、基板４０１中に、例えばリンまたは
ヒ素の高エネルギーイオン注入によりソース拡散層４０
２を形成し、その後、基板４０１の表面部にドレイン拡
散層４０４を、例えばリンまたはヒ素のイオン注入によ
り形成する。このとき、ソ−ス拡散層４０２とドレイン
拡散層４０４との間にはシリコン層４０３が介在する。
なお、上述の工程に代えて、基板４０１にソース拡散層
４０２を形成した後、エピタキシャル成長技術を用いて
ソース拡散層４０２上にシリコン層４０３，ドレイン拡
散層４０４を順次形成しても良い。その後、レジスト膜
４０５を塗布した後、これをリソグラフィー技術を用い
てパターニングする（図２９）。ここで、図２８
（ａ），（ｃ）に示すような構造を形成する場合は、ド
レイン拡散層４０４形成用のイオン注入の注入エネルギ
−を変え、少なくとも２回のイオン注入を行うことによ
りドレイン拡散層４０４の不純物分布を広げる。

【００５５】次に、レジスト膜４０５をマスクとしてＲ
ＩＥ技術により基板４０１をエッチングし、素子分離用
の溝４１３を形成した後、レジスト膜４０５を除去する
（図３０）。

【００５６】その後、例えば凝縮ＣＶＤ法を用いて溝４
１３の底部から酸化膜４０６を堆積し、溝４１３を埋め
込む。この場合、例えばＬＰＣＶＤ法を用いて絶縁物質
を全面に堆積した後、例えばＲＩＥ技術を用いてエッチ
バックする工程を用いても良い（図３１）。

【００５７】続いて、レジスト膜４０７を塗布した後、
これをリソグラフィー技術を用いてパターニングする
（図３２）。

【００５８】その後、レジスト膜４０７をマスクとし
て、例えばＣＦ₄ガスを用い基板４０１のエッチングレ
ートと酸化膜４０６のエッチングレートとが等しいＲＩ
Ｅ技術により、後述する電荷蓄積層及び制御ゲートを形
成するための溝４１４を形成後、レジスト膜４０７を除
去する（図３３）。

【００５９】さらに、酸化により上記電荷蓄積層と基板
４０１とを絶縁する酸化膜４０８を形成する（図３
４）。ここで、図２８（ｄ）に示す構造を形成する場合
は、例えばＲＩＥ技術を用いてドレイン拡散層４０４及
びソ−ス拡散層４０２の上部の酸化膜４０８のみエッチ
バックし、再び酸化することにより溝４１４の底面の酸
化膜の厚さを溝４１４の側面の酸化膜の厚さより薄くす
る。また、図２８（ｂ）に示す構造を形成する場合は、
酸化膜４０８の上に、例えば窒化膜を堆積し、エッチバ
ックすることにより溝４１４の側面のみに窒化膜層を形
成する。その後、例えばＣＤＥ技術によりドレイン拡散
層４０４と上記窒化膜層との間の酸化膜４０８をドレイ
ン拡散層４０４のＰＮ接合近傍までエッチングする。そ
の後、窒化膜層をエッチング除去し、再び酸化すること
によりドレイン拡散層４０４の側壁の酸化膜の厚さをチ
ャネル部の酸化膜の厚さより薄くする。なお、図３４
（ａ）は図３３のＡ−Ａ断面図であり、図３４（ｂ）は
図３３のＢ−Ｂ断面図である。

【００６０】その後、リンがドープされたポリシリコン
などの伝導物質をＬＰＣＶＤ法を用いて全面に堆積し、
これをＲＩＥ技術によりエッチバックし、電荷蓄積層４
０９を形成する。そして、レジスト膜４１０を塗布した
後、これをリソグラフィー技術を用いてパターニングす
る（図３５）。

【００６１】そして、レジスト膜４１０をマスクとして
電荷蓄積層４０９をエッチングし、隣合う電荷蓄積層４
０９同士を電気的に絶縁する。このとき、電荷蓄積層４
０９は酸化膜４０６上まで延設される。その後、レジス
ト膜４１０を除去する（図３６）。ここで、レジスト膜
４１０の寸法は上式の容量結合比のバランスがとれるよ
うに決定する。

【００６２】さらに、電荷蓄積層４０９を酸化し、電荷
蓄積層４０９上に絶縁膜４１１を形成した後、例えばＬ
ＰＣＶＤ法を用いてリンがドープされたポリシリコンな
どの伝導物質を堆積し、これを例えばＲＩＥ技術を用い
てエッチバックし、制御ゲート４１２を形成する（図３
７）。なお、図３７（ａ）は素子領域の断面図、図３７
（ｂ）は素子分離領域の断面図を示す。

【００６３】しかる後、制御ゲート４１２を酸化した
後、例えばＢＰＳＧ膜によりパッシベーション膜４１５
を形成する。そして、パッシベーション膜４１５のドレ
イン拡散層４０４上にドレイン拡散層４０４と後述する
ビット線とを接続するコンタクトホール４１５ａを例え
ばＲＩＥ技術を用いて開口し、全面に金属物質を例えば
ＰＶＤ法を用いて蒸着する。その後、上記金属物質をリ
ソグラフィー技術によりパターニングし、ビット線４１
６を配線する（図３８）。なお、図３８（ａ）は素子領
域の断面図、図３８（ｂ）は素子分離領域の断面図を示
す。

【００６４】

【発明の効果】以上説明したように本発明によれば、メ
モリセルをスタック構造に構成したので、メモリの高集
積化ができると共に、１つのメモリセルで２値より多く
の情報が記憶できる。さらに、複数メモリセルの配列に
おいて、隣接するメモリセルが１つの制御ゲートを共有
し、隣接する電荷蓄積層を制御ゲートに対して非対称に
形成したので、簡単な製造工程により１つのメモリセル
の選択が容易にでき、而も高集積化できるメモリ装置が
得られる。また、電荷蓄積層とドレイン拡散層との重な
る面積が電荷蓄積層とソース拡散層との重なる面積より
大きく、または／及び電荷蓄積層とドレイン拡散層との
間の第１の絶縁膜の厚さを電荷蓄積層とソース拡散層と
の間の第１の絶縁膜の厚さより薄くしたので、ドレイン
拡散層と電荷蓄積層との間の容量が増大し、トンネル電
流が増加する。よって、短時間で電荷蓄積層内の電荷が
充放電され、良好なデータの書き込み及び消去ができ
る。さらに、電荷蓄積層並びに第２の絶縁膜及び制御ゲ
−トを素子分離領域まで延長したので、容量結合比が容
易に制御できる。従って、ドレイン容量の増大による容
量結合比の低下が補償できると共に、電荷蓄積層の電位
が向上でき、良好なデータの書き込み及び消去ができ
る。

【図面の簡単な説明】

【図１】第１実施例におけるメモリセルの断面図であ
る。

【図２】第１実施例におけるメモリセルを連続して形成
した例を示す図である。

【図３】第１実施例におけるメモリセルにおけるしきい
値の違いを計算機シュミレーション結果により説明する
図である。

【図４】第１実施例におけるメモリセルの製造工程図で
ある。

【図５】第１実施例におけるメモリセルの製造工程図で
ある。

【図６】第１実施例におけるメモリセルの製造工程図で
ある。

【図７】第１実施例におけるメモリセルの製造工程図で
ある。

【図８】第１実施例におけるメモリセルの製造工程図で
ある。

【図９】第１実施例におけるメモリセルの製造工程図で
ある。

【図１０】本発明のメモリセルの平面的配置例を示す図
である。

【図１１】本発明のメモリセルの製造工程図である。

【図１２】本発明のメモリセルの製造工程図である。

【図１３】本発明のメモリセルの製造工程図である。

【図１４】本発明のメモリセルの製造工程図である。

【図１５】本発明のメモリセルの製造工程図である。

【図１６】本発明のメモリセルの製造工程図である。

【図１７】本発明の第２実施例におけるメモリセルの断
面図である。

【図１８】本発明の第２実施例における他のメモリセル
の断面図である。

【図１９】第２実施例のメモリセルにおけるしきい値の
違いを計算機シュミレーション結果により説明する図で
ある。

【図２０】第２実施例におけるメモリセルの製造工程図
である。

【図２１】第２実施例におけるメモリセルの製造工程図
である。

【図２２】第２実施例におけるメモリセルの製造工程図
である。

【図２３】第２実施例におけるメモリセルの製造工程図
である。

【図２４】第２実施例におけるメモリセルの製造工程図
である。

【図２５】第２実施例におけるメモリセルの製造工程図
である。

【図２６】第２実施例におけるメモリセルの製造工程図
である。

【図２７】第３実施例におけるメモリセルの斜視図であ
る。

【図２８】図２７のＡ−Ａ断面図である。

【図２９】第３実施例におけるメモリセルの製造工程図
である。

【図３０】第３実施例におけるメモリセルの製造工程図
である。

【図３１】第３実施例におけるメモリセルの製造工程図
である。

【図３２】第３実施例におけるメモリセルの製造工程図
である。

【図３３】第３実施例におけるメモリセルの製造工程図
である。

【図３４】第３実施例におけるメモリセルの製造工程図
である。

【図３５】第３実施例におけるメモリセルの製造工程図
である。

【図３６】第３実施例におけるメモリセルの製造工程図
である。

【図３７】第３実施例におけるメモリセルの製造工程図
である。

【図３８】第３実施例におけるメモリセルの製造工程図
である。

【図３９】従来のメモリセルの断面図である。

【符号の説明】

１０，３０，８０，１０７，３０１，４０１Ｐ型シリ
コン基板１１，３４，８７，１０５，３１３，４０２ソ−スｎ
+ 型拡散層１２，３２，８６，１０８，３０８，４０３Ｐ型シリ
コン層１３，３５，８８，１０６，３１４，４０４ドレイン
ｎ+ 型拡散層１６，１７，３７，５２，８３，９０，１０２，３０５
ｂ，３１０ｂ，４０９電荷蓄積層２０，２１，３９，５１，８１，９２，１０３，３０
３，３１２ｂ，４１２制御ゲ−ト５０メモリセル

フロントページの続き (72)発明者中村光利神奈川県川崎市幸区小向東芝町１株式会社東芝総合研究所内 (56)参考文献特開平１−212472（ＪＰ，Ａ) 特開昭62−94987（ＪＰ，Ａ) 特開昭60−65576（ＪＰ，Ａ) 特開昭62−76563（ＪＰ，Ａ) 特開昭61−256673（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792

Claims

(57)【特許請求の範囲】

【請求項１】柱状の第１導電型の半導体層と、前記半導体層の上下に形成された第２導電型のソース層
およびドレイン層と、前記ソース層およびドレイン層間の前記半導体層の第１
の側壁に順次形成された、第１の絶縁膜、第１の電荷蓄
積層、第２の絶縁膜、第１の制御ゲートと、前記半導体層を介して前記第１の側壁と対向する第２の
側壁に順次形成された、第３の絶縁膜、第２の電荷蓄積
層、第４の絶縁膜、第２の制御ゲートとを具備し、前記第１および第２の電荷蓄積層中の電荷がしきい値に
影響を与え、複数のしきい値を有するように、前記第１
および第２の側壁間の半導体層の厚さが薄くされたこと
を特徴とする不揮発性半導体メモリ装置。
【請求項２】前記第１および第２の電荷蓄積層内の電
荷量により、４種類のしきい値を生成することを特徴と
する請求項１に記載の不揮発性半導体メモリ装置。