JPWO2003028112A1 - 半導体集積回路装置及びその製造方法 - Google Patents

半導体集積回路装置及びその製造方法 Download PDF

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Abstract

半導体集積回路装置は、半導体柱と絶縁体柱が一方向に交互に敷き詰めた状態で複数配置された柱列と、前記複数の半導体柱に夫々設けられた複数の不揮発性記憶素子であって、前記半導体柱の前記一方向に沿う側面にゲート絶縁膜を介在して制御ゲート電極が設けられ、前記半導体柱の上面部にドレイン領域が設けられ、かつ前記半導体柱の底面部にソース領域が設けられた複数の不揮発性記憶素子と、前記複数の不揮発性記憶素子の夫々の制御ゲート電極を含み、かつ前記柱列の前記一方向に沿う側面に前記一方向に沿って設けられた配線とを有する。

Description

技術分野
本発明は、半導体集積回路装置及びその製造技術に関し、特に、電気的にデータの消去及び書き込みが可能な不揮発性記憶素子を有する半導体集積回路装置に適用して有効な技術に関するものである。
背景技術
近年、データやプログラム構成するデータを記憶させるメモリ装置として、記憶するデータを所定の単位で一括して電気的に消去可能であり、かつ、データを電気的に書き込み可能なフラッシュＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）と呼ばれる不揮発性記憶装置が注目を集めている。フラッシュＥＥＰＲＯＭ（以下、フラッシュメモリと呼ぶ）は、電気的に消去及び書き込み可能な不揮発性記憶素子によってメモリセルが構成されており、一旦メモリセルに書き込まれたデータやプログラム構成するデータを消去し、新たなデータやプログラム構成するデータをメモリセルへ再度書き込み（プログラミング）する事が可能である。
従来、フラッシュメモリの電荷蓄積は、ポリシリコン膜からなり、電気的に周囲とは絶縁されたフローティングゲート電極（浮遊ゲート電極）内に電子を蓄積することにより行われていた。この電子蓄積動作、いわゆる書き込み動作は、ホットエレクトロン注入が一般的であり、蓄積された電子をフローティングゲート電極外へ放出する消去動作は、ゲート酸化膜を通過するトンネル電流により行われている。書き込みと消去を繰り返すと、ゲート酸化膜の内部に電荷トラップが形成され、基板とゲート酸化膜の界面には表面準位密度が増加する。特に、前者は電荷の保持特性、すなわち書換え後のリテンション特性を劣化させるという本質的な問題点があった。
この問題点を解消する方法として、近年、ＥＥＰＲＯＭの電荷蓄積に非導電性の電荷トラップ膜を使用する方式が提案されている。例えば、米国特許公報第５，７６８，１９２号、米国特許公報第５，９６６，６０３号、米国特許公報第６，０１１，７２５号、米国特許公報第６，１８０，５３８号、及び、Ｂ．Ｅｉｔａｎらによる”Ｃａｎ ＮＲＯＭ，ａ２−ｂｉｔ，Ｔｒａｐｐｉｎｇ Ｓｔｏｒａｇｅ ＮＶＭ Ｃｅｌｌ，Ｇｉｖｅ ａ Ｒｅａｌ Ｃｈａｌｌｅｎｇｅ ｔｏ Ｆｌｏａｔｉｎｇ Ｇａｔｅ Ｃｅｌｌ”，Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ，Ｔｏｋｙｏ，１９９９、に開示されている。
例えば、米国特許公報第５，７６８，１９２号には、第３９図（セルの模式的断面図）に示すように、シリコン酸化膜等の絶縁膜１１２、１１４で挟まれたシリコン窒化膜１１３、いわゆるＯＮＯ（Ｏｘｉｄｅ／Ｎｉｔｒｉｄｅ／Ｏｘｉｄｅ）構造の積層膜をゲート絶縁膜とし、ソース１１７に０Ｖ、ドレイン１１６とコントロールゲート１１５に適当な正電圧を印加してトランジスタをオンさせ、ドレイン１１６の近傍で発生するホットエレクトロンを注入し、前記シリコン窒化膜１１３中へ電子をトラップさせることにより書き込みを行う方式である。この電荷蓄積方式は、連続した導電膜であるポリシリコン膜に電荷蓄積を行う方式と比較して、シリコン窒化膜１１３中の電子トラップが非連続で離散的であるため、酸化膜１１２の一部にピンホール等の電荷漏洩パスが発生した場合においても、蓄積された電荷のすべてが消失されることがなく、リテンション特性が本質的に強固であるという特徴をもっている。
また、米国特許公報第６，０１１，７２５号には、第４０図（セルの模式的断面図）に示すように、ホットエレクトロン注入の局在性を利用して、ドレイン１１６近傍とソース１１７の近傍との２個所の電荷蓄積を独立して制御することにより、２ビットの情報を１セル内で実現する、いわゆる多値セル技術を開示している。
さらに、米国特許公報第５，９６６，６０３号には、ＯＮＯ膜の形成方法、例えば、基板上にＯＮ積層膜を形成した後、シリコン窒化膜上部を酸化することによりＯＮＯ構造を形成すること、また、基板上にＯＮＯ積層膜を形成した後に酸化工程を追加することによりシリコン窒化膜中に酸素を導入して、メモリセルのリテンション特性を向上すること、が開示されている。
また、米国特許公報第６，１８０，５３８号には、短時間気相成長法（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により、ＯＮＯ膜を形成する方法、酸化膜の堆積温度が７００〜８００℃であること、酸化膜の膜厚が５〜１５ｎｍであること、がクレームされている。
発明の開示
前記公知例では、例えば米国特許公報第５，９６６，６０３号、あるいは、Ｂ．Ｅｉｔａｎらによる”Ｃａｎ ＮＲＯＭ，ａ２−ｂｉｔ，Ｔｒａｐｐｉｎｇ Ｓｔｏｒａｇｅ ＮＶＭＣｅｌｌ，Ｇｉｖｅ ａ Ｒｅａｌ Ｃｈａｌｌｅｎｇｅ ｔｏ Ｆｌｏａｔｉｎｇ Ｇａｔｅ Ｃｅｌｌ”，Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅｓ ａｎｄ Ｍａｔｅｒｉａｌｓ，Ｔｏｋｙｏ，１９９９、にはバーチャルグランド型のセル方式開示がされている。このセル配置は、第４１図（メモリセルアレイ部の模式的平面図）、第４２図（セルのゲート長方向に沿う模式的断面図）、及び第４３図（セルのゲート幅方向に沿う模式的断面図）に示すように、ドレイン１１６とソース１１７を構成する拡散層領域がストライプ状に配置され、その上部にはコントロールゲート電極１１５と絶縁を維持するための酸化膜１１８が設けられ、前記ソース・ドレイン方向と直行するようにコントロールゲート電極１１５が配置されている。半導体基板１１１のドレイン１１６とソース１１７に挟まれたチャネル領域とコントロールゲート電極１１５との間には、酸化膜１１２、窒化膜１１３、酸化膜１１４が配置されている。第４１図に示したように、書き込み、及び読み出し動作での電流経路は、隣り合う拡散層をソース１１７、ドレイン１１６として動作させ、セルのチャネル電流はコントロールゲート電極１１５に平行な方向に流れる。このセルの面積は、ソース・ドレインのピッチを最小寸法Ｆの２倍、コントロールゲートのピッチも最小寸法Ｆの２倍、すなわち、２Ｆ×２Ｆ＝４Ｆ２に設計されている。例えば、０．２μｍ技術では、４Ｆ２＝０．１６μｍ２と非常に小さなセル面積を実現できる。
しかしながら、前述のメモリセルにおいては、いくつかの問題点がある。
第１の問題点は、従来のセルでは、読み出し電流が大きく設計できない点である。第４１図に示したように、セルのチャネル幅Ｗはコントロールゲート電極１１５の幅で定義され、チャネル長Ｌはソース１１７とドレイン１１６の間隔で定義されるため、チャネル電流を決める構造定数Ｗ／Ｌは、Ｗ／Ｌ＝Ｆ／Ｆ＝１となり、セルを微細化しても読み出し電流は増加しない。したがって、他の構造定数、酸化膜１１２、窒化膜１１３、及び酸化膜１１４の積層膜の実効膜厚を薄くしなければ、読み出し電流は増加できず、アクセス速度の劣化やセンスアンプの誤動作マージンが低下する問題を引き起こす。
第２の問題点は、前記第１の問題点を解消するために読み出し動作時のコントロールゲート電圧を増加して、読み出し電流を増大させようとする場合に発生する、いわゆる、読み出しディスターブの問題である。この現象は、第４２図及び第４３図中に示したように、窒化膜中に電子がトラップされた書き込み状態のセルを読み出す際に、コントロールゲート電圧によってトラップ電子がコントロールゲート側へ引抜かれることによって発生する。その結果、データ反転不良を引き起こす。トラップ電子の引抜きディスターブの時間は、最大１０年連続読み出しを想定せねばならない。窒化膜１１３上部の酸化膜１１４の膜厚を厚くすることにより、前記ディスターブの耐性は向上することができるが、第１の問題点である読み出し電流は、さらに低下してしまう結果となる。
第３の問題点は、エッチングマスクを用いた導電膜のパターンニングによってコントロールゲート電極を形成しているため、セル面積を４Ｆ２以下にすることが困難な点である。この問題に関して公知例調査を行った結果、セル面積の微細化に関する技術が記載された特開平６−１３６２８号公報が見つかった。この公報に記載された技術は、同公報の段落番号［００２０］に記載されているように、「従来は平面的に配置されていたソースとドレイン間のチャネル形成領域を垂直に立てることによって、その部分の面積を削減する。本発明の基本は、半導体基板上に凸状の部分を形成し、その側面をチャネル形成領域とし、その頂上部を不純物領域（ソースもしくはドレイン）の一方とし、底部に他の不純物領域を設け、このチャネル形成領域の側面にゲイト電極を形成することにある。」というものである。更に、同公報の段落番号［００６７］には、「この後、ゲイト配線（コントロールゲイト）を形成するための被膜３０９を形成する。…中略…その後、再び、異方性エッチングによって凸部の側面以外の被膜３０９を除去して、ゲイト配線３１０を形成する。このゲイト配線は、凸部の側面に沿って走っていることに注目すべきである。また、このゲイト配線の形成はマスクプロセスによらないことが本発明の特徴とすることである。」という内容が記載されている。従って、この公報に記載された技術を用いることによって、セル面積を４Ｆ２以下にすることが可能となる。
しかしながら、この公報に記載された技術では、凸部における素子分離領域の形成が熱酸化法による酸化膜によって行われているため、凸部の素子分離領域に半導体が存在し、しかもゲイト配線が凸部の側面に沿って走っている。即ち、凸の素子分離領域は、凸部の素子分離領域における半導体をチャネル形成領域とし、凸部の素子分離領域に形成された酸化膜をゲート絶縁膜とし、凸部の側面に沿って走っているゲイト配線をゲート電極とするＭＯＳ構造になっている。このため、ゲイト配線に電圧が印加されると、凸部の素子分離領域における半導体の側面に寄生チャネルが形成され、この寄生チャネルによって隣り合う不揮発性記憶素子のチャネル形成領域が電気的に繋がってしまうといった不具合が発生する。このような不具合は、データの消去不良、書き込み不良及び読み出し不良の要因となるため、フラッシュメモリの電気的信頼性が低下する。
本発明の目的は、非導電性の電荷トラップ膜を電荷蓄積領域として用いる不揮発性メモリの読み出し電流を大幅に向上させることができ、また、読み出しディスターブによるデータ反転の読み出し不良を撲滅できる半導体集積回路装置を提供することにある。
本発明の他の目的は、非導電性の電荷トラップ膜を電荷蓄積領域として用いる不揮発性メモリのセル面積の縮小化が容易なデバイス構造を提供することにある。
本発明の他の目的は、電気的にデータの書き込み及び消去が可能な不揮発性記憶素子を有する半導体集積回路装置の電気的信頼性の向上を図ることが可能な技術を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
（１）半導体柱と絶縁体柱が一方向に交互に敷き詰めた状態で複数配置された柱列と、
前記複数の半導体柱に夫々設けられた複数の不揮発性記憶素子であって、前記半導体柱の前記一方向に沿う側面にゲート絶縁膜を介在して制御ゲート電極が設けられ、前記半導体柱の上面部にドレイン領域が設けられ、かつ前記半導体柱の底面部にソース領域が設けられた複数の不揮発性記憶素子と、
前記複数の不揮発性記憶素子の夫々の制御ゲート電極を含み、かつ前記柱列の前記一方向に沿う側面に前記一方向に沿って設けられた配線とを有することを特徴とする半導体集積回路装置である。
（２）半導体領域内にソース領域、ドレイン領域、前記ソース領域と前記ドレイン領域に挟まれたチャネル形成領域、及び制御ゲート電極を持つ電気的に書き込み可能な不揮発性記憶素子において、四角柱状の半導体柱の向かい合う側面に独立した２つの前記チャネル領域が配置され、前記２つのチャネル領域に接続された前記ドレイン領域は前記四角柱状の半導体柱の上部に形成され、前記チャネル領域と隣り合う側面部には素子分離領域が配置され、前記チャネル領域と前記制御ゲート電極との間に第１絶縁膜、前記第１絶縁膜上に非導電性の電荷トラップ膜、前記非導電性の電荷トラップ膜上に第２絶縁膜を有することを特徴とする半導体集積回路装置である。
（３）前記手段（２）に記載の半導体集積回路装置において、
前記ソース領域を接地電位とし、前記ドレイン領域および前記制御ゲート電極へ適当な正電位を与えて、前記チャネル領域をオンさせ、前記ドレイン領域の近傍で発生するホットエレクトロンを注入して、前記非導電膜性の電荷トラップ膜へトラップさせることにより書き込みを行い、
前記制御ゲート電極へ適当な負電位を与え、前記ドレイン領域へ適当な正電位を与えて、前記非導電性の電荷トラップ膜へトラップされた電子を、前記第１絶縁膜中を流れるトンネル電流によって前記半導体領域へ引抜くことにより消去を行うことを特徴とする半導体集積回路装置である。
（４）前記手段（２）に記載の半導体集積回路装置において、
前記第１絶縁膜はシリコン酸化膜、前記非導電性の電荷トラップ膜はシリコン窒化膜、前記第２絶縁膜はシリコン酸化膜である。
（５）前記手段（２）に記載の半導体集積回路装置において、
前記第１絶縁膜はシリコン酸化膜、前記非導電性の電荷トラップ膜は金属酸化膜、前記第２絶縁膜はシリコン酸化膜である。
（６）半導体領域内にソース領域、ドレイン領域、前記ソース領域と前記ドレイン領域に挟まれたチャネル形成領域、及び制御ゲート電極を持つ電気的に書き込み可能な不揮発性記憶素子において、四角柱状の半導体柱の向かい合う側面に独立した２つの前記チャネル形成領域が配置され、前記２つのチャネル形成領域に接続された前記ドレイン領域は前記四角柱状の半導体柱の上部に形成され、前記チャネル形成領域と隣り合う側面部には素子分離領域が配置され、前記チャンネル領域と前記制御ゲート電極との間に第１絶縁膜、前記第１絶縁膜上に半導体膜、前記半導体膜上に非導電性の電荷トラップ膜、前記非導電性の電荷トラップ膜上に第２絶縁膜を有し、前記半導体膜と非導電性の電荷トラップ膜との界面電荷トラップ準位に主として電子トラップを行うことを特徴とする半導体集積回路装置である。
（７）前記手段（６）に記載の半導体集積回路装置において、
前記ソース領域を接地電位とし、前記ドレイン領域および前記制御ゲート電極へ適当な正電位を与えて、前記チャネル形成領域をオンさせ、前記ドレイン領域の近傍で発生するホットエレクトロンを注入して、前記半導体膜と前記非導電性の電荷トラップ膜との電荷トラップ準位に主として電子トラップを行うことにより書き込みを行い、
前記制御ゲート電極へ適当な負電位を与え、前記ドレイン領域へ適当な正電位を与えて、トラップされた電子を、前記半導体膜及び第１絶縁膜中を流れるトンネル電流によって前記半導体領域へ引抜くことにより消去を行うことを特徴とする半導体集積回路装置である。
（８）前記手段（６）に記載の半導体集積回路装置において、
前記第１絶縁膜はシリコン酸化膜、前記半導体膜がポリシリコン膜、前記非導電性の電荷トラップ膜はシリコン窒化膜、前記第２絶縁膜はシリコン酸化膜である。
（９）前記手段（６）に記載の半導体集積回路装置において、
前記第１絶縁膜はシリコン酸化膜、前記半導体膜がポリシリコン膜、前記非導電性の電荷トラップ膜は金属酸化膜、前記第２絶縁膜はシリコン酸化膜である。
（１０）半導体基板上にストライプ状に溝型素子分離領域と半導体活性領域を交互に形成し、前記ストライプ状の溝型素子分離領域と半導体活性領域とは直行する方向にストライプ状に形成したレジスト膜パターンをマスクとして、前記半導体活性領域のエッチングに引き続いて前記溝型素子分離領域をエッチングして四角柱状の半導体柱、及び四角柱状の素子分離領域を形成する工程と、
前記四角柱状の半導体柱の側面部にチャネル形成領域を形成し、前記チャネル形成領域の上部に第１酸化膜、窒化膜、及び第２酸化膜の積層膜を堆積した後、導電膜のサイドスペーサからなるワード線を形成する工程と、
前記四角柱状の半導体柱の上部にドレイン領域を形成する工程とを、少なくとも含むことを特徴とする半導体集積回路装置の製造方法である。
（１１）半導体基板上にストライプ状に溝型素子分離領域と半導体活性領域を交互に形成し、前記ストライプ状の溝型素子分離領域と半導体活性領域とは直行する方向にストライプ状に形成したレジスト膜パターンをマスクとして、前記半導体活性領域のエッチングに引き続いて前記溝型素子分離領域をエッチングして四角柱状の半導体柱、及び四角柱状の素子分離領域を形成する工程と、
前記四角柱状の半導体柱の側面部にチャネル形成領域を形成し、前記チャネル形成領域の上部に第１酸化膜、ポリシリコン膜、窒化膜、及び第２酸化膜の積層膜を堆積した後、導電膜のサイドスペーサからなるワード線を形成する工程と、
前記四角柱状の半導体柱の上部にドレイン領域を形成する工程とを、少なくとも含むことを特徴とする半導体集積回路装置の製造方法である。
発明を実施するための最良の形態
以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
（実施形態１）
第１図は本発明の実施形態１であるフラッシュメモリのメモリセルアレイ部の概略構成を示す模式的平面図であり、
第２図は第１図のメモリセルアレイ部の等価回路図であり、
第３図は第２図のＡ−Ａ線に沿う模式的断面図であり、
第４図は第３図の一部を拡大した模式的断面図であり、
第５図は第２図のＢ−Ｂ線に沿う模式的断面図であり、
第６図は第２図のＣ−Ｃ線に沿う模式的断面図である。
本実施形態のフラッシュメモリのメモリセルアレイ部ＭＳＡには、第１図及び第２図に示すように、複数本のワード線ＷＬ及び複数本のデータ線ＢＬが延在している。複数本のワード線ＷＬは、Ｙ方向に向かって延在し、Ｙ方向と直行するＸ方向に所定の間隔をおいて配置されている。複数本のデータ線ＢＬは、Ｘ方向に向かって延在し、Ｙ方向に所定の間隔をおいて配置されている。また、メモリセルアレイ部には、第１図及び第２図に示すメモリセルＭＳが行列状（Ｘ方向及びＹ方向）に複数個配置されている。また、メモリセルアレイ部ＭＳＡには、Ｙ方向に向かって延在する柱列２０がＸ方向に所定の間隔をおいて複数本配置されている。
柱列２０は、第１図乃至第６図に示すように、半導体柱５と絶縁体柱４をＹ方向に向かって交互に敷き詰めて複数個配置した構成となっている。半導体柱５及び絶縁体柱４は、例えば単結晶シリコンからなるｐ型半導体基板１の一主面に設けられている。この半導体柱５及び絶縁体柱４は、後で詳細に説明するが、主として半導体基板１に溝加工を施すことによって形成される。本実施形態において、半導体柱５及び絶縁体柱４は、例えば四角柱状で形成されている。絶縁体柱４は例えば酸化シリコン膜（絶縁膜）３で形成されている。
メモリセルＭＳは、半導体柱５に形成された不揮発性記憶素子Ｑによって構成されている。不揮発性記憶素子Ｑは、第３図及び第４図に示すように、主に、チャネル形成領域ＣＮ、ゲート絶縁膜ＧＩ、コントロールゲート電極１１、ソース領域及びドレイン領域を有する構成となっている。チャネル形成領域ＣＮは半導体柱５のＹ方向に沿う側面に設けられ、ゲート絶縁膜ＧＩはチャネル形成領域ＣＮ上（半導体柱５の側面上）に設けられ、コントロールゲート電極１１はゲート絶縁膜ＧＩ上に設けられ、ドレイン領域は半導体柱５の上面部に設けられ、ソース領域は半導体柱５の底面部に設けられている。
ゲート絶縁膜ＧＩは、これに限定されないが、例えば第１図及び第４図に示すように、半導体柱５の側面から、酸化シリコン膜９ａ、窒化シリコン膜９ｂ及び酸化シリコン膜９ｃを順次積層した積層膜９で形成されている。窒化シリコン膜９ｂは電荷を離散的に蓄積する膜である。すなわち、窒化シリコン膜９ｂ中には、電子トランプが非連続で離散的に形成されている。このように、ゲート絶縁膜ＧＩは、電荷を離散的に蓄積する膜を含む積層膜で形成されている。
コントロールゲート電極１１は、柱列２０のＹ方向に沿う側面に沿って延在するワード線ＷＬの一部分で構成されている。ワード線ＷＬは、柱列２０に対して自己整合で形成され、サイドスペーサ状に加工されている。このワード線ＷＬは、例えば抵抗値を低減する不純物（例えばＡｓ）が導入された多結晶シリコン膜で形成されている。
ドレイン領域は半導体柱５の上面部に設けられたｎ型半導体領域１２で構成され、ソース領域は半導体柱５の底面部に設けられたｎ型半導体領域８で構成されている。ｎ型半導体領域８は主として柱列２０のＸ方向の幅を規定する溝の底面部に設けられ、Ｙ方向に沿って連続的に延在するソース配線を構成している。すなわち、ソース領域は柱列２０に沿って連続的に延在するソース配線の一部分で構成されている。
一つの半導体柱５には、第３図及び第４図に示すように、２つの不揮発性記憶素子Ｑが設けられている。２つの不揮発性記憶素子Ｑのうち、一方の不揮発性記憶素子Ｑは、そのチャネル形成領域ＣＮが半導体柱５の互いに向かい合う２つの側面のうちの一方の側面に設けられ、他方の不揮発性記憶素子Ｑは、そのチャネル形成領域ＣＮが２つの側面のうちの他方の側面に設けられている。不揮発性記憶素子Ｑのチャネル長Ｌは半導体柱５の高さ（突出量）で規定され、チャネル幅Ｗは半導体柱５のＹ方向に沿う幅で規定されている。
第５図及び第６図に示すように、半導体柱５及び絶縁体柱４はほぼ同一の加工寸法で形成されている。柱列２０において、複数の半導体柱５の夫々は絶縁体柱４によって互いに絶縁分離されている。絶縁体柱４はｎ型半導体領域８に到達し、複数の半導体柱５の夫々の上面部に設けられた複数のｎ型半導体領域１２は、半導体柱５の間に設けられた絶縁体柱４によって互いに絶縁分離されている。
第１図乃至第６図に示すように、各柱列２０の半導体柱５及び絶縁体柱４は、半導体基板１の主面上に設けられた絶縁膜１３によって覆われている。絶縁膜１３には半導体柱５の上面部と向かい合う部分に開口１４が設けられ、この開口１４の内部には開口１４の内壁面に沿って窒化シリコン膜から成るサイドスペーサ状の絶縁膜１６が設けられ、この絶縁膜１６で規定された開口１７の内部にはドレイン領域であるｎ型半導体領域１２と電気的に接続されたコンタクトプラグ１８が埋め込まれている。このコンタクトプラグ１８には、ビット線ＢＬが接続されている。即ち、半導体柱５の上面部に設けられたドレイン領域であるｎ型半導体領域１２は、コンタクトプラグ１８を介してビット線ＢＬと電気的に接続されている。
本実施形態において、メモリセルＭＳ（不揮発性記憶素子Ｑ）は、第１図乃至第６図に示すように、四角柱状の絶縁体柱４で絶縁分離された四角柱状の半導体柱５の上部表面領域にドレイン領域を配置し、半導体柱５の側面部にチャネル形成領域ＣＮ、酸化シリコン膜（第１酸化膜）９ａ、シリコン窒化膜（非導電膜性の電荷トラップ膜）９ｂ、及び酸化シリコン膜（第２酸化膜）９ｃの積層膜９が配置され、酸化シリコン膜（第２酸化膜）９ｃの外側にポリシリコン膜からなるサイドスペーサ状に配置された制御ゲート電極（コントロールゲート電極）１１を配置し、四角柱状の半導体柱５の上部表面領域にドレイン領域への開口（コンタクト穴）１７とビット線ＢＬを配置しており、ドレイン領域及びコントロールゲート電極１１へ適当な正電位を与えて、チャネル形成領域ＣＮをオンさせ、ドレイン領域の近傍で発生するホットエレクトロンを注入して、前記非導電膜性の窒化シリコン膜（電荷トラップ膜）９ｂへトラップさせることにより書き込みを行い、また、前記コントロールゲート電極１１へ適当な負電位を与え、前記ドレイン領域へ適当な正電位を与えて、前記非導電性の窒化シリコン膜（電荷トラップ膜）９ｂへトラップされた電子を、酸化シリコン膜（第１酸化膜）９ａ中を流れるトンネル電流によって前記ドレイン領域へ引抜くことにより消去を行う不揮発性メモリ素子として構成されている。
Ａ−Ａ線方向（Ｘ方向）においては、四角柱状の半導体柱５の側面部に、酸化シリコン膜（第１酸化膜）９ａ、非導電性の電荷トラップ膜９ｂ、酸化シリコン膜（第２酸化膜）９ｃ、サイドスペーサ状のコントロールゲート電極１１が順次外周を覆うように配置され、四角柱状の半導体柱５の下部にｎ型半導体領域８からなるソース領域が配置され、上部にｎ型半導体領域１２からなるドレイン領域が配置されている。Ｂ−Ｂ線方向（Ｙ方向）方向では、四角柱状の半導体柱５は絶縁膜３で分離されており、ドレイン領域へはコンタクトプラグ１８を介してビット線ＢＬへ接続されている。
本願のメモリセルＭＳは、第１図に示したように、四角柱状の半導体柱５は最小寸法Ｆ×Ｆで配置されており、隣り合う四角柱状の半導体柱５の分離幅も最小寸法Ｆで配置されている。したがって、ひとつの四角柱状の半導体柱５の平面面積は２Ｆ×２Ｆ＝４Ｆ２であり、ひとつの半導体柱５の内部には２セルが配置できることから、本願のメモリセルＭＳの単位セル面積は２Ｆ２と小さく設計できる。本願のメモリセルＭＳのチャンネル幅Ｗは、四角柱状の半導体柱５の幅Ｆに等しく、チャンネル長Ｌは四角柱状の半導体柱５の高さで決まる。四角柱状の半導体柱５の高さをＦとした場合、チャンネル電流を決める構造定数Ｗ／ＬはＦ／Ｆ＝１となる。これは、本願のメモリセルＭＳのセル面積は従来セルのセル面積４Ｆ２の半分であるにも拘わらず、読出し電流は同一に維持できることを示しており、本願の有効性を意味している。
本実施形態において、柱列２０の複数の半導体柱５は、これらの間に設けられた絶縁体柱４によって互いに絶縁分離されている。従って柱列２０の素子分離領域には半導体が存在しないため、柱列２０のＹ方向における側面にこの側面に沿って連続的に延在するワード線ＷＬを形成しても素子分離領域に寄生チャネルが形成されることはない。従って、寄生チャネルの形成に起因する、データの消去不良、書き込み不良及び読み出し不良を抑制できるため、フラッシュメモリの電気的信頼性の向上を図ることができる。すなわち、微細化してメモリセルサイズを縮小化しても、寄生チャネル形成に起因する不良は生じることがなく、信頼性を向上することができる。
次に、フラッシュメモリの製造について、第７図乃至第２２図を用いて説明する。
第７図は本発明の実施形態１であるフラッシュメモリの製造工程中における模式的平面図であり、
第８図は第７図のＢ−Ｂ線に沿う模式的断面図あり、
第９図は第７図に続くフラッシュメモリの製造工程中における模式的平面図であり、
第１０図において、（ａ）は第９図のＡ−Ａ線に沿う模式的断面図、（ｂ）は第９図のＣ−Ｃ線に沿う模式的断面図であり、
第１１図は第９図に続くフラッシュメモリの製造工程中における模式的平面図であり、
第１２図において、（ａ）は第１１図のＡ−Ａ線に沿う模式的断面図、（ｂ）は第１１図のＣ−Ｃ線に沿う模式的断面図であり、
第１３図は第１１図に続くフラッシュメモリの製造工程中における模式的平面図であり、
第１４図において、（ａ）は第１３図のＡ−Ａ線に沿う模式的断面図、（ｂ）は第１３図のＣ−Ｃ線に沿う模式的断面図であり、
第１５図は第１３図に続くフラッシュメモリの製造工程中における模式的断面図であり、
第１６図は第１５図に続くフラッシュメモリの製造工程中における模式的断面図であり、
第１７図は第１６図に続くフラッシュメモリの製造工程中における模式的平面図である。
第１８図において、（ａ）は第１７図のＡ−Ａ線に沿う模式的断面図、（ｂ）は第１７図のＣ−Ｃ線に沿う模式的断面図であり、
第１９図は第１７図に続くフラッシュメモリの製造工程中における模式的断面図であり、
第２０図は第１９図に続くフラッシュメモリの製造工程中における模式的断面図であり、
第２１図は第２０図に続くフラッシュメモリの製造工程中における模式的断面図であり、
第２２図は第２１図に続くフラッシュメモリの製造工程中における模式的断面図である。
まず、第７図及び第８図に示すように、半導体基板１上に活性領域５ａと溝型素子分離領域４ａをストライプ状に形成する。この時、活性領域５ａは溝型素子分離領域４ａで分離されており、活性領域５ａの上部には表面酸化膜６が成長されている。溝型素子分離領域４ａは半導体基板１に溝２を形成し、その後、この溝２の内部を埋め込むようにして絶縁膜３を形成し、その後、この絶縁膜３の表面をＣＭＰ法によって平坦化することによって形成する。
すなわち、半導体基板１に、例えばＹ方向に最小寸法Ｆの幅及び最小寸法Ｆの間隔を有し、Ｘ方向に延在するストライプ状の溝パターン４ａを形成する。次に、溝パターン４ａの内部を含む半導体基板１の主面上に、例えば酸化シリコン膜からなる絶縁膜をＣＶＤ法で堆積する。次に、絶縁膜を例えばＣＭＰ法などの研磨により平坦化することにより、溝パターン４ａに絶縁膜を埋め込んでストライプ状の溝型素子分離領域４ａを形成する。これにより、Ｙ方向の活性領域５ａの幅及び間隔を例えば最小加工寸法Ｆで構成される。
次に、第９図及び第１０図に示すように、活性領域５ａの配置方向とは直交する方向に、ストライプ状のレジストパターンＲＭを形成し、このレジストパターンＲＭをマスクとして、活性領域５ａを選択的にエッチングして四角柱状の半導体柱５を形成し、その後、第１１図及び第１２図に示すように、レジストパターンＲＭをマスクとして、溝型素子分離領域４ａをエッチングして四角柱状の絶縁体柱４を形成する。レジストパターンＲＭは、例えばＸ方向に最小寸法Ｆの幅及び間隔を有する。すなわち、半導体柱５及び絶縁体柱４のそれぞれは、Ｘ方向及びＹ方向に最小寸法Ｆの幅及び間隔を有する。
次に、レジストパターンＲＭをマスクとしたヒ素Ａｓ又はリンＰ等の不純物のイオン打ち込みにより、第１３図及び第１４図に示すように、ｎ型半導体領域８から成るソース領域を形成する。
次に、第１５図に示すように、半導体柱５の側面部に酸化シリコン膜（第１酸化膜）９ａ、窒化膜９ｂ、及び酸化シリコン膜（第２酸化膜）９ｃからなる積層膜９を堆積し、その後、第１６図に示すように、多結晶シリコン膜１０を形成し、その後、多結晶シリコン膜１０にＲＩＥ等の異方性エッチングを施して、第１７図及び第１８図に示すように、サイドスペーサ状のポリシリコン膜からなるコントロールゲート電極１１（ワード線ＷＬ）を形成する。
次に、半導体柱５の上部に不純物をイオン打ち込み法で導入して、第１８図に示すように、ｎ型半導体領域１２からなるドレイン領域を形成する。
次に、第１９図に示すように、絶縁膜１３を形成し、その後、第２０図に示すように、絶縁膜１３に半導体柱５の上部を露出する開口１４を形成する。
次に、第２１図に示すように、開口１４の内部を含む基板上に絶縁膜１５を形成し、その後、絶縁膜１５にＲＩＥ等の異方性エッチングを施して、第２２図に示すように、開口１４の内壁にサイドスペーサ状の絶縁膜（サイドウォールスペーサ）１６を形成する。
次に、サイドウォールスペーサ１６で規定された開口（接続孔）１７の内部、即ち、半導体柱５の上面上にドレイン領域と接続されるコンタクトプラグ１８を形成し、その後、コントロールゲート電極１１の方向に直交する方向にビット線ＢＬ形成する。これにより、第１図乃至第６図に示す状態となる。
本願メモリセルの概略的な製造工程においては、従来から使用可能な製造技術を適用しており、本願メモリセルが従来技術で製造できることを示している。
（実施形態２）
本実施形態は、本願メモリセルにおけるサイドスペーサ状のコントロールゲート電極への電極接続に関するものである。第２３図及び第２４図には本発明に係る不揮発性メモリセルの平面図が概略的に示されている。同図においては、メモリアレー端部でのコントロールゲートへの電極接続構造を示しており、四角柱状の半導体柱４１が配置され、溝型素子分離領域（絶縁体柱）４２はメモリアレー端部では２本毎に長さが異なるように形成されており、サイドスペーサ状にコントロールゲート電極４５を加工する際に、周辺回路のゲート電極を定義するマスクパターン４４を用いて、コントロールゲート電極４５の取り出し領域を形成し、コンタクト穴４７を介して第１金属配線４８へ接続されている。サイドスペーサ状のコントロールゲート電極４５の配置ピッチは最小寸法Ｆであり、第１金属配線４８のみでは接続不可能であるため、第１接続穴４９を介して第２金属配線５０をも用いている。溝型素子分離領域４２の周辺部に形成されるサイドスペーサ状のコントロールゲート電極４５は、マスクパターン４６により切断されている。
本実施形態により、配置ピッチが最小寸法Ｆのサイドスペーサ状のコントロールゲート電極４５へ、配置ピッチが最小寸法２Ｆの金属配線を接続することが可能であることが示された。
更に、本実施形態２について、第４４図乃至第５０図を用いて詳細に説明する。第４４図乃至第５０図は、第２３図及び第２４図に示すフラッシュメモリのメモリセルアレイ部の周辺領域における製造工程中の模式的平面図である。
第４４図は、柱列２０上を含む半導体基板上に、不揮発性記憶素子のゲート絶縁膜として使用する絶縁膜４３（積層膜９）を形成した後の状態を示している。絶縁膜４３は、柱列２０の側面を覆うようにして半導体基板上に形成されており、第４４図では図を見やすくするため、柱列２０の側面に形成された部分及びメモリセルアレイ部の周囲を囲む溝型素子分離領域４２の側面に形成された部分を図示している。また、第２３図、第２４図、第４４図乃至第５０図では、柱列２０の延在方向を第１図に対して９０度ずらした状態で図示している。
第４４図に示すように、各柱列２０は、メモリセルアレイ端部において、柱列２０の延在方向に沿う長さが中間部分の絶縁体柱４よりも長い溝型素子分離領域４２を有する構成になっており、この各柱列２０における溝型素子分離領域４２は、２本の柱列２０毎に長さが異なるように形成されている。
第４４図に示す絶縁膜４３を形成した後、第４５図に示すように、柱列２０上を含む半導体基板上の全面に導電膜として多結晶シリコン膜１０を形成し、その後、第４５図に示すように、多結晶シリコン膜１０上にマスクパターン４４を形成する。このマスクパターン４４は、周辺回路用トランジスタのゲート電極を形成するためのゲートパターンと、不揮発性記憶素子のコントロールゲート電極４５を含むワード線ＷＬの引き出し領域（コンタクト領域）を形成するための引き出しパターン（コンタクトパターン）を有する。即ち、不揮発性記憶素子のコントロールゲート電極４５を含むワード線ＷＬ及び引き出し領域４５ａは、周辺回路を構成するＭＩＳＦＥＴのゲート電極と同一工程で形成される。
次に、マスクパターン４４をエッチングマスクとして使用し、多結晶シリコン膜１０にＲＩＥ等の異方性エッチングを施して、第４６図及び第４７図（マスクパターンを除去した状態の図）に示すように、柱列２０の側面にコントロールゲート電極４５を含むサイドスペーサ状のワード線ＷＬを形成すると共に、ワード線ＷＬ（コントロールゲート電極４５）と一体化された引き出し領域４５ａを形成する。この工程において、周辺回路を構成するＭＩＳＦＥＴのゲート電極も形成される。なお、不揮発性記憶素子のコントロールゲート電極４５を含むワード線ＷＬ、引き出し領域４５ａ、周辺回路を構成するＭＩＳＦＥＴのゲート電極の形成については、後述する実施形態３の第２９図及び第３０図に示す工程で説明している。
次に、第４７図に示すように、マスクパターン４４を除去した後、第４８図に示すように、開口部４６ａを有するマスクパターン４６を用いて、柱列２０の周囲を囲むようにして柱列２０の側面に連続して形成されたワード線ＷＬの一部を除去する。このワード線ＷＬの一部の除去は、ワード線ＷＬを選択的に除去するエッチング条件で行う。
次に、マスクパターン４４を除去した後、図示していないが、柱列２０上を含む半導体基板上の全面に層間絶縁膜を形成し、その後、第４９図に示すように、前記層間絶縁膜上にビット線ＢＬ及び配線（４８ａ，４８ｂ）等を含む第１金属配線４８を形成する。ビット線ＢＬは、層間絶縁膜に形成されたコンタクト穴（接続孔）４７を通して、半導体柱５の表面に設けられた半導体領域（ドレイン領域）と電気的に接続され、配線（４８ａ，４８ｂ）は、層間絶縁膜に形成されたコンタクト穴（接続孔）４７を通して、ワード線ＷＬと一体に形成された引き出し領域４５ａと電気的に接続される。
次に、図示していないが、第１金属配線４８上を含む半導体基板上の全面に層間絶縁膜を形成し、その後、第５０図に示すように、前記層間絶縁膜上に第２金属配線５０を形成する。第２金属配線５０は、層間絶縁膜に形成された第１接続穴（接続孔）４９を通して、配線４８ｂと電気的に接続される。
本実施形態では、多結晶シリコン膜１０の一部をマスクした状態で多結晶シリコン膜１０に異方性エッチングを施して、柱列２０の側面に不揮発性記憶素子のコントロールゲート電極４５を含むワード線ＷＬを形成すると共に、このワード線ＷＬと一体化された引き出し領域４５ａを形成している。このようにしてワード線ＷＬ及び引き出し領域４５ａを形成することにより、製造工程数を増加することなく、微細なワード線ＷＬ及びこの微細なワード線ＷＬと一体化された引き出し領域４５ａを形成することができる。また、微細なワード線ＷＬと一体化された引き出し領域４５ａを形成することにより、微細なワード線ＷＬと上層の配線との電気的な接続を容易に行うことができる。
本実施形態では、多結晶シリコン膜１０に異方性エッチングを施して、ストライプ状の突起状島領域である柱列２０の側面に、不揮発性記憶素子のコントロールゲート電極を含むサイドスペーサ状のワード線ＷＬを形成している。このようにして形成されたワード線ＷＬは、柱列２０の周囲を囲むようにして連続的に形成される。即ち、柱列２０の互いに反対側に位置する２つの側面（半導体柱５の配列方向に沿う側面，柱列の長手方向に沿う側面）のうちの一方の側面側に形成されたワード線ＷＬと他方の側面側に形成されたワード線ＷＬとが電気的に接続された状態となる。柱列２０の一方の側面側に形成されたワード線ＷＬは、この柱列２０一方の側面側をチャネル形成領域とする不揮発性記憶素子のコントロールゲート電極４５を含み、柱列２０の他方の側面側に形成されたワード線ＷＬは、この柱列２０の他方の側面側をチャネル形成領域とする不揮発性記憶素子のコントロールゲート電極を含んでいる。
したがって、導電膜である多結晶シリコン膜１０に異方性エッチングを施して、四方が側面で囲まれたストライプ状の突起状島領域からなる柱列２０の側面に、不揮発性記憶素子のコントロールゲート電極４５を含むサイドスペーサ状のワード線ＷＬを形成する場合は、本実施形態のように、ワード線ＷＬを形成した後、ワード線ＷＬの一部を除去して、柱列２０の一方の側面側をチャネル形成領域とする不揮発性記憶素子のコントロールゲート電極と柱列２０他方の側面側をチャネル形成領域とする不揮発性記憶素子のコントロールゲート電極とを電気的に分離する必要がある。本実施形態では、第４８図に示すように、柱列２０の端部における溝型素子分離領域４２においてワード線ＷＬの一部を除去している。
（実施形態３）
本実施形態では、本願のメモリセルと周辺回路用トランジスタを同一製造工程で製造する方法に関するものであり、第２５図から第３３図に示した各製造工程毎の断面図を用いて説明する。夫々の断面図には周辺回路部とメモリセル部の断面図を示している。
まず、第２５図は、抵抗率１０Ωｃｍのｐ型半導体シリコン基板（以下、単にシリコン基板と言う）５１の表面領域に、深さ２５０ｎｍの溝内に酸化膜を埋め込み、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により平坦化した溝型素子分離領域５２を形成した後、膜厚１０ｎｍの表面酸化膜５３を形成した状態を示している。図示されてはいないが、前記表面酸化膜５３通して加速エネルギ１ＭｅＶのリンイオンを注入量１×１０１３／ｃｍ２、加速エネルギ５００ｋｅＶのリンイオンを注入量３×１０１２／ｃｍ２、及び加速エネルギ１５０ｋｅＶのリンイオンを注入量１×１０１２／ｃｍ２注入してｎ型ウエル領域を形成し、加速エネルギ５００ｋｅＶのボロンイオンを注入量１×１０１３／ｃｍ２、加速エネルギ１５０ｋｅＶのボロンイオンを注入量５×１０１２／ｃｍ２、及び加速エネルギ５０ｋｅＶのボロンイオンを注入量１×１０１２／ｃｍ２注入してｐ型ウエル領域が形成されている。
次に、第２６図及び第２７図に示すように、レジストパターン５４をマスクとして、メモリセル領域のシリコン基板５１を深さ２５０ｎｍまでエッチングして四角状のシリコン柱（半導体柱）５５を形成し、引き続いて溝型素子分離領域５２の酸化膜をエッチングする。なお、例えば、酸化膜のエッチングはシリコンがエッチングされにくい条件で行う。
このように、シリコンのエッチングでシリコン柱５５を形成した後に、溝型素子分離領域５２の酸化膜をエッチングしているので、溝型素子分離領域５２下のシリコン基板５１の削れを防止することができる。また、レジストパターン５４をマスクとして、加速エネルギ５０ｋｅＶのリンイオンを注入量２×１０１５／ｃｍ２注入してソース領域５６を形成する。
さらに、第２８図は、上記レジストパターン５４を除去した後、ＣＶＤ法により膜厚５ｎｍの酸化膜５７、膜厚１０ｎｍの窒化膜５８を堆積した後、メモリセル領域を覆ったレジストパターン５９をマスクとして、周辺回路領域の窒化膜５８と酸化膜５７をエッチングした状態である。
続いて、第２９図に示すように、上記レジストパターン５９を除去し、表面酸化膜５３をウエットエッチングで除去した後、周辺回路用トランジスタのゲート酸化を行い膜厚１４ｎｍのゲート酸化膜６０を成長する。この後、ＣＶＤ法により膜厚４ｎｍの酸化膜６１を堆積し、引き続いて濃度１×１０２０／ｃｍ３のリンがドープされた膜厚８０ｎｍのポリシリコン膜６２を堆積する。
次に、第３０図は、周辺回路用トランジスタのゲート電極を定義するためのレジストパターン６３をマスクとして、前記ポリシリコン膜６２をエッチングして、サイドスペーサ状のコントロールゲート６５、コントロールゲート接続用領域６６、及び周辺ゲート６４を加工した状態を示している。
さらに、第３１図に示すように、加速エネルギ３０ｋｅＶの砒素イオンを注入量２×１０１５／ｃｍ２注入して、周辺トランジスタのソース領域６７、ドレイン領域６８、及びメモリセルのドレイン領域６９を形成した後、ＣＶＤ法により膜厚４０ｎｍの酸化膜７０と膜厚６０ｎｍの窒化膜７１を堆積し、さらにＣＶＤ法により堆積し、ＣＭＰ法で平坦化した膜厚７００ｎｍの酸化膜７２を形成し、コンタクト穴を開口するためのレジストパターン７３をマスクとし、窒化膜に対して選択比のあるエッチング条件で前記酸化膜７２をエッチングして、周辺回路のコンタクト穴７４、メモリセル領域のコンタクト穴７５を開口する。
続いて、第３２図は、コンタクト穴７４、及び７５の底部の窒化膜７１と酸化膜７０をエッチングした後、前記レジストパターン７３を除去し、スパッタ法とＣＶＤ法により埋め込み、ＣＭＰ法により平坦化したタングステンプラグ７６を形成し、膜厚３００ｎｍのタングステン膜からなる第１金属配線７７を形成した状態を示している。
最後に、第３３図に示したように、ＣＶＤ法により膜厚５００ｎｍの第１層間酸化膜７８を堆積した後、第１接続プラグ７９を形成し、膜厚５００ｎｍのアルミニウム膜からなる第２金属配線８０を形成する。さらに、図示されていないが、第２層間絶縁膜の堆積、第２接続プラグの形成、第３金属配線の形成、及びパッシベーション膜の堆積とボンディングパッド部の開口を行って、本実施例のフラッシュメモリの製造工程が完了する。
本実施例の不揮発性メモリセルは最小寸法Ｆ０．２５μｍで設計されており、セル面積は２Ｆ２＝０．１２５μｍ２であった。
また、本実施例の不揮発性メモリセルへの書き込み動作は、ビット線へ５Ｖを、コントロールゲートへ８Ｖのパルス電圧をパルス幅１μｓ印加して行い、しきい電圧は２Ｖから４Ｖへ上昇した。また、消去動作は、ソース領域の電位をオープンとした状態で、ビット線へ６Ｖを、コントロールゲートへー８Ｖのパルス電圧をパルス幅５０ｍｓ印加して行い、しきい電圧は４Ｖから２Ｖへ低下することができた。上述の書き込み・消去の電圧条件で１０万回の書換え動作を行った結果、書き込み及び消去後のしきい電圧の変動は０．４Ｖ以内であった。書換えによるメモリセルの特性変動は、書き込み時間は１．２倍の増加、消去時間は３倍の増加、読出し電流は０．８倍の低下に抑制することができた。また、ビット線へ１Ｖを、コントロールゲートへ３Ｖを印加する読出し動作にて、読出し電流は２５μＡと十分に大きな電流値を得ることができ、本発明の有効性が確認された。
（実施形態４）
本実施形態では、前記実施形態３でのメモリセルのゲート絶縁膜構成であった膜厚５ｎｍの酸化膜５７、膜厚１０ｎｍの窒化膜５８、及び膜厚５ｎｍの酸化膜６１の積層膜を、第３４図の断面図に示したように、膜厚４ｎｍの酸化膜５７、膜厚３ｎｍのノンドープポリシリコン膜８１、膜厚５ｎｍの窒化膜５８、及び膜厚５ｎｍの酸化膜６１へ変更した。第１実施例での電子トラップ領域が、前記膜厚１０ｎｍの窒化膜５８中であったのに対して、本実施例では膜厚３ｎｍのノンドープポリシリコン膜８１と膜厚５ｎｍの窒化膜５８との界面トラップを主に電荷蓄積領域として用いる。
本実施形態でのメモリセルの平面図を第３５図に示しており、四角柱状の溝型素子分離領域（絶縁体柱）８２で絶縁分離された四角柱状の半導体柱５５の側面部にチャンネル領域、膜厚４ｎｍの酸化膜８３（５７）、膜厚３ｎｍのノンドープポリシリコン膜８１、膜厚５ｎｍの窒化膜８４（５８）、及び膜厚５ｎｍの酸化膜８５（６１）が積層され、膜厚７０ｎｍのポリシリコン膜からなるサイドスペーサ状に配置されたコントロールゲート８６配置し、前記四角柱状の半導体柱５５の上部表面領域にドレイン領域へのコンタクト穴８７とビット線８８を配置している。
第３５図中に示したＣ−Ｃ’、Ｄ−Ｄ’方向断面を第３６図に示している。Ｃ−Ｃ’方向断面においては、抵抗率１０Ωｃｍのｐ型半導体基板９１（５１）の表面領域に、０．２５μｍ四角柱状の半導体柱１０１（５５）の側面部に、膜厚４ｎｍの酸化膜９４（８３）、膜厚３ｎｍのノンドープポリシリコン膜１０２（８１）、膜厚５ｎｍの窒化膜９５（８４）、及び膜厚５ｎｍの酸化膜９６（８５）が積層され、膜厚７０ｎｍのポリシリコン膜からなるサイドスペーサ状のコントロールゲート９７（８６）が順次外周を覆うように配置され、該四角柱状の半導体柱１０１（５５）の下部にソース領域９２（５６）が、上部にドレイン領域９３（６９）が配置されている。Ｄ−Ｄ’方向断面では、四角柱状の半導体柱１０１は絶縁膜９８で分離されており、該ドレイン領域９３へはコンタクトプラグ９９を介して線幅と線間隔が０．２５μｍのビット線１００へ接続されている。
本実施例の不揮発性メモリセルは最小寸法Ｆ０．２５μｍで設計されており、セル面積は２Ｆ２＝０．１２５μｍ２であった。
本実施形態の不揮発性メモリセルへの書き込み動作は、前記ビット線へ５Ｖを、コントロールゲートへ８Ｖのパルス電圧をパルス幅１μｓ印加してホットエレクロトンを注入し、前記ノンドープポリシリコン膜１０２と窒化膜９５との界面へ電子をトラップさせることにより、しきい電圧は２Ｖから４Ｖへ上昇した。また、消去動作は、ソース領域の電位をオープンとした状態で、半導体基板９１へ５Ｖを、コントロールゲートへー８Ｖのパルス電圧をパルス幅１０ｍｓ印加して、トラップ電子を、前記ノンドープポリシリコン膜１０２中へデトラップさせた後、酸化膜９４中を流れるトンネル電流によって前記半導体基板９１へ引抜くことにより行った。
また、本実施形態の不揮発性メモリセルは、上述の書き込み・消去の電圧条件で１０万回の書換え動作を行った結果、書き込み及び消去後のしきい電圧の変動は０．２Ｖ以下と良好であった。書換えによるメモリセルの特性変動は、書き込み時間は１．２倍の増加、消去時間は３倍の増加、読出し電流は０．９倍の低下に抑制することができた。また、ビット線へ１Ｖを、コントロールゲートへ３Ｖを印加する読出し動作にて、読出し電流は２５μＡと十分に大きな電流値を得ることができ、本発明の有効性が確認された。
（実施形態５）
本実施形態では、上記実施形態３でのメモリセルのゲート絶縁膜構成であった膜厚４ｎｍの酸化膜５７、膜厚３ｎｍのノンドープポリシリコン膜８１、膜厚５ｎｍの窒化膜５８、及び膜厚５ｎｍの酸化膜６１の内、第３７図に示すように、膜厚３ｎｍのノンドープポリシリコン膜１０２を粒径４ｎｍのノンドープポリシリコン球１０３へ変更した。ノンドープポリシリコン球１０３の平均粒径は４ｎｍ、平均間隔は５ｎｍであり、実効面密度は１．２×１０１２ｃｍ−２であった。
本実施形態の不揮発性メモリセルへの書き込み動作は、実施例３の場合と同様に、ドレイン領域６９へ５Ｖを、コントロールゲート６５へ８Ｖのパルス電圧をパルス幅１μｓ印加してホットエレクロトンを注入し、前記ノンドープポリシリコン球１０３と窒化膜５８との界面へ電子をトラップさせることにより、しきい電圧は２Ｖから５Ｖへ上昇した。また、消去動作は、ソース領域５６の電位をオープンとした状態で、半導体シリコン基板（半導体基板）５１へ５Ｖを、コントロールゲート６５へ８Ｖのパルス電圧をパルス幅５０ｍｓ印加して、トラップ電子を、前記ノンドープポリシリコン球１０３中へデトラップさせた後、酸化膜５７中を流れるトンネル電流によって前記半導体基板５１へ引抜くことにより行った。
（実施形態６）
第３８図に示すように、本実施形態では、実施形態５でのメモリセルのゲート絶縁膜構成であった窒化膜５８を設けない構成としたものである。
（実施形態７）
本実形態では、前記実施形態３でのメモリセルのゲート絶縁膜構成であった膜厚５ｎｍの酸化膜５７、膜厚１０ｎｍの窒化膜５８、及び膜厚５ｎｍの酸化膜６１の積層膜内、窒化膜５８を金属酸化物膜へ置き換えた。金属酸化物膜としては、５酸化タンタル（Ｔａ２Ｏ５）、アルミナ（Ａｌ２Ｏ３）、酸化チタン（Ｔｉ２）、酸化ジルコニウム（ＺｒＯ２）、酸化ハフニウム（ＨｆＯ２）等が、夫々の誘電率にしたがって膜厚を適正化するならば適用可能である。
以上、本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
本発明によれば、非導電性の電荷トラップ膜を電荷蓄積領域として用いる不揮発性メモリの読み出し電流を大幅に向上させることができ、また、読み出しディスターブによるデータ反転の読み出し不良を撲滅できる半導体集積回路装置を提供することができる。
本発明によれば、非導電性の電荷トラップ膜を電荷蓄積領域として用いる不揮発性メモリのセル面積の縮小化が容易なデバイス構造を提供することができる。
本発明によれば、電気的にデータの書き込み及び消去が可能な不揮発性記憶素子を有する半導体集積回路装置の電気的信頼性の向上を図ることができる。
産業上の利用可能性
以上のように、本発明に係わる半導体集積回路装置は、電子機器に組み込まれる半導体製品として有用であり、特に、メモリカード、携帯電話等の携帯型電子機器に組み込まれる半導体メモリとして有用である。
【図面の簡単な説明】
第１図は、本発明の実施形態１であるフラッシュメモリのメモリセルアレイ部の概略構成を示す模式的平面図である。
第２図は、第１図のメモリセルアレイ部の等価回路図である。
第３図は、第１図のＡ−Ａ線に沿う模式的断面図である。
第４図は、第１図の一部を拡大した模式的断面図である。
第５図は、第１図のＢ−Ｂ線に沿う模式的断面図である。
第６図は、第１図のＣ−Ｃ線に沿う模式的断面図である。
第７図は、本発明の実施形態１であるフラッシュメモリの製造工程中における模式的平面図である。
第８図は、第７図のＢ−Ｂ線に沿う模式的断面図ある。
第９図は、第７図に続くフラッシュメモリの製造工程中における模式的平面図である。
第１０図は、（ａ）は第９図のＡ−Ａ線に沿う模式的断面図であり、（ｂ）は第９図のＣ−Ｃ線に沿う模式的断面図である。
第１１図は、第９図に続くフラッシュメモリの製造工程中における模式的平面図である。
第１２図は、（ａ）は第１１図のＡ−Ａ線に沿う模式的断面図であり、（ｂ）は第１１図のＣ−Ｃ線に沿う模式的断面図である。
第１３図は、第１１図に続くフラッシュメモリの製造工程中における模式的平面図である。
第１４図は、（ａ）は第１３図のＡ−Ａ線に沿う模式的断面図であり、（ｂ）は第１３図のＣ−Ｃ線に沿う模式的断面図である。
第１５図は、第１３図に続くフラッシュメモリの製造工程中における模式的断面図である。
第１６図は、第１５図に続くフラッシュメモリの製造工程中における模式的断面図である。
第１７図は、第１６図に続くフラッシュメモリの製造工程中における模式的平面図である。
第１８図は、（ａ）は第１７図のＡ−Ａ線に沿う模式的断面図であり、（ｂ）は第１７図のＣ−Ｃ線に沿う模式的断面図である。
第１９図は、第１７図に続くフラッシュメモリの製造工程中における模式的断面図である。
第２０図は、第１９図に続くフラッシュメモリの製造工程中における模式的断面図である。
第２１図は、第２０図に続くフラッシュメモリの製造工程中における模式的断面図である。
第２２図は、第２１図に続くフラッシュメモリの製造工程中における模式的断面図である。
第２３図は、本発明の実施形態２であるフラッシュメモリにおいて、メモリセルアレイ部の周辺領域の概略構成を示す模式的平面図である。
第２４図は、第２３図の一部を除去した状態を示す模式的平面図である。
第２５図は、本発明の実施形態３であるフラッシュメモリの製造工程中における模式的断面図である。
第２６図は、第２５図に続くフラッシュメモリの製造工程中における模式的断面図である。
第２７図は、第２６図に続くフラッシュメモリの製造工程中における模式的断面図である。
第２８図は、第２７図に続くフラッシュメモリの製造工程中における模式的断面図である。
第２９図は、第２８図に続くフラッシュメモリの製造工程中における模式的断面図である。
第３０図は、第２９図に続くフラッシュメモリの製造工程中における模式的断面図である。
第３１図は、第３０図に続くフラッシュメモリの製造工程中における模式的断面図である。
第３２図は、第３１図に続くフラッシュメモリの製造工程中における模式的断面図である。
第３３図は、第３２図に続くフラッシュメモリの製造工程中における模式的断面図である。
第３４図は、第３３図に続くフラッシュメモリの製造工程中における模式的断面図である。
第３５図は、本発明の実施形態４であるフラッシュメモリのメモリセルアレイ部の概略構成を示す模式的平面図である。
第３６図は、（ａ）は第３５図のＣ−Ｃ’線方向に沿う模式的断面図であり、（ｂ）は第３５図のＤ−Ｄ線方向に沿う模式的断面図である。
第３７図は、本発明の実施形態５であるフラッシュメモリの概略構成を示す模式的平面図である。
第３８図は、本発明の実施形態６であるフラッシュメモリの概略構成を示す模式的平面図である。
第３９図は、従来技術において、第１のセルの概略構成を示す模式的断面図である。
第４０図は、従来技術において、第２のセルの概略構成を示す模式的断面図である。
第４１図は、従来技術において、第３のセルの概略構成を示す模式的平面図である。
第４２図は、第４１図に示す第３のセルのゲート長方向に沿う模式的断面図である。
第４３図は、第４１図に示す第３のセルのゲート幅方向に沿う模式的断面図である。
第４４図は、第２３図及び第２４図に示すフラッシュメモリのメモリセルアレイ部の周辺領域における製造工程中の模式的平面図である。
第４５図は、第４４図に続く製造工程中の模式的平面図である。
第４６図は、第４５図に続く製造工程中の模式的平面図である。
第４７図は、第４６図に続く製造工程中の模式的平面図である。
第４８図は、第４７図に続く製造工程中の模式的平面図である。
第４９図は、第４８図に続く製造工程中の模式的平面図である。
第５０図は、第４９図に続く製造工程中の模式的平面図である。

Claims (32)

  1. 半導体柱と絶縁体柱が一方向に交互に敷き詰めた状態で複数配置された柱列と、
    前記複数の半導体柱に夫々設けられた複数の不揮発性記憶素子であって、前記半導体柱の前記一方向に沿う側面にゲート絶縁膜を介在して制御ゲート電極が設けられ、前記半導体柱の上面部にドレイン領域が設けられ、かつ前記半導体柱の底面部にソース領域が設けられた複数の不揮発性記憶素子と、
    前記複数の不揮発性記憶素子の夫々の制御ゲート電極を含み、かつ前記柱列の前記一方向に沿う側面に前記一方向に沿って設けられた配線とを有することを特徴とする半導体集積回路装置。
  2. 請求の範囲第１項に記載の半導体集積回路装置において、
    前記ゲート絶縁膜は、電荷を離散的に蓄積する膜であることを特徴とする半導体集積回路装置。
  3. 請求の範囲第１項に記載の半導体集積回路装置において、
    前記ゲート絶縁膜は、前記半導体柱の側面から順次積層されたシリコン酸化膜、シリコン窒化膜及びシリコン酸化膜を含む積層膜であることを特徴とする半導体集積回路装置。
  4. 請求の範囲第１項に記載の半導体集積回路装置において、
    前記ゲート絶縁膜は、前記半導体柱の側面から順次積層されたシリコン酸化膜、不純物が導入されていない多結晶シリコン膜、シリコン窒化膜及びシリコン酸化膜を含む積層膜であることを特徴とする半導体集積回路装置。
  5. 請求の範囲第１項に記載の半導体集積回路装置において、
    前記ゲート絶縁膜は、不純物が導入されていない多数の多結晶シリコン粒を含む膜であることを特徴とする半導体集積回路装置。
  6. 請求の範囲第１項に記載の半導体集積回路装置において、
    前記ゲート絶縁膜は、前記半導体柱の側面から順次積層されたシリコン酸化膜、金属酸化膜及びシリコン酸化膜を含む積層膜であることを特徴とする半導体集積回路装置。
  7. 請求の範囲第１項に記載の半導体集積回路装置において、
    前記複数の半導体柱の夫々の上面部に設けられた複数のドレイン領域は、前記絶縁体柱によって互いに分離されていることを特徴とする半導体集積回路装置。
  8. 請求の範囲第１項に記載の半導体集積回路装置において、
    前記絶縁体柱は、前記ソース領域に到達していることを特徴とする半導体集積回路装置。
  9. 請求の範囲第１項に記載の半導体集積回路装置において、
    前記複数の半導体柱は、前記絶縁体柱によって互いに絶縁分離されていることを特徴とする半導体集積回路装置。
  10. 請求の範囲第１項に記載の半導体集積回路装置において、
    前記制御ゲート電極は、不純物が導入された多結晶シリコン膜からなること特徴とする半導体集積回路装置。
  11. 請求の範囲第１項に記載の半導体集積回路装置において、
    前記複数の半導体柱の夫々の底面部に設けられた複数のソース領域は、前記半導体柱の配列方向に沿って延在する半導体領域の一部で構成されていることを特徴とする半導体集積回路装置。
  12. 請求の範囲第１項に記載の半導体集積回路装置において、
    前記柱列は、前記一方向と直交する他の方向に所定の間隔をおいて複数配置されていることを特徴とする半導体集積回路装置。
  13. 請求の範囲第１項に記載の半導体集積回路装置において、
    前記複数の半導体柱の夫々には、前記不揮発性記憶素子が２つ設けられ、
    前記２つの不揮発性記憶素子のうち、一方の不揮発性記憶素子は、そのチャネル形成領域が前記半導体柱の互いに向かい合う２つの側面のうちの一方の側面に設けられ、他方の不揮発性記憶素子は、そのチャネル形成領域が前記２つの側面のうちの他方の側面に設けられていることを特徴とする半導体集積回路装置。
  14. 半導体領域内にソース領域、ドレイン領域、前記ソース領域と前記ドレイン領域に挟まれたチャネル形成領域、及び制御ゲート電極を持つ電気的に書き込み可能な不揮発性記憶素子において、四角柱状の半導体柱の向かい合う側面に独立した２つの前記チャネル形成領域が配置され、前記２つのチャネル形成領域に接続された前記ドレイン領域は前記四角柱状の半導体柱の上部に形成され、前記チャネル形成領域と隣り合う側面部には素子分離領域が配置され、前記チャネル形成領域と前記制御ゲート電極との間に第１絶縁膜、前記第１絶縁膜上に非導電性の電荷トラップ膜、前記非導電性の電荷トラップ膜上に第２絶縁膜を有することを特徴とする半導体集積回路装置。
  15. 請求の範囲第１４項に記載の半導体集積回路装置において、
    前記ソース領域を接地電位とし、前記ドレイン領域および前記制御ゲート電極へ適当な正電位を与えて、前記チャネル形成領域をオンさせ、前記ドレイン領域の近傍で発生するホットエレクトロンを注入して、前記非導電性の電荷トラップ膜へトラップさせることにより書き込みを行い、
    前記制御ゲート電極へ適当な負電位を与え、前記ドレイン領域へ適当な正電位を与えて、前記非導電性の電荷トラップ膜へトラップされた電子を、前記第１絶縁膜中を流れるトンネル電流によって前記半導体領域へ引抜くことにより消去を行うことを特徴とする半導体集積回路装置。
  16. 請求の範囲第１４項に記載の半導体集積回路装置において、
    前記第１絶縁膜はシリコン酸化膜、前記非導電性の電荷トラップ膜はシリコン窒化膜、前記第２絶縁膜はシリコン酸化膜であることを特徴とする半導体集積回路装置。
  17. 請求の範囲第１４項に記載の半導体集積回路装置において、
    前記第１絶縁膜はシリコン酸化膜、前記非導電性の電荷トラップ膜は金属酸化膜、前記第２絶縁膜はシリコン酸化膜であることを特徴とする半導体集積回路装置。
  18. 半導体領域内にソース領域、ドレイン領域、前記ソース領域と前記ドレイン領域に挟まれたチャネル形成領域、及び制御ゲート電極を持つ電気的に書き込み可能な不揮発性記憶素子において、四角柱状の半導体柱の向かい合う側面に独立した２つの前記チャネル形成領域が配置され、前記２つのチャネル形成領域に接続された前記ドレイン領域は前記四角柱状の半導体柱の上部に形成され、前記チャネル形成領域と隣り合う側面部には素子分離領域が配置され、前記チャンネル領域と前記制御ゲート電極との間に第１絶縁膜、前記第１絶縁膜上に半導体膜、前記半導体膜上に非導電性の電荷トラップ膜、前記非導電性の電荷トラップ膜上に第２絶縁膜を有し、前記半導体膜と非導電性の電荷トラップ膜との界面電荷トラップ準位に主として電子トラップを行うことを特徴とする半導体集積回路装置。
  19. 請求の範囲第１８項に記載の半導体集積回路装置において、
    前記ソース領域を接地電位とし、前記ドレイン領域および前記制御ゲート電極へ適当な正電位を与えて、前記チャネル形成領域をオンさせ、前記ドレイン領域の近傍で発生するホットエレクトロンを注入して、前記半導体膜と前記非導電性の電荷トラップ膜との電荷トラップ準位に主として電子トラップを行うことにより書き込みを行い、
    前記制御ゲート電極へ適当な負電位を与え、前記ドレイン領域へ適当な正電位を与えて、トラップされた電子を、前記半導体膜及び第１絶縁膜中を流れるトンネル電流によって前記半導体領域へ引抜くことにより消去を行うことを特徴とする半導体集積回路装置。
  20. 請求の範囲第１８項に記載の半導体集積回路装置において、
    前記第１絶縁膜はシリコン酸化膜、前記半導体膜がポリシリコン膜、前記非導電性の電荷トラップ膜はシリコン窒化膜、前記第２絶縁膜はシリコン酸化膜であることを特徴とする半導体集積回路装置。
  21. 請求の範囲第１８項に記載の半導体集積回路装置において、
    前記第１絶縁膜はシリコン酸化膜、前記半導体膜がポリシリコン膜、前記非導電性の電荷トラップ膜は金属酸化膜、前記第２絶縁膜はシリコン酸化膜であることを特徴とする半導体集積回路装置。
  22. 半導体基板上にストライプ状に溝型素子分離領域と半導体活性領域を交互に形成し、前記ストライプ状の溝型素子分離領域と半導体活性領域とは直行する方向にストライプ状に形成したレジスト膜パターンをマスクとして、前記半導体活性領域のエッチングに引き続いて前記溝型素子分離領域をエッチングして四角柱状の半導体柱、及び四角柱状の素子分離領域を形成する工程と、
    前記四角柱状の半導体柱の側面部にチャネル形成領域を形成し、前記チャネル形成領域の上部に第１酸化膜、窒化膜、及び第２酸化膜の積層膜を堆積した後、導電膜のサイドスペーサからなるワード線を形成する工程と、
    前記四角柱状の半導体柱の上部にドレイン領域を形成する工程とを、少なくとも含むことを特徴とする半導体集積回路装置の製造方法。
  23. 半導体基板上にストライプ状に溝型素子分離領域と半導体活性領域を交互に形成し、前記ストライプ状の溝型素子分離領域と半導体活性領域とは直行する方向にストライプ状に形成したレジスト膜パターンをマスクとして、前記半導体活性領域のエッチングに引き続いて前記溝型素子分離領域をエッチングして四角柱状の半導体柱、及び四角柱状の素子分離領域を形成する工程と、
    前記四角柱状の半導体柱の側面部にチャネル形成領域を形成し、前記チャネル形成領域の上部に第１酸化膜、ポリシリコン膜、窒化膜、及び第２酸化膜の積層膜を堆積した後、導電膜のサイドスペーサからなるワード線を形成する工程と、
    前記四角柱状の半導体柱の上部にドレイン領域を形成する工程とを、少なくとも含むことを特徴とする半導体集積回路装置の製造方法。
  24. ストライプ状の突起状島領域を覆うようにして導電膜を形成する工程と、
    前記導電膜に異方性エッチングを施して前記突起状島領域の側面に配線を形成すると共に、前記配線と一体化されたコンタクト領域を形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。
  25. 請求の範囲第２４項に記載の半導体集積回路装置の製造方法において、
    前記異方性エッチングは、前記導電膜の一部をマスクした状態で行うことを特徴とする半導体集積回路装置の製造方法。
  26. 請求の範囲第２４項に記載の半導体集積回路装置の製造方法において、
    前記配線形成工程は、前記突起状島領域の側面に整合して不揮発性記憶素子の制御ゲート電極を形成する工程であることを特徴とする半導体集積回路装置の製造方法。
  27. 半導体基板の主面の第１の領域に形成された不揮発性記憶素子と、前記半導体基板の主面の第１の領域と異なる第２の領域に形成された周辺回路用トランジスタとを有する半導体集積回路装置の製造方法であって、
    前記半導体基板の主面の第１の領域に突起状島領域を形成する工程と、
    前記突起状島領域、及び前記半導体基板の主面の領域を覆うようにして導電膜を形成する工程と、
    前記半導体基板の主面の第２の領域上の前記導電膜をマスクした状態で前記導電膜に異方性エッチングを施して、前記突起状島領域の側面に前記不揮発性記憶素子の制御ゲート電極を含む配線、並びに前記半導体基板の主面の第２の領域に前記周辺回路用トランジスタのゲート電極を形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。
  28. ストライプ状の突起状島領域を覆うようにして導電膜を形成する工程と、
    前記導電膜に異方性エッチングを施して前記突起状島領域の側面に配線を形成する工程と、
    前記配線の一部を除去する工程とを有することを特徴とする半導体集積回路装置の製造方法。
  29. 請求の範囲第２８項に記載の半導体集積回路装置の製造方法において、
    前記配線形成工程は、前記突起状島領域の側面に整合して不揮発性記憶素子の制御ゲート電極を形成する工程であることを特徴とする半導体集積回路装置の製造方法。
  30. 互いに反対側に位置する第１の側面及び第２の側面を持つ突起状島領域と、
    前記突起状島領域の第１の側面に絶縁膜を介在して制御ゲート電極が設けられた第１の不揮発性記憶素子と、
    前記突起状島領域の第２の側面に絶縁膜を介在して制御ゲート電極が設けられた第２の不揮発性記憶素子とを有する半導体集積回路装置の製造方法であって、
    前記突起状島領域を覆うようにして形成された導電膜に異方性エッチングを施して、前記突起状島領域の周囲に前記第１及び第２の不揮発性記憶素子の制御ゲート電極を含む配線を形成する工程と、
    前記配線の一部を除去して、前記第１の不揮発性記憶素子の制御ゲート電極と前記第２の不揮発性記憶素子の制御ゲート電極とを電気的に分離する工程とを有することを特徴とする半導体集積回路装置の製造方法。
  31. 第１の導電体の上層に前記第１の導電体を覆うようにして第１の絶縁膜を形成する工程と、
    前記第１の絶縁膜にエッチングを施して前記第１の導電体上に開口を形成する工程と、
    前記開口の内部を含む前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、
    前記第２の絶縁膜に異方性エッチングを施して前記開口の内壁にサイドウォールスペーサを形成するとともに、前記サイドウォールスペーサで規定された接続孔を形成する工程と、
    前記接続孔を通して前記第１の導電体と電気的に接続される第２の導電体を前記第２の絶縁膜上に形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。
  32. 請求の範囲第３１項に記載の半導体集積回路装置の製造方法において、
    前記第１の導電体は、突起状島領域の上面に設けられた半導体領域であり、
    前記第２の導電体は、前記第２の絶縁膜上を延在する配線であることを特徴とする半導体集積回路装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003028112A1 (fr) * 2001-09-20 2003-04-03 Renesas Technology Corp. Dispositif de circuit integre a semi-conducteur et son procede de fabrication
KR100487523B1 (ko) * 2002-04-15 2005-05-03 삼성전자주식회사 부유트랩형 비휘발성 메모리 소자 및 그 제조방법
JP4647175B2 (ja) 2002-04-18 2011-03-09 ルネサスエレクトロニクス株式会社 半導体集積回路装置
EP1530803A2 (en) * 2002-06-21 2005-05-18 Micron Technology, Inc. Nrom memory cell, memory array, related devices an methods
US6734055B1 (en) * 2002-11-15 2004-05-11 Taiwan Semiconductor Manufactoring Company Multi-level (4 state/2-bit) stacked gate flash memory cell
US7050330B2 (en) * 2003-12-16 2006-05-23 Micron Technology, Inc. Multi-state NROM device
TWI251337B (en) * 2003-12-29 2006-03-11 Powerchip Semiconductor Corp Non-volatile memory cell and manufacturing method thereof
US7585731B2 (en) * 2004-02-20 2009-09-08 Renesas Technology Corp. Semiconductor integrated circuit device and its manufacturing method
US7274601B2 (en) * 2004-09-27 2007-09-25 Macronix International Co., Ltd. Programming and erasing method for charge-trapping memory devices
US7071538B1 (en) * 2004-12-10 2006-07-04 Spansion,Llc One stack with steam oxide for charge retention
KR100697291B1 (ko) 2005-09-15 2007-03-20 삼성전자주식회사 비휘발성 반도체 메모리 장치 및 그 제조방법
US7294888B1 (en) * 2005-09-30 2007-11-13 Xilinx, Inc. CMOS-compatible non-volatile memory cell with lateral inter-poly programming layer
KR100682537B1 (ko) * 2005-11-30 2007-02-15 삼성전자주식회사 반도체 소자 및 그 형성 방법
US7608886B2 (en) * 2006-01-06 2009-10-27 Macronix International Co., Ltd. Systems and methods for a high density, compact memory array
US7842558B2 (en) * 2006-03-02 2010-11-30 Micron Technology, Inc. Masking process for simultaneously patterning separate regions
US8501581B2 (en) * 2006-03-29 2013-08-06 Micron Technology, Inc. Methods of forming semiconductor constructions
US20070246765A1 (en) * 2006-03-30 2007-10-25 Lars Bach Semiconductor memory device and method for production
KR100777016B1 (ko) 2006-06-20 2007-11-16 재단법인서울대학교산학협력재단 기둥 구조를 갖는 낸드 플래시 메모리 어레이 및 그제조방법
KR100852456B1 (ko) * 2007-01-25 2008-08-14 삼성전자주식회사 반도체 장치 및 그 형성 방법
US8735990B2 (en) * 2007-02-28 2014-05-27 International Business Machines Corporation Radiation hardened FinFET
US20080277738A1 (en) * 2007-05-08 2008-11-13 Venkat Ananthan Memory cells, memory banks, memory arrays, and electronic systems
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
JP5211730B2 (ja) * 2008-02-12 2013-06-12 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP5588123B2 (ja) * 2009-05-22 2014-09-10 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその製造方法
JP2011165830A (ja) * 2010-02-08 2011-08-25 Elpida Memory Inc 半導体装置及びその製造方法
KR101666942B1 (ko) * 2010-08-18 2016-10-18 삼성전자주식회사 비휘발성 메모리 장치의 프로그램 방법과, 상기 방법을 수행할 수 있는 장치들
US9490261B2 (en) * 2010-10-21 2016-11-08 Cypress Semiconductor Ltd. Minimizing disturbs in dense non volatile memory arrays
JP2012089772A (ja) * 2010-10-22 2012-05-10 Elpida Memory Inc 半導体装置の製造方法
KR101083896B1 (ko) * 2010-11-17 2011-11-15 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US8916920B2 (en) * 2011-07-19 2014-12-23 Macronix International Co., Ltd. Memory structure with planar upper surface
JP2014103204A (ja) * 2012-11-19 2014-06-05 Renesas Electronics Corp 半導体装置の製造方法および半導体装置
JP5681761B2 (ja) * 2013-07-11 2015-03-11 スパンション エルエルシー 半導体装置の製造方法
KR20180069465A (ko) * 2016-12-15 2018-06-25 삼성전자주식회사 수직형 트랜지스터를 구비하는 집적 회로 및 이를 포함하는 반도체 장치
CN108538839B (zh) * 2017-03-01 2019-08-23 联华电子股份有限公司 半导体结构、用于存储器元件的半导体结构及其制作方法
US10748290B2 (en) * 2018-10-31 2020-08-18 Fei Company Smart metrology on microscope images
EP4002453A4 (en) * 2020-05-28 2022-11-16 Changxin Memory Technologies, Inc. OUTLET STRUCTURE FOR WORD LINE AND PROCESS FOR THEIR PRODUCTION

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63285966A (ja) * 1987-05-19 1988-11-22 Fujitsu Ltd 半導体装置
JPH02117175A (ja) * 1988-10-27 1990-05-01 Matsushita Electron Corp 半導体記憶装置
JP3046376B2 (ja) * 1991-03-29 2000-05-29 株式会社東芝 不揮発性半導体メモリ装置
JP2916610B2 (ja) 1992-06-26 1999-07-05 株式会社半導体エネルギー研究所 Ｍｏｓメモリ半導体装置およびその作製方法
KR0123751B1 (ko) 1993-10-07 1997-11-25 김광호 반도체장치 및 그 제조방법
JP2643833B2 (ja) * 1994-05-30 1997-08-20 日本電気株式会社 半導体記憶装置及びその製造方法
JP3392547B2 (ja) * 1994-11-21 2003-03-31 株式会社東芝 不揮発性半導体記憶装置
JP3383140B2 (ja) 1995-10-02 2003-03-04 株式会社東芝 不揮発性半導体記憶装置の製造方法
JPH09167805A (ja) 1995-12-14 1997-06-24 Sony Corp マスクｒｏｍ及びその製造方法
TW326553B (en) * 1996-01-22 1998-02-11 Handotai Energy Kenkyusho Kk Semiconductor device and method of fabricating same
JP3599873B2 (ja) 1996-01-26 2004-12-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5768192A (en) * 1996-07-23 1998-06-16 Saifun Semiconductors, Ltd. Non-volatile semiconductor memory cell utilizing asymmetrical charge trapping
JP3625600B2 (ja) * 1997-02-12 2005-03-02 三星電子株式会社 不揮発性半導体メモリ装置の製造方法
JPH118325A (ja) * 1997-04-25 1999-01-12 Nippon Steel Corp 不揮発性半導体記憶装置、その製造方法、その書き込み方法、その読み出し方法、記録媒体並びに半導体記憶装置
US5966603A (en) * 1997-06-11 1999-10-12 Saifun Semiconductors Ltd. NROM fabrication method with a periphery portion
US6150687A (en) * 1997-07-08 2000-11-21 Micron Technology, Inc. Memory cell having a vertical transistor with buried source/drain and dual gates
US6768165B1 (en) * 1997-08-01 2004-07-27 Saifun Semiconductors Ltd. Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping
US6093606A (en) * 1998-03-05 2000-07-25 Taiwan Semiconductor Manufacturing Company Method of manufacture of vertical stacked gate flash memory device
DE69836423D1 (de) * 1998-06-30 2006-12-28 St Microelectronics Srl Verfahren zur Herstellung einer EEPROM-Speicherzelle
JP2001024075A (ja) * 1999-07-13 2001-01-26 Sony Corp 不揮発性半導体記憶装置及びその書き込み方法
US6180538B1 (en) * 1999-10-25 2001-01-30 Advanced Micro Devices, Inc. Process for fabricating an ONO floating-gate electrode in a two-bit EEPROM device using rapid-thermal-chemical-vapor-deposition
WO2003028112A1 (fr) * 2001-09-20 2003-04-03 Renesas Technology Corp. Dispositif de circuit integre a semi-conducteur et son procede de fabrication

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