JP2003218242A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
不揮発性半導体記憶装置およびその製造方法Info
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Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】 非導電性の電荷トラップ膜を電荷蓄積領域と
して用いる不揮発性メモリセルの読み出し電流を増加さ
せ、また読み出しディスターブによる読み出し不良の発
生を抑えることのできる技術を提供する。 【解決手段】 半導体基板１の主面方向にほぼ垂直に形
成された円柱をメモリセルＭＣ１のチャネル領域２と
し、ソース３はチャネル領域２の下部に配置し、ドレイ
ン４はチャネル領域２の上部に配置し、さらに円柱の側
面に、第１絶縁膜６、非導電性の電荷トラップ膜７およ
び第２絶縁膜８が順次堆積された積層膜を介して制御ゲ
ート５が円柱の周囲を覆うように形成する。
して用いる不揮発性メモリセルの読み出し電流を増加さ
せ、また読み出しディスターブによる読み出し不良の発
生を抑えることのできる技術を提供する。 【解決手段】 半導体基板１の主面方向にほぼ垂直に形
成された円柱をメモリセルＭＣ１のチャネル領域２と
し、ソース３はチャネル領域２の下部に配置し、ドレイ
ン４はチャネル領域２の上部に配置し、さらに円柱の側
面に、第１絶縁膜６、非導電性の電荷トラップ膜７およ
び第２絶縁膜８が順次堆積された積層膜を介して制御ゲ
ート５が円柱の周囲を覆うように形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、電気的に消去およ
び書き込み可能な不揮発性メモリセルを有する半導体記
憶装置およびその製造技術に関し、特に、非導電性の電
荷トラップ膜を情報の保持領域として使用する不揮発性
メモリを有する半導体記憶装置に適用して有効な技術に
関する。
び書き込み可能な不揮発性メモリセルを有する半導体記
憶装置およびその製造技術に関し、特に、非導電性の電
荷トラップ膜を情報の保持領域として使用する不揮発性
メモリを有する半導体記憶装置に適用して有効な技術に
関する。
【０００２】
【従来の技術】データの書き込みおよび消去を電気的に
行うことが可能な不揮発性メモリは、たとえば配線基板
上に組み込んだままの状態でデータの書き換えが可能で
あり、使いやすいことからメモリを必要とする様々な製
品に幅広く使用されている。
行うことが可能な不揮発性メモリは、たとえば配線基板
上に組み込んだままの状態でデータの書き換えが可能で
あり、使いやすいことからメモリを必要とする様々な製
品に幅広く使用されている。
【０００３】特に、電気的一括消去型ＥＥＰＲＯＭ（El
ectric Erasable Programmable Read Only Memory；以
下、フラッシュメモリという）は、メモリアレイの一定
の範囲（メモリアレイの全てのメモリセルまたは所定の
メモリセル群）のデータを一括して電気的に消去する機
能を持っている。さらにフラッシュメモリは、１トラン
ジスタ積層ゲート構造であることからセルの小型化が進
み、高集積化への期待も大きい。
ectric Erasable Programmable Read Only Memory；以
下、フラッシュメモリという）は、メモリアレイの一定
の範囲（メモリアレイの全てのメモリセルまたは所定の
メモリセル群）のデータを一括して電気的に消去する機
能を持っている。さらにフラッシュメモリは、１トラン
ジスタ積層ゲート構造であることからセルの小型化が進
み、高集積化への期待も大きい。
【０００４】上記１トランジスタ積層ゲート構造は、１
個のメモリセルが基本的に１個の２層ゲートＭＩＳＦＥ
Ｔ（Metal Insulator Semiconductor Field Effect Tra
nsistor）で構成されている。その２層ゲートＭＩＳＦ
ＥＴは、半導体基板上にトンネル絶縁膜を介して浮遊ゲ
ートを設け、さらにその上に層間膜を介して制御ゲート
を積み重ねることで形成されている。データの記憶（書
き込みおよび消去動作）は、上記浮遊ゲートに電子を注
入したり、浮遊ゲートから電子を抜き出したりすること
で行われている。
個のメモリセルが基本的に１個の２層ゲートＭＩＳＦＥ
Ｔ（Metal Insulator Semiconductor Field Effect Tra
nsistor）で構成されている。その２層ゲートＭＩＳＦ
ＥＴは、半導体基板上にトンネル絶縁膜を介して浮遊ゲ
ートを設け、さらにその上に層間膜を介して制御ゲート
を積み重ねることで形成されている。データの記憶（書
き込みおよび消去動作）は、上記浮遊ゲートに電子を注
入したり、浮遊ゲートから電子を抜き出したりすること
で行われている。
【０００５】しかし、２層ゲートＭＩＳＦＥＴでは、書
き込みおよび消去動作の繰り返しによって、トンネル絶
縁膜の内部に電荷トラップが形成され、また半導体基板
とトンネル絶縁膜との界面における表面準位密度が増加
するため、データ書き換え後のリテンション特性が劣化
するという課題を残している。
き込みおよび消去動作の繰り返しによって、トンネル絶
縁膜の内部に電荷トラップが形成され、また半導体基板
とトンネル絶縁膜との界面における表面準位密度が増加
するため、データ書き換え後のリテンション特性が劣化
するという課題を残している。
【０００６】前記課題を解消する方法として、近年、フ
ラッシュメモリの電荷蓄積に非導電性の電荷トラップ膜
を用いる方法が提案されている。
ラッシュメモリの電荷蓄積に非導電性の電荷トラップ膜
を用いる方法が提案されている。
【０００７】たとえば米国特許第５,７６８,１９２号に
は、シリコン窒化膜をシリコン酸化膜で挟んだ、いわゆ
るＯＮＯ（Oxide/Nitride/Oxide）構造からなる積層膜
によってゲート絶縁膜を構成し、ドレイン近傍で発生し
たホットエレクトロンをシリコン窒化膜中へ注入して、
電子をトラップさせることによりデータの書き込みを行
う方式が開示されている。
は、シリコン窒化膜をシリコン酸化膜で挟んだ、いわゆ
るＯＮＯ（Oxide/Nitride/Oxide）構造からなる積層膜
によってゲート絶縁膜を構成し、ドレイン近傍で発生し
たホットエレクトロンをシリコン窒化膜中へ注入して、
電子をトラップさせることによりデータの書き込みを行
う方式が開示されている。
【０００８】また、米国特許第６,０１１,７２５号に
は、ホットエレクトロン注入の局在性を利用して、ドレ
イン近傍での電荷蓄積とソース近傍での電荷蓄積とを独
立に制御することにより、２ビットの情報を１セル内で
実現する、いわゆる多値セル技術について述べられてい
る。
は、ホットエレクトロン注入の局在性を利用して、ドレ
イン近傍での電荷蓄積とソース近傍での電荷蓄積とを独
立に制御することにより、２ビットの情報を１セル内で
実現する、いわゆる多値セル技術について述べられてい
る。
【０００９】また、米国特許第５,９６６,６０３号に
は、基板上にＯＮ積層膜を形成した後にシリコン窒化膜
上部を酸化することによりＯＮＯ積層膜を形成する方
法、およびＯＮＯ積層膜を形成した後に酸化工程を追加
することにより、メモリセルのリテンション特性を向上
する技術について記載されている。
は、基板上にＯＮ積層膜を形成した後にシリコン窒化膜
上部を酸化することによりＯＮＯ積層膜を形成する方
法、およびＯＮＯ積層膜を形成した後に酸化工程を追加
することにより、メモリセルのリテンション特性を向上
する技術について記載されている。
【００１０】また、米国特許第６,４８０,５３８号に
は、短時間気相成長法によりＯＮＯ積層膜を形成する方
法、およびシリコン酸化膜の堆積温度が７００〜８００
℃、その膜厚が５〜１５ｎｍであることを開示してい
る。
は、短時間気相成長法によりＯＮＯ積層膜を形成する方
法、およびシリコン酸化膜の堆積温度が７００〜８００
℃、その膜厚が５〜１５ｎｍであることを開示してい
る。
【００１１】
【発明が解決しようとする課題】ところが、本発明者が
検討したところ、フラッシュメモリの電荷蓄積に非導電
性の電荷トラップ膜を用いたバーチャルグランド型のセ
ル方式において、以下の問題点が明らかとなった。
検討したところ、フラッシュメモリの電荷蓄積に非導電
性の電荷トラップ膜を用いたバーチャルグランド型のセ
ル方式において、以下の問題点が明らかとなった。
【００１２】バーチャルグランド型のセル方式では、ド
レインを構成するストライプ状の拡散領域とソースを構
成するストライプ状の拡散領域とが半導体基板に交互に
配置され、その上部に制御ゲートとの絶縁膜を維持する
ための絶縁膜が設けられ、ソースまたはドレインの延在
方向と直交するように制御ゲートが配置される。さらに
ドレインとソースとに挟まれた半導体基板のチャネル領
域と制御ゲートとの間には、シリコン酸化膜、シリコン
窒化膜およびシリコン酸化膜からなる積層膜が配置され
ている。
レインを構成するストライプ状の拡散領域とソースを構
成するストライプ状の拡散領域とが半導体基板に交互に
配置され、その上部に制御ゲートとの絶縁膜を維持する
ための絶縁膜が設けられ、ソースまたはドレインの延在
方向と直交するように制御ゲートが配置される。さらに
ドレインとソースとに挟まれた半導体基板のチャネル領
域と制御ゲートとの間には、シリコン酸化膜、シリコン
窒化膜およびシリコン酸化膜からなる積層膜が配置され
ている。
【００１３】書き込みおよび読み出し動作におけるメモ
リセルのチャネル電流は、隣り合う拡散領域をソースま
たはドレインとして動作させて、制御ゲートに平行な方
向に流れる。ソース、ドレインのピッチを最小加工寸法
Ｆの２倍、制御ゲートのピッチを最小加工寸法Ｆの２倍
とすると、セル面積は２Ｆ×２Ｆ＝４Ｆ2となり、たと
えば最小加工寸法Ｆが０.２μｍの場合、セル面積は４
Ｆ2＝０.１６μｍ2となる。
リセルのチャネル電流は、隣り合う拡散領域をソースま
たはドレインとして動作させて、制御ゲートに平行な方
向に流れる。ソース、ドレインのピッチを最小加工寸法
Ｆの２倍、制御ゲートのピッチを最小加工寸法Ｆの２倍
とすると、セル面積は２Ｆ×２Ｆ＝４Ｆ2となり、たと
えば最小加工寸法Ｆが０.２μｍの場合、セル面積は４
Ｆ2＝０.１６μｍ2となる。
【００１４】しかしながら、メモリセルのチャネル幅Ｗ
が制御ゲートの幅で定義され、チャネル長Ｌがソースと
ドレインとの間隔で定義されるため、チャネル電流を決
める構造定数Ｗ／Ｌは１となり、メモリセルを微細化し
ても読み出し電流は増加しない。シリコン酸化膜、シリ
コン窒化膜およびシリコン酸化膜からなる積層膜の実効
膜厚を薄くすることにより、読み出し電流を増加させる
ことができるが、これによりアクセス速度の劣化または
センスアンプの誤動作マージンの低下などが生じてしま
う。
が制御ゲートの幅で定義され、チャネル長Ｌがソースと
ドレインとの間隔で定義されるため、チャネル電流を決
める構造定数Ｗ／Ｌは１となり、メモリセルを微細化し
ても読み出し電流は増加しない。シリコン酸化膜、シリ
コン窒化膜およびシリコン酸化膜からなる積層膜の実効
膜厚を薄くすることにより、読み出し電流を増加させる
ことができるが、これによりアクセス速度の劣化または
センスアンプの誤動作マージンの低下などが生じてしま
う。
【００１５】さらに、読み出し電流を増加させるため
に、読み出し動作時の制御ゲートの電圧を増加する手段
も考えられるが、いわゆる読み出しディスターブの問題
が生ずる。この現象は、シリコン窒化膜中に電子がトラ
ップされた書き込み状態のメモリセルを読み出す際に、
制御ゲートの電圧によってトラップ電子が制御ゲート側
へ引き抜かれることによって発生する。その結果、デー
タ反転不良を引き起こす。シリコン窒化膜上のシリコン
酸化膜を厚くすることにより、ディスターブ耐性は向上
することができるが、読み出し電流は、さらに低下して
しまう。
に、読み出し動作時の制御ゲートの電圧を増加する手段
も考えられるが、いわゆる読み出しディスターブの問題
が生ずる。この現象は、シリコン窒化膜中に電子がトラ
ップされた書き込み状態のメモリセルを読み出す際に、
制御ゲートの電圧によってトラップ電子が制御ゲート側
へ引き抜かれることによって発生する。その結果、デー
タ反転不良を引き起こす。シリコン窒化膜上のシリコン
酸化膜を厚くすることにより、ディスターブ耐性は向上
することができるが、読み出し電流は、さらに低下して
しまう。
【００１６】本発明の目的は、非導電性の電荷トラップ
膜を電荷蓄積領域として用いる不揮発性メモリセルの読
み出し電流を増加させ、また読み出しディスターブによ
る読み出し不良の発生を抑えることのできる技術を提供
することにある。
膜を電荷蓄積領域として用いる不揮発性メモリセルの読
み出し電流を増加させ、また読み出しディスターブによ
る読み出し不良の発生を抑えることのできる技術を提供
することにある。
【００１７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１９】本発明は、半導体基板にソース、ドレイ
ン、ソースとドレインとに挟まれたチャネル領域、およ
び制御ゲートからなる不揮発性メモリセルを備えた不揮
発性半導体記憶装置において、チャネル領域は半導体基
板の主面に対してほぼ垂直方向に形成された円柱に配置
され、ソースはチャネル領域の下部に配置され、ドレイ
ンはチャネル領域の上部に配置され、円柱状のチャネル
領域の側面に制御ゲートがその周囲を覆って配置され、
チャネル領域と制御ゲートの間に少なくとも第１絶縁
膜、非導電性の電荷トラップ膜および第２絶縁膜からな
る積層膜を有しており、上記円柱は、半導体基板と同一
の構成材料からなる、または絶縁膜を支柱としてその周
りを半導体膜で覆われてなるものである。
ン、ソースとドレインとに挟まれたチャネル領域、およ
び制御ゲートからなる不揮発性メモリセルを備えた不揮
発性半導体記憶装置において、チャネル領域は半導体基
板の主面に対してほぼ垂直方向に形成された円柱に配置
され、ソースはチャネル領域の下部に配置され、ドレイ
ンはチャネル領域の上部に配置され、円柱状のチャネル
領域の側面に制御ゲートがその周囲を覆って配置され、
チャネル領域と制御ゲートの間に少なくとも第１絶縁
膜、非導電性の電荷トラップ膜および第２絶縁膜からな
る積層膜を有しており、上記円柱は、半導体基板と同一
の構成材料からなる、または絶縁膜を支柱としてその周
りを半導体膜で覆われてなるものである。
【００２０】本発明は、第１導電型の半導体基板上に第
２導電型の第１導電膜を形成した後、レジストパターン
をマスクとして第１導電膜および半導体基板をエッチン
グすることにより、半導体基板と同一構成材料からな
り、所定の高さを有する円柱と、この円柱上に第１導電
膜からなるドレインとを形成する工程と、レジストパタ
ーンをマスクとして円柱の間の半導体基板に第２導電型
の不純物を導入してソースを形成する工程と、半導体基
板上に少なくとも第１絶縁膜、電荷トラップ膜および第
２絶縁膜を下層から順次堆積して積層膜を形成する工程
と、半導体基板上に第２導電型の第２導電膜を形成した
後、第２導電膜を異方性エッチングして円柱の側壁に前
記積層膜を介して第２導電膜からなるスペーサ状の制御
ゲートを形成する工程とを有するものである。
２導電型の第１導電膜を形成した後、レジストパターン
をマスクとして第１導電膜および半導体基板をエッチン
グすることにより、半導体基板と同一構成材料からな
り、所定の高さを有する円柱と、この円柱上に第１導電
膜からなるドレインとを形成する工程と、レジストパタ
ーンをマスクとして円柱の間の半導体基板に第２導電型
の不純物を導入してソースを形成する工程と、半導体基
板上に少なくとも第１絶縁膜、電荷トラップ膜および第
２絶縁膜を下層から順次堆積して積層膜を形成する工程
と、半導体基板上に第２導電型の第２導電膜を形成した
後、第２導電膜を異方性エッチングして円柱の側壁に前
記積層膜を介して第２導電膜からなるスペーサ状の制御
ゲートを形成する工程とを有するものである。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【００２２】（実施の形態１）図１に、本発明の一実施
の形態である不揮発性メモリのメモリアレイを構成する
メモリセルの要部平面図、図２に、前記図１のＡ−Ａ′
線における半導体基板の要部断面図、図３に、前記図１
のＢ−Ｂ′線における半導体基板の要部断面図を示す。
の形態である不揮発性メモリのメモリアレイを構成する
メモリセルの要部平面図、図２に、前記図１のＡ−Ａ′
線における半導体基板の要部断面図、図３に、前記図１
のＢ−Ｂ′線における半導体基板の要部断面図を示す。
【００２３】メモリセルＭＣ１は、半導体基板１に形成
された円柱状のチャネル領域２、ソース３，ドレイン４
および制御ゲート５によって構成される。チャネル領域
２は、半導体基板１の主面方向にほぼ垂直に配置され、
ソース３はチャネル領域２の下部に、ドレイン４はチャ
ネル領域２の上部に配置されている。円柱状のチャネル
領域２の側面には制御ゲート５がその周囲を覆うように
形成されており、チャネル領域２と制御ゲート５との間
に、第１絶縁膜６、非導電性の電荷トラップ膜７および
第２絶縁膜８が下層から順次堆積された積層膜が形成さ
れている。第１絶縁膜６および第２絶縁膜８は、たとえ
ばシリコン酸化膜、電荷トラップ膜７は、たとえばシリ
コン窒化膜によって構成される。また、制御ゲート５
は、ビット線９が延在する方向（図１のＡ−Ａ′線方
向）ではメモリセルＭＣ１毎に自己整合的に分離されて
いるが、ビット線９と直交する方向（図１のＢ−Ｂ′線
方向）では自己整合的に接続されている。
された円柱状のチャネル領域２、ソース３，ドレイン４
および制御ゲート５によって構成される。チャネル領域
２は、半導体基板１の主面方向にほぼ垂直に配置され、
ソース３はチャネル領域２の下部に、ドレイン４はチャ
ネル領域２の上部に配置されている。円柱状のチャネル
領域２の側面には制御ゲート５がその周囲を覆うように
形成されており、チャネル領域２と制御ゲート５との間
に、第１絶縁膜６、非導電性の電荷トラップ膜７および
第２絶縁膜８が下層から順次堆積された積層膜が形成さ
れている。第１絶縁膜６および第２絶縁膜８は、たとえ
ばシリコン酸化膜、電荷トラップ膜７は、たとえばシリ
コン窒化膜によって構成される。また、制御ゲート５
は、ビット線９が延在する方向（図１のＡ−Ａ′線方
向）ではメモリセルＭＣ１毎に自己整合的に分離されて
いるが、ビット線９と直交する方向（図１のＢ−Ｂ′線
方向）では自己整合的に接続されている。
【００２４】メモリセルへのデータの書き込みは、ソー
ス３を接地電位とし、ドレイン４および制御ゲート５へ
所定の正電圧を印加してチャネル領域２をオンさせ、ド
レイン４の近傍で発生するホットエレクトロンを電荷ト
ラップ膜７へトラップさせることにより行う。また、デ
ータの消去は、制御ゲート５へ所定の負電圧、半導体基
板１へ所定の正電圧を印加して、トラップされた電子を
第１絶縁膜６中を流れるトンネル電流によって電荷トラ
ップ膜７から半導体基板１へ引き抜くことにより行う。
ス３を接地電位とし、ドレイン４および制御ゲート５へ
所定の正電圧を印加してチャネル領域２をオンさせ、ド
レイン４の近傍で発生するホットエレクトロンを電荷ト
ラップ膜７へトラップさせることにより行う。また、デ
ータの消去は、制御ゲート５へ所定の負電圧、半導体基
板１へ所定の正電圧を印加して、トラップされた電子を
第１絶縁膜６中を流れるトンネル電流によって電荷トラ
ップ膜７から半導体基板１へ引き抜くことにより行う。
【００２５】チャネル領域２を構成する円柱は、Ｂ−
Ｂ′線方向に最小加工寸法Ｆの２倍、Ａ−Ａ′線方向に
最小加工寸法Ｆの３倍のピッチで配置され、またビット
線９は最小加工寸法Ｆの２倍のピッチで配置されてお
り、セル面積は２Ｆ×３Ｆ＝６Ｆ 2となる。
Ｂ′線方向に最小加工寸法Ｆの２倍、Ａ−Ａ′線方向に
最小加工寸法Ｆの３倍のピッチで配置され、またビット
線９は最小加工寸法Ｆの２倍のピッチで配置されてお
り、セル面積は２Ｆ×３Ｆ＝６Ｆ 2となる。
【００２６】メモリセルのチャネル幅Ｗは、チャネル領
域２が円柱状であることから、円柱の直径を最小加工寸
法ＦとするとＷ＝３.１４Ｆとなり、チャネル長Ｌは、
円柱の高さで定義される。円柱の高さが最小加工寸法Ｆ
の場合、チャネル電流を決めるメモリセルの構造定数Ｗ
／Ｌは３.１４となる。
域２が円柱状であることから、円柱の直径を最小加工寸
法ＦとするとＷ＝３.１４Ｆとなり、チャネル長Ｌは、
円柱の高さで定義される。円柱の高さが最小加工寸法Ｆ
の場合、チャネル電流を決めるメモリセルの構造定数Ｗ
／Ｌは３.１４となる。
【００２７】従来のメモリセルの面積は４Ｆ2、本発明
のメモリセルの面積は６Ｆ2であり、このままでは両者
の構造定数の対等な比較ができない。そこで、従来のメ
モリセルの制御ゲートの幅を最小加工寸法Ｆの２倍に広
げ、さらに制御ゲートのピッチを最小加工寸法Ｆの３倍
として、セル面積を６Ｆ2とした場合を想定する。これ
により従来のメモリセルではチャネル幅Ｗが最小加工寸
法Ｆの２倍になり、その構造定数Ｗ／Ｌは２となるが、
セル面積を同じとしても、本発明のメモリセルの構造定
数Ｗ／Ｌの方が１.５７倍（３.１４／２倍）大きい。さ
らに本発明のメモリセルの円柱の高さは最小加工寸法Ｆ
に制限されるものではなく、たとえば円柱の高さを最小
加工寸法Ｆの半分とすることも可能である。この場合、
構造定数Ｗ／Ｌは６.２８となり、セル面積を同一とし
た従来のメモリセルと比較して、３.１４倍の優位性が
維持される。
のメモリセルの面積は６Ｆ2であり、このままでは両者
の構造定数の対等な比較ができない。そこで、従来のメ
モリセルの制御ゲートの幅を最小加工寸法Ｆの２倍に広
げ、さらに制御ゲートのピッチを最小加工寸法Ｆの３倍
として、セル面積を６Ｆ2とした場合を想定する。これ
により従来のメモリセルではチャネル幅Ｗが最小加工寸
法Ｆの２倍になり、その構造定数Ｗ／Ｌは２となるが、
セル面積を同じとしても、本発明のメモリセルの構造定
数Ｗ／Ｌの方が１.５７倍（３.１４／２倍）大きい。さ
らに本発明のメモリセルの円柱の高さは最小加工寸法Ｆ
に制限されるものではなく、たとえば円柱の高さを最小
加工寸法Ｆの半分とすることも可能である。この場合、
構造定数Ｗ／Ｌは６.２８となり、セル面積を同一とし
た従来のメモリセルと比較して、３.１４倍の優位性が
維持される。
【００２８】図４に、本発明の一実施の形態である不揮
発性メモリのメモリアレイおよびその周辺部の要部平面
図、図５に、前記図４のＣ−Ｃ′線における半導体基板
の要部断面図、図６に、前記図４のＤ−Ｄ′線における
半導体基板の要部断面図を示す。
発性メモリのメモリアレイおよびその周辺部の要部平面
図、図５に、前記図４のＣ−Ｃ′線における半導体基板
の要部断面図、図６に、前記図４のＤ−Ｄ′線における
半導体基板の要部断面図を示す。
【００２９】メモリセルのチャネル領域２を構成する円
柱は、チャネル領域２となる半導体基板１上をレジスト
パターンで覆い、メモリアレイ領域の半導体基板１をエ
ッチングすることにより形成される。また、円柱状のチ
ャネル領域２の側面を覆うように形成された制御ゲート
５は、半導体基板１上への導電体膜の堆積と、これに続
く導電体膜のエッチバックにより形成される。このた
め、制御ゲート５と周辺回路との接続が課題となる。
柱は、チャネル領域２となる半導体基板１上をレジスト
パターンで覆い、メモリアレイ領域の半導体基板１をエ
ッチングすることにより形成される。また、円柱状のチ
ャネル領域２の側面を覆うように形成された制御ゲート
５は、半導体基板１上への導電体膜の堆積と、これに続
く導電体膜のエッチバックにより形成される。このた
め、制御ゲート５と周辺回路との接続が課題となる。
【００３０】そこで、本実施の形態１では、ビット線９
と直交する方向における最外周のチャネル領域２の上部
に掛かるように、メモリセルの制御ゲート５を構成する
導電体膜と同一層からなる引き出しパターン５ａを配置
し、制御ゲート５を引き出しパターン５ａによって引き
出す。さらにメモリセルを覆う層間絶縁膜１０に、引き
出しパターン５ａと接する接続孔１１を形成し、これに
埋め込まれたプラグ１２を介して引き出しパターン５ａ
を配線１３へ接続する。配線１３を用いて、制御ゲート
５と周辺回路とを接続する。
と直交する方向における最外周のチャネル領域２の上部
に掛かるように、メモリセルの制御ゲート５を構成する
導電体膜と同一層からなる引き出しパターン５ａを配置
し、制御ゲート５を引き出しパターン５ａによって引き
出す。さらにメモリセルを覆う層間絶縁膜１０に、引き
出しパターン５ａと接する接続孔１１を形成し、これに
埋め込まれたプラグ１２を介して引き出しパターン５ａ
を配線１３へ接続する。配線１３を用いて、制御ゲート
５と周辺回路とを接続する。
【００３１】また、ソース３と周辺回路との接続は、メ
モリアレイ領域の周辺部において、メモリセルを覆う層
間絶縁膜１０ならびに第１絶縁膜６、電荷トラップ膜７
および第２絶縁膜８からなる積層膜Ｌに接続孔１１を形
成し、これに埋め込まれたプラグ１２を介してソース３
を配線１３へ接続することにより行われる。
モリアレイ領域の周辺部において、メモリセルを覆う層
間絶縁膜１０ならびに第１絶縁膜６、電荷トラップ膜７
および第２絶縁膜８からなる積層膜Ｌに接続孔１１を形
成し、これに埋め込まれたプラグ１２を介してソース３
を配線１３へ接続することにより行われる。
【００３２】なお、メモリアレイ領域の半導体基板１を
エッチングしてチャネル領域２を構成する円柱を形成す
るため、周辺回路領域とメモリアレイ領域との境界１４
には段差が生ずる。このため、上記境界１４における段
差部の側壁には、第１絶縁膜６、電荷トラップ膜７およ
び第２絶縁膜８からなる積層膜Ｌと制御ゲート５を構成
する導電体膜と同一層からなるスペーサ５ｂとが形成さ
れる。図４中、制御ゲート５、引き出しパターン５ａお
よびスペーサ５ｂを構成する導電体膜を網掛けのハッチ
ングで示す。メモリアレイ領域に接する周辺回路領域に
は、素子分離部１５が形成される。
エッチングしてチャネル領域２を構成する円柱を形成す
るため、周辺回路領域とメモリアレイ領域との境界１４
には段差が生ずる。このため、上記境界１４における段
差部の側壁には、第１絶縁膜６、電荷トラップ膜７およ
び第２絶縁膜８からなる積層膜Ｌと制御ゲート５を構成
する導電体膜と同一層からなるスペーサ５ｂとが形成さ
れる。図４中、制御ゲート５、引き出しパターン５ａお
よびスペーサ５ｂを構成する導電体膜を網掛けのハッチ
ングで示す。メモリアレイ領域に接する周辺回路領域に
は、素子分離部１５が形成される。
【００３３】次に、本発明の一実施の形態である不揮発
性メモリの製造方法の一例を図７〜図１９に示す半導体
基板の要部断面図を用いて工程順に説明する。図７〜１
０，１２，１４，１６，１８に示すメモリアレイ領域
は、前記図６のＤ−Ｄ′線断面に相当する要部断面図、
図１１，１３，１５，１７，１９に示すメモリアレイ領
域は、前記図５のＣ−Ｃ′線断面に相当する要部断面図
である。図中、Ａ１はメモリアレイ領域、Ａ２は周辺回
路領域を示す。
性メモリの製造方法の一例を図７〜図１９に示す半導体
基板の要部断面図を用いて工程順に説明する。図７〜１
０，１２，１４，１６，１８に示すメモリアレイ領域
は、前記図６のＤ−Ｄ′線断面に相当する要部断面図、
図１１，１３，１５，１７，１９に示すメモリアレイ領
域は、前記図５のＣ−Ｃ′線断面に相当する要部断面図
である。図中、Ａ１はメモリアレイ領域、Ａ２は周辺回
路領域を示す。
【００３４】まず、図７（図６のＤ−Ｄ′線断面に相
当）に示すように、比抵抗が１０Ωｃｍ程度のｐ型のシ
リコン単結晶からなる半導体基板（半導体ウエハと称す
る平面略円形状の薄板）１を用意し、その主面に、たと
えば溝型の素子分離部１５を形成する。すなわち半導体
基板１の所定箇所に、たとえば深さ２５０ｎｍ程度の分
離溝を形成した後、半導体基板１上に、たとえばシリコ
ン酸化膜からなる絶縁膜を堆積し、さらにその絶縁膜が
分離溝内にのみ残されるように絶縁膜をＣＭＰ（Chemic
al Mechanical Polishing）法等によって研磨すること
で、素子分離部１５を形成する。
当）に示すように、比抵抗が１０Ωｃｍ程度のｐ型のシ
リコン単結晶からなる半導体基板（半導体ウエハと称す
る平面略円形状の薄板）１を用意し、その主面に、たと
えば溝型の素子分離部１５を形成する。すなわち半導体
基板１の所定箇所に、たとえば深さ２５０ｎｍ程度の分
離溝を形成した後、半導体基板１上に、たとえばシリコ
ン酸化膜からなる絶縁膜を堆積し、さらにその絶縁膜が
分離溝内にのみ残されるように絶縁膜をＣＭＰ（Chemic
al Mechanical Polishing）法等によって研磨すること
で、素子分離部１５を形成する。
【００３５】続いて、半導体基板１の表面に、厚さ１０
ｎｍ程度のシリコン酸化膜１６を形成した後、半導体基
板１の所定部分に所定の不純物を所定のエネルギーで選
択的にイオン注入法等によって導入することにより、ｎ
ウェル（図示せず）およびｐウェル１７を形成する。上
記ｎウェルは、たとえばリンイオンを注入エネルギー１
ＭｅＶ、ドーズ量１×１０13ｃｍ-2、注入エネルギー５
００ｋｅＶ、ドーズ量３×１０12ｃｍ-2および注入エネ
ルギー１５０ｋｅＶ、ドーズ量１×１０12ｃｍ -2で注入
することにより形成される。また上記ｐウェル１７は、
たとえばボロンイオンを注入エネルギー５００ｋｅＶ、
ドーズ量１×１０13ｃｍ-2、注入エネルギー１５０ｋｅ
Ｖ、ドーズ量３×１０12ｃｍ-2および注入エネルギー５
０ｋｅＶ、ドーズ量１×１０12ｃｍ-2で注入することに
より形成される。
ｎｍ程度のシリコン酸化膜１６を形成した後、半導体基
板１の所定部分に所定の不純物を所定のエネルギーで選
択的にイオン注入法等によって導入することにより、ｎ
ウェル（図示せず）およびｐウェル１７を形成する。上
記ｎウェルは、たとえばリンイオンを注入エネルギー１
ＭｅＶ、ドーズ量１×１０13ｃｍ-2、注入エネルギー５
００ｋｅＶ、ドーズ量３×１０12ｃｍ-2および注入エネ
ルギー１５０ｋｅＶ、ドーズ量１×１０12ｃｍ -2で注入
することにより形成される。また上記ｐウェル１７は、
たとえばボロンイオンを注入エネルギー５００ｋｅＶ、
ドーズ量１×１０13ｃｍ-2、注入エネルギー１５０ｋｅ
Ｖ、ドーズ量３×１０12ｃｍ-2および注入エネルギー５
０ｋｅＶ、ドーズ量１×１０12ｃｍ-2で注入することに
より形成される。
【００３６】次いで、半導体基板１上にｎ型導電性を示
す低抵抗なシリコン多結晶膜１８をＣＶＤ（Chemical V
apor Deposition）法等により堆積した後、レジストパ
ターンをマスクとしたエッチングにより、周辺回路領域
Ａ２のシリコン多結晶膜１８を除去する。上記シリコン
多結晶膜１８には、たとえば濃度３×１０20ｃｍ-3程度
のリンが添加されており、その厚さは、たとえば１００
ｎｍ程度である。
す低抵抗なシリコン多結晶膜１８をＣＶＤ（Chemical V
apor Deposition）法等により堆積した後、レジストパ
ターンをマスクとしたエッチングにより、周辺回路領域
Ａ２のシリコン多結晶膜１８を除去する。上記シリコン
多結晶膜１８には、たとえば濃度３×１０20ｃｍ-3程度
のリンが添加されており、その厚さは、たとえば１００
ｎｍ程度である。
【００３７】次に、図８（（図６のＤ−Ｄ′線断面に相
当）に示すように、メモリアレイ領域Ａ１のメモリセル
トランジスタが形成される領域および周辺回路領域Ａ２
をレジストパターン１９で覆い、これをマスクとして異
方性ドライエッチングによりシリコン多結晶膜１８およ
び半導体基板１を加工し、メモリアレイ領域Ａ１に半導
体基板１を構成するシリコン単結晶からなる円柱２０、
およびその上部にシリコン多結晶膜１８からなるドレイ
ン４を形成する。続いて上記レジストパターン１９をマ
スクとして半導体基板１にｎ型不純物、たとえばリンを
ｐウェル１７にイオン注入し、ソース３を形成する。上
記リンは、たとえば注入エネルギー５０ｋｅＶ、ドーズ
量３×１０15ｃｍ-2で注入される。
当）に示すように、メモリアレイ領域Ａ１のメモリセル
トランジスタが形成される領域および周辺回路領域Ａ２
をレジストパターン１９で覆い、これをマスクとして異
方性ドライエッチングによりシリコン多結晶膜１８およ
び半導体基板１を加工し、メモリアレイ領域Ａ１に半導
体基板１を構成するシリコン単結晶からなる円柱２０、
およびその上部にシリコン多結晶膜１８からなるドレイ
ン４を形成する。続いて上記レジストパターン１９をマ
スクとして半導体基板１にｎ型不純物、たとえばリンを
ｐウェル１７にイオン注入し、ソース３を形成する。上
記リンは、たとえば注入エネルギー５０ｋｅＶ、ドーズ
量３×１０15ｃｍ-2で注入される。
【００３８】次に、図９（図６のＤ−Ｄ′線断面に相
当）に示すように、レジストパターン１９を除去した
後、半導体基板１上に第１シリコン酸化膜、シリコン窒
化膜および第２シリコン酸化膜を順次堆積して３層構造
の積層膜２１を形成する。第１シリコン酸化膜の厚さ
は、たとえば５ｎｍ程度、シリコン窒化膜の厚さは、た
とえば６ｎｍ程度、第２シリコン酸化膜の厚さは、たと
えば５ｎｍ程度である。次いでレジストパターン２２を
マスクとしたエッチングにより、周辺回路領域Ａ２の上
記積層膜２１を除去する。
当）に示すように、レジストパターン１９を除去した
後、半導体基板１上に第１シリコン酸化膜、シリコン窒
化膜および第２シリコン酸化膜を順次堆積して３層構造
の積層膜２１を形成する。第１シリコン酸化膜の厚さ
は、たとえば５ｎｍ程度、シリコン窒化膜の厚さは、た
とえば６ｎｍ程度、第２シリコン酸化膜の厚さは、たと
えば５ｎｍ程度である。次いでレジストパターン２２を
マスクとしたエッチングにより、周辺回路領域Ａ２の上
記積層膜２１を除去する。
【００３９】次に、図１０（図６のＤ−Ｄ′線断面に相
当）および図１１（図６のＣ−Ｃ′線断面に相当）に示
すように、レジストパターン２２を除去した後、周辺回
路領域Ａ２の半導体基板１上のシリコン酸化膜１６を、
たとえばフッ酸系の水溶液を用いたウェットエッチング
で除去する。その後、周辺回路領域Ａ２の半導体基板１
の表面に、たとえば厚さ１５ｎｍ程度のシリコン酸化膜
からなるゲート絶縁膜２３を熱酸化法等によって形成
し、さらに半導体基板１上にｎ型導電性を示す低抵抗な
シリコン多結晶膜をＣＶＤ法等により順次堆積する。上
記シリコン多結晶膜には、たとえば濃度３×１０20ｃｍ
-3程度のリンが添加されており、その厚さは、たとえば
１００ｎｍ程度である。
当）および図１１（図６のＣ−Ｃ′線断面に相当）に示
すように、レジストパターン２２を除去した後、周辺回
路領域Ａ２の半導体基板１上のシリコン酸化膜１６を、
たとえばフッ酸系の水溶液を用いたウェットエッチング
で除去する。その後、周辺回路領域Ａ２の半導体基板１
の表面に、たとえば厚さ１５ｎｍ程度のシリコン酸化膜
からなるゲート絶縁膜２３を熱酸化法等によって形成
し、さらに半導体基板１上にｎ型導電性を示す低抵抗な
シリコン多結晶膜をＣＶＤ法等により順次堆積する。上
記シリコン多結晶膜には、たとえば濃度３×１０20ｃｍ
-3程度のリンが添加されており、その厚さは、たとえば
１００ｎｍ程度である。
【００４０】次いで、メモリセルの制御ゲートの引き出
しパターンおよび周辺回路用ＭＩＳトランジスタのゲー
トを定義するパターンが転写されたレジストパターン２
４をマスクとして、上記シリコン多結晶膜をドライエッ
チング法で加工し、メモリアレイ領域Ａ１の積層膜２１
で覆われた円柱２０の側壁に制御ゲート５を形成する。
同時に、メモリアレイ領域Ａ１に制御ゲート５の引き出
しパターン５ａおよび周辺回路領域Ａ２に周辺回路用Ｍ
ＩＳトランジスタのゲート５ｃを形成する。この際、メ
モリアレイ領域Ａ１と周辺回路領域Ａ２との境界におけ
る段差部の側壁にも上記シリコン多結晶膜からなるスペ
ーサ５ｂが形成される。
しパターンおよび周辺回路用ＭＩＳトランジスタのゲー
トを定義するパターンが転写されたレジストパターン２
４をマスクとして、上記シリコン多結晶膜をドライエッ
チング法で加工し、メモリアレイ領域Ａ１の積層膜２１
で覆われた円柱２０の側壁に制御ゲート５を形成する。
同時に、メモリアレイ領域Ａ１に制御ゲート５の引き出
しパターン５ａおよび周辺回路領域Ａ２に周辺回路用Ｍ
ＩＳトランジスタのゲート５ｃを形成する。この際、メ
モリアレイ領域Ａ１と周辺回路領域Ａ２との境界におけ
る段差部の側壁にも上記シリコン多結晶膜からなるスペ
ーサ５ｂが形成される。
【００４１】次に、図１２（図６のＤ−Ｄ′線断面に相
当）および図１３（図６のＣ−Ｃ′線断面に相当）に示
すように、周辺回路用ＭＩＳトランジスタのゲート５ｃ
をマスクとして、周辺回路領域Ａ２のｐウェル１７にｎ
型不純物、たとえばリンをイオン注入法等によって導入
することにより、周辺回路用ＭＩＳトランジスタのソー
ス、ドレインの一部を構成する一対の拡張半導体領域２
５を形成する。上記リンは、たとえば注入エネルギー３
０ｋｅＶ、ドーズ量１×１０13ｃｍ-2で注入される。
当）および図１３（図６のＣ−Ｃ′線断面に相当）に示
すように、周辺回路用ＭＩＳトランジスタのゲート５ｃ
をマスクとして、周辺回路領域Ａ２のｐウェル１７にｎ
型不純物、たとえばリンをイオン注入法等によって導入
することにより、周辺回路用ＭＩＳトランジスタのソー
ス、ドレインの一部を構成する一対の拡張半導体領域２
５を形成する。上記リンは、たとえば注入エネルギー３
０ｋｅＶ、ドーズ量１×１０13ｃｍ-2で注入される。
【００４２】次いで、半導体基板１上に絶縁膜、たとえ
ば厚さ１００ｎｍ程度のシリコン窒化膜を堆積した後、
この絶縁膜を、たとえばＲＩＥ（Reactive Ion Etchin
g）法で加工し、周辺回路用ＭＩＳトランジスタのゲー
ト５ｃの側壁にスペーサ２６を形成する。この際、露出
した上記積層膜２１も同時に除去されて、メモリアレイ
領域Ａ１の周辺部の半導体基板１およびドレイン４を構
成するシリコン多結晶膜１８が露出する。
ば厚さ１００ｎｍ程度のシリコン窒化膜を堆積した後、
この絶縁膜を、たとえばＲＩＥ（Reactive Ion Etchin
g）法で加工し、周辺回路用ＭＩＳトランジスタのゲー
ト５ｃの側壁にスペーサ２６を形成する。この際、露出
した上記積層膜２１も同時に除去されて、メモリアレイ
領域Ａ１の周辺部の半導体基板１およびドレイン４を構
成するシリコン多結晶膜１８が露出する。
【００４３】続いて、周辺回路用ＭＩＳトランジスタの
ゲート５ｃおよびスペーサ２６をマスクとして、周辺回
路領域Ａ２のｐウェル１７にｎ型不純物、たとえばヒ素
をイオン注入法等によって導入することにより、周辺回
路用ＭＩＳトランジスタのソース、ドレインの他の一部
を構成する一対の拡散半導体領域２７を形成する。上記
ヒ素は、たとえば注入エネルギー５０ｋｅＶ、ドーズ量
３×１０15ｃｍ-2で注入される。
ゲート５ｃおよびスペーサ２６をマスクとして、周辺回
路領域Ａ２のｐウェル１７にｎ型不純物、たとえばヒ素
をイオン注入法等によって導入することにより、周辺回
路用ＭＩＳトランジスタのソース、ドレインの他の一部
を構成する一対の拡散半導体領域２７を形成する。上記
ヒ素は、たとえば注入エネルギー５０ｋｅＶ、ドーズ量
３×１０15ｃｍ-2で注入される。
【００４４】次に、図１４（図６のＤ−Ｄ′線断面に相
当）および図１５（図６のＣ−Ｃ′線断面に相当）に示
すように、半導体基板１上に、たとえば３０ｎｍ程度の
厚さのシリコン酸化膜２８および、たとえば５０ｎｍ程
度の厚さのシリコン窒化膜２９を順次堆積する。さらに
半導体基板１上に、たとえば７００ｎｍ程度の厚さのシ
リコン酸化膜３０を、たとえばＴＥＯＳ（Tetra Ethyl
Ortho Silicate：Ｓｉ（ＯＣ2Ｈ5）4））とオゾン
（Ｏ3）とをソースガスに用いたプラズマＣＶＤ法で堆
積した後、このシリコン酸化膜３０をＣＭＰ法で研磨
し、その表面を平坦化する。
当）および図１５（図６のＣ−Ｃ′線断面に相当）に示
すように、半導体基板１上に、たとえば３０ｎｍ程度の
厚さのシリコン酸化膜２８および、たとえば５０ｎｍ程
度の厚さのシリコン窒化膜２９を順次堆積する。さらに
半導体基板１上に、たとえば７００ｎｍ程度の厚さのシ
リコン酸化膜３０を、たとえばＴＥＯＳ（Tetra Ethyl
Ortho Silicate：Ｓｉ（ＯＣ2Ｈ5）4））とオゾン
（Ｏ3）とをソースガスに用いたプラズマＣＶＤ法で堆
積した後、このシリコン酸化膜３０をＣＭＰ法で研磨
し、その表面を平坦化する。
【００４５】次に、図１６（図６のＤ−Ｄ′線断面に相
当）および図１７（図６のＣ−Ｃ′線断面に相当）に示
すように、レジストパターンをマスクとしてドライエッ
チング法等によりシリコン酸化膜３０の所定箇所に接続
孔３１ａおよび溝３１ｂを形成する。図では、メモリア
レイ領域Ａ１のソース３、制御ゲート５の引き出しパタ
ーン５ａおよび周辺回路用ＭＩＳトランジスタの拡散半
導体領域２７に達する接続孔３１ａおよびメモリアレイ
領域Ａ１のドレイン４に達する溝３１ｂのみを示してい
るが、たとえば周辺回路用ＭＩＳトランジスタのゲート
５ｃなどにも接続孔３１ａは形成される。また、シリコ
ン酸化膜３０のエッチングにおいては、その下地のシリ
コン窒化膜２９のエッチング速度がシリコン酸化膜３０
のエッチング速度の１／１０程度となる、いわゆる高選
択比エッチングが採用される。
当）および図１７（図６のＣ−Ｃ′線断面に相当）に示
すように、レジストパターンをマスクとしてドライエッ
チング法等によりシリコン酸化膜３０の所定箇所に接続
孔３１ａおよび溝３１ｂを形成する。図では、メモリア
レイ領域Ａ１のソース３、制御ゲート５の引き出しパタ
ーン５ａおよび周辺回路用ＭＩＳトランジスタの拡散半
導体領域２７に達する接続孔３１ａおよびメモリアレイ
領域Ａ１のドレイン４に達する溝３１ｂのみを示してい
るが、たとえば周辺回路用ＭＩＳトランジスタのゲート
５ｃなどにも接続孔３１ａは形成される。また、シリコ
ン酸化膜３０のエッチングにおいては、その下地のシリ
コン窒化膜２９のエッチング速度がシリコン酸化膜３０
のエッチング速度の１／１０程度となる、いわゆる高選
択比エッチングが採用される。
【００４６】次いで、接続孔３１ａおよび溝３１ｂの底
部のシリコン窒化膜２９、シリコン酸化膜２８および周
辺回路用トランジスタのゲート絶縁膜２３と同一層の絶
縁膜を除去した後、半導体基板１上に、たとえばタング
ステン等のような金属膜を堆積し、たとえばＣＭＰ法で
この金属膜の表面を平坦化することによって、上記接続
孔３１ａおよび溝３１ｂの内部に金属膜を埋め込み、接
続孔３１ａの内部にプラグ３２、溝３１ｂの内部にビッ
ト線９を形成する。
部のシリコン窒化膜２９、シリコン酸化膜２８および周
辺回路用トランジスタのゲート絶縁膜２３と同一層の絶
縁膜を除去した後、半導体基板１上に、たとえばタング
ステン等のような金属膜を堆積し、たとえばＣＭＰ法で
この金属膜の表面を平坦化することによって、上記接続
孔３１ａおよび溝３１ｂの内部に金属膜を埋め込み、接
続孔３１ａの内部にプラグ３２、溝３１ｂの内部にビッ
ト線９を形成する。
【００４７】次に、図１８（図６のＤ−Ｄ′線断面に相
当）および図１９（図６のＣ−Ｃ′線断面に相当）に示
すように、半導体基板１上に、たとえば厚さ４００ｎｍ
程度のシリコン酸化膜３３を堆積した後、レジストパタ
ーンをマスクとしてドライエッチング法等によりシリコ
ン酸化膜３３の所定箇所に接続孔３４を形成する。続い
て半導体基板１上に、たとえばタングステン等のような
金属膜を堆積し、たとえばＣＭＰ法でこの金属膜の表面
を平坦化することによって、上記接続孔３４の内部に金
属膜を埋め込み、プラグ３５を形成する。
当）および図１９（図６のＣ−Ｃ′線断面に相当）に示
すように、半導体基板１上に、たとえば厚さ４００ｎｍ
程度のシリコン酸化膜３３を堆積した後、レジストパタ
ーンをマスクとしてドライエッチング法等によりシリコ
ン酸化膜３３の所定箇所に接続孔３４を形成する。続い
て半導体基板１上に、たとえばタングステン等のような
金属膜を堆積し、たとえばＣＭＰ法でこの金属膜の表面
を平坦化することによって、上記接続孔３４の内部に金
属膜を埋め込み、プラグ３５を形成する。
【００４８】次いで、半導体基板１上に、たとえばアル
ミニウム合金等のような金属膜をスパッタリング法等に
よって堆積した後、これをフォトリソグラフィ技術およ
びドライエッチング技術によってパターニングすること
により、第１層目の配線３６を形成する。
ミニウム合金等のような金属膜をスパッタリング法等に
よって堆積した後、これをフォトリソグラフィ技術およ
びドライエッチング技術によってパターニングすること
により、第１層目の配線３６を形成する。
【００４９】その後、半導体基板１上に配線３６よりも
上層の配線を形成し、さらに表面保護膜を形成した後、
その一部に最上層配線の一部が露出するような開口部を
形成してボンディングパッドを形成することにより、フ
ラッシュメモリを製造する。
上層の配線を形成し、さらに表面保護膜を形成した後、
その一部に最上層配線の一部が露出するような開口部を
形成してボンディングパッドを形成することにより、フ
ラッシュメモリを製造する。
【００５０】なお、本実施の形態１では、第１層目の配
線３６は、半導体基板１上に成膜した金属膜を、レジス
トパターンをマスクとしたドライエッチング法で加工し
て形成したが、絶縁膜に形成された配線溝の内部に金属
膜、たとえば銅等を埋め込む、いわゆるシングルダマシ
ン法またはデュアルダマシン法により配線３６を形成し
てもよい。
線３６は、半導体基板１上に成膜した金属膜を、レジス
トパターンをマスクとしたドライエッチング法で加工し
て形成したが、絶縁膜に形成された配線溝の内部に金属
膜、たとえば銅等を埋め込む、いわゆるシングルダマシ
ン法またはデュアルダマシン法により配線３６を形成し
てもよい。
【００５１】本実施の形態１の不揮発性メモリセルにお
いて、たとえば以下の基本動作を確認することができ
た。
いて、たとえば以下の基本動作を確認することができ
た。
【００５２】ビット線へ５Ｖ、制御ゲートへ８Ｖのパル
ス電圧をパルス幅１μｓで印加する書き込み動作によ
り、しきい値電圧は２Ｖから４Ｖへ上昇する。またソー
スの電位をオープンとした状態で、ビット線へ４Ｖ、制
御ゲートへ−８Ｖのパルス電圧をパルス幅５０ｍｓで印
加する消去動作により、しきい値電圧は４Ｖから２Ｖへ
低下する。この書き込みおよび消去条件を用いて１０万
回の書き換え動作を行った後のしきい値電圧の変動は
０.４Ｖ以内であり、またメモリセルの特性変動は、た
とえば書き込み時間１.２倍増加、消去時間３倍増加、
読み出し電流０.８倍減少程度に抑えられた。さらにビ
ット線へ１Ｖ、制御ゲートへ３Ｖを印加する読み出し動
作では、２５μＡ程度の読み出し電流が得られた。
ス電圧をパルス幅１μｓで印加する書き込み動作によ
り、しきい値電圧は２Ｖから４Ｖへ上昇する。またソー
スの電位をオープンとした状態で、ビット線へ４Ｖ、制
御ゲートへ−８Ｖのパルス電圧をパルス幅５０ｍｓで印
加する消去動作により、しきい値電圧は４Ｖから２Ｖへ
低下する。この書き込みおよび消去条件を用いて１０万
回の書き換え動作を行った後のしきい値電圧の変動は
０.４Ｖ以内であり、またメモリセルの特性変動は、た
とえば書き込み時間１.２倍増加、消去時間３倍増加、
読み出し電流０.８倍減少程度に抑えられた。さらにビ
ット線へ１Ｖ、制御ゲートへ３Ｖを印加する読み出し動
作では、２５μＡ程度の読み出し電流が得られた。
【００５３】このように、本実施の形態１によれば、不
揮発性メモリセルの構造定数を従来の不揮発性メモリセ
ルの構造定数の１.５７倍以上大きくできることから、
データの読み出し電流を増加することができる。また、
設計上必要とされるデータの読み出し電流を得ることが
可能となるので、制御ゲート５の電圧を相対的に高くす
る必要がなくなり、読み出しディスターブによるデータ
反転の読み出し不良の発生を抑えることができる。
揮発性メモリセルの構造定数を従来の不揮発性メモリセ
ルの構造定数の１.５７倍以上大きくできることから、
データの読み出し電流を増加することができる。また、
設計上必要とされるデータの読み出し電流を得ることが
可能となるので、制御ゲート５の電圧を相対的に高くす
る必要がなくなり、読み出しディスターブによるデータ
反転の読み出し不良の発生を抑えることができる。
【００５４】（実施の形態２）本発明の他の実施の形態
である不揮発性メモリのメモリアレイを構成するメモリ
セルを、前記図１のＡ−Ａ′線断面に相当する半導体基
板の要部断面図を示す図２０を用いて説明する。
である不揮発性メモリのメモリアレイを構成するメモリ
セルを、前記図１のＡ−Ａ′線断面に相当する半導体基
板の要部断面図を示す図２０を用いて説明する。
【００５５】前記実施の形態１では、メモリセルＭＣ１
のチャネル領域２は、半導体基板１を構成するシリコン
単結晶からなる円柱に形成されたが、本実施の形態２で
は、メモリセルＭＣ２のチャネル領域３７をシリコン酸
化膜３８からなる円柱の側面に設けられた半導体膜、た
とえばシリコン多結晶膜３９に形成するものである。
のチャネル領域２は、半導体基板１を構成するシリコン
単結晶からなる円柱に形成されたが、本実施の形態２で
は、メモリセルＭＣ２のチャネル領域３７をシリコン酸
化膜３８からなる円柱の側面に設けられた半導体膜、た
とえばシリコン多結晶膜３９に形成するものである。
【００５６】メモリセルＭＣ２は、半導体基板１上に形
成された円柱状の、たとえば厚さ２５０ｎｍ程度のシリ
コン酸化膜３８の側面に、チャネル領域３７となる、た
とえば厚さ１０ｎｍ程度のシリコン多結晶膜３９が形成
されている。さらに、このシリコン多結晶膜３９の側面
に制御ゲート５がその周囲を覆うように形成されてお
り、シリコン多結晶膜３９と制御ゲート５との間に、第
１絶縁膜６、非導電性の電荷トラップ膜７および第２絶
縁膜８が順次堆積された積層膜が形成されている。
成された円柱状の、たとえば厚さ２５０ｎｍ程度のシリ
コン酸化膜３８の側面に、チャネル領域３７となる、た
とえば厚さ１０ｎｍ程度のシリコン多結晶膜３９が形成
されている。さらに、このシリコン多結晶膜３９の側面
に制御ゲート５がその周囲を覆うように形成されてお
り、シリコン多結晶膜３９と制御ゲート５との間に、第
１絶縁膜６、非導電性の電荷トラップ膜７および第２絶
縁膜８が順次堆積された積層膜が形成されている。
【００５７】制御ゲート５は、たとえば厚さ１００ｎｍ
程度のｎ型導電性を示す低抵抗なシリコン多結晶膜から
なり、シリコン多結晶膜には、たとえば濃度３×１０20
ｃｍ -3程度のリンが添加されている。また、第１絶縁膜
６の厚さは、たとえば５ｎｍ程度、電荷トラップ膜７の
厚さは、たとえば６ｎｍ程度、第２絶縁膜８の厚さは、
たとえば５ｎｍ程度である。
程度のｎ型導電性を示す低抵抗なシリコン多結晶膜から
なり、シリコン多結晶膜には、たとえば濃度３×１０20
ｃｍ -3程度のリンが添加されている。また、第１絶縁膜
６の厚さは、たとえば５ｎｍ程度、電荷トラップ膜７の
厚さは、たとえば６ｎｍ程度、第２絶縁膜８の厚さは、
たとえば５ｎｍ程度である。
【００５８】ソース３はチャネル領域３７の下部の半導
体基板１に、ドレイン４は円柱状のシリコン酸化膜３８
の上部に配置されている。ドレイン４は、たとえば厚さ
１００ｎｍ程度のｎ型導電性を示す低抵抗なシリコン多
結晶膜からなり、シリコン多結晶膜には、たとえば濃度
３×１０20ｃｍ-3程度のリンが添加されている。なお、
チャネル領域３７を構成するシリコン多結晶膜３９は、
その堆積時に不純物は導入されないが、ソース３および
ドレイン４からの不純物拡散により、ソース３およびド
レイン４と接する領域のシリコン多結晶膜３９には、不
純物が導入されている。不純物が導入されたシリコン多
結晶膜３９を図中、網掛けのハッチングで示す。
体基板１に、ドレイン４は円柱状のシリコン酸化膜３８
の上部に配置されている。ドレイン４は、たとえば厚さ
１００ｎｍ程度のｎ型導電性を示す低抵抗なシリコン多
結晶膜からなり、シリコン多結晶膜には、たとえば濃度
３×１０20ｃｍ-3程度のリンが添加されている。なお、
チャネル領域３７を構成するシリコン多結晶膜３９は、
その堆積時に不純物は導入されないが、ソース３および
ドレイン４からの不純物拡散により、ソース３およびド
レイン４と接する領域のシリコン多結晶膜３９には、不
純物が導入されている。不純物が導入されたシリコン多
結晶膜３９を図中、網掛けのハッチングで示す。
【００５９】たとえば最小加工寸法が０.１５μｍのプ
ロセス技術を採用し、円柱状のシリコン酸化膜３８の直
径を０.１５μｍ、ビット線方向の配置ピッチを０.４５
μｍ、制御ゲート方向の配置ピッチを０.３μｍとする
と、０.１３５μｍ2のセル面積が得られる。
ロセス技術を採用し、円柱状のシリコン酸化膜３８の直
径を０.１５μｍ、ビット線方向の配置ピッチを０.４５
μｍ、制御ゲート方向の配置ピッチを０.３μｍとする
と、０.１３５μｍ2のセル面積が得られる。
【００６０】次に、本発明の他の実施の形態である不揮
発性メモリの製造方法の一例を図２１〜図２４に示す半
導体基板の要部断面図を用いて工程順に説明する。な
お、これらの図に示すメモリアレイ領域は、前記図６の
Ｄ−Ｄ′線断面に相当する要部断面図である。
発性メモリの製造方法の一例を図２１〜図２４に示す半
導体基板の要部断面図を用いて工程順に説明する。な
お、これらの図に示すメモリアレイ領域は、前記図６の
Ｄ−Ｄ′線断面に相当する要部断面図である。
【００６１】まず、図２１に示すように、用意された半
導体基板１の所定箇所に、たとえば深さ２５０ｎｍ程度
の溝を形成した後、半導体基板１上に絶縁膜、たとえば
シリコン酸化膜３８を堆積し、さらにシリコン酸化膜３
８をＣＭＰ法等により研磨して溝内のみにシリコン酸化
膜３８を残す。メモリアレイ領域Ａ１において、上記シ
リコン酸化膜３８は、後の工程で加工されてチャネル領
域の支柱となる。また周辺回路領域Ａ２において、シリ
コン酸化膜３８が埋め込まれた溝は電気的に素子を分離
する素子分離部１５として機能する。
導体基板１の所定箇所に、たとえば深さ２５０ｎｍ程度
の溝を形成した後、半導体基板１上に絶縁膜、たとえば
シリコン酸化膜３８を堆積し、さらにシリコン酸化膜３
８をＣＭＰ法等により研磨して溝内のみにシリコン酸化
膜３８を残す。メモリアレイ領域Ａ１において、上記シ
リコン酸化膜３８は、後の工程で加工されてチャネル領
域の支柱となる。また周辺回路領域Ａ２において、シリ
コン酸化膜３８が埋め込まれた溝は電気的に素子を分離
する素子分離部１５として機能する。
【００６２】続いて、半導体基板１の表面に、シリコン
酸化膜１６を形成した後、半導体基板１の所定部分に所
定の不純物を所定のエネルギーで選択的にイオン注入法
等によって導入することにより、ｎウェル（図示せず）
およびｐウェル１７を形成する。
酸化膜１６を形成した後、半導体基板１の所定部分に所
定の不純物を所定のエネルギーで選択的にイオン注入法
等によって導入することにより、ｎウェル（図示せず）
およびｐウェル１７を形成する。
【００６３】次いで、半導体基板１上にｎ型導電性を示
す低抵抗なシリコン多結晶膜１８をＣＶＤ法等により堆
積した後、レジストパターンをマスクとしたエッチング
により、周辺回路領域Ａ２のシリコン多結晶膜１８を除
去する。
す低抵抗なシリコン多結晶膜１８をＣＶＤ法等により堆
積した後、レジストパターンをマスクとしたエッチング
により、周辺回路領域Ａ２のシリコン多結晶膜１８を除
去する。
【００６４】次に、図２２に示すようにメモリアレイ領
域Ａ１のメモリセルトランジスタが形成される領域およ
び周辺回路領域Ａ２をレジストパターン１９で覆い、こ
れをマスクとして異方性ドライエッチングによりシリコ
ン多結晶膜１８およびシリコン酸化膜３８を加工し、メ
モリアレイ領域Ａ１にシリコン酸化膜３８からなる円柱
４０、およびその上部にシリコン多結晶膜１８からなる
ドレイン４を形成する。続いて上記レジストパターン１
９をマスクとして半導体基板１にｎ型不純物、たとえば
リンをｐウェル１７にイオン注入し、ソース３を形成す
る。
域Ａ１のメモリセルトランジスタが形成される領域およ
び周辺回路領域Ａ２をレジストパターン１９で覆い、こ
れをマスクとして異方性ドライエッチングによりシリコ
ン多結晶膜１８およびシリコン酸化膜３８を加工し、メ
モリアレイ領域Ａ１にシリコン酸化膜３８からなる円柱
４０、およびその上部にシリコン多結晶膜１８からなる
ドレイン４を形成する。続いて上記レジストパターン１
９をマスクとして半導体基板１にｎ型不純物、たとえば
リンをｐウェル１７にイオン注入し、ソース３を形成す
る。
【００６５】次に、図２３に示すように、レジストパタ
ーン１９を除去した後、半導体基板１上に第１シリコン
酸化膜、第１シリコン窒化膜、第２シリコン酸化膜およ
び第２シリコン窒化膜を順次堆積して４層構造の積層膜
４１を形成する。第１シリコン酸化膜の厚さは、たとえ
ば５ｎｍ程度、第１シリコン窒化膜の厚さは、たとえば
６ｎｍ程度、第２シリコン酸化膜の厚さは、たとえば５
ｎｍ程度、第２シリコン窒化膜の厚さは、たとえば４ｎ
ｍ程度であるである。次いでレジストパターン２２をマ
スクとしたエッチングにより、周辺回路領域Ａ２の上記
積層膜４１およびシリコン多結晶膜３９を除去する。
ーン１９を除去した後、半導体基板１上に第１シリコン
酸化膜、第１シリコン窒化膜、第２シリコン酸化膜およ
び第２シリコン窒化膜を順次堆積して４層構造の積層膜
４１を形成する。第１シリコン酸化膜の厚さは、たとえ
ば５ｎｍ程度、第１シリコン窒化膜の厚さは、たとえば
６ｎｍ程度、第２シリコン酸化膜の厚さは、たとえば５
ｎｍ程度、第２シリコン窒化膜の厚さは、たとえば４ｎ
ｍ程度であるである。次いでレジストパターン２２をマ
スクとしたエッチングにより、周辺回路領域Ａ２の上記
積層膜４１およびシリコン多結晶膜３９を除去する。
【００６６】その後は、図２４に示すように、前記実施
の形態１と同様の方法でメモリセルの制御ゲート５およ
び周辺回路用ＭＩＳトランジスタを形成し、続いてプラ
グ３２，３５および配線３６を順次形成する。
の形態１と同様の方法でメモリセルの制御ゲート５およ
び周辺回路用ＭＩＳトランジスタを形成し、続いてプラ
グ３２，３５および配線３６を順次形成する。
【００６７】このように、本実施の形態２によれば、前
記実施の形態１と同様に、不揮発性メモリセルの構造定
数を従来の不揮発性メモリセルの構造定数よりも大きく
できるので、データの読み出し電流を増加することがで
きる。
記実施の形態１と同様に、不揮発性メモリセルの構造定
数を従来の不揮発性メモリセルの構造定数よりも大きく
できるので、データの読み出し電流を増加することがで
きる。
【００６８】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
【００６９】たとえば、前記実施の形態では、電荷トラ
ップ膜をシリコン窒化膜で構成したが、５酸化タンタル
（Ｔａ2Ｏ5）膜、アルミナ（Ａｌ2Ｏ3）膜またはチタン
酸化（ＴｉＯ2）膜などの高誘電率の金属酸化物で構成
してもよい。たとえば厚さ２０ｎｍ程度の５酸化タンタ
ル膜を電荷トラップ膜に採用した場合、ドレインへ５
Ｖ、制御ゲートへ８Ｖのパルス電圧をパルス幅２μｓで
印加するデータの書き込み動作により、しきい値電圧は
２Ｖから５Ｖへ上昇する。
ップ膜をシリコン窒化膜で構成したが、５酸化タンタル
（Ｔａ2Ｏ5）膜、アルミナ（Ａｌ2Ｏ3）膜またはチタン
酸化（ＴｉＯ2）膜などの高誘電率の金属酸化物で構成
してもよい。たとえば厚さ２０ｎｍ程度の５酸化タンタ
ル膜を電荷トラップ膜に採用した場合、ドレインへ５
Ｖ、制御ゲートへ８Ｖのパルス電圧をパルス幅２μｓで
印加するデータの書き込み動作により、しきい値電圧は
２Ｖから５Ｖへ上昇する。
【００７０】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
【００７１】不揮発性メモリセルの構造定数が相対的に
大きくなるので、データの読み出し電流を増加すること
ができる。また、読み出し電流が増加できることから、
制御ゲートの電圧を相対的に高くする必要がなくなり、
読み出しディスターブによるデータ反転の読み出し不良
の発生を抑えることができる。
大きくなるので、データの読み出し電流を増加すること
ができる。また、読み出し電流が増加できることから、
制御ゲートの電圧を相対的に高くする必要がなくなり、
読み出しディスターブによるデータ反転の読み出し不良
の発生を抑えることができる。
【図１】本発明の一実施の形態である不揮発性メモリの
メモリアレイを構成するメモリセルの要部平面図であ
る。
メモリアレイを構成するメモリセルの要部平面図であ
る。
【図２】図１のＡ−Ａ′線における半導体基板の要部断
面図である。
面図である。
【図３】図１のＢ−Ｂ′線における半導体基板の要部断
面図である。
面図である。
【図４】本発明の一実施の形態である不揮発性メモリの
メモリアレイおよびその周辺部の要部平面図である。
メモリアレイおよびその周辺部の要部平面図である。
【図５】図４のＣ−Ｃ′線における半導体基板の要部断
面図である。
面図である。
【図６】図４のＤ−Ｄ′線における半導体基板の要部断
面図である。
面図である。
【図７】本発明の一実施の形態である不揮発性メモリの
製造方法の一例を示す半導体基板の要部断面図である。
製造方法の一例を示す半導体基板の要部断面図である。
【図８】図７に続く不揮発性メモリの製造工程中の図７
と同じ箇所の要部断面図である。
と同じ箇所の要部断面図である。
【図９】図８に続く不揮発性メモリの製造工程中の図７
と同じ箇所の要部断面図である。
と同じ箇所の要部断面図である。
【図１０】図９に続く不揮発性メモリの製造工程中の図
７と同じ箇所の要部断面図である。
７と同じ箇所の要部断面図である。
【図１１】図９に続く不揮発性メモリの製造工程中の図
７とは異なる箇所の要部断面図である。
７とは異なる箇所の要部断面図である。
【図１２】図１０、図１１に続く不揮発性メモリの製造
工程中の図７と同じ箇所の要部断面図である。
工程中の図７と同じ箇所の要部断面図である。
【図１３】図１０、図１１に続く不揮発性メモリの製造
工程中の図１１と同じ箇所の要部断面図である。
工程中の図１１と同じ箇所の要部断面図である。
【図１４】図１２、図１３に続く不揮発性メモリの製造
工程中の図７と同じ箇所の要部断面図である。
工程中の図７と同じ箇所の要部断面図である。
【図１５】図１２、図１３に続く不揮発性メモリの製造
工程中の図１１と同じ箇所の要部断面図である。
工程中の図１１と同じ箇所の要部断面図である。
【図１６】図１４、図１５に続く不揮発性メモリの製造
工程中の図７と同じ箇所の要部断面図である。
工程中の図７と同じ箇所の要部断面図である。
【図１７】図１４、図１５に続く不揮発性メモリの製造
工程中の図１１と同じ箇所の要部断面図である。
工程中の図１１と同じ箇所の要部断面図である。
【図１８】図１６、図１７に続く不揮発性メモリの製造
工程中の図７と同じ箇所の要部断面図である。
工程中の図７と同じ箇所の要部断面図である。
【図１９】図１６、図１７に続く不揮発性メモリの製造
工程中の図１１と同じ箇所の要部断面図である。
工程中の図１１と同じ箇所の要部断面図である。
【図２０】本発明の他の実施の形態である不揮発性メモ
リのメモリアレイを構成するメモリセルを示す半導体基
板の要部断面図である。
リのメモリアレイを構成するメモリセルを示す半導体基
板の要部断面図である。
【図２１】本発明の他の実施の形態である不揮発性メモ
リの製造方法の一例を示す半導体基板の要部断面図であ
る。
リの製造方法の一例を示す半導体基板の要部断面図であ
る。
【図２２】図２１に続く不揮発性メモリの製造工程中の
図２１と同じ箇所の要部断面図である。
図２１と同じ箇所の要部断面図である。
【図２３】図２２に続く不揮発性メモリの製造工程中の
図２１と同じ箇所の要部断面図である。
図２１と同じ箇所の要部断面図である。
【図２４】図２３に続く不揮発性メモリの製造工程中の
図２１と同じ箇所の要部断面図である。
図２１と同じ箇所の要部断面図である。
１ 半導体基板
２ チャネル領域
３ ソース
４ ドレイン
５ 制御ゲート
５ａ 引き出しパターン
５ｂ スペーサ
５ｃ ゲート
６ 第１絶縁膜
７ 電荷トラップ膜
８ 第２絶縁膜
９ ビット線
１０ 層間絶縁膜
１１ 接続孔
１２ プラグ
１３ 配線
１４ 境界
１５ 素子分離部
１６ シリコン酸化膜
１７ ｐウェル
１８ シリコン多結晶膜
１９ レジストパターン
２０ 円柱
２１ 積層膜
２２ レジストパターン
２３ ゲート絶縁膜
２４ レジストパターン
２５ 拡張半導体領域
２６ スペーサ
２７ 拡散半導体領域
２８ シリコン酸化膜
２９ シリコン窒化膜
３０ シリコン酸化膜
３１ａ 接続孔
３１ｂ 溝
３２ プラグ
３３ シリコン酸化膜
３４ 接続孔
３５ プラグ
３６ 配線
３７ チャネル領域
３８ シリコン酸化膜
３９ シリコン多結晶膜
４０ 円柱
４１ 積層膜
ＭＣ１ メモリセル
ＭＣ２ メモリセル
Ｌ 積層膜
Ａ１ メモリアレイ領域
Ａ２ 周辺回路領域
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/792
Ｆターム(参考） 5F083 EP02 EP17 EP18 EP22 EP42
EP43 EP63 EP68 EP70 ER02
ER05 ER13 ER15 ER22 ER30
GA01 GA10 JA03 JA04 JA06
JA36 JA37 JA39 JA56 KA01
KA05 KA13 KA17 MA06 MA16
MA19 NA01 NA08 PR06 PR09
PR22 PR29 PR36 PR43 PR46
PR53 PR56 ZA05 ZA06 ZA07
ZA21
5F101 BA01 BA42 BA45 BA47 BB02
BC11 BD16 BD27 BD33 BD35
BD36 BE05 BE07 BF05 BH02
BH05 BH08 BH19 BH21 BH23
Claims (5)
- 【請求項１】 半導体基板にソース、ドレイン、前記ソ
ースと前記ドレインとに挟まれたチャネル領域、および
制御ゲートからなる不揮発性メモリセルを備えた不揮発
性半導体記憶装置において、 前記チャネル領域は前記半導体基板の主面に対してほぼ
垂直方向に形成された円柱に配置され、前記ソースは前
記チャネル領域の下部に配置され、前記ドレインは前記
チャネル領域の上部に配置され、円柱状の前記チャネル
領域の側面に前記制御ゲートがその周囲を覆って配置さ
れ、前記チャネル領域と前記制御ゲートの間に少なくと
も第１絶縁膜、非導電性の電荷トラップ膜および第２絶
縁膜からなる積層膜を有しており、 前記円柱は、前記半導体基板と同一の構成材料からな
る、または絶縁膜を支柱としてその周りを半導体膜で覆
われてなることを特徴とする不揮発性半導体記憶装置。 - 【請求項２】 半導体基板にソース、ドレイン、前記ソ
ースと前記ドレインとに挟まれたチャネル領域、および
制御ゲートからなる不揮発性メモリセルを備えた不揮発
性半導体記憶装置において、 前記チャネル領域は前記半導体基板の主面に対してほぼ
垂直方向に形成された円柱に配置され、前記ソースは前
記チャネル領域の下部に配置され、前記ドレインは前記
チャネル領域の上部に配置され、円柱状の前記チャネル
領域の側面に前記制御ゲートがその周囲を覆って配置さ
れ、前記チャネル領域と前記制御ゲートの間に少なくと
も第１絶縁膜、非導電性の電荷トラップ膜および第２絶
縁膜からなる積層膜を有しており、 前記不揮発性メモリセルへのデータの書き込みは、前記
ソースを接地電位とし、前記ドレインおよび前記制御ゲ
ートへ所定の正電圧を印加することにより行い、前記不
揮発性メモリセルのデータの消去は、前記制御ゲートへ
所定の負電圧を印加し、前記半導体基板へ所定の正電圧
を印加することにより行うことを特徴とする不揮発性半
導体記憶装置。 - 【請求項３】 半導体基板にソース、ドレイン、前記ソ
ースと前記ドレインとに挟まれたチャネル領域、および
制御ゲートからなる不揮発性メモリセルを備えた不揮発
性半導体記憶装置において、 前記チャネル領域は前記半導体基板の主面に対してほぼ
垂直方向に形成された円柱に配置され、前記ソースは前
記チャネル領域の下部に配置され、前記ドレインは前記
チャネル領域の上部に配置され、円柱状の前記チャネル
領域の側面に前記制御ゲートがその周囲を覆って配置さ
れ、前記チャネル領域と前記制御ゲートの間に少なくと
も第１絶縁膜、非導電性の電荷トラップ膜および第２絶
縁膜からなる積層膜を有しており、 前記第１および第２絶縁膜はシリコン酸化膜、前記電荷
トラップ膜はシリコン窒化膜または金属酸化膜からなる
ことを特徴とする不揮発性半導体記憶装置。 - 【請求項４】 （ａ）第１導電型の半導体基板上に第２
導電型の第１導電膜を形成した後、レジストパターンを
マスクとして前記第１導電膜および前記半導体基板をエ
ッチングすることにより、前記半導体基板と同一構成材
料からなり、所定の高さを有する円柱と、前記円柱上に
前記第１導電膜からなるドレインとを形成する工程と、
（ｂ）前記レジストパターンをマスクとして前記円柱の
間の前記半導体基板に第２導電型の不純物を導入してソ
ースを形成する工程と、（ｃ）前記半導体基板上に少な
くとも第１絶縁膜、電荷トラップ膜および第２絶縁膜を
下層から順次堆積して積層膜を形成する工程と、（ｄ）
前記半導体基板上に第２導電型の第２導電膜を形成した
後、前記第２導電膜を異方性エッチングして前記円柱の
側壁に前記積層膜を介して前記第２導電膜からなるスペ
ーサ状の制御ゲートを形成する工程とを有することを特
徴とする不揮発性半導体記憶装置の製造方法。 - 【請求項５】 （ａ）第１導電型の半導体基板に所定の
厚さの絶縁膜を形成した後、前記絶縁膜上に第１導電膜
を形成する工程と、（ｂ）レジストパターンをマスクと
して前記第１導電膜および前記絶縁膜をエッチングする
ことにより、前記絶縁膜からなる所定の高さを有する円
柱と、前記円柱上に前記第１導電膜からなるドレインと
を形成する工程と、（ｃ）前記レジストパターンをマス
クとして前記円柱の間の前記半導体基板に第２導電型の
不純物を導入してソースを形成する工程と、（ｄ）前記
半導体基板上に第２導電膜を形成した後、前記半導体基
板上に少なくとも第１絶縁膜、電荷トラップ膜および第
２絶縁膜を下層から順次堆積して積層膜を形成する工程
と、（ｅ）前記半導体基板上に第２導電型の第３導電膜
を形成した後、前記第３導電膜を異方性エッチングして
前記円柱の側壁に前記積層膜を介して前記第３導電膜か
らなるスペーサ状の制御ゲートを形成する工程とを有す
ることを特徴とする不揮発性半導体記憶装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002015385A JP2003218242A (ja) | 2002-01-24 | 2002-01-24 | 不揮発性半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002015385A JP2003218242A (ja) | 2002-01-24 | 2002-01-24 | 不揮発性半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003218242A true JP2003218242A (ja) | 2003-07-31 |
Family
ID=27651797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002015385A Pending JP2003218242A (ja) | 2002-01-24 | 2002-01-24 | 不揮発性半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003218242A (ja) |
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-
2002
- 2002-01-24 JP JP2002015385A patent/JP2003218242A/ja active Pending
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